KR20060055342A - 전자 소자의 실장 방법, 전자 장치의 제조 방법, 회로 기판및 전자 기기 - Google Patents

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KR20060055342A
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히로후미 구로사와
요시노리 하기오
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세이코 엡슨 가부시키가이샤
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Abstract

배선 기판 위에 전자 소자(반도체 칩)를 능동면을 표면 측으로 하여 접합한다(다이 본딩 공정). 계속하여, 전자 소자 주위에 배선 기판의 표면으로부터 전자 소자의 능동면에 연결되는 사면(斜面)을 형성하고(슬로프 형성 공정), 이 사면의 표면에 액적 토출법에 의해 능동면 위의 전극 단자와 배선 기판 위의 배선 패턴을 접속하는 금속 배선을 형성한다(금속 배선 형성 공정). 본 발명에서는, 금속 배선을 형성하기 전에 상기 금속 배선이 형성되는 전자 소자의 능동면에 에폭시 수지나 우레탄 수지 등으로 이루어지는 유기 절연막을 형성하여(절연 잉크 처리 공정) 밀착성을 향상시킨다.
반도체 칩, 능동면, 슬로프, 유기 절연막, 패턴, 실장

Description

전자 소자의 실장 방법, 전자 장치의 제조 방법, 회로 기판 및 전자 기기{METHOD FOR MOUNTING ELECTRONIC ELEMENT, METHOD FOR PRODUCING ELECTRONIC DEVICE, CIRCUIT BOARD, AND ELECTRONIC INSTRUMENT}
도 1은 제 1 실시예에 따른 액정 표시 장치의 분해 사시도.
도 2는 반도체 IC의 제조 공정을 나타내는 플로차트.
도 3의 (a)는 다이 본딩 장치의 개략 구성을 나타내는 사시도이고, 도 3의 (b)는 그 장치의 요부를 나타내는 측단면도.
도 4의 (a) 및 도 4의 (b)는 다이 본딩 공정을 나타내는 단면 모식도.
도 5는 다이 본딩 후의 상태를 나타내는 평면 모식도.
도 6은 절연 잉크 처리 후의 상태를 나타내는 평면 모식도.
도 7의 (a) 및 도 7의 (b)는 절연 잉크 처리 공정을 나타내는 평면 모식도.
도 8은 액적 토출 장치의 일례인 잉크젯 장치를 나타내는 사시도.
도 9는 액적 토출 헤드의 단면 모식도.
도 10은 슬로프 형성 공정을 나타내는 평면 모식도.
도 11의 (a) 및 도 11의 (b)는 슬로프 형성 후의 상태를 나타내는 모식도.
도 12의 (a) 및 도 12의 (b)는 금속 배선 형성 공정 후의 상태를 나타내는 모식도.
도 13의 (a), 도 13의 (b) 및 도 13의 (c)는 금속 배선 형성 공정을 나타내는 평면 모식도.
도 14의 (a), 도 14의 (b) 및 도 14의 (c)는 금속 배선 형성 공정을 나타내는 평면 모식도.
도 15는 금속 배선 형성 공정의 다른 예를 나타내는 평면 모식도.
도 16의 (a) 및 도 16의 (b)는 제 2 실시예에 따른 다이 본딩 공정을 나타내는 단면 모식도.
도 17의 (a) 및 도 17의 (b)는 다른 다이 본딩 공정을 나타내는 단면 모식도.
도 18의 (a) 및 도 18의 (b)는 오목부 및 관통 구멍의 형성 위치를 나타내는 평면 모식도.
도 19는 제 3 실시예에 따른 슬로프 형성 공정을 나타내는 평면 모식도.
도 20은 다른 슬로프 형성 공정을 나타내는 평면 모식도.
도 21은 전자 기기의 일례인 휴대 전화의 사시도.
도 22의 (a) 및 도 22의 (b)는 가드 링 부근의 금속 배선(접속 배선)의 형상을 나타내는 도면.
*도면의 주요 부분에 대한 부호의 설명*
2…배선 기판
2a…배선 패턴
2D…오목부
2H…관통 구멍
3…반도체 칩
3a…능동면
4…접착제
5…전극 단자
6…수지층
6a…제 1 수지층
6b…제 2 수지층
6A…슬로프
7…유기 절연막
8…금속 배선
9…가드 링
10…회로 기판
12…액정 구동용 IC
73…하지막 패턴
75…상층막 패턴
1000…휴대 전화
SP…토출 개시 위치
EP…토출 종료 위치
본 발명은 반도체 칩 등의 전자 소자를 배선 기판 위에 페이스업(face-up) 실장하는 경우에 적합한 실장 방법 및 실장 구조에 관한 것이다.
현재, 주로 휴대 전화기, 노트형 퍼스널 컴퓨터, PDA(Personal data assistance) 등의 휴대성을 갖는 전자 기기에서는, 소형화 및 경량화를 위하여 내부에 설치되어 있는 반도체 칩 등의 각종 전자 부품(전자 소자)의 소형화가 도모되고 있다.
이 때문에, 예를 들어 반도체 칩에서는 그 패키징(packaging) 방법이 고안되고, 현재에는 CSP(Chip Scale Package)라고 불리는 초소형의 패키징이 제공되고 있다.
이 CSP 기술을 이용하여 제조된 반도체 칩은 실장 면적이 반도체 칩의 면적과 동일한 정도이면 충분하여 고밀도 실장을 실현하고 있다(예를 들어, 일본국 공개특허 제2000-216330호 공보 참조).
이러한 반도체 칩은 재배치용의 배선 패턴이 형성된 기판(배선 기판) 위에 실장되고, 전자 기기에 일체로 구성된다. 반도체 칩의 실장 방법으로서는, 반도체 칩의 능동면(能動面)을 기판 측을 향하여 실장하는 페이스다운(face-down) 실장이 알려져 있다. 그러나, 페이스다운 실장에서는 반도체 칩의 전극 구조에 맞춘 전용 기판을 준비할 필요가 있어 비용 상승을 초래하기 쉽다. 또한, 접속용의 범프 전 극 등을 형성하는 등, 여분 처리가 필요해진다. 한편, 반도체 칩의 능동면을 표면 측으로 하여 실장하는 페이스업 실장에서는 와이어 본딩(wire bonding)에 의해, 반도체 칩의 전극 단자와 배선 기판의 배선 패턴을 1개씩 접속할 필요가 있어 단자의 수가 증가한 경우의 대응이 곤란하다. 또한, 와이어 본딩에서는 와이어의 길이에 제한이 있으므로, 범용 기판을 사용할 수 없다. 또한, 와이어 본딩을 행할 때의 기계적인 스트레스에 의해 불량이 발생하는 경우가 있다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 전자 소자를 배선 기판에 실장할 때의 기계적 스트레스를 저감하고, 접속 신뢰성이 높은 실장 구조를 저비용으로 실현할 수 있는 전자 소자의 실장 방법을 제공하는 것을 목적으로 한다.
상기한 과제를 해결하기 위하여, 본 발명의 전자 소자의 실장 방법은 배선 기판에 전자 소자를 실장하는 전자 소자의 실장 방법으로서, 상기 배선 기판에 상기 전자 소자를 배치하는 공정과, 상기 전자 소자의 능동면 위에 유기 절연막을 형성하는 공정과, 상기 전자 소자 주위에 상기 배선 기판의 표면으로부터 상기 전자 소자의 상기 능동면에 연결되는 사면(斜面)을 형성하는 공정과, 상기 사면과 상기 유기 절연막의 표면에 액적 토출법에 의해, 상기 전자 소자에 설치된 전극 단자와 상기 배선 기판 위에 설치된 배선 패턴을 접속하는 접속 배선을 형성하는 공정을 구비한 것을 특징으로 한다.
본 방법에서는, 전자 소자를 실장하는 방법으로서 페이스업 실장 방식을 채용하고, 배선 기판과의 도통을 취하기 위한 방법으로서 종래의 와이어 본딩 대신에 액적 토출 방식에 의해 형성한 접속 배선을 사용하는 방법을 채용하고 있다. 이 때문에, 종래의 와이어 본딩을 행하는 방법에 비하여 전자 소자에 따르는 스트레스를 경감할 수 있다. 또한, 접속 배선에 의해 배선을 임의로 재배치할(re-route) 수 있으므로, 더욱 낮은 비용의 범용 기판을 채용할 수 있다.
이러한 실장 구조에서는, 전자 소자의 능동면 위에 직접 액적 토출법에 의해 배선 묘화를 행할 필요가 있다. 이 경우, 아무런 사전 처리도 행하지 않고 묘화를 행하면, 충분한 신뢰성을 갖는 배선이 형성될 수 없는 것이 본 발명자 등의 검토에 의해 밝혀져 있다. 즉, 전자 소자인 반도체 칩 등의 능동면에는 통상적으로 패시베이션(passivation) 막으로서 SiO2이나 SiN 등의 무기 절연막이 형성되어 있고, 이러한 절연막의 표면에 액적 토출법에 의해 배선 묘화를 행하면, 배선과 하지(下地) 절연막의 밀착성이 나빠져서 배선의 신뢰성이 떨어진다. 최악의 경우에는, 배선이 하지 절연막으로부터 박리되고, 단선하여 배선으로서 기능하지 않는 경우도 있다. 또한, 액적 토출법에 의해 배선을 형성할 때에는 배선 형성을 행하는 절연막의 표면 상태를 적정한 상태로 균일화해 놓을 필요가 있다. 그렇지 않으면, 적하된 액적이 절연막 위에서 균일하게 확장 습윤 되지않고, 배선이 연결되지 않는 단선이나(확장 부족) 인접 배선과의 쇼트(확장 과대)가 발생하여 적정한 배선이 형성되지 않는다. 또한, 실제 반도체 칩의 표면은 평탄하지 않고, 배선이나 전극 단자 등의 요철(凹凸)이 있다.
또한, 반도체 칩의 표면 단부(端部)에는 반도체 칩의 제조 공정에서 필요한 검사용 전극(스크라이브(scribe) TEG의 전극 패드)의 일부가 남아있다. 이러한 요철을 미처리된 그대로 배선 묘화를 행하면, 적하된 액적이 요철 패턴을 따라 확장되어 원하는 배선 패턴이 형성되지 않는다. 또한, 스크라이브 TEG의 전극 패드 위에 배선을 형성하면, IC 본체와의 쇼트 등을 일으켜 IC가 정상 동작하지 않는다. 본 발명의 실장 구조를 채용하는 경우에는 이러한 문제를 해결할 필요가 있다.
본 발명에서는, 이 문제를 해결하기 위하여 배선 묘화를 행하기 전에 미리 전자 소자의 능동면의 필요한 개소에 유기 절연막을 형성한다. 유기 절연막은 액적의 분산매로서 사용하는 유기 용제 등과의 친화력이 있다. 그 때문에, 유기 절연막 위에 배선 묘화를 행한 경우에 형성되는 배선과 하지의 유기 절연막 사이에 충분한 밀착력을 얻을 수 있다. 이와 같이 본 발명의 실장 방법에 의하면, 접속 배선을 액적 토출법에 의해 형성함으로써, 설치시에 따르는 전자 소자의 스트레스를 경감할 수 있다. 또한, 상기 실장 방법에 의하면, 접속 배선을 형성할 때의 하지로서 유기 절연막을 설치함으로써, 접속 배선의 박리를 방지하여 신뢰성의 향상을 도모할 수 있다.
본 발명의 전자 소자의 실장 방법에서는, 상기 유기 절연막이 에폭시 수지 또는 우레탄 수지로 이루어지는 것이 바람직하다.
이러한 재료를 사용함으로써 더욱 밀착성을 향상시킬 수 있다. 예를 들어, SiO2 또는 SiN을 하지로서 금속 배선을 형성한 경우의 밀착력은 100Og/mm2인 것에 대하여, 에폭시 수지 또는 우레탄 수지를 하지로서 동일하게 금속 배선을 형성한 경우의 밀착력은 5OOOg/mm2이었다. 또한, 테이프 박리 시험에서도, 전자의 경우는 완전하게 박리된 것에 대하여, 후자의 경우에는 박리 되지않고 남았다.
본 발명의 전자 소자의 실장 방법에서는, 상기 유기 절연막이 액적 토출법에 의해 형성되도록 할 수 있다.
이 방법에 의하면, 필요한 부분에만 선택적으로 유기 절연막을 형성할 수 있다.
본 발명의 전자 소자의 실장 방법에서는, 상기 전자 소자의 상기 능동면에 단차부가 형성되어 있고, 상기 유기 절연막의 형성 공정이 액적 토출법에 의해 상기 단차부의 전후에 제 1 유기 절연막을 형성하는 공정과, 액적 토출법에 의해 상기 단차부 전후의 상기 제 1 유기 절연막에 걸치는 제 2 유기 절연막을 형성하는 공정을 포함하도록 할 수 있다.
상술한 바와 같이, 실제 전자 소자의 표면은 평탄하지 않고 다양한 요철이 형성되어 있다. 이러한 요철이 존재하면, 액적은 그 요철의 단차면을 따라 확장 습윤되어 인접하는 배선들이 단락되거나 하는 경우가 있다. 본 발명의 방법에서는, 이러한 단차면에서의 확장 습윤을 방지하기 위하여 유기 절연막의 묘화를 2회에 나누어 행한다. 즉, 본 방법에서는, 우선 1회째에 단차부를 피하여 액적을 토출하고, 이것을 건조하여 단차부의 전후에 제 1 유기 절연막을 형성한다. 2회째에, 그들을 연결하도록 단차부를 타넘어 전후의 제 1 유기 절연막에 겹쳐지도록 액적을 토출한다. 액적 위에 액적을 겹쳐 그리는 경우, 상층 측의 액적은 착탄 위치 에 정착하기 쉬우므로, 2회째 액적은 양측이 고정된 상태로 되어 단차면을 따라 크게 확장 습윤되는 일이 없다. 따라서, 단차부의 영향을 거의 받지 않아 원하는 패턴을 형성할 수 있다.
본 발명의 전자 소자의 실장 방법에서는, 상기 유기 절연막을 형성하기 전에 상기 전자 소자의 상기 능동면을 친액화하는 공정을 포함하도록 할 수 있다. 유기 절연막을 형성하기 위한 액적의 접촉각은 90°이하, 더욱 바람직하게는 20°이하인 것이 바람직하다. 상기 전자 소자의 상기 능동면을 친액화할 경우에는 접촉각이 이 범위로 되는 것이 바람직하다. 또한, 본 발명의 전자 소자의 실장 방법에서는, 상기 접속 배선을 형성하기 전에 상기 유기 절연막의 표면을 친액화하는 공정을 포함하도록 할 수 있다. 접속 배선을 형성하기 위한 액적의 접촉각은 90°이하, 더욱 바람직하게는 60°내지 30°인 것이 바람직하다. 상기 유기 절연막의 표면을 친액화할 경우에는 접촉각이 이 범위로 되는 것이 바람직하다.
이들의 방법에 의하면, 유기 절연막이나 접속 배선을 형성할 때에 액적의 정착성을 양호한 것으로 할 수 있다.
본 발명의 전자 장치의 제조 방법은 배선 기판 위에 전자 소자를 실장하여 이루어지는 전자 장치의 제조 방법으로서, 상기 전자 소자의 실장 공정이 상술한 본 발명의 전자 소자의 실장 방법을 이용하여 행해지는 것을 특징으로 한다.
이 방법에 의하면, 접속 신뢰성이 높은 전자 장치를 저비용으로 제공할 수 있다.
본 발명의 회로 기판은 상술한 본 발명의 전자 장치의 제조 방법에 의해 제 조되어 이루어지는 전자 장치를 구비한 것을 특징으로 한다. 또한, 본 발명의 전자 기기는 상술한 본 발명의 전자 장치의 제조 방법에 의해 제조되어 이루어지는 전자 장치 또는 상술한 본 발명의 회로 기판을 구비한 것을 특징으로 한다.
이 구성에 의하면, 접속 신뢰성이 높은 회로 기판 및 전자 기기를 저비용으로 제공할 수 있다.
[제 1 실시예]
이하, 도면을 참조하면서, 본 발명의 실시예에 대해서 설명한다. 이하의 모든 도면에서는, 도면을 보기 쉽게 하기 위하여 각 구성 요소의 막 두께나 치수의 비율 등은 적절하게 다르게 하고 있다.
[액정 표시 장치]
도 1은 본 발명의 전자 기기의 일례인 액정 표시 장치를 나타내는 분해 사시도이다.
도 1의 액정 표시 장치(100)는 액정 패널(13)과 구동용의 회로 기판(10)을 갖는다. 또한, 필요에 따라 백라이트 등의 조명 장치, 그 밖의 부대 구조가 액정 패널(13)에 부설된다. 액정 패널(13)은 밀봉재(133)에 의해 가장자리가 서로 접착된 한 쌍의 기판(131, 132)을 갖는다. 그들의 기판 사이에 형성된 간극, 소위 셀 갭에, 예를 들어 STN(Super Twisted Nematic)형의 액정이 봉입되어 있다. 기판(131, 132)은 예를 들어 유리나 합성 수지 등의 투광성 재료에 의해 구성된다. 기판(131, 132)의 외측에는 편광판(140)이 점착되고, 적어도 한쪽 기판(131, 132)과 편광판(140) 사이에 위상차판(도시 생략)이 삽입되어 있다. 한쪽 기판(131)의 내 측 표면에는 표시용 전극(131a)이 형성되고, 다른 쪽 기판(132)의 내측 표면에는 표시용 전극(132a)이 형성되어 있다. 이들의 표시용 전극(131a, 132a)은 스트라이프 형상 또는 문자, 숫자, 그 밖의 적절한 패턴 형상으로 형성된다. 또한, 이들의 표시용 전극(131a, 132a)은 예를 들어 ITO(Indium Tin Oxide:인듐주석 산화물) 등과 같은 투광성 도전 재료에 의해 형성되어 있다.
액정 패널(13)은 한쪽 기판(131)이 다른 쪽 기판(132)으로부터 돌출되는 돌출부(131T)를 갖고, 그 돌출부(131T)에 복수의 접속 단자(131b)가 형성되어 있다. 이들의 접속 단자(131b)는 기판(131) 위에 표시용 전극(131a)을 형성할 때에 그것과 동시에 형성되고, 예를 들어 ITO에 의해 형성된다. 이들의 접속 단자(131b)에는 표시용 전극(131a)에 접속되는 것과, 표시용 전극(132a)에 접속되는 것이 포함되어 있다. 표시용 전극(132a)에 대해서는, 접속 단자(131b)로부터의 배선이 밀봉재(133)에 포함된 도통재를 통하여 다른 쪽 기판(132) 위의 표시용 전극(132a)에 접속된다. 또한, 표시용 전극(131a, 132a) 및 접속 단자(131b)는 실제로는 매우 좁은 간격으로 다수 개가 기판(131) 위 및 기판(132) 위에 형성된다. 도 1에서는, 구조를 이해하기 쉽게 나타내기 위하여 그들의 간격을 확대하여 모식적으로 나타내고, 또한 그들 중의 몇 개를 도시하여 다른 부분을 생략하고 있다. 또한, 접속 단자(131b)와 표시용 전극(131a)의 연결 상태 및 접속 단자(131b)와 표시용 전극(132a)의 연결 상태도 도 1에서는 생략하고 있다.
회로 기판(10)은 기재인 필름 기판(11), 필름 기판(11) 위에 형성된 배선 패턴(22a), 입력 단자부(25), 출력 단자부(26), 반도체 IC 실장 영역(소자 실장 영 역)(21) 및 액정 구동용 IC(반도체 장치)(12)를 구비하고 있다. 필름 기판(11)은 두께 55㎛ 이하, 특히 25㎛ 이하의 얇은 두께의 폴리이미드 수지로 형성되어 있고, 임의의 개소에서 절곡(折曲) 가능한 가요성(可撓性)과 절연성을 갖는다. 즉, 회로 기판(10)은 필름 기판(11)의 반도체 IC 실장 영역(21)에 액정 구동용 IC(12)를 실장한 COF(Chip On Film) 방식의 가요성 기판이다. 또한, 필름 기판(11)은 반드시 폴리이미드 수지일 필요는 없고, 임의의 개소에서 절곡 가능한 수지 재료나 유기 재료 등이면 된다. 예를 들어, 폴리에틸렌 테레프탈레이트나 폴리에스텔, 액정 폴리머 등을 사용할 수도 있다.
회로 기판(10)은 이방성 도전막(An-isotropic Conductive Film : ACF)(135)에 의해 액정 패널(13)의 기판(131)의 돌출부(131T)에 접속되어 있다. 이방성 도전막(135)은 접착용 수지 및 그것에 혼입된 도전성 입자에 의해 형성되어 있다. 그 접착용 수지를 통한 압착에 의해 회로 기판(10)과 기판(131)이 고정되고, 회로 기판(10) 측의 출력 단자부(26)의 각 단자와 액정 패널(13)의 접속 단자(131b)가 도전성 입자를 통하여 도전 접속된다. 외부로부터 입력용 배선 패턴(22a, 22c)을 통하여 제어 신호, 영상 신호, 전원 전위 등이 액정 구동용 IC에 공급된다. 액정 구동용 IC(12)에서, 액정 구동용의 구동 신호(출력 신호)가 생성되고, 그것이 액정 패널(13)에 공급된다. 본 실시예의 회로 기판(10)은 충분한 가요성을 갖는 필름 기판(11)을 사용하여 형성되어 있으므로, 반도체 IC 실장 영역(21) 이외의 임의의 위치에서 절곡할 수 있다. 또한, 모든 배선 패턴(22a)이 필름 기판(11) 위에 형성되어 있으므로, 배선 패턴(22a)의 강도가 불충분해지거나, 배선 패턴(22a)들의 단 락이 일어나지 않는다. 그 때문에, 상기 회로 기판(10)은 신뢰성이 높다.
[전자 장치의 제조 방법]
다음에, 본 발명의 전자 장치의 일례인 액정 구동용 IC(12)(이하, 간단히 IC라고 함)에 대해서 설명한다. 본 실시예에서, IC(12)는 유리 에폭시 2층 기판으로 이루어지는 배선 기판에 전자 소자인 반도체 칩(베어 칩)을 실장하고, 이면 측에 BGA를 배치하여 패키징화한 것이다.
이하, 그 제조 방법에 대해서 설명한다.
도 2는 IC(12) 제조 공정의 개략을 나타낸 것이다.
본 실시예의 IC(12) 제조 방법은 반도체 칩을 배선 기판에 실장하는 방법으로서 페이스업 실장 방식을 채용하고, 배선 접속의 방법으로서 종래의 와이어 본딩 대신에 액적 토출 방식에 의해 형성한 금속 배선(접속 배선)을 사용하여 접속하는 방법을 채용하고 있다. 본 실시예의 IC(12) 제조 방법은, (1) 다이 본딩(die-bonding) 공정, (2) 절연 잉크 처리 공정, (3) 슬로프 형성 공정, (4) 금속 배선 형성 공정, (5) 패키지화 공정의 5개 공정을 구비하고 있다. 또한, 제조 방법은 이것에 한정되는 것이 아니라, 필요에 따라 기타 공정이 제외되는 경우, 또는 추가되는 경우도 있다.
(1) 다이 본딩 공정
우선, 전용의 지그(jig)를 사용하여 반도체 칩(베어 칩)을 배선 기판에 접합한다.
도 3의 (a)는 다이 본딩 장치의 개략 구성을 나타내는 사시도이고, 도 3의 (b)는 그 장치의 요부를 나타내는 측단면도이다.
도 3의 (a)에 나타낸 바와 같이, 다이 본딩 장치(50)는 크게 구별하면, 테이블부(51)와 접속 헤드부(52)에 의해 구성되어 있다. 테이블부(51)는 이동 테이블부(53)와, 기판 홀더(기판 재치대)(54)와, 반도체 소자 탑재부(55)로 구성되어 있다. 접속 헤드부(52)는 헤드 지지부(56)와, 상하 이동 기구(57)와, 공구 회전 기구(58)와, 가열 가압 공구(가열 가압 수단)(59)로 구성되어 있다. 또한, 이동 테이블부(53)는 X 스테이지(53x)와, Y 스테이지(53y)로 구성되어 있다.
여기서, 각 구성 요소에 대해서 설명한다.
테이블부(51)는 다이 본딩 장치(50) 본체의 아래쪽에 설치된다. 이동 테이블부(53)가 X 스테이지(53x) 및 Y 스테이지(53y)를 구비하므로, 기판 홀더(54)가 XY방향으로 자유롭게 이동 가능하고, 임의 위치에 고정 가능하다. 또한, 테이블부(51)는 반도체 소자 탑재부(55)를 구비하고 있다. 상기 반도체 소자 탑재부(55)에는 실장 전의 복수의 반도체 칩(3)이 탑재되어 있다. 기판 홀더(54)에는 상기한 배선 기판(2)이 탑재 배치된다. 배선 기판(2)으로서는, 예를 들어 유리 에폭시 2층 기판이 사용된다. 배선 기판(2)에는 반도체 칩(3)을 실장하기 위한 직사각형의 실장 영역(E)이 설치되어 있다. 이 실장 영역(E) 주위에는 반도체 칩(3)의 전극 단자와 접속하기 위한 다수의 배선 패턴(2a)이 형성되어 있다. 반도체 칩(3)에는 능동면 측에 전자 회로(집적 회로)가 형성되어 있다. 이 전자 회로가 형성된 능동면 위에는 그 전자 회로의 외부 전극으로 되는 전극 단자가 형성되어 있다. 본 실시예에서는, 이 능동면을 표면 측으로 하여 반도체 칩(3)이 실장된다.
접속 헤드부(52)는 다이 본딩 장치(50) 본체의 위쪽에 설치된다. 헤드 지지부(56)에 설치된 공구 회전 기구(58)에 의해 반도체 칩(3)의 Z축 주위의 회전 위치가 결정된다. 가열 가압 공구(59)에 유지된 반도체 칩(3)은 배선 기판(2)에 대하여 가열 및 가압된다. 상하 이동 기구(57)에 의해, 그 반도체 칩(3)이 배선 기판(2)의 임의 위치에 접속된다.
구체적으로는, 상하 이동 기구(57)는 에어 실린더(air cylinder)나 모터 등의 구동 수단에 의해 가열 가압 공구(59)를 도면 중 Z축 방향으로 이동시킨다. 상하 이동 기구(57)의 신장(伸長) 동작에 의해, 가열 가압 공구(59)에 의해 유지된 반도체 칩(3)이 연직 상하 방향으로 이동한다. 상하 이동 기구(57)에 의해, 기판 홀더(54)의 상면에 탑재 배치된 배선 기판(2)에 대하여, 접착제(4)를 통하여 반도체 칩(3)이 가압된다. 이 압력은 1MPa 내지 3.5MPa 정도이다. 또한, 상기 가압 에 따라 가열 가압 공구(59)에 의해 반도체 칩(3) 및 접착제(4)가 가열된다.
가열 가압 공구(59)는 그 내부에 히터 등의 가열 기구가 설치되어 있다. 상기 가열 기구는 콘스턴트 히트(constant heat) 방식을 채용하고 있고, 200℃ 내지 450℃ 정도의 온도 범위에서 가열 가압 공구(59)를 소정의 온도로 설정한다. 가열 가압 공구(59)의 바닥면(반도체 칩(3)과의 접촉면)은 평면에 형성되어 있다. 또한, 가열 가압 공구(59)의 바닥부는 반도체 칩(3)과의 접촉면의 형상을 규정하는 지그가 부착 가능한 것이 바람직하다. 상기 지그는 제조해야 할 IC(12)에 따른 반도체 칩(3)의 평면 형상에 따라 복수 중에서 선택 사용된다. 상기 지그 사용에 의해, 가열 가압 공구에서의 반도체 칩(3)과의 접촉면을, 예를 들어 정방형 형상, 가 늘고 긴 직사각형 형상, 그 밖의 임의의 형상으로 설정하는 것이 가능해 진다.
도 3의 (b)에 나타낸 바와 같이, 가열 가압 공구(59) 및 기판 홀더(54)에는 반도체 칩(3)을 유지하는 기구가 설치되어 있다. 구체적으로, 가열 가압 공구(59)에는 반도체 칩(3)을 흡착 유지하는 흡착 구멍(59a)이 설치되어 있고, 기판 홀더(54)에는 흡착 구멍(54a, 54b)이 설치되어 있다. 흡착 구멍(59a), 흡착 구멍(54a, 54b)은 감압 펌프(도시 생략)에 접속되어 있다. 상기 감압 펌프의 구동 제어에 의해, 반도체 칩(3) 및 배선 기판(2)이 가열 가압 공구(59) 또는 기판 홀더(54)에 대하여 착탈 가능하다.
또한, 본 실시예에서는, 감압 펌프의 구동에 의한 흡착력을 이용하여 배선 기판(2)을 고정하는 구성을 채용하고 있지만, 본 발명은 이것에 한정되지 않는다.예를 들어, 배선 기판(2)을 기판 홀더(54)에 고정시키는 고정 수단은 기판 홀더(54)의 일부분에 강자성체를 배치하고, 상기 강자성체와 자석 사이에 작용하는 자력을 이용하는 구성일 수도 있다. 또한, 상기 고정 수단은 상기 제 2 흡착 구멍(54b)에 부가하여 기판 홀더(54)에 형성되고, 또한 상기 제 2 흡착 구멍(54)에 연통(連通)되는 오목부를 갖는 구성일 수도 있다.
다음에, 도 4의 (a) 및 도 4의 (b)를 참조하여, 상기 다이 본딩 장치를 이용한 반도체 칩의 접합 공정에 대해서 설명한다.
도 4의 (a) 및 도 4의 (b)는 접합 과정을 나타내는 단면도이다.
우선, 도 4의 (a)에 나타낸 바와 같이, 가열 가압 공구(59)가 반도체 칩(3)을 흡착 유지하고, 기판 홀더(54)가 배선 기판(2)을 흡착 고정한다. 구체적으로 는, 상하 이동 기구(57) 및 이동 테이블부(53)(도 3 참조)가 구동하고, 가열 가압 공구(59)가 반도체 소자 탑재부(55)(도 3 참조)에 탑재되어 있는 반도체 칩(3)을 흡착 유지한다. 그 후, 상기 반도체 칩(3)이 배선 기판(2)에 대향 배치된다. 배선 기판(2)은 흡착 구멍(54a, 54b)을 통하여 기판 홀더(54)에 흡착된다.
배선 기판(2)의 접속 범위인 배선 패턴(2a) 위에는 미리 접착제(4)가 붙어 있다. 접착제(4)는 직경을 축소화한 복수의 도트 형상으로서, 접합 범위 내에 분산 배치되어 있다. 후술하는 바와 같이, 본 실시예의 IC(12)에서는, 접합한 반도체 칩의 측부에 슬로프(6A)를 형성하고, 이 슬로프 위에 접속용의 금속 배선을 형성한다(도 12의 (b) 참조). 이때, 슬로프가 급격하면 금속 배선에 박리나 단선 등이 생기기 쉽다. 그 때문에, 접착층을 포함한 반도체 칩의 두께는 가능한 한 얇게 할 필요가 있다. 통상적으로, 접착제를 덩어리로서 접합부 전체에 배치한 경우, 접착층의 두께가 너무 두꺼워 완만한 슬로프 형성이 곤란하다. 예를 들어,일반적인 다이 본딩용의 DAF 필름을 사용한 경우에는 접착층의 두께가 반도체 칩의 두께보다도 크다. 그래서, 본 실시예에서는, 접착제의 두께를 얇게 하기 위하여 접착제(4)의 직경을 축소화하여 접합부에 복수 배치하고 있다.
다음에, 도 4의 (b)에 나타낸 바와 같이, 상하 이동 기구(57)가 연장됨으로써 가열 가압 공구(59)가 하강하고, 반도체 칩(3)의 이면 측이 접착제(4)에 접촉한다. 그리고, 가열 가압 공구(59)를 더 하강시켜 접착제(4)를 바르고, 가압한 상태 그대로 접착제(4)를 가열하여 경화시킨다. 이러한 가열 및 가압은 예를 들어 접착제(4)의 온도가 150℃ 내지 230℃ 정도로 되도록, 가열 가압 공구(59)의 온도를 210℃ 내지 450℃ 정도의 범위의 온도로 조정된 상태에서 행해진다. 또한, 가열 가압 공구(59)가 배선 기판(2)에 부여하는 압력은 1MPa 내지 3.5MPa 정도로 되도록 실린더의 설정이 행해진다. 또한, 가열 가압 공구(59)가 배선 기판(2)을 가열 및 가압하는 시간은 3초 내지 15초 정도이다.
이상의 공정이 종료되면, 가열 및 가압을 정지하고, 상하 이동 기구(57)를 축소시켜 가열 가압 공구(59)를 배선 기판(2)으로부터 이간시킨다. 이것에 의해, 반도체 칩(3)이 배선 기판(2)의 실장 영역에 능동면을 표면 측으로 하여 접합된다.
도 5는 접합 후의 상태를 나타내는 평면도이다. 도 5에서, 부호 2a는 배선 기판(2)에 형성된 배선 패턴이고, 부호 3a는 반도체 칩(3)의 능동면이다. 배선 패턴(2a)은 각각 반도체 칩(3)의 전극 단자(5)에 대응하여 설치되어 있다. 이 배선 패턴(2a)은 반도체 칩(3)의 에지(edge)를 따라 다수 배열되어 있다. 이들 배선 패턴(2a)에 의해 배선 그룹(2A)이 형성되어 있다. 본 실시예의 배선 기판(2)에는 이러한 배선 패턴(2a)이 반도체 칩(3)의 4변 모두에 설치되어 있다. 따라서, 그 4변 모두에 대하여 각각 배선 그룹(2A)이 형성되어 있다. 각 배선 그룹(2A)의 배선 패턴(2a)은 상기 에지에 대하여 수직 또는 비스듬하게 경사진 각도로 배치되어 있다. 또한, 도 5에서 점선으로 둘러싸인 부분은 회로부(집적 회로)가 형성된 영역이다. 전극 단자(5)는 이 회로부의 외부 전극으로서 기능한다.
(2) 절연 잉크 처리 공정
다음에, 도 6에 나타낸 바와 같이, 반도체 칩(3)의 능동면(3a)에 절연 잉크(절연성 재료를 포함하는 액적)를 토출함으로써, 그 능동면(3a) 위에 유기 절연막 (7)을 형성한다. 이 유기 절연막(7)은 후술한 금속 배선(8)을 형성하기 위한 준비로서 행해진다.
후술한 바와 같이, 본 실시예의 실장 방법에서는 반도체 칩(3)의 능동면(3a) 위에 직접 액적 토출법에 의해 배선 묘화를 행한다. 이 경우, 아무런 사전 처리도 행하지 않고 묘화를 행하면, 충분한 신뢰성을 갖는 금속 배선(8)이 형성될 수 없는 것이 본 발명자 등의 검토에 의해 밝혀져 있다. 즉, 반도체 칩(3)의 능동면(3a)에는 통상적으로, 패시베이션 막으로서 SiO2이나 SiN 등의 무기 절연막이 형성되어 있고, 이러한 절연막의 표면에 액적 토출법에 의해 배선 묘화를 행하면, 배선(8)과 하지 절연막의 밀착성이 나빠 배선(8)의 신뢰성이 떨어진다. 최악의 경우에는 배선(8)이 하지 절연막으로부터 박리되고, 단선하여 배선으로서 기능하지 않는 경우도 발생할 수 있다. 또한, 액적 토출법에 의해 배선을 형성할 때에는 배선 형성을 행하는 절연막의 표면 상태를 적정한 상태로 균일화해 놓을 필요가 있다. 그렇지 않으면, 적하된 액적이 절연막 위에서 균일하게 확장 습윤되지 않고, 배선이 연결되지 않는 단선이나(확장 부족) 인접 배선과의 단락(확장 과대)이 발생하여 적정한 배선이 형성되지 않는다. 또한, 실제 반도체 칩(3)의 표면은 평탄하지 않고, 배선이나 전극 단자 등의 요철이 있다. 또한, 반도체 칩(3)의 표면 단부에는 반도체 칩(3)의 제조 공정에서 필요한 검사용 전극(스크라이브 TEG의 전극 패드)의 일부가 남아있다. 이러한 요철을 미처리된 그대로 배선 묘화를 행하면, 적하된 액적이 요철 패턴을 따라 확장되어 원하는 배선 패턴(8)이 형성되지 않는다. 또한, 스크라 이브 TEG의 전극 패드 위에 배선을 형성하면, IC 본체와의 단락 등을 일으켜 IC가 정상 동작하지 않는다.
본 발명에서는, 이 문제를 해결하기 위하여 배선 묘화를 행하기 전에 미리 능동면(3a)의 필요한 개소(예를 들어, 전극 단자(5)의 근방으로부터 능동면(3a)의 단부까지의 영역)에 유기 절연막(7)을 형성한다. 유기 절연막(7)은 액적의 분산매로서 사용하는 유기 용제 등과 친화력이 있다. 그 때문에, 유기 절연막(7) 위에 배선 묘화를 행한 경우에 형성되는 배선(8)과 하지의 유기 절연막(7) 사이에 충분한 밀착력을 얻을 수 있다.
유기 절연막(7)으로서는 에폭시 수지나 우레탄 수지를 사용하는 것이 바람직하다. 실제로, 이들의 재료를 사용함으로써 매우 밀착성이 양호한 금속 배선(8)이 형성된다.
예를 들어, SiO2 또는 SiN을 하지로서 금속 배선(8)을 형성한 경우의 밀착력은 1OOOg/mm2인 것에 대하여, 에폭시 수지 또는 우레탄 수지를 하지로서 동일하게 금속 배선(8)을 형성한 경우의 밀착력은 50O0g/mm2이었다. 또한, 테이프 박리 시험에서도, 전자의 경우는 완전하게 박리된 것에 대하여, 후자의 경우는 박리되지 않고 남았다.
여기서, 유기 절연막(7)의 형성에 사용하는 액적 토출 장치에 대해서 설명한다.
도 8은 그 액적 토출 장치의 일례인 잉크젯 장치의 사시도이다.
도 8에서, X방향은 베이스(212)의 좌우 방향이고, Y방향은 전후 방향이며, Z방향은 상하 방향이다. 액적 토출 장치(210)는 액적 토출 헤드(이하, 간단히 헤드라고 칭함)(220)와, 배선 기판(2)을 탑재 배치하는 테이블(246)을 주로 하여 구성되어 있다. 또한, 액적 토출 장치(210)의 동작은 제어 장치(223)에 의해 제어된다.
배선 기판(2)을 탑재 배치하는 테이블(246)은 제 1 이동 수단(214)에 의해 Y방향으로 이동 및 위치 결정되고, 모터(244)에 의해 θz방향으로 요동(搖動) 및 위치 결정된다. 한편, 헤드(220)는 제 2 이동 수단에 의해 X방향으로 이동 및 위치 결정되고, 리니어 모터(262)에 의해 Z방향으로 이동 및 위치 결정된다. 또한, 헤드(220)는 모터(264, 266, 268)에 의해 각각 α,β,γ방향으로 요동 및 위치 결정된다. 이것에 의해, 액적 토출 장치(210)에서, 헤드(220)의 잉크 토출면(220P)과, 테이블(246) 위의 배선 기판(2)의 상대적인 위치 및 자세가 정확하게 컨트롤된다.
여기서, 헤드(220)의 구조예에 대해서 도 9를 참조하여 설명한다. 도 9는 액적 토출 헤드의 측면 단면도이다. 헤드(220)는 액적 토출 방식에 의해 잉크(221)를 노즐(291)로부터 토출한다. 액적 토출 방식으로서, 압전체 소자로서의 피에조 소자를 사용하여 잉크를 토출시키는 피에조 방식이나, 잉크를 가열하여 발생한 거품(버블)에 의해 잉크를 토출시키는 방식 등, 공지의 각종 기술을 적용할 수 있다.
도 9는 피에조 방식에 의한 액체 재료의 토출 원리를 설명하기 위한 액적 토출 헤드의 개략 구성도이다. 도 9에서, 액체 재료(잉크;기능액)를 수용하는 액체 실(297)에 인접하여 피에조 소자(292)가 설치되어 있다. 액체실(297)에는 액체 재료를 수용하는 재료 탱크를 포함하는 액체 재료 공급계(298)를 통하여 액체 재료가 공급된다. 피에조 소자(292)는 구동 회로(299)에 접속되어 있다. 이 구동 회로(299)를 통하여 피에조 소자(292)에 전압이 인가되고, 피에조 소자(292)가 변형되어 액체실(297)이 탄성 변형된다. 그리고, 이 탄성 변형시의 내용적의 변화에 의해 노즐(291)로부터 액체 재료가 토출된다. 이 경우, 인가 전압의 값을 변화시킴으로써, 피에조 소자(292)의 뒤틀림 양이 제어된다. 또한, 인가 전압의 주파수를 변화시킴으로써, 피에조 소자(292)의 뒤틀림 속도가 제어된다. 피에조 방식에 의한 액적 토출은 재료에 열을 가하지 않으므로, 재료의 조성에 영향을 주기 어렵다는 이점을 갖는다.
또한, 도 8에 나타내는 캡핑 유닛(222)은 헤드(220)에서의 잉크 토출면(220P)의 건조를 방지하기 위하여, 액적 토출 장치(210)의 대기시에 잉크 토출면(220P)을 캡핑한다. 클리닝 유닛(224)은 헤드(220)에서의 노즐의 막힘을 제거하기 위하여 노즐의 내부를 흡인한다. 또한, 클리닝 유닛(224)은 헤드(220)에서의 잉크 토출면(220P)의 더러움을 제거하기 위하여, 잉크 토출면(220P)의 와이핑을 행하는 것도 가능하다.
다음에, 상기 액적 토출 장치(210)를 사용한 유기 절연막의 형성 공정에 대해서 설명한다.
본 실시예에서는, 우선, 사전 처리로서 반도체 칩(3)을 UV 처리 장치(파장 λ=254㎚)로 10분간 처리한다. 이 공정에 의해, 반도체 칩(3)의 능동면(3a)이 친 액화된다. 능동면을 친액화하는 처리로서는, UV 처리 이외의 드라이 또는 습식 처리를 행하는 것도 가능하다. 이들의 처리에서는, 능동면 위에서의 액적의 접촉각이 90°이하, 더욱 바람직하게는 20°이하로 되는 것이 바람직하다. 또한, 친액화 처리하지 않아도 상기 접촉각으로 되어 있는 경우에는 이러한 처리는 불필요하다.
다음에, 에폭시 수지 등의 절연 재료를 함유하는 액적(절연 잉크)을 능동면(3a)의 필요한 개소(금속 배선(8)을 형성하는 범위)에 적하한다. 액적의 용매 또는 분산매로서는 γ부틸 락톤 등의 유기 용제를 사용할 수 있다.
도 7의 (a) 및 도 7의 (b)는 액적의 배치 공정을 나타내는 도면이다.
본 실시예에서는, 액적의 토출을 2회의 공정으로 나누어 행한다. 우선, 1회째 공정에서는, 도 7의 (a)에 나타낸 바와 같이, 그 적하 영역이 전극 단자(5)와 능동면(3a)의 에지 사이의 영역으로 되도록, 전극 단자(5)나 단차부인 가드 링(guard ring)(9)을 피하고, 도포 부분을 남기지 않고 반도체 칩(3)의 능동면(3a)에 액적(61)을 적하한다. 액적(61)의 적하 패턴은 액적들 사이에 간극이 생기지 않도록 인접하는 착탄 액적과 1/3 정도 겹쳐지는 피치로 하는 것이 바람직하다. 적하 위치의 위치 결정은 능동면(3a) 위의 얼라인먼트 마크(alignment mark)(도시 생략)를 이용하여 행한다.
이 얼라인먼트 마크는 액적이 배치되지 않는 위치에 설치되어 있다. 1회째 공정이 종료되면, 도 7의 (b)에 나타낸 바와 같이, 액적(61)을 건조하여 제 1 건조막(제 1 유기 절연막)(61a)을 형성한다. 그리고, 2회째 공정으로서 단차부인 가드 링(9)에 대하여 액적(62)을 적하하고, 이것을 건조하여 가드 링(9) 전후의 건조막 (61a)에 걸치는 제 2 건조막(제 2 유기 절연막)을 형성한다.
상술한 바와 같이, 실제 반도체 칩(3)의 표면은 평탄하지 않고, 각종 요철이나 단차가 형성되어 있다. 이러한 요철이나 단차가 존재하면, 그 단차 부분에 토출된 액적은 단차 위에 정착하지 않고 단차의 양측으로 분리되고, 또는 단차 전후의 어느 쪽으로 편중되어 배치된다. 본 실시예에서는, 이러한 사태를 방지하기 위하여 유기 절연막(7)의 묘화를 2회에 나누어 행한다. 본 방법에서는, 우선, 1회째에 단차부(9)를 피하여 액적(61)을 토출하고, 이것을 건조하여 단차부(9) 전후에 제 1 건조막(61a)을 형성한다. 그리고 2회째에, 그것들에 걸치도록 단차부(9)에 액적(62)을 토출한다. 액적 위에 액적을 겹쳐 그리는 경우, 상층 측의 액적은 착탄 위치에 정착하기 쉽다. 즉, 1회째 액적에 의해 형성된 액막은 상층 측의 액적에 대하여 수용면과 같은 역할을 하고(유사 수용면), 양호한 정착성을 발휘한다. 본 실시예에서는, 제 1 건조막(61a)이 유사 수용면으로서, 이 유사 수용면에 대하여 제 2 건조막이 형성된다. 이 방법에서는, 단차부(9)에 적하된 액적(62)의 양단부가 유사 수용면인 제 1 건조막(61a)에 고정(정착)되므로, 이 액적(62)이 종래와 같이 단차면을 따라 크게 확장 습윤되거나 단차의 양측으로 분단되거나 하는 일은 없다. 이 때문에, 단차 등이 있어도 연속된 막 패턴을 형성할 수 있다.
이들의 공정이 종료되면, 건조막을 오븐에서 소성하여 유기 절연막(7)을 형성한다. 이 소성 공정에서, 예를 들어 가열 온도 180℃, 가열 시간 15분이다. 또한, 본 공정에서는, 액적(61)의 건조막(61a)과 액적(62)의 건조막을 한번에 소성하도록 했지만, 이들은 각각 행할 수도 있다. 예를 들어, 건조막(61a)을 소성하고 나서 액적(62)의 적하를 행할 수도 있다.
또한, 도 6에서는, 유기 절연막(7)을 능동면(3a)의 둘레부에만 형성하고 있지만, 본 발명은 이것에 한정되지 않는다. 유기 절연막(7)을 전극 단자(5)를 제외하는 능동면 전체에 형성하는 것도 가능하다.
(3) 슬로프 형성 공정
다음에, 반도체 칩(3) 주위에 수지 재료를 도포하고, 배선 기판(2)의 표면으로부터 반도체 칩(3)의 능동면(3a)에 연결되는 슬로프(사면)(6A)를 형성한다(도 11의 (a) 및 도 11의 (b) 참조). 이 슬로프(6A)는 반도체 칩(3)의 두께(접착층을 포함함)에 의한 단차를 완화하고, 그 후의 금속 배선(8)의 형성을 용이하게 하기 위하여 사용된다.
본 공정에서는, 반도체 칩(3)의 전극 단자(5)를 덮지 않고, 또한 반도체 칩(3)의 능동면(3a)으로부터 간극 및 급격한 단차를 부여하지 않고 슬로프를 형성할 필요가 있다. 이 때문에, 수지 재료의 도포 방법으로서는 수지 재료의 토출량이나 토출 위치를 정확하게 제어할 수 있는 디스펜서 방식이 채용되어 있다.
또한, 수지 재료로서는 예를 들어 에폭시계의 열경화성 수지를 사용할 수 있다. 이 수지 재료는 프리베이킹(pre-baking) 처리(90℃, 30분) 및 포스트베이킹 (post-baking) 처리(150℃, 2시간)에 의해 경화된다. 일반적으로, 수지 재료는 열경화 공정에서 체적 수축을 일으킨다. 이 때문에, 본 공정에서는, 능동면(3a)으로부터 배선 기판 표면에 완만한 슬로프를 형성하기 위하여 2회 내지 3회의 수지 도포를 행한다. 복수 회 도포하는 경우에는 프리베이킹 처리를 도포시에 행하고, 포 스트베이킹은 일괄로 행한다.
도 10은 수지 재료의 도포 공정을 나타내는 평면도이다. 도 10에서, 부호 D1 내지 D4는 반도체 칩(3)의 각 에지에서의 디스펜서의 이동 경로를 나타내고 있고, 부호 SP와 부호 EP는 그 경로에서의 디스펜서의 토출 개시 위치와 토출 종료 위치를 각각 나타내고 있다. 본 실시예에서는, 슬로프(6A)의 형성은 반도체 칩(3)의 각 에지에 대하여 각각 별도로 행해진다. 또한, 각 슬로프(6A)의 형성 공정에서는 디스펜서의 토출 개시 위치(SP)와 토출 종료 위치(EP)는 반도체 칩(3)으로부터 떨어진 위치에 설정된다. 슬로프(6A)를 형성하는 수지 재료는 토출 개시 위치(SP)로부터 반도체 칩(3)을 향하는 제 1 경로(R1), 반도체 칩(3)의 에지 근방을 통과하는 제 2 경로(R2), 반도체 칩(3)으로부터 토출 종료 위치(EP)에 이르는 제 3 경로에 대하여 연속적으로 토출된다. 더욱 구체적으로는, 디스펜서의 토출 개시 위치(SP)와 토출 종료 위치(EP)는 반도체 칩(3)의 코너부로부터 상기 코너부를 포함하는 2개의 에지 중 어느 것에 대하여도 둔각이 되는 방향으로 배치된다. 각 에지에서의 수지 재료의 토출 공정은 그 토출 개시 위치(SP)로부터 상기 에지의 한쪽 코너부를 향하는 제 1 경로(R1), 상기 한쪽 코너부로부터 상기 에지를 따라 다른 쪽 코너부를 향하는 제 2 경로(R2), 상기 다른 쪽 코너부로부터 상기 에지에 대하여 상기 토출 개시 위치(SP)와 동일한 측에 위치하는 상기 토출 종료 위치(EP)에 이르는 제 3 경로를 따라 연속적으로 행해진다.
디스펜서 방식으로 반도체 칩(3)의 4변에 슬로프(6A)를 형성하는 경우에는, 디스펜서의 노즐은 반도체 칩(3)의 4변을 따라 수지 재료를 토출하면서 이동하면 원하는 형상이 형성될 것이다. 그러나, 실제로는 수지 재료의 점도가 높기 때문에 수지 토출 개시시에는 노즐로부터의 수지 토출이 지연되어 토출량이 부족하고(토출 개시점이 지연), 수지 토출 종료시에는 토출된 수지 재료에 노즐 내의 수지 재료가 인출(引出)되어 토출량이 과대해진다. 이것들에 의해, 토출 부족 개소에서는 슬로프(6A)와 반도체 칩(3)의 단부에 간극이 형성된다. 또한, 토출량이 과량인 경우, 수지 재료가 전극 단자(5)를 피복하는 등의 문제가 발생한다. 이 경우, 수지 점도를 떨어뜨려 상기 문제의 해결을 위하여 시험해 보면, 토출된 수지 재료의 확장 습윤이 제어되지 않아 전극 단자(5)의 피복의 문제가 발생한다. 또한, 저점도 수지에서는 사면 형상이 완만해지지 않고 급격한 사면이 형성된다.
그래서, 본 실시예에서는 이 문제를 해결하기 위하여, 디스펜서의 토출 개시 위치(SP)와 토출 종료 위치(EP)를 반도체 칩(3)으로부터 떨어진 위치에 설정하고, 토출 개시 위치(SP)로부터 칩 근방까지의 경로(R1)와, 칩 근방으로부터 토출 종료 위치(EP)까지의 경로(R3)에서 예비 토출을 행한다. 이 방법에 의하면, 반도체 칩(3)의 근방(제 2 경로(R2))에서 토출 부족이나 과잉 공급이 생기는 일 없이, 원하는 형상의 슬로프(6A)가 확실하게 형성된다. 또한, 본 공정에서는, 토출 개시 위치(SP)와 토출 종료 위치(EP)가 상기 에지에 대하여 둔각이 되는 방향으로 배치되어 있다. 그 때문에, 예비 토출에 의해 토출된 수지 재료가 반도체 칩(3) 주위에 배치된 배선 그룹(2A)의 배선 패턴(2a)을 덮어버리는 일은 없다. 또한, 슬로프(6A)의 형성이 각 에지에 대하여 각각 행해지므로, 예를 들어 한번에 수지 재료를 토출한 경우와 같이, 에지의 코너부에서 수지 재료가 내측으로 들어가 전극 단자 (5)를 피복해 버릴 것 같은 경우는 생기지 않는다.
또한, 본 공정에서, 예비 토출은 디스펜서 노즐의 토출 지연의 문제를 해결하기 위하여 행한다. 이 때문에, 토출량은 그다지 많게 할 필요는 없다. 오히려, 토출량을 필요 최소한으로 함(적어도 반도체 칩(3)의 에지를 따라 행해지는 본 토출의 토출량보다도 적게 설정함)으로써, 배선 패턴(2a)의 피복의 문제나 토출의 낭비를 회피하는 것이 바람직하다.
또한, 본 실시예에서는, 도 10에 나타낸 바와 같이, 각 에지에서의 디스펜서의 이동 방향을 각각 반도체 칩(3)을 중심으로서 시계 회전 방향 또는 반시계 회전 방향에 맞춰지도록 설정하고 있다. 이와 같이 한 경우, 반도체 칩(3) 각 코너부의 부근에는 한쪽 에지에 대한 토출 종료 위치(EP)와, 다른 쪽 에지에 대한 토출 개시 위치(SP)가 근접하여 배치된다. 상술한 바와 같이, 토출 개시 위치(SP)에서는 토출량이 부족하기 쉽고, 토출 종료 위치(EP)에서는 토출량이 많아지기 쉽다. 가령, 본 방법과 다른 구성을 채용한 경우, 즉, 한쪽 에지에 대하여는 디스펜서의 이동 방향을 시계 회전 방향으로 하고, 다른 쪽 에지에 대하여는 디스펜서의 이동 방향을 반시계 회전 방향으로 설정하면, 상기 코너부의 부근에는 양쪽 에지의 토출 개시 위치(SP)들 또는 토출 종료 위치(EP)들이 근접하여 배치된다. 토출 종료 위치(EP)들이 근접한 경우, 상기 부분의 수지 재료가 많아져 배선 패턴(2a)을 피복해 버릴 우려가 있다. 토출 개시 위치(SP)들이 근접한 경우에는 다른 코너부에 토출 종료 위치(EP)들이 근접하는 부분이 생기므로 동일한 문제가 발생한다. 이것에 대하여, 본 실시예의 방법에서는 각 코너부에 대하여 동일하게 수지 재료가 배치되므 로, 상술한 바와 같은 문제가 발생하지 않는다.
또한, 본 공정에서는, 경로(D1 내지 D4)의 도포 공정은 어느 것을 먼저 행할 수도 있다. 또한, 순서도 상관없다. 본 실시예에서는, 이 순서를 예를 들어 D1, D3, D2, D4의 순서로 행하고 있다.
도 11의 (a) 및 도 11의 (b)는 슬로프(6A)로 되는 수지층(6)을 형성한 후의 상태를 나타내는 평면도이다.
본 실시예에서, 수지층(6)은 반도체 칩(3)의 에지를 따라 배치된 제 1 수지층(6a)과, 이 제 1 수지층(6a)으로부터 돌출된 제 2 수지층(6b)을 갖고 있다. 제 1 수지층(6a)은 본 토출(제 2 경로(R2)에서의 토출)에 의해 형성되고, 반도체 칩(3)의 에지를 따르는 대략 직사각형 프레임 형상이다. 제 2 수지층(6b)은 예비 토출(제 1 경로(R1) 및 제 3 경로(R3)에서의 토출)에 의해 형성되고, 제 1 수지층(6a)의 코너부로부터 상기 코너부를 포함하는 2개의 에지 중 어느 것에 대하여도 둔각이 되는 방향으로 돌출되는 형상이다. 제 2 수지층(6b)은 제 1 수지층의 모든 코너부에 설치된다. 이들 제 2 수지층(6b)이 반도체 칩(3)을 중심으로서 사방으로 확장되도록 배치된다. 본 실시예의 수지층(6)은 금속 배선(8)을 형성하기 위한 사면을 설치하는 역할에 부가하여, 반도체 칩(3)을 배선 기판(2) 위에 고정하는 고정층으로서의 역할을 갖고 있다. 수지층(6)을 한번에 형성한 경우에는, 형성되는 수지층은 제 1 수지층(6a)으로만 된다. 이에 비하여, 본 실시예에서는, 예비 토출에 의해 제 2 수지층(6b)이 형성되므로, 그만큼 칩의 고정력이 강하다. 또한, 제 1 수지층(6a)과 제 2 수지층(6b)은 반도체 칩(3)을 중심으로서 대략 대칭인 배치로 되므로, 반도체 칩(3)에 대한 수지층(6)의 영향이 균일화된다.
(4) 금속 배선 형성 공정
다음에, 도 12의 (a) 및 도 12의 (b)에 나타낸 바와 같이, 슬로프(6A)와 유기 절연막(7)의 표면에 액적 토출법에 의해 금속 배선(8)을 형성한다. 이 금속 배선(8)은 능동면(3a) 위에 설치된 전극 단자(5)와 상기 배선 기판(2) 위에 설치된 배선 패턴(2a)을 접속하는 접속 배선이다.
본 실시예에서는, 우선, 사전 처리로서 유기 절연막(7)의 표면 및 수지층(6)의 표면(슬로프(6A)의 표면)을 친액화한다. 이 처리에서는, 유기 절연막(7) 위 및 수지층(6) 위의 액적의 상기 금속 잉크와의 접촉각이 90°이하, 더욱 바람직하게는 60°내지 30°로 되는 것이 바람직하다. 또한, 친액화 처리하지 않아도 유기 절연막(7)이 상기 접촉각으로 되어 있는 경우에는 이러한 처리는 불필요하다.
다음에, 도전성 미립자를 함유하는 액적(금속 잉크)을 액적 토출 헤드로부터 토출하여 금속 배선(8)을 형성해야 할 개소, 즉, 전극 단자(5)로부터 배선 패턴(2a)에 이르는 소정의 영역(막 형성 영역)에 적하한다. 이 공정에는, 상술한 액적 토출 장치(210)와 동일한 장치를 사용할 수 있다.
도전성 미립자로서는 은이 적합하게 사용된다. 그 밖에도, 금, 구리, 파라듐, 니켈 중 어느 하나를 함유하는 금속 미립자 외에, 도전성 폴리머나 초전도체 미립자 등을 사용할 수 있다. 도전성 미립자는 분산성을 향상시키기 위하여 표면에 유기물 등을 코팅하여 사용할 수도 있다. 도전성 미립자의 표면에 코팅하는 코팅재로서는 예를 들어 입체 장해나 정전 반발을 유발할 것 같은 폴리머를 들 수 있 다. 또한, 도전성 미립자의 입경은 5㎚ 이상, 0.1㎛ 이하인 것이 바람직하다. O.1㎛보다 크면, 노즐의 막힘이 일어나기 쉬워 액적 토출 헤드에 의한 토출이 곤란해진다. 또한, 5㎚보다 작으면, 도전성 미립자에 대한 코팅제의 체적비가 커져 얻어지는 막 중의 유기물의 비율이 과다해진다.
사용하는 분산매로서는, 상기한 도전성 미립자를 분산할 수 있는 것으로, 응집을 일으키지 않는 것이면 특별히 한정되지 않는다. 이 분산매로서 물 이외에, 메탄올, 에탄올, 프로판올, 부탄올 등의 알코올류, n-헵탄, n-옥탄, 데칸, 톨루엔, 크실렌, 시멘, 듀렌, 인덴, 디펜텐, 테트라히드로나프탈렌, 데카히드로나프탈렌, 시클로헥실 벤젠 등의 탄화수소계 화합물, 또는 에틸렌글리콜디메틸에텔, 에틸렌글리콜디에틸에텔, 에틸렌글리콜메틸에틸에텔, 디에틸렌글리콜디메틸에텔, 디에틸렌글리콜디에틸에텔, 디에틸렌글리콜메틸에틸에텔, 1, 2-디메톡시에탄, 비스(2-메톡시에틸)에텔, p-디옥산 등의 에텔계 화합물, 또한 프로필렌 카보네이트, γ-부티로락톤, N-메틸―2-피롤리돈, 디메틸포름아미드, 디메틸설폭시드, 시클로헥산 등의 극성 화합물을 들 수 있다. 이들 중, 미립자의 분산성과 분산액(L2)의 안정성, 또한 액적 토출 방식에의 적용이 쉽다는 점에서, 물, 알코올류, 탄화수소계 화합물, 에텔계 화합물이 바람직하다. 특히, 바람직한 분산매로서는, 물, 탄화수소계 화합물을 들 수 있다. 이들의 분산매는 단독으로도, 또는 2종 이상의 혼합물로서도 사용할 수 있다.
도 13의 (a) 내지 도 13의 (c) 및 도 14의 (a) 내지 도 14의 (c)는 액적의 배치 공정을 나타내는 도면이다.
도 13의 (a)는 전극 단자(5)의 근방을 모식적으로 나타내는 평면도이다. 이 도면에서, 부호 70은 막 패턴을 형성하려고 하는 선형(線狀)의 막 형성 영역이고, 부호 B는 반도체 칩(3)과 수지층(6)의 경계부를 나타내고 있다. 경계부(B)의 전후에서는 액적을 토출하는 토출면의 표면성이 다르다. 또한, 경계부(B)와 전극 단자(5) 사이에 단차부인 가드 링(9)이 배치되어 있다. 본 공정에서는, 이들 가드 링(9) 및 경계부(B)를 통하여 연속된 선형의 막 패턴이 형성된다.
본 실시예에서는, 금속 배선(8)을 형성하는 데에 있어서, 수축이 보다 적은 균일한 선폭의 막 패턴을 형성하기 위하여 액적의 토출을 3회에 나누어 행한다. 1 회째와 2회째 공정은 막 형성 영역(70)에 연속된 하지의 막 패턴(하층막 패턴)을 형성하는 공정이고, 3회째 공정은 이 하층막 패턴에 상층막 패턴을 겹쳐 그리는 공정이다.
우선, 1회째 공정에서는, 도 13의 (b)에 나타낸 바와 같이, 복수의 액적(71)을 서로 접하지 않도록 이간하여 적하한다. 이때, 액적(71)이 가드 링(9)이나 경계부(B)에 걸리지 않도록 이들을 피하여 적하한다. 다음에, 이 액적(71)을 건조하여 단점(斷点) 형상의 복수의 제 1 건조막(제 1 막 패턴)(71a)을 형성한다. 계속해서, 2회째 공정으로서, 도 13의 (c)에 나타낸 바와 같이, 제 1 건조막(71a) 사이를 매립하도록 액적(72)을 적하한다. 가드 링(9)이나 경계부(B)에서는, 그들을 타넘어 그 전후의 건조막(71a)에 겹쳐지도록 액적(72)을 적하한다. 액적 위에 액적을 겹쳐 그리는 경우, 상층 측의 액적은 착탄 위치에 정착하기 쉬우므로, 2회째 액적(72)은 양측이 고정된 상태로 되어 단차면이나 경계부(B)를 따라 크게 확장 습윤 되는 일이 없다. 이 때문에, 가드 링(9)이나 경계부(B)에 대하여도 액적 사이즈의 미세한 막 패턴이 형성된다. 또한, 1회째 액적(71)은 건조막(71a)으로 되어 있으므로, 2회째 액적(72)과의 접촉에 의한 액체 저장소(bulge)가 형성되지 않는다. 그 때문에, 적하된 액적의 사이즈에 따른 선폭이 형성된다.
액적(72)을 적하하면, 이것을 건조하여 제 2 건조막(제 2 막 패턴)(72a)을 형성한다. 도 14의 (a)는 건조막(72a)을 형성한 후의 상태를 나타내는 도면이다.건조막(72a)은 전후의 건조막(71a)에 걸치도록 배치되어 있고, 이들 건조막(71a) 및 건조막(72a)에 의해 막 형성 영역(70)에는 도트 형상으로 연속된 선형의 하층막 패턴(73)이 형성되어 있다. 이 하층막 패턴(73)은 금속 배선(8)의 베이스 패턴이다. 상기 공정에서는, 토출된 액적이 그대로의 형상으로 건조되므로, 얻어지는 하층막 패턴(73)에는 각 건조막(71a, 72a)의 이음매 부분에 액적 형상에 대응한 계면(界面)이나 수축(73A)이 생겨 있다. 이 때문에, 하층막 패턴(73)을 그대로 소성하여 금속 배선(8)으로 한 경우에는, 그 계면이나 수축 부분(73A)이 전기 저항이나 고주파 특성 등에 악영향을 미칠 가능성이 있다. 그래서, 본 실시예에서는, 도 14의 (b)에 나타낸 바와 같이, 3회째 공정으로서 하층막 패턴(73)에 대하여 액적(74)을 더 적하하여 상층막 패턴을 형성하고 있다. 적하된 액적(74)은 하층막 패턴(73) 위에 양호하게 정착하므로, 서로 접촉하도록 연속적으로 적하해도 벌지(bulge)를 형성하지 않는다. 또한, 액적(74)에 의해 하층막 패턴(73)의 수축(73A)이나 계면이 해소되므로, 이것을 건조하여 상층막 패턴(75)을 형성하면, 도 14의 (c)와 같은 수축 등이 거의 없는 균일한 선폭의 막 패턴이 형성된다.
이들의 공정이 종료되면, 건조막을 오븐에서 소성하여 금속 배선(8)을 형성한다. 이 소성 공정은 예를 들어 가열 온도 200℃, 가열 시간 2시간으로 하여 행한다. 또한, 본 공정에서는, 하층막 패턴(73)과 상층막 패턴(75)을 한번에 소성하도록 했지만, 이들은 각각 행할 수도 있다. 예를 들어, 하층막 패턴(73)을 소성하고 나서 액적(72)의 적하를 행할 수도 있다.
또한, 도 14의 (c)에서는, 상층막 패턴(75)을 하층막 패턴(73)의 표면 전체를 덮는 연속된 패턴으로서 형성했지만, 본 공정은 반드시 이것에 한정되지 않는다. 예를 들어, 도 15에 나타낸 바와 같이, 건조막(71a)과 건조막(72a)의 이음매부분(수축 부분)에 액적(74)을 적하하여 상기 부분에 단속(斷續)된 복수의 상층막 패턴(75)을 형성할 수도 있다. 이것에 의해, 적어도 막 패턴의 수축이 해소된다.
또한, 본 실시예에서는, 벌지가 생기지 않도록 1회째 및 2회째 공정에서 액적을 서로 접촉시키지 않도록 토출했다. 그러나, 벌지는 인접하는 막 패턴(금속 배선)이 접촉하지 않는 범위에서 허용되므로, 이들의 공정에서는 액적을 복수 방울씩 연속하여(이어서) 적하하는 것도 가능하다. 이 경우, 연속하여 적하되는 액적의 수는 상기 액적을 연결하여 배치했을 때에, 이들에 의해 형성되는 액상막의 폭이 대상으로 되는 막 패턴의 피치(본 공정의 경우에는 선형 패턴인 금속 배선(8)의 배열 피치) 이하로 될 것 같은 수로 설정할 필요가 있다. 이와 같이, 복수의 액적을 연결하여 패턴을 형성한 경우에는, 어느 정도 폭이 넓은 선형 패턴이 형성된다.
(5) 패키지화 공정
금속 배선(8)이 형성되면, 배선 기판(2)의 반도체 칩(3)이 실장된 면을 필요 에 따라 몰딩한다. 그리고, 배선 기판(2)의 이면 측에 땜납 볼을 탑재하고, 리플로우(reflow) 공정, 세정 공정, 시트 부착 공정을 거친 후, 기판 절단을 행하여 개편화한다.
이상에 의해, IC(12)의 제조가 완료된다.
이상 설명한 바와 같이, 본 실시예에서는, 반도체 칩(3)을 배선 기판(2)에 실장하는 방법으로서 페이스업 실장 방식을 채용하고, 배선 접속의 방법으로서 종래의 와이어 본딩 대신에 액적 토출 방식에 의해 형성한 금속 배선(8)을 사용하여 접속하는 방법을 채용하고 있다. 이 때문에, 종래의 와이어 본딩을 행하는 방법에 비하여 반도체 칩(3)에 따르는 스트레스가 경감된다. 또한, 금속 배선(8)에 의해 배선을 임의로 재배치할(re-route) 수 있으므로, 더욱 낮은 비용의 범용 기판을 채용할 수 있다.
또한, 본 실시예에서는, 금속 배선(8)을 형성하기 전에 미리 에폭시 수지나 우레탄 수지 등으로 이루어지는 유기 절연막(7)을 형성하고 있으므로, 밀착성이 양호한 금속 배선(8)이 형성된다. 또한, 액적의 정착이 양호해지므로, 예를 들어 가드 링 등의 단차면을 통하여 액적이 과잉 확대되어 배선 사이에 단락 등이 생기는 것이 방지된다.
도 22의 (a) 및 도 22의 (b)는 가드 링 부근의 금속 배선의 형상을 나타내는 도면이다. 도 22의 (a)는 하지막으로서 유기 절연막(7)을 형성한 경우에서의 금속 배선의 형상을 나타내는 도면(본 실시예의 방법을 이용한 예)이고, 도 22의 (b)는 유기 절연막(7)을 형성하지 않고, SiO2 등의 패시베이션 막의 표면에 직접 배선 묘화를 행한 경우에서의 금속 배선의 형상을 나타내는 도면이다. 도 22의 (b)에서는, 가드 링의 단차면을 통하여 액적이 확장되고, 금속 배선들이 도면의 원으로 둘러싸인 부분에서 단락되어 있다. 이것에 대하여, 도 22의 (a)에서는, 액적의 확장이 도면의 원으로 둘러싸인 부분의 범위 내에 멈춰 있고, 금속 배선이 균일한 폭으로 형성되어 있는 것을 알 수 있다.
또한, 본 실시예에서는, 금속 배선(8)을 하층막 패턴(73)과 상층막 패턴(75)을 겹쳐 그리는 것에 의해 형성하고 있으므로, 수축이나 계면이 적은 균일한 배선이 형성된다. 또한, 유기 절연막(7)이나 금속 배선(8)을 형성할 때에 단차 등을 고려한 액적의 토출을 행하고 있으므로, 미세 형상의 막 패턴이라도 단선이나 단락 등을 일으키지 않고 정확하게 형성된다.
또한, 본 실시예에서는, 슬로프(6A)를 형성할 때에 디스펜서의 토출 개시 위치(SP)와 토출 종료 위치(EP)를 반도체 칩(3)으로부터 떨어진 위치에 설정하고, 토출 개시 위치(SP)로부터 반도체 칩(3) 근방까지의 경로(R1)와, 반도체 칩(3) 근방으로부터 토출 종료 위치(EP)까지의 경로(R3)에 예비 토출을 행한다. 이 때문에, 반도체 칩(3)의 근방(경로(R2))에서 토출 부족이 생기는 일 없이, 원하는 형상의 슬로프(6A)가 확실하게 형성된다.
또한, 예비 토출에 의해 형성된 제 2 수지층(6b)은 배선 그룹(2A)을 피하여 배치되므로, 금속 배선(8)을 형성할 때에 결함을 발생시키지 않는다. 오히려, 제 1 수지층(6a)과 함께 반도체 칩(3)을 배선 기판(2) 위에 고정하는 데에 유리하게 작용한다.
또한, 본 실시예에서는, 반도체 칩(3)과 배선 기판(2)을 접합할 때에 접착제(4)의 직경을 축소화하여 접합부 내에 복수 배치하고, 이들을 가압에 의해 연장시켜 접착층을 형성한다. 이 때문에, 종래보다도 얇은 접착층이 형성된다. 따라서, 슬로프(6A)를 형성할 때에 더욱 경사가 완만한 테이퍼 형상의 슬로프가 형성된다.
이상, 첨부된 도면을 참조하면서 본 발명에 따른 적합한 실시예에 대해서 설명했지만, 본 발명은 이러한 예에 한정되지 않는 것은 말할 필요도 없다. 상술한 예에서 나타낸 각 구성 부재의 여러 형상이나 조합 등은 일례로서, 본 발명의 주지로부터 일탈하지 않는 범위에서 설계 요구 등에 의거하여 다양하게 변경 가능하다.
예를 들어, 본 실시예에서는, 본 발명의 전자 소자로서 반도체 칩(3)을 예로 들었지만, 전자 소자는 이에 한정되지 않고, 콘덴서나 저항 등의 반도체 소자 이외의 소자를 사용할 수도 있다. 또한, 앞서 나타낸 제조 공정 (1) 내지 (5)는 공정에 모순이 생기지 않는 범위에서 부분적으로 순서를 바꿀 수도 있다. 예를 들어, (2)의 절연 잉크 처리 공정과 (3)의 슬로프 형성 공정은 교체가 가능하다. 또한, 본 실시예에서는, 배선 패턴(2a)이 반도체 칩(3)의 모든 에지에 대하여 배치되어 있는 것으로 했지만, 본 발명은 반드시 이것에 한정되는 것은 아니다. 예를 들어, 2변 또는 3변으로만 할 수도 있다.
또한, 본 실시예에서는, 베어 칩을 IC(12)에 패키지화하고나서 필름 기판(11)에 실장하는 구성으로 했지만, 베어 칩을 패키지화하지 않고, 직접 필름 기판 (11)에 탑재하는 구성으로 할 수도 있다. 이 경우, 필름 기판(11)이 본 발명의 배선 기판으로 된다.
전자 소자인 베어 칩의 (1) 다이 본딩 공정, (2) 절연 잉크 처리 공정, (3) 슬로프 형성 공정, (4) 금속 배선 형성 공정, (5) 패키지화 공정 등에 대해서는 상술한 공정과 동일한 것을 채용할 수 있다.
또한, 본 실시예에서는, 금속 배선(8)의 형성 공정을 하층막 패턴(73)의 형성 공정과 상층막 패턴(75)의 형성 공정으로 나누었다. 이것은, 하층막 패턴(73)을 형성함으로써, 상층막 패턴(75)을 형성할 때의 액적의 정착성을 높이는 것을 목적으로 하는 것이다. 동일한 것은, 액적이 배치되는 기판의 표면을 수용면 또는 조면(粗面)으로 하는 것에 의해서도 실현할 수 있다. 여기서, 수용면은 액분(液分)을 침윤(浸潤) 가능하게 형성된 면으로서, 그 내부에 미소한 공극(空隙)을 갖는 다공질면 또는 액분을 침윤 가능한 유기물면 등에 의해 형성된다. 조면은 표면에 미세한 요철이 형성된 면으로서, 다공질면과 동일한 작용에 의해 액분이 침윤 가능하게 구성된 면이다. 이러한 수용면이나 조면은 액적의 액분을 흡수한다고 하는 매우 양호한 친액성을 나타낸다. 이들 면에 대하여 공급된 액적은 상기 면 위에 양호하게 유지되고, 따라서 기판 위의 다른 영역(액적이 적하되지 않는 영역)에 액분이 잔류하는 일이 없다. 이와 같이, 수용면 또는 조면에 대하여 액적을 배치하여 막 패턴을 형성함으로써, 미세 형상의 막 패턴이 단선이나 단락 등을 일으키지 않고 정확하게 형성된다.
[제 2 실시예]
다음에, 본 발명의 제 2 실시예에 대해서 설명한다.
본 실시예에서, 제 1 실시예와 다른 점은 반도체 칩(3)의 접합 공정만이다. 따라서, 여기서는 상기 공정에 대해서만 설명한다. 또한, 본 실시예에서, 제 1 실시예와 동일한 부재 또는 부위에 대해서는 동일한 부호를 첨부하여, 상세한 설명은 생략한다.
도 16의 (a) 및 도 16의 (b)는 본 실시예에 따른 반도체 칩(3)의 접합 공정을 나타내는 도면이다.
제 1 실시예에서는, 접착층의 두께를 얇게 하기 위하여 접착제(4)의 직경을 축소화하여 접합부 내에 분산 배치했다. 이것에 대하여, 본 실시예에서는, 접착제(4)는 직경을 축소화하지 않고 덩어리로서 배치한다. 그 대신에, 배선 기판(2)에 관통 구멍(2H)을 형성하고, 이 관통 구멍(2H) 내에 여분의 접착제를 배출한다. 접착제(4)는 가열 가압 공구(59)로 가압할 때에 관통 구멍(2H)을 통하여 배선 기판(2)의 이면 측에 배출된다. 이때, 배출을 유연하게 행하기 위하여 배선 기판(2)의 이면 측에 배치한 흡인 수단(예를 들어, 흡착 구멍(54a, 54b))을 이용하여 흡인할 수도 있다. 이 방법에 의하면, 가령 접착제(4)가 많이 배치되었다고 해도 여분의 접착제(4)는 관통 구멍(2H)을 통하여 배선 기판(2)의 이면 측에 배출되므로, 접착층의 두께에 기여하지 않는다. 이 때문에, 종래보다도 얇은 접착층을 형성할 수 있다.
도 17의 (a) 및 도 17의 (b)는 본 실시예의 다른 반도체 칩(3)의 접합 공정을 나타내는 도면이다.
본 형태에서는, 배선 기판(2)에 오목부(2D)를 형성하고, 이 오목부(2D) 내에 여분의 접착제(4)를 배출한다. 즉, 본 형태에서는, 반도체 칩(3)의 접착이 여분의 접착제(4)를 오목부(2D)에 보내면서 행해진다. 이 때문에, 가령 접착제(4)가 많이 배치되어도 여분의 접착제(4)는 오목부(2D) 내에 수용되어 접착층의 두께에 기여하지 않는다.
도 16의 (a) 및 도 16의 (b)에 나타낸 관통 구멍(2H) 및 도 17의 (a) 및 도 17의 (b)에 나타낸 오목부(2D)는 반도체 칩(3)의 둘레 부근에 배치되는 것이 바람직하다. 반도체 칩(3)은 통상적으로 중앙부에 회로부가 형성되고, 둘레부에 전극 단자가 형성되어 있다. 이 때문에, 접착제의 영향을 더욱 작게 억제하기 위하여 다른 부분보다도 접착제(4)가 많이 배치되는 관통 구멍(2H)이나 오목부(2D)의 위치는 전극 단자가 형성되는 반도체 칩(3)의 둘레부에 배치되는 것이 바람직하다. 구체적으로는, 도 18의 (a) 및 도 18의 (b)에 나타낸 바와 같이, 1개 또는 복수의 상기 관통 구멍(2H)이나 오목부(2D)를 반도체 칩(3)의 둘레를 따라 고리 형상으로 배치된 구조를 채용할 수 있다. 또한, 관통 구멍(2H)과 오목부(2D)를 병용한 구조로 할 수도 있다.
[제 3 실시예]
다음에, 본 발명의 제 3 실시예에 대해서 설명한다.
본 실시예에서, 제 1 실시예와 다른 점은 슬로프의 형성 공정만이다. 따라서, 여기서는 상기 공정에 대해서만 설명한다. 또한, 본 실시예에서, 제 1 실시예와 동일한 부재 또는 부위에 대해서는 동일한 부호를 첨부하여, 상세한 설명은 생 략한다.
도 19는 본 실시예에 따른 슬로프의 형성 공정을 나타내는 도면이다.
제 1 실시예에서는, 디스펜서의 토출 개시 위치(SP)와 토출 종료 위치(EP)를 반도체 칩(3)의 코너부로부터 상기 에지에 대하여 비스듬하게 어긋난 위치에 배치하고, 예비 토출에 따르는 경로(R1, R3)를 본 토출에 따르는 경로(R2)에 대하여 굴곡된 경로로 했다. 이것에 대하여, 본 실시예에서는, 이들 경로(R1 내지 R3)를 일직선상에 배치하고 있다. 본 방법은 배선 패턴(2a)이 반도체 칩(3)의 에지 직전까지 배치되어 있지 않은 경우에 이용 가능한 방법이다.
이 방법에서는, 제 1 실시예의 경우와 마찬가지로 각 에지에서의 디스펜서의 이동 방향을 각각 반도체 칩(3)을 중심으로서 시계 회전 방향 또는 반시계 회전 방향에 맞춰지도록 설정하는 것이 바람직하다. 이것에 의해, 수지량이 많은 부분이나 적은 부분이 편재되는 것을 방지할 수 있다.
도 20은 본 실시예의 다른 슬로프의 형성 공정을 나타내는 도면이다.
본 형태에서는, 디스펜서의 토출 개시 위치(SP)가 반도체 칩(3)의 코너부에 근접하여 배치되어 있다. 이 경우, 토출 개시 위치(SP) 부근에서는 수지 재료의 토출량이 적어지는 경향에 있다. 이 때문에, 본 형태에서는, 각 에지에 대한 수지 재료의 도포 공정에서 이들 모두의 에지에서의 디스펜서의 이동 방향을 각각 반도체 칩(3)을 중심으로서 시계 회전 방향 또는 반시계 회전 방향에 맞춰지도록 설정된다. 본 방법에 의하면, 반도체 칩(3)의 각 코너부에 한쪽 에지에서의 토출 개시 위치(SP)와, 다른 쪽 에지에서의 토출 종료 위치(EP)의 양쪽이 배치되므로, 한쪽 에지에 대한 도포 공정에서 토출 부족이 된 부분을, 다른 쪽 에지에 대한 도포 공정에서 토출 과다로 된 부분으로 보충할 수 있다. 따라서, 각 에지에 대하여 균일한 도포가 가능해진다.
또한, 본 형태에서는, 토출 개시 위치(SP)를 반도체 칩에 근접하고, 토출 종료 위치(EP)를 반도체 칩(3)으로부터 떨어진 위치에 배치했지만, 이것과는 반대의 구성을 채용할 수도 있다.
이 경우에도, 동일한 도포 방법을 채용함으로써 동일한 효과를 얻을 수 있다.
또한, 본 형태에서는, 디스펜서의 토출 개시 위치(SP) 또는 토출 종료 위치(EP) 중, 반도체 칩(3)으로부터 떨어진 위치에 설정된 것의 위치가 반도체 칩(3)의 코너부로부터 상기 코너부를 포함하는 2개의 에지 중 어느 것에 대하여도 둔각이 되는 방향으로 배치되어 있는 것이 바람직하다. 이것에 의해, 배선 그룹(2A)과의 간섭을 피할 수 있다.
[전자 기기]
다음에, 본 실시예의 전자 장치 또는 회로 기판을 구비한 전자 기기에 대해서, 도 21을 사용하여 설명한다. 도 21은 휴대 전화의 사시도이다. 도 21에서, 부호 1000은 휴대 전화를 나타내고, 부호 1001은 표시부를 나타내고 있다. 이 휴대 전화(1000)의 표시부(1001)에는 본 실시예의 전자 장치 또는 회로 기판을 구비한 전기 광학 장치(예를 들어, 상술한 액정 표시 장치)가 채용되어 있다. 따라서, 전기적 접속의 신뢰성에 우수한 소형의 휴대 전화(1000)를 제공할 수 있다.
본 발명은 상기 휴대 전화에 한정되지 않고, 전자북, 퍼스널 컴퓨터, 디지털 스틸 카메라, 액정 텔레비전, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 리코더, 카 네비게이션 장치, 페이저(pager), 전자수첩, 전자계산기, 워드프로세서, 워크스테이션, 텔레비전 전화, POS 단말, 터치 패널 등의 전자 기기의 화상 표시 수단으로서 적합하게 사용할 수 있고, 어느 쪽의 경우에도 전기적 접속의 신뢰성에 우수한 소형의 전자 기기를 제공할 수 있다.
이상, 본 발명의 바람직한 실시예를 설명했지만, 본 발명은 이들 실시예에 한정되지 않는다. 본 발명의 취지를 일탈하지 않는 범위에서, 구성의 부가, 생략, 치환 및 기타 변경이 가능하다. 본 발명은 상술한 설명에 의해 한정되지 않고, 첨부한 클레임 범위에 의해서만 한정된다.
본 발명에 따르면, 전자 소자를 배선 기판에 실장할 때의 기계적 스트레스를 저감하고, 접속 신뢰성이 높은 실장 구조를 저비용으로 실현할 수 있는 전자 소자의 실장 방법을 제공할 수 있다.

Claims (10)

  1. 배선 기판에 전자 소자를 실장하는 전자 소자의 실장 방법으로서,
    상기 배선 기판에 상기 전자 소자를 배치하는 공정과,
    상기 전자 소자의 능동면(能動面) 위에 유기 절연막을 형성하는 공정과,
    상기 전자 소자 주위에 상기 배선 기판의 표면으로부터 상기 전자 소자의 상기 능동면에 연결되는 사면(斜面)을 형성하는 공정과,
    상기 사면과 상기 유기 절연막의 표면에, 액적 토출법에 의해 상기 전자 소자에 설치된 전극 단자와 상기 배선 기판 위에 설치된 배선 패턴을 접속하는 접속 배선을 형성하는 공정을 구비하는 전자 소자의 실장 방법.
  2. 제 1 항에 있어서,
    상기 유기 절연막이 에폭시 수지 또는 우레탄 수지로 이루어지는 전자 소자의 실장 방법.
  3. 제 1 항에 있어서,
    상기 유기 절연막이 액적 토출법에 의해 형성되는 전자 소자의 실장 방법.
  4. 제 3 항에 있어서,
    상기 전자 소자의 상기 능동면에 단차부(段差部)가 형성되어 있고,
    상기 유기 절연막의 형성 공정이 액적 토출법에 의해 상기 단차부의 전후에 제 1 유기 절연막을 형성하는 공정과, 액적 토출법에 의해 상기 단차부의 전후의 상기 제 1 유기 절연막에 걸치는 제 2 유기 절연막을 형성하는 공정을 포함하는 전자 소자의 실장 방법.
  5. 제 3 항에 있어서,
    상기 유기 절연막을 형성하기 전에 상기 전자 소자의 상기 능동면을 친액화하는 공정을 포함하는 전자 소자의 실장 방법.
  6. 제 1 항에 있어서,
    상기 접속 배선을 형성하기 전에 상기 유기 절연막의 표면을 친액화하는 공정을 포함하는 전자 소자의 실장 방법.
  7. 배선 기판 위에 전자 소자를 실장하여 이루어지는 전자 장치의 제조 방법으로서,
    상기 전자 소자의 실장 공정이 제 1 항에 기재된 전자 소자의 실장 방법을 이용하여 행해지는 전자 장치의 제조 방법.
  8. 제 7 항에 기재된 방법에 의해 제조되어 이루어지는 전자 장치를 구비하는 회로 기판.
  9. 제 7 항에 기재된 방법에 의해 제조되어 이루어지는 전자 기기.
  10. 제 8 항에 기재된 회로 기판을 구비하는 전자 기기.
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