KR20060051152A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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히로까즈 에자와
찌아끼 다꾸보
겐지 다까하시
히데오 아오끼
스스무 하라다
히사시 가네꼬
히로시 이께노우에
미에 마쯔오
이찌로 오무라
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가부시끼가이샤 도시바
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Abstract

본 발명의 반도체 장치는, 관통 구멍을 갖는 반도체 기판과, 상기 관통 구멍의 내면에 형성된 제1 절연 수지층과, 상기 반도체 기판의 표리면의 적어도 한쪽의 면에 형성된 제2 절연 수지층과, 상기 관통 구멍 내에 적어도 상기 반도체 기판의 표리 양면을 접속하도록 연속적으로 형성되며, 또한 상기 관통 구멍의 내면과 상기 제1 절연 수지층에 의해 절연된 제1 도전체층을 구비한다. 제2 절연 수지층 상에, 관통 구멍 내의 제1 도전체층과 전기적으로 접속된 제2 도전체층(배선 패턴)을 구비할 수 있다. 관통 구멍 내에 형성되어 접속 플러그 등을 구성하는 도전체층의 절연 신뢰성이 높고, 멀티칩 패키지 등에 적합한 반도체 장치가 얻어진다. 또한, 반도체 기판의 표리간을 접속하는 도전체층 및 절연층의 형성성이 높아, 형성 코스트가 삭감된다.
관통 구멍, 절연 수지층, 도전체층, 반도체 기판, 수지 구멍, 동박

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구성을 도시하는 단면도.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 전반의 공정을 도시하는 단면도.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 중간의 공정을 도시하는 단면도.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 후반의 공정을 도시하는 단면도.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치의 구성을 도시하는 단면도.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치의 구성을 도시하는 단면도.
도 7은 본 발명의 제4 실시예에 따른 반도체 장치를 이용한 적층 패키지의 구성을 도시하는 단면도.
도 8은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치의 구성을 도시하는 단면도.
도 10은 본 발명의 제7 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치의 구성을 도시하는 단면도.
도 12는 본 발명의 제9 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 13은 본 발명의 제10 실시예에 따른 반도체 장치의 구성을 도시하는 단면도.
도 14는 도 13에 도시한 반도체 장치의 변형예를 도시하는 단면도.
도 15는 본 발명의 제11 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도.
도 16은 도 15에 도시한 반도체 장치의 제조 공정에서의 다공질 절연 수지층의 형성 공정의 일례를 도시하는 단면도.
도 17은 도 15에 도시한 반도체 장치의 제조 공정에서의 다공질 절연 수지층의 형성 공정의 다른 예를 도시하는 단면도.
도 18은 본 발명의 제10 실시예의 반도체 장치를 적용한 스택형 멀티칩 구조의 반도체 장치의 일례를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 다층 배선부
3 : Al 전극
4 : 관통 구멍
7 : 도체층
8 : 이면 전극
10 : 유지 테이프
11 : 절연 수지
12 : 절연 수지막
[특허 문헌1] 특개평10-223833호 공보
본 출원은, 2004년 9월 10일에 출원된 일본 출원, 일본 특원2004-264729, 일본 특원2004-264731 및 일본 특원2004-264732에 의한 우선권의 이익에 기초한다. 따라서, 이들에 의한 우선권의 이익을 주장한다. 상기 일본 출원의 내용 전부는 여기에 참조 문헌으로서 포함된다.
본 발명은, 복수의 반도체 소자(반도체 칩)를 탑재하는 멀티칩 패키지 등에 적합한 반도체 장치와 그 제조 방법에 관한 것이다.
최근, 반도체 장치의 소형화나 고밀도 실장화 등을 실현하기 위해, 1개의 패키지 내에 복수의 반도체 소자(칩)를 적층하여 밀봉한 스택형 멀티칩 패키지가 실용화되어 있다. 일반적으로, 스택형 멀티칩 패키지에서는, 복수의 반도체 칩의 각 전극 패드와 기판의 전극부를, 와이어 본딩에 의해 전기적으로 접속하는 것이 행해지고 있다. 또한, 복수의 반도체 칩 사이를 서로 접속하는 경우에는, 각 반도체 칩의 전극 패드 사이를 와이어 본딩으로 전기적으로 접속하고 있다.
이러한 스택형 멀티칩 패키지와 같이, 반도체 칩과 기판 사이나 복수의 반도체 칩간의 접속에 와이어 본딩을 적용한 패키지 구조는, 접속 공정에 필요한 코스트나 공수에 기인하여, 제조 코스트의 증대가 발생하기 쉽다. 또한, 신호 배선 길이가 길어질 뿐만 아니라, 패키지 형상이 대형화된다고 하는 문제를 갖고 있다.
따라서, 반도체 칩과 기판 사이 및 복수의 반도체 칩 사이의 접속에, 스루 플러그(접속 플러그)나 관통 비아를 적용한 스택형 멀티칩 패키지가 제안되어 있다(예를 들면, 특허 문헌1 참조).
반도체 칩 사이의 접속 등에 적용되는 접속 플러그는, 예를 들면, 반도체 기판에 그 표리 양면을 관통하는 관통 구멍을 형성하고, 이 관통 구멍 내에 금속을 충전하는 등의 방법으로 도전체층을 형성한 구조를 갖고 있다. 접속 플러그와 반도체 기판 표면의 전극 패드의 접속에는, 통상의 반도체 프로세스에 의한 배선 기술이 적용된다.
또한, 접속 플러그를 구성하는 도전체층과, 반도체 기판의 표면이나 관통 구 멍의 내면(측벽면) 사이는 절연할 필요가 있으며, 이들 절연에는, CVD법(LPCVD법) 등에 의해 형성된 SiO2층, Si3N4층, 혹은 이들 적층막과 같은 무기 절연물층이 사용되고 있다.
그러나, 상술한 SiO2층, Si3N4층 등의 무기 절연물층은, 관통 구멍의 내면에 균일하게 형성하는 것이 기술적으로 곤란하며, 특히 두꺼운 막을 형성하는 것이 어렵다고 하는 문제가 있다. 이와 같이, 종래의 반도체 프로세스를 적용하여 형성된 무기 절연물층은, 반도체 칩의 표리 양면을 접속하는 접속 플러그의 절연 신뢰성을 저하시키는 요인이 되고 있다.
또한, 관통 구멍의 내면에 무기 절연물층을 형성한 경우, 관통 구멍의 내부에 금속 등의 도체를 충전하는 것이 기술적으로 어렵다고 하는 문제가 있다. 이 점에 관해서는, 통상의 쓰루홀 형성과 마찬가지로, 관통 구멍의 벽면에만 도체층을 형성하는 것도 생각되지만, 그 경우에는 반도체 칩의 기계적 강도가 저하된다고 하는 문제가 발생한다.
본 발명은 이러한 과제에 대처하기 위해 이루어진 것으로, 반도체 기판의 표리 양면 사이를 접속하는 도전체층 및 절연층의 형성성을 향상시켜, 형성 코스트의 삭감 등을 도모함과 함께, 접속 플러그 등을 구성하는 도전체층의 절연 신뢰성을 높일 수 있는 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
본 발명의 제1 양태는 반도체 장치로서, 표리면을 관통하는 관통 구멍을 갖는 반도체 기판과, 상기 관통 구멍의 내면에 형성된 제1 절연 수지층과, 상기 반도체 기판의 표면과 이면 중 적어도 한쪽의 면에 형성된 제2 절연 수지층과, 상기 관통 구멍 내에 적어도 상기 반도체 기판의 표리 양면 사이를 접속하도록 연속적으로 형성되며, 또한 상기 관통 구멍의 내면과는 상기 제1 절연 수지층에 의해 절연된 제1 도전체층을 구비한다.
본 발명의 제2 양태는 반도체 장치의 제조 방법으로서, 표면측에 소자가 집적·형성된 반도체 기판에 레이저를 조사하여 관통 구멍을 형성하는 공정과, 상기 관통 구멍 내에 절연 수지를 충전하는 공정과, 상기 공정에서 충전된 절연 수지에, 상기 관통 구멍보다 소직경의 수지 구멍을 동심적으로 형성하는 공정과, 상기 수지 구멍의 내면에 도전체층을 형성하고, 상기 반도체 기판의 표면과 이면을 도통시키는 쓰루홀 도통부를 형성하는 공정을 구비한다.
본 발명의 제3 양태는 반도체 장치의 제조 방법으로서, 반도체 기판에 관통 구멍을 형성하는 공정과, 상기 반도체 기판의 양면에, 각각 편면 동박 부착 수지 시트를 수지면이 접촉하도록 배치하여 라미네이트하는 공정과, 상기 반도체 기판의 상기 관통 구멍의 부분에, 그 관통 구멍보다 직경이 작은 소직경 구멍을 형성하는 공정과, 상기 소직경 구멍의 내부에 도전체층을 형성하여, 상기 반도체 기판의 양면에 배치된 상기 동박을 전기적으로 접속하는 공정과, 상기 동박을 배선 가공하는 공정을 구비한다.
본 발명의 제4 양태는 반도체 장치의 제조 방법으로서, 반도체 기판에 관통 구멍을 형성하는 공정과, 상기 관통 구멍 내를 포함하여 상기 반도체 기판의 표리 양면을 피복하도록 다공질 절연 수지층을 형성하는 공정과, 상기 다공질 절연 수지층 내에, 적어도 상기 반도체 기판의 표리 양면 사이를 접속하는 도전체층을, 상기 반도체 기판의 표리 양면 및 상기 관통 구멍의 내면과 절연된 상태를 유지하면서 연속적으로 형성하는 공정을 구비한다.
<실시예>
본 발명의 일 양태에 따른 반도체 장치 및 그 제조 방법에 따르면, 관통 구멍 내에, 그 내벽면과 밀착성이 양호한 절연 수지층을 개재하여 절연된 도전체층을 갖고 있으며, 복수의 반도체 칩을 적층·탑재하는 멀티칩 패키지 등에 적합한 절연 신뢰성이 높은 반도체 장치를, 용이하게 또한 저코스트로 얻을 수 있다.
이하, 본 발명을 실시하기 위한 형태에 대하여 설명한다. 또한, 이하의 기재에서는 실시예를 도면에 기초하여 설명하지만, 이들 도면은 도해를 위해 제공되는 것으로, 본 발명은 이들 도면에 한정되는 것은 아니다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 구성을 도시하는 단면도이다. 이 도면에서, 부호 1은, 표면에 기능 소자 등이 집적·형성된 실리콘 기판 등의 반도체 기판을 나타낸다. 즉, 반도체 기판(1)의 표면측은 소자 영역으로 되며, 집적 소자부나 각 소자 사이를 접속하는 다층 배선부(실리콘 배선층)(2) 등이 형성되어 있다. 또한, 반도체 기판(1)의 표면에는, 그 내부의 다층 배선부에 접속된 Al 전극(패드)(3)이 형성되어 있다. 이 반도체 기판(1)은 표리면을 관통하는 관통 구멍(4)을 갖고 있다. 관통 구멍(4)의 형성은 레이저의 조사에 의해 행해지 며, 관통 구멍(4)의 내면(측벽면)은 아몰퍼스 구조의 실리콘에 의해 구성되어 있다.
그리고, 아몰퍼스 구조의 실리콘으로 이루어지는 관통 구멍(4)의 내면에는, 제1 절연 수지로 이루어지는 층(5)이 형성되어 있다. 여기서, 제1 절연 수지로서는, 폴리이미드 수지, 벤조디시클로부텐 수지, 에폭시 수지, 페놀 수지, 시아네이트 에스테르 수지, 비스말레이미드 수지, 비스말레이미드-트리아진 수지, 폴리벤조옥사졸, 부타디엔 수지, 실리콘 수지, 폴리카본디이미드, 폴리우레탄 수지 등이 이용된다.
또한, 반도체 기판(1)의 표면 및 이면의 소정의 영역에는, 각각 제2 절연 수지로 이루어지는 층(6)이 형성되어 있다. 제2 절연 수지와 상기한 제1 절연 수지는, 동일한 것이어도 상이한 것이어도 된다.
또한, 관통 구멍(4) 내의 제1 절연 수지층(5) 상과 관통 구멍(4)의 저부, 및 반도체 기판(1)의 표면측의 관통 구멍(4) 주위에는, Ti, Ni, Cu, V, Cr, Pt, Pd, Au, Sn 등의 도체층(7)이 형성되어 있다. 또한, 반도체 기판(1)의 이면측에서 관통 구멍(4)의 단부에는, 이면 전극(8)이 형성되어 있다. 이면 전극(8)을 구성하는 도체로서도, Ti, Ni, Cu, V, Cr, Pt, Pd, Au, Sn 등이 사용 가능하다. 이렇게 해서, 관통 구멍(4) 내에 형성된 도체층(7)에 의해, 반도체 기판(1)의 표리를 전기적으로 접속하는 쓰루홀 도통부(관통 비아)가 형성되며, 이 관통 비아를 통해, 반도체 기판(1)의 표면의 Al 전극(3)과 이면 전극(8)이 접속되어 있다.
이와 같이 구성되는 제1 실시예에서는, 관통 구멍(4)의 내면(측벽면)을 피복 하는 절연 재료로서, 절연 수지(제1 절연 수지)가 사용되고 있기 때문에, 저코스트이며, 또한 절연 두께를 두껍게 안정적으로 형성할 수 있어, 양호한 절연성과 신뢰성을 확보할 수 있다.
또한, 관통 구멍(4)의 측벽면이 아몰퍼스 구조의 실리콘으로 구성되고, 그 위에 절연 수지층(제1 절연 수지층(5))이 형성되어 있기 때문에, 이 절연 수지층과 기재인 실리콘의 밀착성이 양호하다. 즉, 일반적으로 실리콘과 수지 재료는 밀착성이 나쁘기 때문에, 실리콘 기판에 RIE(반응성 이온 에칭) 등으로 형성된 관통 구멍 내에 절연 수지층을 형성한 경우에는, 절연 수지층 및 그 위에 형성된 도체층과, 실리콘과의 열팽창 계수의 차이에 기인하는 열응력에 의해, 절연 수지층의 박리·크랙 등이 발생하기 쉽다. 그러나, 제1 실시예의 반도체 장치에서는, 관통 구멍(4)이 레이저 조사에 의해 형성되어 있고, 관통 구멍(4)의 측벽면이 아몰퍼스 구조의 실리콘으로 되어 있기 때문에, 절연 수지층과의 밀착성이 높다. 따라서, 신뢰성이 높은 도통부(관통 비아)가 얻어진다.
다음으로, 상술한 제1 실시예의 반도체 장치의 제조 방법인 제2 실시예에 대하여, 도 2∼도 4를 참조하여 설명한다. 제2 실시예에서는, 우선, 도 2a에 도시한 바와 같이, 통상의 반도체 프로세스에 의해, 표면에 집적 소자부나 각 소자 사이를 접속하는 다층 배선부(실리콘 배선층)(2) 및 다층 배선부에 접속된 Al 전극(3) 등이 형성된 반도체 기판(실리콘 웨이퍼)(1)을 준비하고, 그 표면에 BSG 테이프(9)를 접착한 후, 이면 연마를 행한다. 이 때, 항절 강도를 올리기 위해, 마지막으로 드라이폴리시, RIE, CMP(화학적 기계 연마) 등의 처리를 행해도 된다.
다음으로, 표면의 BSG 테이프(9)를 떼어내고 나서, 도 2b에 도시한 바와 같이, 이면에 유지 테이프(10)를 접착한 후, 반도체 기판(1)에 레이저를 조사하여 관통 구멍(4)을 형성한다. 조사하는 레이저로서는, 예를 들면 파장 355㎚의 YAG 레이저를 이용할 수 있지만, 레이저의 파장은 이에 한정되는 것은 아니다. 반도체 기판(1)의 구멍 개방 시에, 유지 테이프(10)에도 구멍을 개방해도 되고, 레이저에 의한 구멍 개방 후 필요에 따라 세정을 행해도 된다. 또한, 구멍 개방 시의 비산물에 대비하여, 사전에 반도체 기판(1)의 표면에 보호막을 형성해 놓고, 구멍 개방 후에 이 보호막을 제거하도록 해도 된다.
계속해서, 도 2c에 도시한 바와 같이, 반도체 기판(1)의 표면측으로부터 폴리이미드 수지 등의 절연 수지(11)를 인쇄하고, 관통 구멍(4) 내에 절연 수지(11)를 충전한다. 인쇄에 의한 절연 수지(11)의 충전은, 진공 중에서 행해도 된다. 진공 중에서 인쇄를 행한 경우에는, 절연 수지(11) 내의 보이드를 없앨 수 있다. 또한, 절연 수지(11)의 관통 구멍(4) 내에의 충전은, 롤 코트 방식에 의해 행해도 된다. 유지 테이프(10)에도 구멍이 개방되며, 유지 테이프(10)측에서 관통 구멍(4)이 개구되어 있는 경우에는, 관통 구멍(4) 내에의 절연 수지(11)의 충전이 용이하고 또한 확실하다.
다음으로, 도 2d에 도시한 바와 같이, 반도체 기판(1)의 표면에 피복된 절연 수지(11)를 연마에 의해 제거한다. 이 공정은 필요에 따라 행한다. 그 후, 유지 테이프(10)를 다시 접착하고 나서, 이면에 돌출된 절연 수지(11)를 절삭·연마하고, 반도체 기판(1)의 이면을 평탄하게 한다. 이 연마는, 이면에의 절연 수지(11) 의 비어져 나온 양이 적으면 행하지 않아도 된다.
계속해서, 도 2E에 도시한 바와 같이, 반도체 기판(1)의 표면에 유지 테이프를 접착하고 나서, 이면에 절연 수지막(12)을 형성한다. 이 절연 수지로서는, 예를 들면 폴리이미드 수지를 사용할 수 있으며, 스핀 코트나 인쇄에 의해 막 형성할 수 있다. 롤 코트 방식이나 커튼 코트 방식으로 형성해도 된다. 액상의 절연 수지를 도포하는 방법을 채용함으로써, 저코스트로 절연 수지막(12)을 형성할 수 있지만, 드라이 필름을 붙이는 방법을 채용해도 된다.
다음으로, 도 3f에 도시한 바와 같이, 반도체 기판(1)의 이면을, 접착제(예를 들면, 자외선 경화형 접착제)(13)를 통해 글래스 지지체(14)에 접착한 후, 관통 구멍(4) 내에 충전된 절연 수지(11)에 레이저를 조사하여 소직경의 수지 관통 구멍(15)을 동심리적으로 형성한다. 이 때 사용하는 레이저는, 구멍 개방 가공의 대상이 수지이기 때문에, CO2 가스 레이저이어도 YAG 레이저이어도 된다.
또한, 관통 구멍(4) 내에 충전하는 절연 수지(11)로서 감광성의 절연 수지를 사용한 경우에는, 노광·현상에 의해 수지 관통 구멍(15)을 형성할 수도 있다. 어느 방법을 채용하는 경우라도, CVD법과 비교하여, 관통 구멍(4) 내에 충분한 두께의 절연 수지층을 용이하게 형성할 수 있다. 또한, 반도체 기판(1)의 표면의 Al 전극(3) 상에 존재하는 절연 수지도, 수지 관통 구멍(15)의 형성 시에 혹은 별도로 필요에 따라 제거한다.
계속해서, 도 3g에 도시한 바와 같이, 반도체 기판(1)의 표면 및 수지 관통 구멍(15)의 측벽면 및 저부에, Ti, Ni, Cu, V, Cr, Pt, Pd, Au, Sn 등 도체 금속의 층(시딩 레이어 메탈)(16)을 무전해 도금에 의해 형성한다. 무전해 도금법 대신에, 증착법이나 스퍼터법을 이용할 수 있다. 증착법이나 스퍼터법에 의해 더 양호한 도체 금속층(16)을 형성할 수 있다.
그 후, 도 3h에 도시한 바와 같이, 반도체 기판(1)의 표면에 형성된 도체 금속층(16) 상에, 레지스트층을 형성한 후 노광·현상하여, 레지스트 패턴(17)을 형성한다. 레지스트는 액상이어도 필름이어도 된다. 그리고, 전의 공정에서 형성된 도체 금속층(16)을 전극으로 하여, Ni/Cu, Cu, Cu/Ni/Au 등의 전해 도금층(18)을 형성한다. 계속해서, 도 3i에 도시한 바와 같이, 레지스트 패턴(17)을 박리한 후, 전극으로서 이용한 도체 금속층(16)을 에칭에 의해 제거한다. 이렇게 해서, 반도체 기판(1)의 표면의 소정의 영역과 수지 관통 구멍(15)의 측벽면 및 저부에, 도체 금속층(16)과 전해 도금층(18)이 적층된 도전체층(19)이 형성된다.
그러한 후, 도 4j에 도시한 바와 같이, 필요에 따라, 표면에 보호막(배선 보호 수지막)(20)을 도포 또는 접착에 의해 형성하고, 노광·현상하여 개구부를 형성한다. 보호막(20)의 형성은, 액상의 것을 도포하는 방법이어도 필름을 접착하는 방법이어도 된다. 보호막(20)을 형성할 때에 평탄성이 필요한 경우에는, 수지 관통 구멍(15)을 보호막(20)을 형성하는 수지에 의해 매립해도 된다. 또한, 사전에 수지 관통 구멍(15)을 다른 수지로 매립하고 나서, 보호막(20)을 형성해도 된다.
그리고, 도체 금속층(16)이 Ni/Cu, Cu층인 경우, 보호막(20)의 개구부에, 무전해 도금에 의해 Au, Ni/Au 등의 도체층(21)을 형성한다. 이 도체층(21)은, 칩 적층 시의 접속 전극으로서 이용할 수 있기 때문에, 관통 구멍(4) 상이어도 되지만, 관통 구멍 이외의 장소에 형성할 수도 있다. 접속 방식으로서 땜납을 이용하는 경우, 보호막(20)은 솔더 레지스트로서 기능한다. 보호막(20) 대신에, 레지스트를 도포 또는 접착하고, 노광·현상하여 패턴을 형성한 후, 도체 금속층(16)이 Ni/Cu, Cu층인 경우에는, 무전해 도금에 의해 Au, Ni/Au 등의 도체층(21)을 형성하고, 레지스트를 박리하는 방법을 채용할 수도 있다. 이 경우, 솔더 레지스트는 불필요하게 된다.
계속해서, 도 4k에 도시한 바와 같이, 반도체 기판(1)의 표면에 글래스 지지체(14)를 다시 접착하고, 접착제(13)를 통해 접착한 후, 도체 금속층(16)이 Ni/Cu, Cu층인 경우에는, 이면의 관통 구멍부에 Au, Ni/Au의 무전해 도금층(22)을 형성한다. 이렇게 해서, 이면 전극을 형성한다.
그 후, 글래스 지지체(14)를 떼어내고, 도 4l에 도시한 바와 같이, 필요에 따라 이면에 다이싱 테이프(23)를 접착한 후, 다이싱 등의 처리를 행한다. 이렇게 해서, 반도체 기판(1)의 표면에만 재배선층이 형성되어, 관통 구멍(4) 상에 다른 칩과의 접속 전극을 갖는 반도체 장치가 얻어진다.
이와 같이 구성되는 제2 실시예에 따르면, 복수의 반도체 칩을 적층하는 구조에 적합한 신뢰성이 높은 반도체 장치를 제조할 수 있다. 그리고, RIE와 같은 고가의 장치를 사용할 필요가 없으며, 또한 마스크 노광·현상 공정이 적기 때문에, 저코스트로 반도체 장치를 얻을 수 있다.
또한, 반도체 기판(1)에의 관통 구멍(4)의 형성이 레이저 조사에 의해 행해 지고 있고, 관통 구멍(4)의 측벽면이 아몰퍼스 구조의 실리콘으로 구성되어 있기 때문에, 관통 구멍(4) 내에 충전된 절연 수지(11)와의 밀착성이 높다. 또한, 관통 구멍(4)의 측벽면이, 반도체 기판(1)의 이면까지 달하는 절연 수지(11)에 의해 확실하게 피복되어 있으며, 이 절연 수지(11)에 의해, 관통 구멍(4)의 측벽면을 구성하는 실리콘과 내측의 도체 금속층(16)의 절연이 확보되어 있기 때문에, 신뢰성이 높은 관통 비아(도통부)가 형성된다.
다음으로, 본 발명의 다른 실시예에 대하여 설명한다. 도 5는 제3 실시예에 따른 반도체 장치를 도시하는 단면도이다. 도 5에서, 부호 24는, 이면측의 배선층을 나타낸다. 이 배선층(24)은, 도체 금속층(시딩 레이어 메탈) 상에 Ni/Cu, Cu, Cu/Ni/Au 등의 전해 도금층이 적층·형성된 구조를 갖는다. 또한, 부호 25는, Au, Ni/Au 등의 무전해 도금층을 나타내며, 부호 26은 보호막(배선 보호 수지막)을 나타낸다. 도 5에서, 도 1에 도시한 제1 실시예와 동일한 부분에는 동일한 부호를 붙이고 설명을 생략한다.
제3 실시예의 반도체 장치에서는, 도 5에 도시한 바와 같이, 반도체 기판(1)의 표면뿐만 아니라, 이면에도 배선층(24)이 형성되어 있으며, 반도체 기판(1)의 이면에서, 관통 비아로부터 인출된 배선층(24) 상에, 다른 반도체 장치와의 접속 전극이 형성되어 있다.
제3 실시예의 반도체 장치를 제조하기 위해서는, 제2 실시예와 마찬가지로 하여, 도 2a 내지 도 4j에 도시한 공정을 순서대로 행한 후, 반도체 기판(1)의 표면에 글래스 지지체를 다시 접착한다. 그리고, 관통 구멍(4)부를 포함하는 반도체 기판(1)의 이면 전체에, 무전해 도금 또는 증착 또는 스퍼터법에 의해, 도체 금속층(시딩 레이어 메탈)을 형성한다.
계속해서, 이 도체 금속층 상에 레지스트를 형성하고, 노광·현상한 후, 도체 금속층을 전극으로 하여 Ni/Cu, Cu, Cu/Ni/Au 등의 전해 도금층을 형성하며, 레지스트를 박리하고 나서, 전극으로서 이용한 도체 금속층을 에칭에 의해 제거한다. 그러한 후, 면에 보호막을 형성하고, 노광·현상하여 개구부를 형성한 후, 개구부에 무전해 도금에 의해 Au, Ni/Au 등의 층을 형성한다. 이 무전해 도금층은, 칩 적층 시의 접속 전극으로서 이용되기 때문에, 관통 구멍 상이어도 되지만, 관통 구멍 이외의 장소에 형성할 수도 있다.
그 후, 글래스 지지체를 떼어내고, 다이싱 등의 처리를 행한다. 이렇게 해서, 실리콘 웨이퍼의 표면뿐만 아니라 이면에도 재배선이 형성되며, 관통 비아로부터 인출된 배선 상에 다른 반도체 칩과의 접속 전극이 형성된 반도체 장치를 얻을 수 있다.
또한, 제2 실시예 및 제3 실시예의 반도체 장치의 제조 공정에서는, 반도체 기판의 표면 및 이면에 세미 애디티브법에 의해 배선을 형성하는 예에 대하여 기재하였지만, 세미 애디티브법에 대신에, 풀 애디티브법이나 서브트랙법에 의해 배선층을 형성할 수도 있다. 또한, 제3 실시예의 제조 공정에서는, 반도체 기판(1)의 한쪽의 면(표면)에 글래스 지지체를 접착하여, 도체 금속층(시딩 레이어 메탈)을 형성하고, 도 3h 및 도 3i에 도시한 공정과 마찬가지로 하여 레지스트를 형성하여 배선 패턴을 형성하고, 그 후 반도체 기판(1)의 다른 한쪽의 면(이면)에 글래스 지 지체를 다시 접착하고, 마찬가지로 배선 패턴을 형성하고 있지만, 글래스 지지체를 이용하지 않고 행하는 것도 가능하다. 그 경우에는, 관통 구멍을 형성한 후에, 반도체 기판의 양면 및 관통 구멍의 측벽면에 순차적으로 또는 동시에 도금에 의해 도체 금속층을 형성할 수 있다. 그리고, 레지스트 형성을 양면에 순차적으로 또는 동시에 행하고, 또한 도금에 의해 반도체 기판의 양면에 동시에 배선층을 형성해도 된다. 이 때, 배선층의 형성과 동시에 관통 구멍의 측벽면에 도금에 의해 도체층을 형성하는 것도 가능하다. 이 방법에서는, 보다 적은 공정(도금 공정)으로, 관통 비아의 도체층 및 배선층의 형성을 행할 수 있다고 하는 이점이 있다.
다음으로, 본 발명의 다른 실시예에 대하여 설명한다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치의 구성을 도시하는 단면도이다. 도 6에서, 부호 31은 실리콘 웨이퍼와 같은 반도체 기판이고, 그 표면측은 소자 영역으로 되며, 집적 소자부나 각 소자 사이를 접속하는 다층 배선부(32)가 형성되어 있다. 또한, 반도체 기판(31)의 표면에는, 다층 배선부에 접속되어 외부와의 신호 전달 등에 이용되는 전극 패드(33)가 형성되어 있다. 또한, 반도체 기판(31)에는 표리를 관통하는 관통 구멍(34)이 형성되어 있다. 관통 구멍(34)을 갖는 반도체 기판(31)의 표리 양면에는, 각각 편면 동박 부착 수지 시트가 수지면을 접촉시켜 라미네이트되어 있으며, 관통 구멍(34)의 내면(측벽면) 및 반도체 기판(31)의 표리 양면에는, 라미네이트된 편면 동박 부착 수지 시트에 의해 형성된 절연 수지층(35)이 피복되어 있다.
또한, 반도체 기판(31)의 표리 양면에 형성된 절연 수지층(35)의 외측에는, 배선층(36)이 형성되어 있다. 이 배선층(36)은, 편면 동박 부착 수지 시트의 동박을 패턴 가공함으로써 형성된 동박 패턴층과, 그 위에 형성된 구리 도금층과의 2층 구조를 갖고 있다. 구리 도금층 상에, 또한 Ni/Au 등의 도금층을 형성할 수도 있다. 또한, 관통 구멍(34) 내부의 절연 수지층(35) 상에는, 반도체 기판(31)의 양면의 배선층(36)을 연결하도록, 구리 등의 도전체의 포스트(37)가 형성되어 있다. 또한, 도 6에서, 부호 38은, 관통 구멍(34) 내부에 배치된 절연 수지층(35)에 형성된, 관통 구멍(34)보다 소직경의 수지 구멍을 나타내고 있다. 또한, 부호 39는, 전극 패드(33) 부분의 절연 수지층(35)의 개구 내에 형성된 도전체(구리)를 나타내고 있다.
이와 같이 구성되는 제4 실시예의 반도체 장치에서는, 절연 수지층(35) 및 배선층(36)이 편면 동박 부착 수지 시트를 사용하여 형성되어 있고, 프린트 기판용의 비교적 저코스트의 부재에 의해 구성되어 있다. 또한, 배선층(36)이, 편면 동박 부착 수지 시트의 동박을 패턴 가공함으로써 형성된 동박 패턴층과, 그 위에 형성된 구리 도금층과의 2층 구조로 되어 있기 때문에, 하층의 절연 수지층(35)과의 밀착 강도가 크고, 내충격성 등이 우수하다. 즉, 편면 동박 부착 수지 시트의 라미네이트에 의해 형성된 동박 패턴층은, 절연 수지층(35)과의 계면에 다수의 미세한 요철을 갖고 있기 때문에, 절연 수지층(35) 상에 직접 형성된 구리 도금층에 비해 하층과의 밀착 강도가 크다. 구체적으로는, 구리 도금층의 90℃ 필 시험에서의 측정값이 0.6∼0.8Kgf/㎝인 데 대하여, 라미네이트에 의해 형성된 동박층의 측정값은 1.5Kgf/㎝로, 대폭 증대되어 있다.
또한, 이 실시예의 반도체 장치에 따르면, 도 7에 도시한 바와 같이, 복수의 반도체 장치(반도체 칩)(71, 72, 73)를 세로 방향으로 적층하여 구성한 공간 절약의 반도체 적층 패키지(스택형 멀티칩 패키지)(70)를 간단하게 실현할 수 있다. 이러한 반도체 적층 패키지(70)로서는, 예를 들면, 복수의 메모리칩의 적층 패키지, 메모리와 로직의 적층 패키지, 센서 칩을 이용한 모듈에서의 적층 패키지 등을 들 수 있다.
다음으로, 상술한 제4 실시예의 반도체 장치의 제조 방법인 제5 실시예를, 도 8을 참조하여 설명한다. 이 실시예에서는, 우선 도 8a에 도시한 바와 같이, 표면측에 소자부나 다층 배선부(실리콘 배선층)(32)를 갖고, 전극 패드(33)가 형성된 반도체 기판(31)에, 예를 들면 레이저를 조사하여 관통 구멍(34)을 형성한다. 관통 구멍(34)의 형성 위치는 반도체 기판(31)(반도체 칩) 상의 어디라도 되며, 다른 패키지 혹은 부품과의 접속에 적합한 위치에 형성할 수 있다. 또한, 관통 구멍(34)의 구멍 직경은, 반도체 기판(31)의 두께에 의해 한계값이 변화되지만, 약 0.02∼0.1㎜ 정도로 한다.
계속해서, 도 8b에 도시한 바와 같이, 반도체 기판(31)의 양면에, 편면에 동박(40)이 피착된 절연 수지(41)의 시트(편면 동박 부착 수지 시트)를, 그 수지면이 접촉하도록 양측으로부터 협지하여 라미네이트하고, 반도체 기판(31)의 양면에 각각 절연 수지(41)를 피복함과 함께, 관통 구멍(34) 내에 절연 수지(41)를 충전한다. 이 라미네이트 공정은, 프린트 배선판의 제조 공정과 마찬가지로 진공 열프레스에 의해 행한다. 제4 실시예에서는, 예를 들면, 수지 두께가 약 30㎛이고 동박 두께가 12㎛인 편면 동박 부착 수지 시트가 사용된다.
다음으로, 도 8c에 도시한 바와 같이, 관통 구멍(34)의 내부에 충전된 절연 수지(41)에, 관통 구멍(34)보다 소직경의 수지 구멍(38)을 형성함과 함께, 반도체 기판(31) 상의 전극 패드(33)의 상부의 절연 수지(41)에 개구(33a)를 형성한다. 이 절연 수지(41)의 개구 처리, 즉 수지 구멍(38) 및 개구(33a)의 형성에는, 레이저 가공기를 사용할 수 있다. 수지 구멍(38)의 직경은, 예를 들면 약 70㎛로 한다. 또한, 이 실시예에서는, 수지 구멍(38)은 편측(표면측)만이 개구된 비관통 구멍로 되어 있지만, 반도체 기판(31)의 양면측의 동박(40)이 개구된 관통 구멍로 되어 있어도 된다.
다음으로, 수지 구멍(38) 내와 전극 패드(33) 상의 개구(33a) 내 및 동박(40) 상에, 구리 등의 도체를 도금한다. 이 도금 처리에 의해, 도 8d에 도시한 바와 같이, 수지 구멍(38) 내에 도전체의 포스트(37)가 형성된다. 또한, 반도체 기판(31)의 표리 양면에서는, 동박(40)과 그 위에 적층·형성된 구리 도금층에 의해 배선 형성용의 도체층(42)이 형성된다. 이 실시예에서는, 수지 구멍(38) 내 및 개구(33a) 내를 완전하게 매립하는 도금 처리를 행하고 있지만, 후술하는 바와 같이, 수지 구멍(38)의 측벽면 및 저부에만 구리 도금층을 형성할 수도 있다.
계속해서, 도 8e에 도시한 바와 같이, 반도체 기판(31)의 표리 양면에 형성된 배선 형성용 도체층(42)의 소정 부위에, 에칭 레지스트(43)를 형성한다. 그 후, 도 8f에 도시한 바와 같이, 이 에칭 레지스트(43)를 마스크로 하여, 배선 형성용 도체층(42)의 에칭 처리를 행하여, 소정 패턴의 배선층(36)을 형성한다. 그러한 후, 도 8g에 도시한 바와 같이, 에칭 레지스트(43)를 제거하여, 완성 상태로 된다. 또한, 실제의 제조 공정은, 반도체 웨이퍼의 상태에서 행해지며, 상기의 완성 상태로 된 후, 다이싱되어 각 칩의 완성품으로 된다.
이와 같이, 제4 및 제5 실시예에서는, 반도체 기판(31)에 대한 관통 구멍(34)의 형성 공정 이외의 공정을, 프린트 배선판의 제조 방법과 거의 동일한 방법으로 가공할 수 있어, 종래에 비해 간이하게 저코스트로 반도체 장치를 제조할 수 있다.
도 9는 본 발명의 제6 실시예에 따른 반도체 장치의 구성을 도시하는 단면도이다. 도 9에서, 도 6에 도시한 반도체 장치와 동일한 부분에는 동일한 부호를 붙이고, 설명을 생략한다. 제6 실시예의 반도체 장치는, 상술한 수지 구멍(38) 내 및 개구(33a) 내가, 도체 도금층에 의해 완전하게는 매립되어 있지 않은 구조의 것이다. 즉, 수지 구멍(38) 내 및 개구(33a) 내의 측벽면 및 저부에만, 도체 도금층이 형성되고, 수지 구멍(38) 내에 형성된 관 형상의 도전체(42a)에 의해, 반도체 기판(31)의 양면의 전극이 전기적으로 접속되어 있다.
제6 실시예의 반도체 장치는, 도 10에 도시한 각 공정을 거쳐 제조된다. 도 10a∼도 10g는, 제7 실시예인 반도체 장치의 제조 공정을 도시하는 단면도이다. 도 10에서, 도 8에 도시한 반도체 장치의 제조 공정과 대응하는 부분에는 동일한 부호를 붙이고 설명을 생략한다. 이 반도체 장치의 제조 공정에서는, 도 10d에 도시한 도금 처리 공정만이 도 8에 도시한 제5 실시예와 다르고, 도금 조건을 컨트롤함으로써, 수지 구멍(38) 내 및 개구(33a) 내의 측벽면 및 저부에만 도체 도금층 (44)을 형성하고 있다. 이러한 반도체 장치의 제조 방법에서도, 종래에 비해 간이하고 저코스트로 반도체 장치를 제조할 수 있다.
도 11은 본 발명의 제8 실시예에 따른 반도체 장치의 구성을 도시하는 단면도이다. 도 11에서, 도 6에 도시한 반도체 장치와 동일한 부분에는 동일한 부호를 붙이고 설명을 생략한다. 제8 실시예의 반도체 장치에서는, 수지 구멍(38) 내에 도금 처리에 의해 도전체부를 형성하는 것이 아니라, 수지 구멍(38) 내에 도전성 수지(45)가 충전된 구조로 되어 있다. 그리고, 이 도전성 수지(45)의 충전층에 의해, 반도체 기판(31)의 양면의 전극이 전기적으로 접속되어 있다.
제8 실시예의 반도체 장치는, 도 12에 도시한 각 공정을 거쳐 제조된다. 도 12a∼도 12h는, 제9 실시예인 반도체 장치의 제조 공정을 도시하는 단면도이다. 이 실시예에서는, 도 8d에 도시한 도금 처리 공정 대신에, 도 12d에 도시한 수지 구멍(38) 내에의 도전성 수지(45)의 충전 공정과, 도 12e에 도시한 표면측의 도전성 수지(45)의 연마 공정이 행해진다. 다른 각 공정에 대해서는, 도 8에 도시한 제5 실시예의 공정과 동일하다. 이러한 반도체 장치의 제조 방법에 의해서도, 종래에 비해 간이하고 저코스트로 반도체 장치를 제조할 수 있다.
도 13은 본 발명의 제10 실시예에 따른 반도체 장치의 구성을 도시하는 단면도이다. 이 도면에 도시한 반도체 장치(51)는, 통상의 반도체 프로세스에 의해, 연산 소자부나 기억 소자부, 혹은 센서 소자부와 같은 기능 소자부 등이 형성된 반도체 기판(실리콘 기판 등)(52)을 갖고 있다. 즉, 반도체 기판(52)의 표면(52a)측은 소자 영역으로 되어 있고, 도시를 생략한 집적 소자부나 각 소자부 사이를 접속 하는 다층 배선부 등이 형성되어 있다. 또한, 반도체 기판(52)의 표면(52a)에는, 내부의 다층 배선부에 접속된 전극(53)이 형성되어 있다.
그리고, 이러한 반도체 기판(52)의 외주부에, 예를 들면 20∼100㎛ 정도의 직경을 갖는 관통 구멍(54)이 형성되어 있다. 즉, 반도체 기판(52)은 그 표면(52a)과 이면(52b) 사이를 접속하는 관통 구멍(54)을 갖고 있다. 관통 구멍(54) 내에는 다공질 절연 수지층(55)이 충전되어 있고, 또한 다공질 절연 수지층(55)은, 관통 구멍(54) 내로부터 연속하여 반도체 기판(52)의 표리 양면(52a, 52b)을 피복하도록 형성되어 있다.
이 다공질 절연 수지층(55)은, 예를 들면, 저비점 액체, 고압 충전된 질소나 이산화탄소 등을 수지 중으로 분산시킨 후, 가열하여 기포를 형성하는 방법, 수지 중에 분산시킨 발포제를 가열·열분해하여 가스를 발생시켜 기포를 형성하는 방법, 혹은 중첩성 모노머 중에 그것과는 비상용성의 유기 화합물 등을 분산시켜, 중첩성 모노머를 경화시킨 후에 비상용성 유기 화합물을 제거하여 미소 보이드를 형성하는 방법 등, 각종 공지의 다공질화법을 적용하여 형성할 수 있다.
또한, 다공질 절연 수지층(55)의 형성 재료는, 특별히 한정되는 것이 아니라, 다공질화의 방법 등에 따라 각종 절연성 수지(유기 절연물)를 사용할 수 있다. 일례로서, 폴리아미드이미드 수지를 이용하여 형성한 다공질 절연 수지층(55)을 들 수 있다.
또한, 다공질 절연 수지층(55)은, 그 내측의 보이드면에 후술하는 도전체층을 연속하여 형성할 수 있도록, 미세한 보이드가 3차원적으로 연통한 내부 상태를 갖는 것이다. 이러한 내부 상태를 얻는 데에 있어서, 다공질 절연 수지층(55)의 보이드도(절연 수지층의 외관상의 체적에 대한 보이드 용적의 비율)는 40∼90%의 범위로 하는 것이 바람직하다. 다공질 절연 수지층(55)의 보이드도가 40% 미만이면, 보이드의 연통 상태가 저하되고, 도전체층이 비연속 상태로 될 우려가 있다. 한편, 보이드도가 90%를 초과하면, 다공질 절연 수지층(55) 자체의 강도 등이 손상되고, 층 상태나 충전 상태를 유지할 수 없게 될 우려가 있다.
상기한 다공질 절연 수지층(55) 내에는, 도전체층(56)이 선택적으로 형성되어 있다. 즉, 다공질 절연 수지층(55) 내의 보이드의 내표면(보이드를 형성하고 있는 수지의 표면)에, 예를 들면 구리나 알루미늄 등의 도전성 금속을 무전해 도금 등의 방법으로 석출시킴으로써, 연속한 도전체층(56)이 선택적으로 형성되어 있다.
이러한 도전체층(56)은, 반도체 기판(32)의 표리면(52a, 52b) 사이를 접속하도록, 관통 구멍(54) 내에 존재하는 다공질 절연 수지층(5)의 내부에 연속적으로 형성된 도전체 포스트부(56a)를 갖고 있다. 관통 구멍(54) 내에 존재하는 이 도전체 포스트부(56a)는, 반도체 소자(51)의 표리면(52a, 52b) 사이를 접속하는 접속 플러그로서 기능한다.
여기서, 도전체 포스트부(56a)는, 반도체 기판(52)의 구성 재료인 실리콘 등으로 이루어지는 관통 구멍(54)의 내면(측벽면)과 절연되어 있을 필요가 있다. 따라서, 도전체 포스트부(56a)는, 관통 구멍(54)의 내면으로부터 예를 들면 1㎛ 이상 떨어진 위치에 선택적으로 형성되어 있는 것이 바람직하다. 다시 말해, 도전체 포스트부(56a)와 관통 구멍(54)의 내면 사이에는, 도전체가 충전되어 있지 않은 다공 질 절연 수지층(55)이 존재하고 있으며, 이 미충전의 다공질 절연 수지층(55)이 절연층으로서 기능한다.
도전체 포스트부(56a)는, 후술하는 선택적 도금법 등을 적용함으로써, 다공질 절연 수지층(55) 내의 임의의 위치에 임의의 깊이로 형성할 수 있다. 그 때문에, 도전체 포스트부(56a)와 관통 구멍(54)의 내면 사이에 절연층으로서 기능하는 다공질 절연 수지층(55)을, 임의의 두께(예를 들면 1㎛ 이상)로 재현성 좋게 존재시킬 수 있다. 따라서, 도전체 포스트부(56a)의 절연 신뢰성을 향상시키는 것이 가능하게 된다.
또한, 도전체층(56)은, 관통 구멍(54) 내에 존재하는 도전체 포스트부(56a)로부터 연속하여, 반도체 기판(52)의 표면(52a)을 피복하는 다공질 절연 수지층(55)의 내부에 형성된 부분(56b)을 갖고 있다. 이 표면측의 도전체층(56b)은, 관통 구멍(54) 내의 도전체 포스트부(56a)와 전극(53)을 전기적으로 접속하는 부분으로, 원하는 배선 패턴에 따라 형성되어 있다.
표면측의 도전체층(56b)도, 관통 구멍(54) 내와 마찬가지로, 반도체 기판(52)의 표면(52a)으로부터 예를 들면 1㎛ 이상 떨어진 위치에 형성되어 있는 것이 바람직하다. 도전체층(56)은 상술한 바와 같이 다공질 절연 수지층(55)의 임의의 깊이 영역에 형성할 수 있기 때문에, 표면측 도전체층(56b)과 반도체 기판(52)의 표면(52a) 사이에, 절연층으로서 기능하는 다공질 절연 수지층(55)을 재현성 좋게 존재시킬 수 있다. 따라서, 표면측 도전체층(56b)에 대해서도, 반도체 기판(52)의 표면(52a)에 대한 절연 신뢰성을 향상시킬 수 있다.
표면측 도전체층(56b)과 전극(53)의 접속부에 대해서는, 그 부분만 다공질 절연 수지층(55)에 대한 도전체층(56b)의 형성 영역을 깊게 함으로써, 복잡한 공정을 거치지 않고 양호한 전기적 접속을 용이하고 또한 확실하게 얻을 수 있다. 또한, 반도체 기판(52)의 이면(52b)측에는, 다른 반도체 장치나 배선 기판 등과의 접속부로 되는 랜드 형상의 도전체층(56c)이 형성되어 있다. 이 이면측 도전체층(56c)도, 반도체 기판(52)의 이면(52b)으로부터 예를 들면 1㎛ 이상 떨어진 위치에 형성되어 있는 것이 바람직하다. 또한, 반도체 기판(52)의 이면(52b)측은, 관통 구멍(54) 내의 도전체 포스트부(56a)가 그대로 존재하는 상태이어도 된다.
도전체층(56)이 형성된 다공질 절연 수지층(55)은, 그대로의 상태로 반도체 장치(51)의 실용에 제공해도 되지만, 도전체층(56)이 충전되어 있지 않은 부분은 기계적 강도가 낮기 때문에, 다공질 절연 수지층(55)의 보이드 전체에 제2 절연 수지를 충전하여 경화시키는 것이 바람직하다. 다공질 절연 수지층(55)의 보이드 내를 매립하는 제2 절연 수지는, 예를 들면, 와니스 형상의 열경화성 수지 조성물을 압입이나 진공 함침 등을 적용하여 충전하고, 이것을 열처리 등에 의해 경화시킴으로써 형성된다. 이와 같이, 다공질 절연 수지층(55) 내의 잔여의 보이드를 제2 절연 수지로 매립함으로써, 반도체 장치(51)의 강도를 유지할 수 있다.
상술한 바와 같이, 다공질 절연 수지층(55) 내에는, 반도체 기판(52)의 표면(52a)측의 전극(53)으로부터 관통 구멍(54) 내를 경유하여 이면(52b)에 이르는 도전체층(56)(56a, 56b, 56c)이 선택적으로 형성되어 있고, 이 도전체층(56)은, 표면(52a)측의 전극(53)의 배선을 이면(52b)으로 돌리는 배선층으로서 기능하는 것이 다. 또한, 반도체 기판(52)의 표리면(52a, 52b)이나 관통 구멍(54)의 내면(측벽면)에 대한 절연이, 다공질 절연 수지층(55)에 의해 유지되고 있기 때문에, 도전체층(56)은 반도체 장치(51) 내의 배선층으로서 신뢰성이 우수하다. 또한, 배선층의 절연 불량 등에 의한 수율의 저하나 동작 특성의 저하 등을, 유효하게 억제할 수 있다. 이들 형성 공정도, 후술하는 바와 같이, 종래의 반도체 프로세스에 비해 대폭 간이화 및 저비용화할 수 있다.
반도체 기판(52)의 표리면(52a, 52b) 사이를 접속하는 도전체층(56)은, 예를 들면, 복수의 반도체 장치(51)를 적층하여 밀봉한 스택형 멀티칩 패키지를 구성할 때에, 반도체 장치 사이나 반도체 장치와 배선 기판 사이의 접속 플러그로서 기능하는 것이다. 스택형 멀티칩 패키지로서는, 복수의 메모리 소자를 적층한 멀티칩 모듈, 혹은 로직 소자와 메모리 소자를 적층한 시스템 LSI 모듈 등을 들 수 있다.
또한, 촬상 소자와 같은 센서 기능을 갖는 반도체 장치의 경우에는, 센서부를 표면측에 배치한 상태에서, 이면측에 처리한 배선층(도전체층(56))을 이용하여, 실장 기판 등에 접속·탑재하는 것이 가능하게 된다.
또한, 도 13에 도시한 제10 실시예는, 도전체층(56)을 전극(53)의 배선층에 적용한 예를 도시하고 있지만, 예를 들면 도 14에 도시한 바와 같이, 반도체 기판(52)의 표리면(52a, 52b) 사이를 단순히 접속하는 스루 플러그로서, 도전체층(56)을 적용하는 것도 가능하다. 즉, 도 14에 도시한 반도체 장치(51)는, 도 13과 마찬가지로, 관통 구멍(54) 내에 존재하는 다공질 절연 수지층(55)의 내부에 선택적으로 또한 연속적으로 형성된 도전체 포스트부(56a)를 갖고 있다. 그리고, 반도체 기판(52)의 표면(52a)측 및 이면(52b)측에는, 각각 다른 반도체 장치나 배선 기판 등과의 접속부로 되는 랜드 형상의 도전체층(56d)이 형성되어 있다. 도전체층(56)(56a, 56d)은, 반도체 장치(51)의 상하에 배치된 다른 반도체 장치나 배선 기판 등과의 사이를 접속하는 스루 플러그로서 기능한다.
다음으로, 상술한 제10 실시예의 반도체 장치의 제조 방법인 제11 실시예에 대하여, 도 15를 참조하여 설명한다. 제11 실시예에서는, 우선 도 15a에 도시한 바와 같이, 표면(52a)측에 도시를 생략한 집적 소자부나 다층 배선부, 전극(53)을 갖는 반도체 기판(52)에, 표리면(52a, 52b) 사이를 관통하는 관통 구멍(54)을 형성한다. 관통 구멍(54)의 형성은, 예를 들면 레이저 조사나 에칭 가공 등에 의해 행할 수 있다.
계속해서, 도 15b에 도시한 바와 같이, 반도체 기판(52)의 표리 양면(52a, 52b)을 피복함과 동시에 관통 구멍(54) 내에 충전되도록, 다공질 절연 수지층(55)을 형성한다. 다공질 절연 수지층(55)은, 예를 들면 이하와 같이 하여 형성된다.
우선, 와니스 형상의 다공질층 형성용 절연 수지 조성물을, 반도체 기판(52)의 표리 양면(52a, 52b) 및 관통 구멍(54) 내에 도포 및 충전한다. 이러한 절연 수지 조성물의 도포·충전에 대하여, 예를 들면, 절연 수지 조성물 중에 분산시킨 비상용성의 유기 화합물 등을 제거하는 공정(다공질화 공정) 등을 적용함으로써, 절연 수지 조성물을 경화시킴과 함께 다공질화한다. 이러한 공정에서 얻어지는 다공질 절연 수지층(55)으로서는, 예를 들면, 다공질의 폴리이미드 수지층을 들 수 있다. 다공질 절연 수지층(55)의 보이드도는, 상기한 바와 같이 40∼90%의 범위로 하는 것이 바람직하다.
여기서, 다공질 절연 수지층(55)을 형성할 때에, 관통 구멍(54) 내에의 충전에 많은 와니스 형상 절연 수지 조성물이 필요로 되며, 반도체 기판(52)의 표리면(52a, 52b)의 평탄 부분과 비교하여 수지량이 부족 기미로 되어, 그 부분에 싱크가 발생하여 평탄성이 손상되는 경우가 있다. 또한, 와니스 형상 절연 수지 조성물을 경화시켰을 때의 경화 수축에 의해서도, 마찬가지의 현상이 발생한다. 이와 같이, 다공질 절연 수지층(55)의 관통 구멍(54)에 상당하는 부분에 오목부가 발생하여 평탄성이 손상되면, 다른 반도체 장치나 배선 기판 등과 접속할 때에 문제점이 발생할 우려가 있다.
따라서, 도 16에 도시한 바와 같이, 관통 구멍(54)에 상당하는 부분에 오목부가 발생한 다공질 절연 수지층(55)의 표면을 연마 처리하여, 평탄화하는 것이 바람직하다. 도 16에서, S는 연마면을 나타내고 있다. 혹은, 도 17에 도시한 바와 같이, 와니스 형상 절연 수지 조성물의 도포, 경화 처리를 복수회 반복하여 행함으로써, 다공질 절연 수지층(55)을 평탄화하는 것이 바람직하다. 도 17에서, 부호 55a는 1회째의 처리에서 형성한 다공질 절연 수지층, 부호 55b는 2회째의 처리에서 형성한 다공질 절연 수지층을 각각 나타낸다. 다공질 절연 수지층(55)의 평탄성은, 관통 구멍(54)에 상당하는 부분의 오목부의 깊이가, 평탄부에 대하여 2㎛ 이하로 되도록 설정하는 것이 바람직하다.
다음으로, 다공질 절연 수지층(55)을 감광제로 처리한 후, 도 15c에 도시한 바와 같이, 형성해야 할 도전체층(56)의 상태에 따라 다공질 절연 수지층(55)을 노 광한다. 또한, 도면에서 화살표는, 노광용의 광을 나타내고 있다. 감광제에 의한 처리는, 예를 들면, 다공질 절연 수지층(55)을 갖는 반도체 기판(52)을 감광제의 용액에 침지한 후, 건조시킴으로써 실시한다. 이러한 처리에 의해, 다공질 절연 수지층(55)의 내부의 보이드 표면을 포함하여 전체에, 감광제가 도포된다. 또한, 감광제는 보이드의 내표면에 매우 얇게 도포되기 때문에, 다공질 상태는 유지된다.
다공질 절연 수지층(55)의 노광 처리는, 예를 들면 관통 구멍(54)의 부분에 대해서는, 표리면(52a, 52b) 사이를 관통하도록 두께 방향 전체에 노광한다. 이 때, 노광 부분이 관통 구멍(54)의 내면(측벽면)으로부터 소정 거리(예를 들면 1㎛ 이상)만큼 떨어지도록, 노광하는 영역을 제어한다. 또한, 반도체 기판(52)의 표면(52a)측의 배선 패턴부 및 이면(52b)측의 랜드부에 대해서는, 다공질 절연 수지층(55)의 소정의 깊이까지가 노광되도록 처리한다. 다시 말하면, 각 면(52a, 52b)으로부터 소정 거리(예를 들면 1㎛ 이상)만큼 떨어진 위치까지 노광되도록 처리한다. 전극(53)에 대한 접속부도 마찬가지로, 노광부가 전극(53)에 도달하도록 처리한다. 노광하는 깊이는, 노광량(광의 조사량)에 의해 제어할 수 있다.
이러한 노광 처리는, 각 영역(접속 플러그부, 배선 패턴부, 전극에의 접속부, 랜드부 등)에 따라, 광의 투과량을 제어하는 마스크를 이용함으로써, 다공질 절연 수지층(55)의 각 영역을 일괄하여 처리할 수 있다. 예를 들면, 관통 구멍(54)의 부분은 광이 전투과하고, 또한 표리면(52a, 52b)의 배선 패턴부나 랜드부는 광이 반투과하는 마스크를 이용하여, 감광 처리한 다공질 절연 수지층(55)을 노광한다. 계속해서, 다공질 절연 수지층(55)의 노광 부분에 도금이 석출되도록 활성 화 처리를 행한다. 다공질 절연 수지층(55)의 활성화는, 노광 부분에 대하여 선택적으로 행해진다.
그 후, 감광 처리, 노광 처리, 활성화 처리를 순서대로 실시한 다공질 절연 수지층(55)을 갖는 반도체 기판(52)을, 예를 들면, 무전해 구리 도금액에 침지한다. 이 도금 처리 공정에서, 구리 등의 도금 금속은, 다공질 절연 수지층(55)의 노광 및 활성화 처리한 부분에만 석출되기 때문에, 예를 들면 관통 구멍(54)의 부분은, 표리면(52a, 52b) 사이를 접속하도록 구리 도금층 등의 도전체층(도전체 포스트부(56a))이 형성된다. 또한, 반도체 기판(52)의 표면(52a)측 및 이면(52b)측은, 각각 배선 패턴이나 랜드 형상에 따라 구리 도금층 등의 도전체층(56b, 56c)이 형성된다.
이와 같이 하여, 관통 구멍(54)의 내면이나 반도체 기판(52)의 표리면(52a, 52b) 사이에, 소정 두께의 절연층(도전체가 충전되어 있지 않은 다공질 절연 수지층(55))이 개재되며, 또한 반도체 기판(52)의 표리면(52a, 52b) 사이 등을 접속하는 도전체층(56)이 형성된다. 도전체층(56)의 형성 후, 필요에 따라, 다공질 절연 수지층(55)의 잔여의 보이드 내에 제2 절연 수지를 충전하여 경화시키는 공정을 행한다. 다공질 절연 수지층(55)에 대한 제2 절연 수지의 충전 공정은, 상술한 바와 같이 압입이나 진공 함침 등을 적용하여 실시할 수 있다.
이러한 제11 실시예의 반도체 장치의 제조 방법에 따르면, 다공질 절연 수지층(55) 내에 도전체층(56)을 선택적으로 형성할 수 있기 때문에, 관통 구멍(54)의 내면이나 반도체 기판(52)의 표리면(52a, 52b)에 대한 절연을, 다공질 절연 수지층 (55)에 의해 양호하게 유지한 후에, 도전체층(56)을 관통 구멍(54) 내를 포함하여 원하는 패턴으로 정밀도 좋게 형성할 수 있다. 또한, 도전체층(56) 및 절연층(도체가 충전되어 있지 않은 다공질 절연 수지층(55))의 형성 공정은, 절연 수지의 도포나 도금 등의 간이한 공정에서 실시할 수 있기 때문에, 도전체층(56) 및 절연층을 저코스트로 형성할 수 있다. 이들은, 반도체 기판(52)의 표리면(52a, 52b) 사이를 접속하는 도전체층(56)을 갖는 반도체 장치(51)의 제조 코스트의 저감, 및 신뢰성의 향상에 기여하는 것이다.
다음으로, 본 발명의 반도체 장치를 적용한 스택형 멀티칩 패키지에 대하여, 도 18을 참조하여 설명한다. 이 실시예의 반도체 장치(반도체 패키지)(60)는, 탑재 기판으로서 배선 기판(61)을 갖고 있다. 배선 기판(61)에는, 수지 기판이나 세라믹스 기판 등의 각종 기판을 적용할 수 있다. 수지 기판으로서는, 통상의 다층 프린트 배선판 등이 사용된다. 배선 기판(61)의 하면측에는, 금속 범프 등의 외부 접속 단자(62)가 형성되어 있다. 한편, 배선 기판(61)의 상면측에는, 외부 접속 단자(62)와 도시를 생략한 내층 배선을 통해 전기적으로 접속된 전극부(63)가 설치되어 있다.
배선 기판(62)의 소자 탑재면(상면)에는, 상술한 제8 실시예의 반도체 장치(51)의 복수개가 중첩되어 탑재되어 있다. 또한, 도 18은 2개의 반도체 장치(51)를 배선 기판(61) 상에 탑재한 반도체 패키지(60)를 도시하고 있지만, 반도체 장치(51)의 탑재 수는 2개에 한정되는 것이 아니라, 3개 혹은 그 이상이어도 된다.
하측의 반도체 장치(51)는, 도전체층(56)의 부분에 형성된 금속 범프(64)를 통해, 배선 기판(61)의 전극부(63)에 접속 고정되어 있다. 마찬가지로, 상측의 반도체 장치(51)는, 도전체층(56)의 부분에 형성된 금속 범프(64)를 통해, 하측의 반도체 장치(51)의 도전체층(56)에 접속 고정되어 있다. 이렇게 해서 적층된 복수의 반도체 장치(51)를 밀봉 수지(도시 생략) 등으로 밀봉함으로써, 스택형 멀티칩 패키지 구조의 반도체 패키지(60)가 구성된다.
이러한 반도체 패키지(60)에 따르면, 반도체 장치(51) 사이 및 반도체 장치(51)와 배선 기판(61)의 접속에 플립 칩 접속을 적용할 수 있기 때문에, 접속 공정에 필요한 코스트나 공수를 저감할 수 있으며, 또한 신호 배선 길이의 단축이나 패키지 형상의 소형화 등을 도모할 수 있다. 이들은, 스택형 멀티칩 패키지의 저비용화나 신뢰성 및 동작 특성의 향상 등에 기여하는 것이다. 반도체 패키지(60)의 구체예로서는, 상술한 바와 같이 복수의 메모리 소자를 적층한 멀티칩 모듈이나 로직 소자와 메모리 소자를 적층한 시스템 LSI 모듈 등을 들 수 있다.
또한, 본 발명은 상기한 실시예에 한정되는 것이 아니라, 반도체 기판의 표리 양면 사이를 관통하여 접속하는 도전체층을 갖는 각종 반도체 장치에 적용할 수 있으며, 그와 같은 반도체 장치에 대해서도, 본 발명에 포함되는 것이다. 또한, 본 발명의 실시예는, 본 발명의 기술적 사상의 범위 내에서 확장 혹은 변경할 수 있으며, 이 확장, 변경한 실시예도 본 발명의 기술적 범위에 포함되는 것이다.
본 발명에 따르면, 반도체 기판의 표리 양면 사이를 접속하는 도전체층 및 절연층의 형성성을 향상시켜, 형성 코스트의 삭감 등을 도모함과 함께, 접속 플러 그 등을 구성하는 도전체층의 절연 신뢰성을 높일 수 있는 반도체 장치와 그 제조 방법을 제공할 수 있다.

Claims (18)

  1. 반도체 장치로서,
    표리면을 관통하는 관통 구멍을 갖는 반도체 기판과,
    상기 관통 구멍의 내면에 형성된 제1 절연 수지층과,
    상기 반도체 기판의 표면과 이면 중 적어도 한쪽의 면에 형성된 제2 절연 수지층과,
    상기 관통 구멍 내에 적어도 상기 반도체 기판의 표리 양면 사이를 접속하도록 연속적으로 형성되며, 또한 상기 관통 구멍의 내면과는 상기 제1 절연 수지층에 의해 절연된 제1 도전체층
    을 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 절연 수지층 상의 소정의 영역에 형성되며, 상기 제1 도전체층과 전기적으로 접속된 제2 도전체층을 구비하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 도전체층이 배선 가공된 동박을 갖는 반도체 장치.
  4. 제3항에 있어서,
    상기 배선 가공된 동박 상에 도체 도금층을 더 갖는 반도체 장치.
  5. 제3항에 있어서,
    상기 배선 가공된 동박의 바로 위에 구리 도금층이 적층되어 형성되어 있는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 반도체 기판의 상기 관통 구멍의 내면에 아몰퍼스 구조의 기재 영역이 형성되고, 또한 그 위에 상기 제1 절연 수지층이 형성되어 있는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 절연 수지층 및 상기 제2 절연 수지층이 다공질 절연 수지층이고, 또한 상기 제1 도전체층이, 상기 다공질 절연 수지층 내에 연속적으로 형성되어 있는 반도체 장치.
  8. 제7항에 있어서,
    상기 반도체 기판은 소자 영역측의 상기 표면에 형성된 전극을 갖고, 또한 상기 전극은 상기 제1 도전체층과 접속되어 있는 반도체 장치.
  9. 제7항에 있어서,
    상기 다공질 절연 수지층의 보이드 내에 제3 절연 수지가 충전되어 있는 반도체 장치.
  10. 반도체 장치의 제조 방법으로서,
    표면측에 소자가 집적·형성된 반도체 기판에 레이저를 조사하여 관통 구멍을 형성하는 공정과,
    상기 관통 구멍 내에 절연 수지를 충전하는 공정과,
    상기 공정에서 충전된 절연 수지에, 상기 관통 구멍보다 소직경의 수지 구멍을 동심적으로 형성하는 공정과,
    상기 수지 구멍의 내면에 도전체층을 형성하고, 상기 반도체 기판의 표면과 이면을 도통시키는 쓰루홀 도통부를 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 절연 수지에 레이저를 조사하여 수지 구멍을 형성하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 수지 구멍의 내면에 상기 도전체층을 도금에 의해 형성하는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 반도체 기판의 표면과 이면 중 적어도 한쪽의 면에, 원하는 배선을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
  14. 반도체 장치의 제조 방법으로서,
    반도체 기판에 관통 구멍을 형성하는 공정과,
    상기 반도체 기판의 양면에, 각각 편면 동박 부착 수지 시트를 수지면이 접촉하도록 배치하여 라미네이트하는 공정과,
    상기 반도체 기판의 상기 관통 구멍의 부분에, 그 관통 구멍보다 직경이 작은 소직경 구멍을 형성하는 공정과,
    상기 소직경 구멍의 내부에 도전체층을 형성하고, 상기 반도체 기판의 양면에 배치된 상기 동박을 전기적으로 접속하는 공정과,
    상기 동박을 배선 가공하는 공정
    을 구비하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 소직경 구멍이 비관통 구멍인 반도체 장치의 제조 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 소직경 구멍의 내부가 상기 도전체층으로 매립되는 반도체 장치의 제조 방법.
  17. 반도체 장치의 제조 방법으로서,
    반도체 기판에 관통 구멍을 형성하는 공정과,
    상기 관통 구멍 내를 포함하여 상기 반도체 기판의 표리 양면을 피복하도록 다공질 절연 수지층을 형성하는 공정과,
    상기 다공질 절연 수지층 내에, 적어도 상기 반도체 기판의 표리 양면 사이를 접속하는 도전체층을, 상기 반도체 기판의 표리 양면 및 상기 관통 구멍의 내면과 절연된 상태를 유지하면서 연속적으로 형성하는 공정
    을 구비하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 다공질 절연 수지층의 보이드 내에 제2 절연 수지를 충전하여 경화시키는 공정을 더 구비하는 반도체 장치의 제조 방법.
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