JP2001110928A - 半導体パッケージの製造方法 - Google Patents
半導体パッケージの製造方法Info
- Publication number
- JP2001110928A JP2001110928A JP28262399A JP28262399A JP2001110928A JP 2001110928 A JP2001110928 A JP 2001110928A JP 28262399 A JP28262399 A JP 28262399A JP 28262399 A JP28262399 A JP 28262399A JP 2001110928 A JP2001110928 A JP 2001110928A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- build
- core material
- semiconductor package
- wiring pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 ビルドアップ層に凹部若しくは貫通孔を形成
できて、半導体チップをビルドアップ層若しくはコア材
内に収容可能とする。 【解決手段】 配線パターン１０が表面に設けられたコ
ア材１２の少なくとも一方の面上に、配線パターン１０
を絶縁層１４を介して一層または複数層形成してビルド
アップ層２４を形成し、ビルドアップ層２４を座ぐり加
工して半導体チップ２８を搭載するための凹部４８を形
成する。
できて、半導体チップをビルドアップ層若しくはコア材
内に収容可能とする。 【解決手段】 配線パターン１０が表面に設けられたコ
ア材１２の少なくとも一方の面上に、配線パターン１０
を絶縁層１４を介して一層または複数層形成してビルド
アップ層２４を形成し、ビルドアップ層２４を座ぐり加
工して半導体チップ２８を搭載するための凹部４８を形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体パッケージの
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】図６に示すように、金属箔からなる配線
パターン１０が表面に設けられたコア材１２上に、絶縁
層（レジスト等の樹脂）１４を介して配線パターン１６
を積層し、その配線パターン１６とコア材１２表面上の
配線パターン１０とを接続してビルドアップ層２４を形
成した半導体パッケージ１８がある。コア材１２の表面
に設けられた配線パターン１０は例えば銅箔からなり、
配線パターン１６は例えば銅めっきからなる。
パターン１０が表面に設けられたコア材１２上に、絶縁
層（レジスト等の樹脂）１４を介して配線パターン１６
を積層し、その配線パターン１６とコア材１２表面上の
配線パターン１０とを接続してビルドアップ層２４を形
成した半導体パッケージ１８がある。コア材１２の表面
に設けられた配線パターン１０は例えば銅箔からなり、
配線パターン１６は例えば銅めっきからなる。
【０００３】そして、コア材１２を挟んで上側に位置す
るビルドアップ層２４の内の最上層の配線パターン１６
の上面には、ソルダ-レジスト２０が塗布されると共
に、そのソルダ-レジスト２０が部分的に除去されて表
出したボンディング部２６が形成される。また、コア材
１２を挟んで下側に位置するビルドアップ層２４の内の
最上層の配線パターン１６の上面には、ソルダ-レジス
ト２０が塗布されると共に、そのソルダ-レジスト２０
が部分的に除去されて表出したランド部２２が形成され
る。このようにして半導体パッケージ１８が形成されて
いる。なお、コア材１２の片面にのみビルドアップ層２
４が形成される場合もある。
るビルドアップ層２４の内の最上層の配線パターン１６
の上面には、ソルダ-レジスト２０が塗布されると共
に、そのソルダ-レジスト２０が部分的に除去されて表
出したボンディング部２６が形成される。また、コア材
１２を挟んで下側に位置するビルドアップ層２４の内の
最上層の配線パターン１６の上面には、ソルダ-レジス
ト２０が塗布されると共に、そのソルダ-レジスト２０
が部分的に除去されて表出したランド部２２が形成され
る。このようにして半導体パッケージ１８が形成されて
いる。なお、コア材１２の片面にのみビルドアップ層２
４が形成される場合もある。
【０００４】そして、その半導体パッケージ１８の上側
のビルドアップ層２４の最上層に半導体チップ２８が、
その背面に接着剤３０が塗布されて電極端子３２の形成
面２８ａを表にして接着され、電極端子３２とボンディ
ング部２６とがボンディングワイヤ３４により電気的に
接続され、さらにボンディング部２６、ボンディングワ
イヤ３４および半導体チップ２８を封止樹脂３６により
封止する。また、下側のビルドアップ層２４の最上層の
ランド部２２には外部接続端子としてのボールバンプ３
８を接続する。これにより、半導体装置４０が作製され
る。
のビルドアップ層２４の最上層に半導体チップ２８が、
その背面に接着剤３０が塗布されて電極端子３２の形成
面２８ａを表にして接着され、電極端子３２とボンディ
ング部２６とがボンディングワイヤ３４により電気的に
接続され、さらにボンディング部２６、ボンディングワ
イヤ３４および半導体チップ２８を封止樹脂３６により
封止する。また、下側のビルドアップ層２４の最上層の
ランド部２２には外部接続端子としてのボールバンプ３
８を接続する。これにより、半導体装置４０が作製され
る。
【０００５】上記の半導体パッケージによれば、絶縁層
１４および配線パターン１６を用いて多層回路を形成で
きるため、半導体チップ２８の高集積化に対応して、回
路の高密度化、小型化および薄型化ができる。
１４および配線パターン１６を用いて多層回路を形成で
きるため、半導体チップ２８の高集積化に対応して、回
路の高密度化、小型化および薄型化ができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ように半導体パッケージ１８をビルドアップ方式によっ
て作製し、半導体チップ２８を電極端子３２の形成面２
８ａを表にして接着し、電極端子３２とビルドアップ層
に形成したボンディング部２６とをボンディングワイヤ
３４で接続する構成の場合には、半導体装置４０として
の厚さは、半導体パッケージ１８の厚さに半導体チップ
２８の厚さを加えたもの以下にはできず、さらなる薄型
化が望めないという課題がある。
ように半導体パッケージ１８をビルドアップ方式によっ
て作製し、半導体チップ２８を電極端子３２の形成面２
８ａを表にして接着し、電極端子３２とビルドアップ層
に形成したボンディング部２６とをボンディングワイヤ
３４で接続する構成の場合には、半導体装置４０として
の厚さは、半導体パッケージ１８の厚さに半導体チップ
２８の厚さを加えたもの以下にはできず、さらなる薄型
化が望めないという課題がある。
【０００７】これを解決するためには、ビルドアップ層
２４やコア材１２に半導体チップ２８を収容する凹部を
形成する構成とすることが考えられるが、いずれの場合
にもビルドアップ層２４に凹部若しくは貫通孔を形成す
る必要がある。そして、この凹部や貫通孔をビルドアッ
プ層２４に形成するには、凹部の形成位置に対応する部
位に開口部を形成した絶縁層１４を介して配線パターン
１６を積層する方法が考えられるが、この方法では絶縁
層１４を構成する樹脂が開口部側に流れ出し、絶縁層１
４ひいてはその上に形成される配線パターン１６の平面
性が維持できなくなる、という課題がある。
２４やコア材１２に半導体チップ２８を収容する凹部を
形成する構成とすることが考えられるが、いずれの場合
にもビルドアップ層２４に凹部若しくは貫通孔を形成す
る必要がある。そして、この凹部や貫通孔をビルドアッ
プ層２４に形成するには、凹部の形成位置に対応する部
位に開口部を形成した絶縁層１４を介して配線パターン
１６を積層する方法が考えられるが、この方法では絶縁
層１４を構成する樹脂が開口部側に流れ出し、絶縁層１
４ひいてはその上に形成される配線パターン１６の平面
性が維持できなくなる、という課題がある。
【０００８】そこで、本発明の目的は、ビルドアップ層
に凹部若しくは貫通孔を形成できて、半導体チップをビ
ルドアップ層若しくはコア材内に収容可能な半導体パッ
ケージの製造方法を提供することにある。
に凹部若しくは貫通孔を形成できて、半導体チップをビ
ルドアップ層若しくはコア材内に収容可能な半導体パッ
ケージの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するに次の構成を備える。すなわち、本発明に係る請
求項１記載の半導体パッケージの製造方法は、配線パタ
ーンが表面に設けられたコア材の少なくとも一方の面上
に、配線パターンを絶縁層を介して一層または複数層形
成してビルドアップ層を形成し、該ビルドアップ層を座
ぐり加工して半導体チップ搭載用の凹部を形成すること
を特徴とする。
成するに次の構成を備える。すなわち、本発明に係る請
求項１記載の半導体パッケージの製造方法は、配線パタ
ーンが表面に設けられたコア材の少なくとも一方の面上
に、配線パターンを絶縁層を介して一層または複数層形
成してビルドアップ層を形成し、該ビルドアップ層を座
ぐり加工して半導体チップ搭載用の凹部を形成すること
を特徴とする。
【００１０】また、請求項２記載の半導体パッケージの
製造方法では、配線パターンが表面に設けられたコア材
の一方の面上に、配線パターンを絶縁層を介して一層ま
たは複数層形成してビルドアップ層を形成し、該ビルド
アップ層および前記コア材を座ぐり加工してビルドアッ
プ層の表面と前記コア材の他方の面とに開口する貫通孔
を形成し、コア材の他方の面に該貫通孔を閉塞する放熱
板を設けて貫通孔の内壁面と貫通孔の底面に露出する前
記放熱板とにより半導体チップ搭載用の凹部を形成する
ことを特徴とする。ビルドアップ層を形成した後に、座
ぐり加工して凹部を形成すれば、絶縁層が硬化している
状態であるから、ビルドアップ層の平面性を維持した状
態で凹部を形成できる。よって、この半導体パッケージ
を使用すれば、この凹部内に半導体チップを搭載するこ
とで薄い半導体装置を実現できる。
製造方法では、配線パターンが表面に設けられたコア材
の一方の面上に、配線パターンを絶縁層を介して一層ま
たは複数層形成してビルドアップ層を形成し、該ビルド
アップ層および前記コア材を座ぐり加工してビルドアッ
プ層の表面と前記コア材の他方の面とに開口する貫通孔
を形成し、コア材の他方の面に該貫通孔を閉塞する放熱
板を設けて貫通孔の内壁面と貫通孔の底面に露出する前
記放熱板とにより半導体チップ搭載用の凹部を形成する
ことを特徴とする。ビルドアップ層を形成した後に、座
ぐり加工して凹部を形成すれば、絶縁層が硬化している
状態であるから、ビルドアップ層の平面性を維持した状
態で凹部を形成できる。よって、この半導体パッケージ
を使用すれば、この凹部内に半導体チップを搭載するこ
とで薄い半導体装置を実現できる。
【００１１】また、前記凹部の開口部を、該開口部の周
縁に形成された配線パターンのボンディング部が露出す
るように座ぐり加工して形成する構成とすれば、ビルド
アップ層を形成する各配線パターンにボンディング部を
形成することができる。この場合には、前記凹部を座ぐ
り加工して形成した後に、前記ボンディング部の表面に
金めっき皮膜を形成するようにする。
縁に形成された配線パターンのボンディング部が露出す
るように座ぐり加工して形成する構成とすれば、ビルド
アップ層を形成する各配線パターンにボンディング部を
形成することができる。この場合には、前記凹部を座ぐ
り加工して形成した後に、前記ボンディング部の表面に
金めっき皮膜を形成するようにする。
【００１２】また、本発明に係る請求項５記載の半導体
パッケージの製造方法では、配線パターンが表面に設け
られたコア材の一方の面上に、配線パターンを絶縁層を
介して一層または複数層形成してビルドアップ層を形成
し、前記コア材の他方の面側に半導体チップ搭載用の凹
部を形成し、該凹部に対応するビルドアップ層およびコ
ア材を貫通して凹部の底面に開口する貫通孔を、座ぐり
加工して形成することを特徴とする。これによれば、コ
ア材の凹部内に半導体チップを搭載して、薄型化した半
導体装置を実現できる。
パッケージの製造方法では、配線パターンが表面に設け
られたコア材の一方の面上に、配線パターンを絶縁層を
介して一層または複数層形成してビルドアップ層を形成
し、前記コア材の他方の面側に半導体チップ搭載用の凹
部を形成し、該凹部に対応するビルドアップ層およびコ
ア材を貫通して凹部の底面に開口する貫通孔を、座ぐり
加工して形成することを特徴とする。これによれば、コ
ア材の凹部内に半導体チップを搭載して、薄型化した半
導体装置を実現できる。
【００１３】
【発明の実施の形態】以下、本発明にかかる好適な実施
の形態を添付図面と共に詳細に説明する。なお、従来例
と同じ構成については同じ符号を付し、詳細な説明は省
略する。 （第１の実施の形態）まず、本実施の形態の半導体パッ
ケージの製造方法により製造される半導体パッケージ４
２とそれを用いた半導体装置４４の構成について図１を
用いて説明する。コア材１２は、例えばガラス繊維（ク
ロス）入りの樹脂基板である。ガラスクロス入りの樹脂
基板としては、ガラスエポキシ基板等の絶縁性物質であ
るエポキシ樹脂を含浸させて形成されたものがある。な
お、コア材１２としては、メタルコア基板を用いてもよ
い。
の形態を添付図面と共に詳細に説明する。なお、従来例
と同じ構成については同じ符号を付し、詳細な説明は省
略する。 （第１の実施の形態）まず、本実施の形態の半導体パッ
ケージの製造方法により製造される半導体パッケージ４
２とそれを用いた半導体装置４４の構成について図１を
用いて説明する。コア材１２は、例えばガラス繊維（ク
ロス）入りの樹脂基板である。ガラスクロス入りの樹脂
基板としては、ガラスエポキシ基板等の絶縁性物質であ
るエポキシ樹脂を含浸させて形成されたものがある。な
お、コア材１２としては、メタルコア基板を用いてもよ
い。
【００１４】配線パターン１０は、金属箔からなり、コ
ア材１２の一面側（図１中の上面）に密着された状態に
設けられている。配線パターン１０は、例えばコア材１
２が成形される際の、エポキシ樹脂が完全に硬化する前
に、そのコア材１２の表面に載置され、加熱および加圧
されて密着されている。
ア材１２の一面側（図１中の上面）に密着された状態に
設けられている。配線パターン１０は、例えばコア材１
２が成形される際の、エポキシ樹脂が完全に硬化する前
に、そのコア材１２の表面に載置され、加熱および加圧
されて密着されている。
【００１５】絶縁層１４は、半導体チップ２８が搭載さ
れるコア材１２の上面に、例えば硬化することで絶縁層
１４となるエポキシ樹脂等のレジスト材が塗布されるこ
とによって設けられる。配線パターン１６は、絶縁層１
４の上面に積層される。そして、図１に示すように、ビ
ア４６を介してコア材１２に設けられた配線パターン１
０と電気的に接続されている。この配線パターン１６
は、例えば、銅等のめっき皮膜、蒸着膜またはスパッタ
膜で形成すればよい。そして、この絶縁層１４と配線パ
ターン１６とでビルドアップ層２４を構成する。ビルド
アップ層２４は、絶縁層１４と配線パターン１６とを交
互に積層されて多層化できるのは勿論である。
れるコア材１２の上面に、例えば硬化することで絶縁層
１４となるエポキシ樹脂等のレジスト材が塗布されるこ
とによって設けられる。配線パターン１６は、絶縁層１
４の上面に積層される。そして、図１に示すように、ビ
ア４６を介してコア材１２に設けられた配線パターン１
０と電気的に接続されている。この配線パターン１６
は、例えば、銅等のめっき皮膜、蒸着膜またはスパッタ
膜で形成すればよい。そして、この絶縁層１４と配線パ
ターン１６とでビルドアップ層２４を構成する。ビルド
アップ層２４は、絶縁層１４と配線パターン１６とを交
互に積層されて多層化できるのは勿論である。
【００１６】ソルダ-レジスト２０は、ビルドアップ層
２４の最外面に塗布されて層状に設けられている。そし
て、ソルダ-レジスト２０が部分的に除去されて表出し
た下面の配線パターン１６の表面が、外部接続端子３８
を接続するためのランド部２２、およびボンディングワ
イヤ３４を接続するボンディング部２６となっている。
ボンディング部２６は、後述する凹部の形成領域を囲む
ように配置されている。
２４の最外面に塗布されて層状に設けられている。そし
て、ソルダ-レジスト２０が部分的に除去されて表出し
た下面の配線パターン１６の表面が、外部接続端子３８
を接続するためのランド部２２、およびボンディングワ
イヤ３４を接続するボンディング部２６となっている。
ボンディング部２６は、後述する凹部の形成領域を囲む
ように配置されている。
【００１７】ビルドアップ層２４には、ルータ等を用い
て座ぐり加工して、半導体チップ２８搭載用の凹部４８
が形成されている。凹部４８の平面断面形状は、半導体
チップ２８が収容できる大きさに設定され、その深さ
は、一例としてコア材１２の表面が露出する程度に設定
されている。凹部４８の深さは、コア材１２の表面を若
干座ぐるようにしても良いし、逆にビルドアップ層２４
の最下層の絶縁層１４を若干残すようにしても良い。以
上が半導体パッケージ４２である。そして半導体装置４
４は、この半導体パッケージ４２と、半導体パッケージ
４２の凹部４８内に収容され、凹部４８の内底面に、電
極端子３２の形成面２８ａを上にして接着剤３０で接着
された半導体チップ２８と、電極端子３２とボンディン
グ部２６とを電気的に接続するボンディングワイヤ３４
と、半導体チップ２８とボンディングワイヤ３４とボン
ディング部２６とを封止する封止用樹脂３６と、ランド
部２２に接続された外部接続端子３８とからなる。外部
接続端子３８としては、図１に示すような、バンプの一
例である実装用ボールバンプを用いることができる。
て座ぐり加工して、半導体チップ２８搭載用の凹部４８
が形成されている。凹部４８の平面断面形状は、半導体
チップ２８が収容できる大きさに設定され、その深さ
は、一例としてコア材１２の表面が露出する程度に設定
されている。凹部４８の深さは、コア材１２の表面を若
干座ぐるようにしても良いし、逆にビルドアップ層２４
の最下層の絶縁層１４を若干残すようにしても良い。以
上が半導体パッケージ４２である。そして半導体装置４
４は、この半導体パッケージ４２と、半導体パッケージ
４２の凹部４８内に収容され、凹部４８の内底面に、電
極端子３２の形成面２８ａを上にして接着剤３０で接着
された半導体チップ２８と、電極端子３２とボンディン
グ部２６とを電気的に接続するボンディングワイヤ３４
と、半導体チップ２８とボンディングワイヤ３４とボン
ディング部２６とを封止する封止用樹脂３６と、ランド
部２２に接続された外部接続端子３８とからなる。外部
接続端子３８としては、図１に示すような、バンプの一
例である実装用ボールバンプを用いることができる。
【００１８】この半導体装置４４の製造方法について説
明する。まず、この半導体装置４４に使用する半導体パ
ッケージ４２の製造方法について説明する。コア材１２
を形成するエポキシ樹脂が完全に硬化する前に、その一
面側に銅箔を載置し、加熱および加圧して、表面に銅箔
が密着されたコア材１２を形成する。その後、銅箔をエ
ッチングして、コア材１２の表面に配線パターン１０を
形成する。なお、凹部４８を形成する領域には配線パタ
ーン１０は形成しないようにすることが望ましい。
明する。まず、この半導体装置４４に使用する半導体パ
ッケージ４２の製造方法について説明する。コア材１２
を形成するエポキシ樹脂が完全に硬化する前に、その一
面側に銅箔を載置し、加熱および加圧して、表面に銅箔
が密着されたコア材１２を形成する。その後、銅箔をエ
ッチングして、コア材１２の表面に配線パターン１０を
形成する。なお、凹部４８を形成する領域には配線パタ
ーン１０は形成しないようにすることが望ましい。
【００１９】その後、配線パターン１０が設けられたコ
ア材１２の表面に、絶縁層１４を介して配線パターン１
６を積層し、ビルドアップ層２４を形成する。絶縁層１
４と配線パターン１６とを積層してビルドアップ層２４
を形成する形成方法としては、感光性レジストを使用す
る方法、樹脂付き銅箔を使用する方法等があり、一般的
な方法を以下に簡単に説明する。感光性レジストを使用
した場合は、先ず、配線パターン１０が形成されたコア
材１２上に、感光性樹脂を印刷法またはスプレー法等で
塗布し、その後、光を照射（露光）し、次いで現像を行
ってビアパターンを形成する。また、レーザーを照射し
てビアパターンを形成することも可能である。次に、表
面に銅めっき等を施して導体層を形成する。この際にビ
ア穴の内部にも銅めっきが施され、下層の導体層（配線
パターン１０或いは配線パターン１６）と層間接続がな
される。つまり、ビア４６が形成される。この後で、表
面の導体層をエッチングして配線パターン１６を形成
し、これらの工程を繰り返すことで、多層化する。
ア材１２の表面に、絶縁層１４を介して配線パターン１
６を積層し、ビルドアップ層２４を形成する。絶縁層１
４と配線パターン１６とを積層してビルドアップ層２４
を形成する形成方法としては、感光性レジストを使用す
る方法、樹脂付き銅箔を使用する方法等があり、一般的
な方法を以下に簡単に説明する。感光性レジストを使用
した場合は、先ず、配線パターン１０が形成されたコア
材１２上に、感光性樹脂を印刷法またはスプレー法等で
塗布し、その後、光を照射（露光）し、次いで現像を行
ってビアパターンを形成する。また、レーザーを照射し
てビアパターンを形成することも可能である。次に、表
面に銅めっき等を施して導体層を形成する。この際にビ
ア穴の内部にも銅めっきが施され、下層の導体層（配線
パターン１０或いは配線パターン１６）と層間接続がな
される。つまり、ビア４６が形成される。この後で、表
面の導体層をエッチングして配線パターン１６を形成
し、これらの工程を繰り返すことで、多層化する。
【００２０】また、樹脂付き銅箔を使用した場合には、
先ず、配線パターン１０が形成されたコア材１２上に、
樹脂付き銅箔を積層する。次いで、銅箔にビアパターン
を、露光、現像、エッチングの工程を経て形成し、その
銅箔をマスクの代わりとしてレーザーにより樹脂を除去
してビア４６を形成する。そして、表面に銅めっき等を
施して導体層を形成する。この際にビア穴の内部にも銅
めっきが施され、下層の導体層（配線パターン１０或い
は配線パターン１６）と層間接続がなされる。その後
で、表面の導体層をエッチングして配線パターン１６を
形成し、これらの工程を繰り返すことで、１層若しくは
多層のビルドアップ層２４を形成する。
先ず、配線パターン１０が形成されたコア材１２上に、
樹脂付き銅箔を積層する。次いで、銅箔にビアパターン
を、露光、現像、エッチングの工程を経て形成し、その
銅箔をマスクの代わりとしてレーザーにより樹脂を除去
してビア４６を形成する。そして、表面に銅めっき等を
施して導体層を形成する。この際にビア穴の内部にも銅
めっきが施され、下層の導体層（配線パターン１０或い
は配線パターン１６）と層間接続がなされる。その後
で、表面の導体層をエッチングして配線パターン１６を
形成し、これらの工程を繰り返すことで、１層若しくは
多層のビルドアップ層２４を形成する。
【００２１】そして、ビルドアップ層２４の内の最上層
の配線パターン１６の上面に、ソルダ-レジスト２０を
層状に塗布する。その後、そのソルダ-レジスト２０を
部分的に除去し、配線パターン１６が表出する、ボンデ
ィング部２６とランド部２２を形成する。そして、最後
にボンディング部２６で囲まれた領域を、ルータ等を用
いてビルドアップ層２４側から座ぐり加工し、コア材１
２の表面が表出するように凹部４８を形成する。凹部４
８の深さは、半導体チップ２８が完全に凹部４８に納ま
る深さとすることが望ましい。よって、ビルドアップ層
２４が薄く、凹部４８の深さが足りない場合には、コア
材１２を座ぐるようにして凹部４８を深くするようにし
ても良い。その後、洗浄してボンディング部２６の表面
に金めっき皮膜を形成する。これにより、ビルドアップ
層２４に、半導体チップ２８を搭載するための凹部４８
が形成された半導体パッケージ４２が製造される。な
お、ボンディング部２６への金めっき皮膜の形成は、凹
部４８を形成する前に行うようにしても良い。
の配線パターン１６の上面に、ソルダ-レジスト２０を
層状に塗布する。その後、そのソルダ-レジスト２０を
部分的に除去し、配線パターン１６が表出する、ボンデ
ィング部２６とランド部２２を形成する。そして、最後
にボンディング部２６で囲まれた領域を、ルータ等を用
いてビルドアップ層２４側から座ぐり加工し、コア材１
２の表面が表出するように凹部４８を形成する。凹部４
８の深さは、半導体チップ２８が完全に凹部４８に納ま
る深さとすることが望ましい。よって、ビルドアップ層
２４が薄く、凹部４８の深さが足りない場合には、コア
材１２を座ぐるようにして凹部４８を深くするようにし
ても良い。その後、洗浄してボンディング部２６の表面
に金めっき皮膜を形成する。これにより、ビルドアップ
層２４に、半導体チップ２８を搭載するための凹部４８
が形成された半導体パッケージ４２が製造される。な
お、ボンディング部２６への金めっき皮膜の形成は、凹
部４８を形成する前に行うようにしても良い。
【００２２】次に、この半導体パッケージ４２を用いて
半導体装置４４を製造する方法について説明する。凹部
４８内に、電極端子３２の形成面２８ａ側を表にして半
導体チップ２８を接着剤３０にて接着する。電極端子３
２と、凹部４８の開口口縁に配置されたボンディング部
２６とをボンディングワイヤ３４で接続する。凹部４８
内に封止用の樹脂３６を充填・硬化させ、ボンディング
ワイヤ３４、半導体チップ２８およびボンディング部２
６を樹脂封止する。ランド部２２に外部接続端子３８を
取り付ける。これにより、半導体装置４４が製造され
る。
半導体装置４４を製造する方法について説明する。凹部
４８内に、電極端子３２の形成面２８ａ側を表にして半
導体チップ２８を接着剤３０にて接着する。電極端子３
２と、凹部４８の開口口縁に配置されたボンディング部
２６とをボンディングワイヤ３４で接続する。凹部４８
内に封止用の樹脂３６を充填・硬化させ、ボンディング
ワイヤ３４、半導体チップ２８およびボンディング部２
６を樹脂封止する。ランド部２２に外部接続端子３８を
取り付ける。これにより、半導体装置４４が製造され
る。
【００２３】（第２の実施の形態）第１の実施の形態で
は、一例としてビルドアップ層２４が１層の場合につい
て説明したが、本実施の形態では、多層（一例として２
層）に形成され、各層に半導体チップ２８の電極端子３
２とボンディングワイヤ３４で接続されるボンディング
部２６が設けられる構成となっている。本実施の形態の
半導体パッケージ５０の構成と製造方法について図２を
用いて説明する。なお、半導体パッケージ５０の基本的
な構成は、第１の実施の形態の半導体パッケージ４２と
同じであり、同じ構成については同じ符号を付して詳細
な説明は省略し、相違する構成である、ビルドアップ層
２４の構成についてのみ説明する。
は、一例としてビルドアップ層２４が１層の場合につい
て説明したが、本実施の形態では、多層（一例として２
層）に形成され、各層に半導体チップ２８の電極端子３
２とボンディングワイヤ３４で接続されるボンディング
部２６が設けられる構成となっている。本実施の形態の
半導体パッケージ５０の構成と製造方法について図２を
用いて説明する。なお、半導体パッケージ５０の基本的
な構成は、第１の実施の形態の半導体パッケージ４２と
同じであり、同じ構成については同じ符号を付して詳細
な説明は省略し、相違する構成である、ビルドアップ層
２４の構成についてのみ説明する。
【００２４】多層に形成されたビルドアップ層２４に
は、凹部４８が形成されているが、この凹部４８を構成
するビルドアップ層２４の絶縁層１４の一層毎の開口部
１４ａの形状は、直下に位置する層の開口部１４ａ口縁
に形成された層上の配線パターン１６のボンディング部
２６が全周に亘って露出するように順次広く座ぐり加工
して形成する。なお、図２では各ビルドアップ層２４に
ボンディング部２６が設けられる構成であるため、開口
部１４ａの形状が上層に向かうに従って順次広く座ぐり
加工されているが、ボンディング部２６が形成されてい
ないビルドアップ層２４がある場合には、このビルドア
ップ層２４の開口部１４ａの形状は直下に位置するビル
ドアップ層２４の開口部１４ａと同形状に座ぐり加工し
ても良い。
は、凹部４８が形成されているが、この凹部４８を構成
するビルドアップ層２４の絶縁層１４の一層毎の開口部
１４ａの形状は、直下に位置する層の開口部１４ａ口縁
に形成された層上の配線パターン１６のボンディング部
２６が全周に亘って露出するように順次広く座ぐり加工
して形成する。なお、図２では各ビルドアップ層２４に
ボンディング部２６が設けられる構成であるため、開口
部１４ａの形状が上層に向かうに従って順次広く座ぐり
加工されているが、ボンディング部２６が形成されてい
ないビルドアップ層２４がある場合には、このビルドア
ップ層２４の開口部１４ａの形状は直下に位置するビル
ドアップ層２４の開口部１４ａと同形状に座ぐり加工し
ても良い。
【００２５】この場合、最上層の配線パターン１６を除
く、他の配線パターンの凹部４８側端部に形成されるボ
ンディング部２６を、確実に露出させるためには、凹部
４８の形成工程において座ぐり量を厳密に管理し、配線
パターン１６が適当に厚い場合には、配線パターン１６
の表面を若干量だけ座ぐるようにしても良いし、また一
つ上の層の絶縁層１４が若干残る程度に座ぐりを行った
後に、残った絶縁層１４を薬液処理やプラズマ処理など
により除去し、ボンディング部２６を露出させるように
することも可能である。薬液処理は、例えばデスミア処
理等が考えられ、またプラズマ処理は、酸素プラズマや
若干フッ素を加えた酸素プラズマが好ましい。この半導
体パッケージ５０を用いた半導体装置５２の構成は、ビ
ルドアップ層２４を除き、第１の実施の形態と同じであ
り、説明は省略する。
く、他の配線パターンの凹部４８側端部に形成されるボ
ンディング部２６を、確実に露出させるためには、凹部
４８の形成工程において座ぐり量を厳密に管理し、配線
パターン１６が適当に厚い場合には、配線パターン１６
の表面を若干量だけ座ぐるようにしても良いし、また一
つ上の層の絶縁層１４が若干残る程度に座ぐりを行った
後に、残った絶縁層１４を薬液処理やプラズマ処理など
により除去し、ボンディング部２６を露出させるように
することも可能である。薬液処理は、例えばデスミア処
理等が考えられ、またプラズマ処理は、酸素プラズマや
若干フッ素を加えた酸素プラズマが好ましい。この半導
体パッケージ５０を用いた半導体装置５２の構成は、ビ
ルドアップ層２４を除き、第１の実施の形態と同じであ
り、説明は省略する。
【００２６】（第３の実施の形態）第１や第２の実施の
形態では、基本的にはビルドアップ層２４に座ぐり加工
して凹部４８を形成する構成であったが、本実施の形態
の半導体パッケージ５４では、コア材１２も凹部４８の
一部を構成するように座ぐり加工する構成とすると共
に、放熱板５６を有する構成としている点が特徴点であ
る。本実施の形態の半導体パッケージ５４の構成を、製
造方法と併せて図３を用いて説明する。なお、第２の実
施の形態の半導体パッケージ５０と比較しながら説明す
るため、第２の実施の形態の半導体パッケージ５０と同
じ構成については同じ符号を付し、詳細な説明は省略す
る。
形態では、基本的にはビルドアップ層２４に座ぐり加工
して凹部４８を形成する構成であったが、本実施の形態
の半導体パッケージ５４では、コア材１２も凹部４８の
一部を構成するように座ぐり加工する構成とすると共
に、放熱板５６を有する構成としている点が特徴点であ
る。本実施の形態の半導体パッケージ５４の構成を、製
造方法と併せて図３を用いて説明する。なお、第２の実
施の形態の半導体パッケージ５０と比較しながら説明す
るため、第２の実施の形態の半導体パッケージ５０と同
じ構成については同じ符号を付し、詳細な説明は省略す
る。
【００２７】コア材１２と、コア材１２の一方の面に形
成されたビルドアップ層２４とに、ビルドアップ層２４
側から座ぐり加工して、コア材１２の他方の面（図中の
下面）に開口する貫通孔５８が形成されている。そし
て、コア材１２の他方の面に、貫通孔５８を閉塞する放
熱板５６が接着等の手段により設けられている。これに
より、貫通孔５８の内壁面（ビルドアップ層２４の内面
とコア材１２の内面）と、貫通孔５８の底面に露出する
放熱板５６とにより半導体チップ２８搭載用の凹部４８
が形成される。なお、コア材１２の配線パターン１０の
一部を、凹部４８の開口部口縁にボンディング部２６と
して配置しておき、放熱板５６を基準に考えた場合に、
凹部４８を構成するビルドアップ層２４の最下層の開口
部の形状は、直下に位置するコア材１２の開口部口縁に
形成された配線パターン１０のボンディング部２６が全
周に亘って露出するように広く座ぐり加工して形成され
ている。これにより半導体パッケージ５４が完成する。
成されたビルドアップ層２４とに、ビルドアップ層２４
側から座ぐり加工して、コア材１２の他方の面（図中の
下面）に開口する貫通孔５８が形成されている。そし
て、コア材１２の他方の面に、貫通孔５８を閉塞する放
熱板５６が接着等の手段により設けられている。これに
より、貫通孔５８の内壁面（ビルドアップ層２４の内面
とコア材１２の内面）と、貫通孔５８の底面に露出する
放熱板５６とにより半導体チップ２８搭載用の凹部４８
が形成される。なお、コア材１２の配線パターン１０の
一部を、凹部４８の開口部口縁にボンディング部２６と
して配置しておき、放熱板５６を基準に考えた場合に、
凹部４８を構成するビルドアップ層２４の最下層の開口
部の形状は、直下に位置するコア材１２の開口部口縁に
形成された配線パターン１０のボンディング部２６が全
周に亘って露出するように広く座ぐり加工して形成され
ている。これにより半導体パッケージ５４が完成する。
【００２８】そして、この半導体パッケージ５４を用い
た半導体装置６０は、電極端子３２の形成面２８ａを上
にして凹部４８内に半導体チップ２８が収納され、熱伝
導性を考慮した材料からなる接着剤３０にて放熱板５６
上に固定され、電極端子３２が、ボンディングワイヤ３
４により、コア材１２に形成されたボンディング部２６
と、ビルドアップ層２４のボンディング部２６とに電気
的に接続されて構成される。
た半導体装置６０は、電極端子３２の形成面２８ａを上
にして凹部４８内に半導体チップ２８が収納され、熱伝
導性を考慮した材料からなる接着剤３０にて放熱板５６
上に固定され、電極端子３２が、ボンディングワイヤ３
４により、コア材１２に形成されたボンディング部２６
と、ビルドアップ層２４のボンディング部２６とに電気
的に接続されて構成される。
【００２９】（第４の実施の形態）第１乃至第３の実施
の形態では、ビルドアップ層２４は、コア材１２の一方
の面にのみ形成する構成であったが、本実施の形態の半
導体パッケージ６２では図４に示すようにコア材１２の
両面にビルドアップ層２４が形成され、半導体チップ２
８の搭載用の凹部４８が形成されているビルドアップ層
２４とは異なる側のビルドアップ層２４側に外部接続端
子３８を取り付けるためのランド部２２が形成されてい
る点が特徴点である。従って、コア材１２の両面に配線
パターン１０が形成され、コア材１２にはこの両面の配
線パターン１０を電気的に接続するスルーホール６４が
形成されている。
の形態では、ビルドアップ層２４は、コア材１２の一方
の面にのみ形成する構成であったが、本実施の形態の半
導体パッケージ６２では図４に示すようにコア材１２の
両面にビルドアップ層２４が形成され、半導体チップ２
８の搭載用の凹部４８が形成されているビルドアップ層
２４とは異なる側のビルドアップ層２４側に外部接続端
子３８を取り付けるためのランド部２２が形成されてい
る点が特徴点である。従って、コア材１２の両面に配線
パターン１０が形成され、コア材１２にはこの両面の配
線パターン１０を電気的に接続するスルーホール６４が
形成されている。
【００３０】この半導体パッケージ６２を用いた半導体
装置６６は、一方のビルドアップ層２４に形成された凹
部４８内に半導体チップ２８が搭載されて、各電極端子
３２がボンディングワイヤ３４で、ビルドアップ層２４
のボンディング部２６に接続され、これらが樹脂３６に
よって封止されている。そして、他方のビルドアップ層
２４の最上層に形成されたランド部２２に外部接続端子
３８が接続されている。
装置６６は、一方のビルドアップ層２４に形成された凹
部４８内に半導体チップ２８が搭載されて、各電極端子
３２がボンディングワイヤ３４で、ビルドアップ層２４
のボンディング部２６に接続され、これらが樹脂３６に
よって封止されている。そして、他方のビルドアップ層
２４の最上層に形成されたランド部２２に外部接続端子
３８が接続されている。
【００３１】この半導体パッケージ６２の製造方法は、
第１の実施の形態の半導体パッケージ４２の製造方法と
略同じであり、相違する点は、コア材１２の両面に配線
パターン１０を形成する工程と、コア材１２に各面の配
線パターン１０同士を接続するスルーホール６４を形成
する工程とが加わる点と、コア材１２にビルドアップ層
２４を形成する工程においてコア材１２の両面にビルド
アップ層２４を同時に形成していく点である。
第１の実施の形態の半導体パッケージ４２の製造方法と
略同じであり、相違する点は、コア材１２の両面に配線
パターン１０を形成する工程と、コア材１２に各面の配
線パターン１０同士を接続するスルーホール６４を形成
する工程とが加わる点と、コア材１２にビルドアップ層
２４を形成する工程においてコア材１２の両面にビルド
アップ層２４を同時に形成していく点である。
【００３２】（第５の実施の形態）第１乃至第４の実施
の形態では、ビルドアップ層２４が、半導体チップ２８
搭載用の凹部４８の少なくとも一部を形成する構成であ
ったが、本実施の形態の半導体パッケージ６８ではコア
材１２部分に凹部４８が形成されている点が相違する。
の形態では、ビルドアップ層２４が、半導体チップ２８
搭載用の凹部４８の少なくとも一部を形成する構成であ
ったが、本実施の形態の半導体パッケージ６８ではコア
材１２部分に凹部４８が形成されている点が相違する。
【００３３】まず、半導体パッケージ６８の構成につい
て図５を用いて説明する。なお、他の実施の形態の構成
と同じ構成については同じ符号を付し、詳細な説明は省
略する。半導体パッケージ６８の構成は、配線パターン
１０が表面に設けられたコア材１２の一方の面上に、配
線パターン１６を、絶縁層１４を介して一層（または複
数層）形成してビルドアップ層２４が形成されている。
そしてこのビルドアップ層２４の最上層に、ランド部２
２とボンディング部２６とが形成されている。また、コ
ア材１２の他方の面の、ビルドアップ層２４に形成され
たボンディング部２６に対応する位置には、半導体チッ
プ搭載用の凹部４８が、座ぐり加工やプレス加工等の手
法によって形成されている。そして、ビルドアップ層２
４のボンディング部２６で囲まれた領域（凹部４８に対
応する部位とも言える）には、座ぐり加工して、ビルド
アップ層２４とコア材１２を貫通して凹部４８の底面に
開口する貫通孔５８が形成されている。
て図５を用いて説明する。なお、他の実施の形態の構成
と同じ構成については同じ符号を付し、詳細な説明は省
略する。半導体パッケージ６８の構成は、配線パターン
１０が表面に設けられたコア材１２の一方の面上に、配
線パターン１６を、絶縁層１４を介して一層（または複
数層）形成してビルドアップ層２４が形成されている。
そしてこのビルドアップ層２４の最上層に、ランド部２
２とボンディング部２６とが形成されている。また、コ
ア材１２の他方の面の、ビルドアップ層２４に形成され
たボンディング部２６に対応する位置には、半導体チッ
プ搭載用の凹部４８が、座ぐり加工やプレス加工等の手
法によって形成されている。そして、ビルドアップ層２
４のボンディング部２６で囲まれた領域（凹部４８に対
応する部位とも言える）には、座ぐり加工して、ビルド
アップ層２４とコア材１２を貫通して凹部４８の底面に
開口する貫通孔５８が形成されている。
【００３４】この半導体パッケージ６８の製造方法は、
コア材１２にビルドアップ層２４を形成するまでは、第
１の実施の形態と同じである。そして、座ぐり加工等し
てコア材１２側に凹部４８を形成すると共に、ビルドア
ップ層２４側からビルドアップ層２４とコア材１２とを
貫通して凹部４８の底面に開口する貫通孔５８を形成す
る。なお、貫通孔５８のビルドアップ層２４側の領域と
コア材１２側の領域とは、別工程で形成することも可能
である。
コア材１２にビルドアップ層２４を形成するまでは、第
１の実施の形態と同じである。そして、座ぐり加工等し
てコア材１２側に凹部４８を形成すると共に、ビルドア
ップ層２４側からビルドアップ層２４とコア材１２とを
貫通して凹部４８の底面に開口する貫通孔５８を形成す
る。なお、貫通孔５８のビルドアップ層２４側の領域と
コア材１２側の領域とは、別工程で形成することも可能
である。
【００３５】この半導体パッケージ６８を用いた半導体
装置７０は、凹部４８内に半導体チップ２８を、電極端
子３２の形成面２８ａを凹部４８の底面側に向けて、電
極端子３２が貫通孔５８からビルドアップ層２４側に露
出するように収納し、接着剤３０にて固定する。そし
て、貫通孔５８を介してボンディングワイヤ３４で、電
極端子３２とビルドアップ層２４のボンディング部２６
とを電気的に接続する。そして、凹部４８内と貫通孔５
８内に封止用の樹脂３６を充填・硬化し、半導体チップ
２８とボンディングワイヤ３４電極端子３２とを封止す
る。これにより半導体装置７０が完成する。
装置７０は、凹部４８内に半導体チップ２８を、電極端
子３２の形成面２８ａを凹部４８の底面側に向けて、電
極端子３２が貫通孔５８からビルドアップ層２４側に露
出するように収納し、接着剤３０にて固定する。そし
て、貫通孔５８を介してボンディングワイヤ３４で、電
極端子３２とビルドアップ層２４のボンディング部２６
とを電気的に接続する。そして、凹部４８内と貫通孔５
８内に封止用の樹脂３６を充填・硬化し、半導体チップ
２８とボンディングワイヤ３４電極端子３２とを封止す
る。これにより半導体装置７０が完成する。
【００３６】以上、上記各実施の形態の半導体パッケー
ジでは、一つの半導体チップ２８が搭載される構成であ
ったが、凹部４８を複数個形成し、複数の半導体チップ
２８が搭載される構成とすることも可能である。また、
第５の実施の形態の構成と、第１乃至第４の実施の形態
の構成とを併せ持つ、つまりコア材１２の両面に半導体
チップ２８の搭載用の凹部４８が形成された半導体パッ
ケージも可能である。また、第４の実施の形態の半導体
パッケージにおいて、外部接続端子３８が形成されたビ
ルドアップ層２４側にも凹部４８を設けて、コア材１２
の両側に半導体チップ２８を搭載可能な構成とすること
も可能である。また、外部接続端子の形態は、ボール、
ピンあるいはランドの様にしておき、外部から接触する
形態でも可能である。
ジでは、一つの半導体チップ２８が搭載される構成であ
ったが、凹部４８を複数個形成し、複数の半導体チップ
２８が搭載される構成とすることも可能である。また、
第５の実施の形態の構成と、第１乃至第４の実施の形態
の構成とを併せ持つ、つまりコア材１２の両面に半導体
チップ２８の搭載用の凹部４８が形成された半導体パッ
ケージも可能である。また、第４の実施の形態の半導体
パッケージにおいて、外部接続端子３８が形成されたビ
ルドアップ層２４側にも凹部４８を設けて、コア材１２
の両側に半導体チップ２８を搭載可能な構成とすること
も可能である。また、外部接続端子の形態は、ボール、
ピンあるいはランドの様にしておき、外部から接触する
形態でも可能である。
【００３７】また、この座ぐり加工して半導体チップ２
８を搭載する凹部４８を形成する手法を、一般のビルド
アップ法を用いた配線基板にも適用することができるこ
とはいうまでもない。以上、本発明につき好適な実施の
形態を挙げて種々説明してきたが、本発明はこれら実施
の形態に限定されるものではなく、発明の精神を逸脱し
ない範囲内で多くの改変を施し得るのは勿論のことであ
る。
８を搭載する凹部４８を形成する手法を、一般のビルド
アップ法を用いた配線基板にも適用することができるこ
とはいうまでもない。以上、本発明につき好適な実施の
形態を挙げて種々説明してきたが、本発明はこれら実施
の形態に限定されるものではなく、発明の精神を逸脱し
ない範囲内で多くの改変を施し得るのは勿論のことであ
る。
【００３８】
【発明の効果】本発明によれば、ビルドアップ層を有す
る半導体パッケージに、ビルドアップ層の平面性を維持
したまま、半導体チップを収納・搭載する凹部を形成で
きるため、半導体装置のさらなる薄型化が達成できると
いう効果を奏する。
る半導体パッケージに、ビルドアップ層の平面性を維持
したまま、半導体チップを収納・搭載する凹部を形成で
きるため、半導体装置のさらなる薄型化が達成できると
いう効果を奏する。
【図１】本発明に係る半導体パッケージの製造方法によ
り製造される半導体パッケージおよびそれを用いた半導
体装置の第１の実施の形態の構造を模式的を示す断面図
である。
り製造される半導体パッケージおよびそれを用いた半導
体装置の第１の実施の形態の構造を模式的を示す断面図
である。
【図２】本発明に係る半導体パッケージの製造方法によ
り製造される半導体パッケージおよびそれを用いた半導
体装置の第２の実施の形態の構造を模式的を示す断面図
である。
り製造される半導体パッケージおよびそれを用いた半導
体装置の第２の実施の形態の構造を模式的を示す断面図
である。
【図３】本発明に係る半導体パッケージの製造方法によ
る製造される半導体パッケージおよびそれを用いた半導
体装置の第３の実施の形態の構造を模式的を示す断面図
である。
る製造される半導体パッケージおよびそれを用いた半導
体装置の第３の実施の形態の構造を模式的を示す断面図
である。
【図４】本発明に係る半導体パッケージの製造方法によ
り製造される半導体パッケージおよびそれを用いた半導
体装置の第４の実施の形態の構造を模式的を示す断面図
である。
り製造される半導体パッケージおよびそれを用いた半導
体装置の第４の実施の形態の構造を模式的を示す断面図
である。
【図５】本発明に係る半導体パッケージの製造方法によ
り製造される半導体パッケージおよびそれを用いた半導
体装置の第５の実施の形態の構造を模式的を示す断面図
である。
り製造される半導体パッケージおよびそれを用いた半導
体装置の第５の実施の形態の構造を模式的を示す断面図
である。
【図６】従来の半導体パッケージおよびそれを用いた半
導体装置の構造を示す要部断面図である。
導体装置の構造を示す要部断面図である。
１０ 配線パターン １２ コア材 １４ 絶縁層 １６ 配線パターン ２４ ビルドアップ層 ２８ 半導体チップ ４８ 凹部
Claims (5)
- 【請求項１】 配線パターンが表面に設けられたコア材
の少なくとも一方の面上に、配線パターンを絶縁層を介
して一層または複数層形成してビルドアップ層を形成
し、該ビルドアップ層を座ぐり加工して半導体チップ搭
載用の凹部を形成することを特徴とする半導体パッケー
ジの製造方法。 - 【請求項２】 配線パターンが表面に設けられたコア材
の一方の面上に、配線パターンを絶縁層を介して一層ま
たは複数層形成してビルドアップ層を形成し、該ビルド
アップ層および前記コア材を座ぐり加工してビルドアッ
プ層の表面と前記コア材の他方の面とに開口する貫通孔
を形成し、コア材の他方の面に該貫通孔を閉塞する放熱
板を設けて貫通孔の内壁面と貫通孔の底面に露出する前
記放熱板とにより半導体チップ搭載用の凹部を形成する
ことを特徴とする半導体パッケージの製造方法。 - 【請求項３】 前記凹部の開口部を、該開口部の周縁に
形成された配線パターンのボンディング部が露出するよ
うに座ぐり加工して形成することを特徴とする請求項１
または２記載の半導体パッケージの製造方法。 - 【請求項４】 前記凹部を座ぐり加工して形成した後
に、前記ボンディング部の表面に金めっき皮膜を形成す
ることを特徴とする請求項３記載の半導体パッケージの
製造方法。 - 【請求項５】 配線パターンが表面に設けられたコア材
の一方の面上に、配線パターンを絶縁層を介して一層ま
たは複数層形成してビルドアップ層を形成し、前記コア
材の他方の面側に半導体チップ搭載用の凹部を形成し、
該凹部に対応するビルドアップ層およびコア材を貫通し
て凹部の底面に開口する貫通孔を、座ぐり加工して形成
することを特徴とする半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28262399A JP2001110928A (ja) | 1999-10-04 | 1999-10-04 | 半導体パッケージの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28262399A JP2001110928A (ja) | 1999-10-04 | 1999-10-04 | 半導体パッケージの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110928A true JP2001110928A (ja) | 2001-04-20 |
Family
ID=17654943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28262399A Pending JP2001110928A (ja) | 1999-10-04 | 1999-10-04 | 半導体パッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001110928A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004172425A (ja) * | 2002-11-21 | 2004-06-17 | Hitachi Ltd | 電子装置 |
| JP2007166899A (ja) * | 2007-02-09 | 2007-06-28 | Hitachi Ltd | 自動車制御装置 |
| CN100378968C (zh) * | 2002-11-21 | 2008-04-02 | 株式会社日立制作所 | 电子装置 |
| JP2008244104A (ja) * | 2007-03-27 | 2008-10-09 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2009092545A (ja) * | 2007-10-10 | 2009-04-30 | Panasonic Corp | 角速度および加速度検出用複合センサ |
| JP2011191079A (ja) * | 2010-03-12 | 2011-09-29 | Hitachi Automotive Systems Ltd | 角速度検出装置 |
| JP2013070009A (ja) * | 2011-09-23 | 2013-04-18 | Samsung Electro-Mechanics Co Ltd | プリント回路基板及びその製造方法 |
-
1999
- 1999-10-04 JP JP28262399A patent/JP2001110928A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004172425A (ja) * | 2002-11-21 | 2004-06-17 | Hitachi Ltd | 電子装置 |
| CN100378968C (zh) * | 2002-11-21 | 2008-04-02 | 株式会社日立制作所 | 电子装置 |
| US7554039B2 (en) | 2002-11-21 | 2009-06-30 | Hitachi, Ltd. | Electronic device |
| JP2007166899A (ja) * | 2007-02-09 | 2007-06-28 | Hitachi Ltd | 自動車制御装置 |
| JP2008244104A (ja) * | 2007-03-27 | 2008-10-09 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2009092545A (ja) * | 2007-10-10 | 2009-04-30 | Panasonic Corp | 角速度および加速度検出用複合センサ |
| US9069000B2 (en) | 2007-10-10 | 2015-06-30 | Panasonic Intellectual Property Management Co., Ltd. | Composite sensor for detecting angular velocity and acceleration |
| US9453851B2 (en) | 2007-10-10 | 2016-09-27 | Panasonic Intellectual Property Management Co., Ltd. | Composite sensor for detecting angular velocity and acceleration |
| JP2011191079A (ja) * | 2010-03-12 | 2011-09-29 | Hitachi Automotive Systems Ltd | 角速度検出装置 |
| US8459108B2 (en) | 2010-03-12 | 2013-06-11 | Hitachi Automotive Systems, Ltd. | Angular rate sensor |
| JP2013070009A (ja) * | 2011-09-23 | 2013-04-18 | Samsung Electro-Mechanics Co Ltd | プリント回路基板及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3297879B2 (ja) | 連続して形成した集積回路パッケージ | |
| JP3872422B2 (ja) | 半導体パッケージの製造方法 | |
| JP4395098B2 (ja) | Ｂｇａパッケージおよびその製造方法 | |
| US20220068760A1 (en) | Circuit prearranged heat dissipation embedded packaging structure and manufacturing method thereof | |
| US8236690B2 (en) | Method for fabricating semiconductor package substrate having different thicknesses between wire bonding pad and ball pad | |
| KR100836653B1 (ko) | 회로기판 및 그 제조방법 | |
| EP1011139A1 (en) | Printed wiring board and method for manufacturing the same | |
| US7718901B2 (en) | Electronic parts substrate and method for manufacturing the same | |
| WO1997022146A1 (fr) | Boitier de semi-conducteur comportant un circuit a couches multiples et composant a semi-conducteur | |
| JP2016063130A (ja) | プリント配線板および半導体パッケージ | |
| JP2008124247A (ja) | 部品内蔵基板及びその製造方法 | |
| CN112820713B (zh) | 一种金属框架封装基板及其制造方法 | |
| JP3592129B2 (ja) | 多層配線基板の製造方法 | |
| JP2001110928A (ja) | 半導体パッケージの製造方法 | |
| JP3942535B2 (ja) | 多層配線基板の製造方法 | |
| WO1999026458A1 (fr) | Carte de cablage imprime multicouche et son procede de fabrication | |
| JP2004031710A (ja) | 配線基板の製造方法 | |
| US11792937B2 (en) | Component built-in wiring substrate | |
| US20050121225A1 (en) | Multi-layer circuit board and method for fabricating the same | |
| JP2000261147A (ja) | 多層配線基板及びその製造方法 | |
| JP2004288711A (ja) | 電子部品内蔵型多層基板 | |
| JP2002043454A (ja) | 半導体パッケージ用基板の製造方法とその方法を用いた半導体パッケージの製造方法及びこれらの方法を用いた半導体パッケージ用基板と半導体パッケージ | |
| JP2001015912A (ja) | 多層プリント配線板及び多層プリント配線板の製造方法 | |
| JP2002016357A (ja) | 多層配線基板の製造方法及び半導体装置 | |
| JP7129476B2 (ja) | 積層体及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040817 |