KR101115068B1 - 기판을 통하여 도전성 비아를 형성하는 방법, 및 그로부터 생성되는 구조물 및 어셈블리 - Google Patents

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Abstract

기판 상에 및 기판 내에 도전성 엘리먼트들을 형성하는 방법들은 기판의 대향하는 표면으로부터 도전성 재료의 층까지 기판을 통하여 복수의 비아들을 형성하기 전에 기판의 표면 상에 상기 도전성 재료의 층을 형성하는 단계를 포함하고, 일부 실시예들에서는, 상기 비아들을 형성하기 전에 상기 도전성 재료의 층에 상기 기판의 반대편의 그의 측면 상에 임시 캐리어가 고정될 수 있다. 그러한 방법들을 이용하여 형성된 워크피스들을 포함하는 구조들도 개시된다.
반도체 웨이퍼, 기판, 비아(via), 워크피스(workpiece)

Description

기판을 통하여 도전성 비아를 형성하는 방법, 및 그로부터 생성되는 구조물 및 어셈블리{METHODS OF FORMING CONDUCTIVE VIAS THROUGH SUBSTRATES, AND STRUCTURES AND ASSEMBLIES RESULTING THEREFROM}
<우선권주장>
본 출원은 "METHODS OF FORMING CONDUCTIVE VIAS THROUGH SUBSTRATES, AND STRUCTURES AND ASSEMBLIES RESULTING THEREFROM"에 대한, 2007년 5월 4일에 출원된 미국 특허 출원 일련 번호 11/744,592의 출원일의 이익을 주장한다.
<기술분야>
본 발명의 실시예들은 반도체 웨이퍼 또는 반도체 다이와 같은 기판들을 통하여 도전성 비아들(conductive vias)을 형성하는 방법들에 관한 것이다. 본 발명의 실시예들은 또한 그러한 기판들 및 도전성 비아들을 포함하는 구조들 및 어셈블리들에 관한 것이다.
전자 산업에서는 다양한 목적을 위해 다수의 상이한 타입의 기판들이 사용된다. 예를 들면, 집적 회로들은 관례상 반도체 타입의 기판들 위에 제조되어, 예를 들면, 메모리 장치들, 이미징 장치들, 및 전자 신호 프로세서 장치들(즉, 흔히 마이크로프로세서라고 불림)과 같은 반도체 장치들을 형성한다. 그러한 반도체 타입 의 기판들은, 예를 들면, 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물, 및 다른 Ⅲ-Ⅴ 또는 Ⅱ-Ⅵ 타입의 반도체 재료들과 같은 반도체 재료들의 전체 또는 부분 웨이퍼들을 포함한다. 웨이퍼들은, 예를 들면, 완전히 반도체 재료로 형성된 종래의 웨이퍼들뿐만 아니라, SOI(silicon-on-insulator) 타입 기판들, SOS(silicon-on-sapphire) 타입 기판들, 및 기초 재료(base material)의 층에 의해 지지되는 실리콘의 에피택셜 층들과 같은 다른 기판들을 포함한다. 다른 타입의 기판들은, 예를 들면, 회로 보드, 콘택트 카드, 테스트 캐리어, 패키지 기판, 및 인터포저 기판을 포함하는 전자 산업에서 이용되는 다양한 다른 컴포넌트들 및 장치들을 형성하기 위해 이용된다. 그러한 다른 타입의 기판들은, 반도체 재료, 통상적으로 실리콘뿐만 아니라, 중합체 재료, 세라믹 재료, 금속 재료, 및 합성 재료를 포함할 수 있다.
전자 산업에서 이용되는 기판들은 흔히 전자 신호를 통신하기 위한 및/또는 전자 장치의 활성 소자들에 전력을 제공하기 위한 도전성 구조들을 구비한다. 그러한 도전성 구조들은, 예를 들면, (관례상 기판들의 주 평면에 대하여 대체로 수평 방향으로 연장하는) 도전성 트레이스들(conductive traces), (관례상 기판들의 적어도 일부를 통하여 대체로 수직 방향으로 연장하는) 도전성 비아들, 및 다른 도전성 구조들 또는 장치들을 기판들이 구비하는 도전성 특징들에 전기적으로 상호연결하기 위해 이용되는 도전성 콘택트 단자들(예를 들면, 도전성 패드들)을 포함한다.
흔히 기판의 하나의 측면 상의 도전성 트레이스들 및/또는 패드들을 기판의 대향하는 측면 상의 도전성 트레이스들 및/또는 패드들에 전기적으로 연결하기 위해 전술한 도전성 비아를 이용하여 기판을 통하여 전기 통신을 제공하는 것이 바람직하다. 예로서, 2개 이상의 반도체 장치들(예를 들면, 반도체 다이들 또는 패키지들)이 다른 것의 위에 스택(stack)되어 소위 "멀티칩 모듈"(multi-chip module)을 형성할 수 있고, 이는 그의 반도체 장치들 각각에 대하여 회로 보드 상에서 요구되는 마운팅 면적(mounting area)을 줄이기 위해 이용될 수 있다. 그러한 멀티칩 모듈에서는, 스택 내의 반도체 장치들 각각과 회로 보드 사이에 전기 통신을 확립하는 것이 필요하다. 그러므로, 반도체 장치들 중 하나 이상의 반도체 장치를 완전히 통하여 도전성 비아들이 형성되어, 그 위에 스택된 적어도 하나의 다른 반도체 장치가 그 도전성 비아들을 통하여 회로 보드와 전기적으로 통신하게 할 수 있다. 다른 예로서, 반도체 장치 상의 도전성 단자들은 그 반도체 장치를 전기적으로 연결하고자 하는 상위 레벨 기판 상의 도전성 콘택트 단자들의 패턴에 대응하지 않는 패턴으로 물리적으로 배열될 수 있다. 그러므로, 그 반도체 장치 또는 상위 레벨 기판 사이에 전기 접촉이 확립될 수 있게 하기 위해 그 반도체 장치 또는 상위 레벨 기판 중 어느 한쪽의 도전성 콘택트 단자들을 효과적으로 재분배하는 것이 필요할 수 있다. 반도체 장치 상의 도전성 콘택트 단자들을 효과적으로 재분배하기 위해 소위 "재분배 층"(redistribution layer)이 흔히 이용된다. 재분배 층은 제1 위치로부터 다른 콘택트 단자가 제공될 수 있는 제2 위치로 기판의 표면에 걸쳐 각각 연장하는 도전성 트레이스들을 포함한다. 상기 제2 위치는 다른 엘리먼트 또는 장치 상의 콘택트 단자의 위치에 대응하고, 그 위치와 보완 적(complementary)일 수 있다. 또한, 도전성 비아들은 배면 프로빙(back side probing)을 용이하게 하기 위해 반도체 장치의 배면 상의 도전성 영역들에 전기 통신을 제공할 수 있다. 배면 프로빙은 반도체 장치가 더 처리되거나, 패키징되거나 다른 장치들과 조립되기 전에 그 반도체 장치의 임의의 결함들을 식별하는 데에 유익할 수 있다.
본 명세서에서 사용될 때, 용어 "기판"은 도전성 비아를 포함하는, 또는 그를 통하여 도전성 비아를 형성하고자 하는 임의의 전자 구조 또는 장치를 나타낸다. 제한이 아닌 예로서, 기판들은 반도체 다이, 전체 또는 부분 반도체 웨이퍼, 반도체 장치(예를 들면, 메모리 장치, 이미징 장치, 및 전기 신호 프로세서), 회로 보드, 및 반도체, 중합체, 세라믹, 또는 금속 재료의 층, 또는 그의 조합을 포함할 수 있다.
도전성 비아를 형성하기 위해, 기계적 드릴링, 레이저 제거(laser ablation), 및 습식(화학) 또는 건식(반응성 이온) 에칭을 포함하는 다양한 방법들 중 어느 하나를 이용하여 기판을 통하여 비아(via)가 형성될 수 있다. 본 명세서에서 사용될 때, 용어 "비아"는 기판을 통하여 연장하는 구멍(hole) 또는 개구(aperture)를 나타내는 반면, 구 "도전성 비아"는 비아를 통하여 연장하는 전기 경로를 형성하기 위해 전기 도전성 재료로 적어도 부분적으로 채워져 있는 비아를 나타낸다. 또한, "스루 웨이퍼 인터커넥트"(through wafer interconnect) 또는 "TWI"는 실질적으로 완전히 전체 또는 부분 반도체 웨이퍼를 통하여, 또는 그러한 전체 또는 부분 반도체 웨이퍼로부터 형성된 반도체 장치를 통하여 연장하는 특정 타입의 도전성 비아이다.
옵션으로, 비아 내의 기판의 벽들은 유전체 재료로 코팅될 수 있다. 그 유전체 재료는, 예를 들면, 산화물, 질화물, 중합체, 또는 유리를 포함할 수 있다. 그러한 유전체 재료의 층들을 퇴적하거나 다른 방법으로 형성하는 방법들은 이 기술 분야에 공지되어 있고 기판에 대하여 및 유전체 재료에 대하여 사용되는 재료의 타입에 따라서 변화할 수 있다. 비아는 그 후 적어도 부분적으로 도전성 재료로 채워져서 도전성 비아를 형성한다. 예로서, 도전성 재료는 전기분해 도금, 무전해 도금, 진공 증착(화학 기상 증착 및 변형들), 및 스퍼터링(물리 기상 증착이라고도 불림)과 같은 방법들을 이용하여 비아 내의 기판의 하나 이상의 표면들 상에 퇴적될 수 있다. 또한, 비아는 실질적으로 완전히 도전성 재료로 채워질 수 있다. 예를 들면, 도전성 또는 도체 충전된(conductor filled) 에폭시가 유동가능한 형태로 비아 내에 퇴적되어 그 후 경화될 수도 있고, 또는 솔더 페이스트(solder paster)가 비아 내에 퇴적되어 리플로우 처리(reflow process)를 받을 수도 있다.
기판을 통하여 도전성 비아가 형성된 후에, 기판은 옵션으로 씨닝될 수 있고(thinned), 기판의 하나 이상의 주 표면들 상에 재분배 층이 형성될 수 있고, 및/또는 기판 상의 도전성 단자들 위에 도전성 범프들(즉, 솔더 범프들 또는 칼럼, 기둥(pillar), 스터드(stud) 등의 형태의 다른 도전성 엘리먼트들)이 옵션으로 형성되거나 배치될 수 있다.
기판을 통하여 도전성 비아를 형성하는 공지된 방법들의 예들은, 예를 들면, Tuttle에게 권리가 있는 미국 특허 출원 공개 번호 2007/0048994, Akram 등에게 권 리가 있는 미국 특허 번호 7,109,068, Sulfridge에게 권리가 있는 미국 특허 출원 공개 번호 2006/0289968에서 발견할 수 있다. 상기 문헌들 각각의 명세는 그 전체가 참고로 본 명세서에 포함된다.
이 기술 분야에서는 기판을 통하여 도전성 비아를 형성하기 위한, 및 그러한 기판 상에, 재분배 층과 같은, 도전성 구조를 형성하기 위한 개선된 방법들에 대한 필요성이 남아 있다.
도 1은 본 발명의 실시예들에 따라 도전성 비아들이 형성될 수 있는 반도체 웨이퍼를 도시한다.
도 2A-2K는 워크피스의 확대된 부분 단면 측면도들이고 도 1에 도시된 반도체 웨이퍼와 같은 기판을 통하여 도전성 비아를 형성하는 데 이용될 수 있는 본 발명의 방법의 실시예를 도시한다.
도 3A-3H는 워크피스의 확대된 부분 단면 측면도들이고 기판을 통하여 도전성 비아를 형성하는 데 이용될 수 있는 본 발명의 방법의 다른 실시예를 도시한다.
도 4는 기판 재료의 층의 주 표면 상에 형성된 재분배 층 및 기판 재료를 통하여 연장하는 복수의 도전성 비아들을 갖는 회로 보드를 포함하는 본 발명의 실시예의 단면도를 도시한다.
도 5는 그를 통하여 연장하는 복수의 도전성 비아들을 각각 포함하는 복수의 반도체 장치들을 포함하는 멀티칩 모듈을 포함하는 본 발명의 실시예의 단면도를 도시한다.
대체로, 본 발명의 실시예들은 기판 상에 및 기판 내에 도전성 엘리먼트들을 형성하는 방법들, 및 그 결과의 구조들 및 어셈블리들을 포함한다. 도전성 구조들은, 예를 들면, 기판을 통하여 연장하는 도전성 비아들뿐만 아니라, 기판의 적어도 하나의 주 표면 상의 도전성 패드들, 도전성 트레이스들, 또는 도전성 패드들 및 도전성 트래이스들 양쪽 모두를 포함할 수 있다. 기판을 통하여 비아들을 형성하기 전에 기판의 적어도 하나의 주 표면 위에 도전성 재료의 층이 제공될 수 있다. 옵션으로, 상기 기판 내로 상기 도전성 재료의 층의 반대편의 그의 측면으로부터 비아들을 형성하기 전에 상기 도전성 재료의 층에 상기 기판의 반대편의 그의 측면 상에 임시 캐리어(temporary carrier)가 고정(secure)될 수 있다. 비아들은 기판을 통하여 도전성 재료의 층까지 형성될 수 있다.
도 1은 반도체 웨이퍼(2)를 포함하는 워크피스(10)의 예를 도시하는데, 반도체 웨이퍼 내에 또는 그 위에 복수의 반도체 장치들(4)이 적어도 부분적으로 형성되었다. 웨이퍼(2)는, 예를 들면, 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물, 또는 폴리실리콘과 같은 다양한 재료로부터 형성될 수 있다. 추가적인 실시예들에서, 웨이퍼(2)는, 예를 들면, SOG(silicon-on-glass) 기판 또는 SOS(silicon-on-sapphire) 기판과 같은 SOI(silicon-on-insulator) 타입의 기판을 포함할 수 있다. 반도체 장치들(4) 각각을 통하여 하나 이상의 도전성 비아들을 형성하는 것이 필요하거나 바람직할 수 있다. 도 1에 도시된 반도체 장치들(4)을 통하여 도전성 비아들을 형성하기 위해 이용될 수 있는, 본 발명의 방법들의 실시예들이 아래에서 더 상세히 설명된다. 일부 실시예들에서, 도전성 비아들은 반도체 장치들(4)이 도 1에 도시된 반도체 웨이퍼(2)와 같은 웨이퍼의 부분에 남아 있는 동안에 소위 "웨이퍼 스케일"(wafer scale)에서 형성될 수 있다. 다른 실시예들에서, 도전성 비아들은 반도체 웨이퍼(2)로부터 개별 반도체 장치들(4)(예를 들면, 반도체 다이들 또는 패키지들)이 싱귤레이트(singulate)된 후에 그 개별 반도체 장치들(4)을 통하여 형성될 수 있다.
도 2A-2K는 도 1에 도시된 워크피스(10)의 확대된 부분 단면 측면도들이다. 도 2A는 그를 통하여 도전성 비아를 형성하기를 원하는 반도체 웨이퍼(2)의 영역을 포함하는 워크피스(10)의 일부분을 도시한다. 웨이퍼(2)는 제1 주 표면(12), 및 대향하는 제2 주 표면(14)을 갖는다. 웨이퍼(2)는 제1 표면(12) 상에 또는 그 안에 형성된 구조들을 가질 수 있다. 예를 들면, 도전성 재료의 층이 제1 표면(12) 상에 형성될 수 있고 그 도전성 재료의 층은 패터닝되어 도전성 패드들(16)을 형성할 수 있다. 다른 예로, 웨이퍼(2)의 제1 주 표면(12) 내에 또는 그 위에 패시베이션 층(18), 도전성 트레이스들(미도시), 트랜지스터들(미도시), 커패시터들(미도시), 분리 영역들(미도시), 및 기타 특징들이 형성될 수 있다.
패시베이션 층(18)은, 예를 들면, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), 중합체 재료와 같은 유전체 재료, 또는 패시베이션 층으로서 이용하기에 적합한 임의의 다른 재료를 포함할 수 있다. 패시베이션 층(18)은, 예를 들면, 종래의 CVD(chemical vapor deposition) 방법들, PVD(physical vapor deposition) 방법들, 스핀-온(spin-on) 방법들, 또는 패시베이션 층(18)에 이용되는 특정 타입의 패시베이션 재료에 적합한 임의의 다른 방법을 이용하여 도포될 수 있다.
일부 실시예들에서, 웨이퍼(2)는 그를 통하여 도전성 비아들을 형성하기 전에 씨닝될 수 있다. 도 2B를 참조하면, 반도체 기판의 경우에 활성 표면(active surface)을 포함할 수 있는, 워크피스(10)의 상부 표면(19)은 웨이퍼(2)의 씨닝을 용이하게 하기 위해 접착제(22)에 의하여 임시 캐리어(20)에 부착될 수 있다. 임시 캐리어(20)는 워크피스에 대해 구조적 지지 및 강도를 제공할 수 있고, 반도체 웨이퍼(2)를 씨닝하는 데 이용되는 가공 장비에 의한 워크피스(10)의 움직임 및 취급을 용이하게 할 수 있다. 여기에서 사용될 때, 용어 "상부"(top) 및 기타 방위 용어들은 단지 편의를 위해 및 도면들의 도들에 관련하여 이용되고, 가공 또는 사용 중에 여기에 설명된 물품들의 방위를 제한하는 것은 아니다.
웨이퍼(2)는, 예를 들면, 화학적 에칭, 그라인딩(grinding), 및 CMP(chemical-mechnical polishing)와 같은 프로세스에 의해, 배면측 표면을 포함할 수 있는, 그의 제2 주 표면(14)으로부터 재료를 제거함으로써 씨닝될 수 있다. 이 기술 분야에 공지된 바와 같이, CMP는 일반적으로 웨이퍼(2)의 표면(14)으로부터 재료를 제거하기 위해, 제어되는 화학적, 압력, 및 온도 조건들 하에서 젖은 연마 표면에 부딪쳐 웨이퍼(2)의 표면을 흔드는(agitating) 것을 포함한다. 제한하지 않는 예로서, 웨이퍼(2)는 대략 칠백육십 미크론(760 ㎛)의 초기 두께를 가질 수 있고 CMP 프로세스를 이용하여 대략 팔십 미크론(80 ㎛)까지 씨닝될 수 있다.
임시 캐리어(20)는 워크피스(10)에 구조적 지지를 제공할 수 있는 반도체 웨이퍼, 유리판, 또는 다른 재료를 포함할 수 있다. 일부 실시예들에서, 임시 캐리어(20)는 웨이퍼(2)의 재료와 실질적으로 동일한 재료를 포함할 수 있다. 또한, 임시 캐리어(20)는 약 이십 퍼센트(20%)와 유사한 열팽창계수(CTE)를 나타내는 또는 웨이퍼(2)가 나타내는 열팽창계수(CTE)와 실질적으로 매칭하는 재료를 포함할 수 있다. 웨이퍼(2)와 동일한 또는 유사한 열팽창계수를 나타내는 임시 캐리어(20)를 이용함으로써, 어셈블리(즉, 워크피스(10) 및 임시 캐리어(20))는 열로 유발된 응력으로 인해 워크피스(10)를 손상시킴이 없이 가공 및 취급 동안에 가열 및/또는 냉각될 수 있다.
임시 캐리어(20)는 접착제(22)를 이용하여 워크피스(10)의 상부 표면(19)에 임시로 부착될 수 있다. 예를 들면, 접착제(22)는 임계 온도(즉, 재료의 유리 전이 온도(glass transition temperature))보다 위로 가열될 때 유연한 상태로 녹을 열가소성(thermoplastic) 중합체 재료를 포함할 수 있다. 가열되어 유연한 열가소성 재료는 임시 캐리어(20)와 워크피스(10)의 상부 표면(19) 사이에 끼워질 수 있고, 워크피스(10)의 상부 표면(19)과 실질적으로 동형으로(conform) 될 수 있다. 열가소성 재료는 그 후 그 재료가 응고하여 임시 캐리어(20)와 워크피스(10)의 상부 표면(19) 사이에 접착성 결합을 형성하도록 임계 온도 미만의 온도로 냉각될 수 있다.
추가적인 실시예들에서, 웨이퍼(2)는 임시 캐리어(20) 없이 씨닝될 수 있다.
웨이퍼(2)를 통하여 하나 이상의 도전성 비아들을 형성하기 전에, 도 2C에 도시된 바와 같이, 재분배 층, 또는 그러한 재분배 층이 형성될 수 있는 도전성 재료의 층이 웨이퍼(2)의 제2 주 표면(14)의 적어도 일부 상에 또는 그 위에 형성될 수 있다.
옵션으로, 웨이퍼(2)의 제2 주 표면(14) 상에 유전체 재료(26)의 층이 형성될 수 있고, 유전체 재료(26)의 층 상에 도전성 재료(24)의 층이 형성될 수 있다. 유전체 재료(26)의 층은, 예를 들면, 알루미늄이 풍부한 산화물, LSO(low silane oxide), 쿡슨 전자(Cookson Electronics)의 스페셜티 코팅 시스템 디비전(Specialty Coating Systems division)으로부터 입수할 수 있는 것과 같은 ParyleneTM 중합체, 실리콘 이산화물(SiO2), 알루미늄 산화물(Al2O3), PBO(polybenzoxazole) 또는 BCB(benzocyclobutene)과 같은 패시베시션 목적에 적합한 유기 중합체 재료, 또는 임의의 그러한 재료들의 조합들을 포함하는 PDL(pulsed deposition layer)을 포함할 수 있다. 유전체 재료(26)의 층으로서 이용될 수 있는 다른 유전체 재료들은 TEOS(tetraethyl orthosilicate), 스핀-온 글라스(spin-on glass), 열 산화물, 실리콘 질화물, 실리콘 산질화물, 유리(즉, BPSG(borophosphosilicate glass), PSG(phosphosilicate glass), BSG(borosilicate glass)), 또는 이 기술 분야에 공지된 임의의 다른 적합한 유전체 재료를 포함한다. 그러한 유전체 재료(26)의 층을 퇴적하는 방법들은 이 기술 분야의 통상의 지식을 가진 자들이 알고 있고 유전체 재료(26)의 층에 이용되는 재료의 타입에 따라 변할 수 있다. 유전체 재료(26)의 층은 도전성 재료(24)의 층과 웨이퍼(2) 내의 도전성 또는 반도전성 엘리먼트들 사이의 단락(shorting)을 방지할 수 있다.
일부 실시예들에서, 도전성 재료(24)의 층은, 제한 없이, 티탄(Ti), 폴리실리콘(Si), 팔라듐(Pd), 주석(Sn), 탄탈(Ta), 텅스텐(W), 코발트(Co), 구리(Cu), 은(Ag), 알루미늄(Al), 이리듐(Ir), 금(Au), 몰리브덴(Mo), 백금(Pt), 니켈-인(NiP), 팔라듐-인(Pd?P), 코발트-인(Co?P), 코발트-텅스텐-인(Co?W?P) 합금, 전술한 금속들 중 임의의 것의 다른 합금들, 도전성 중합체 또는 중합체에 혼입된 도전성 재료(즉, 도전성 또는 도체 충전된 에폭시), 및 그의 혼합물들을 포함할 수 있다.
추가적인 실시예들에서, 도전성 재료(24)의 층 자체가 복수의 층들을 포함할 수 있고, 복수의 층들은, 예를 들면, 도전성 재료의 벌크 층의 퇴적을 강화하기 위해 유전체 재료(26)의 층 위에 형성되는 PAC(plating-attractive coating) 또는 다른 타입의 시드 층(seed layer)을 포함할 수 있고, 상기 시드 층 및 상기 벌크 층은 함께 도전성 재료(24)의 층을 형성한다. 예를 들면, 유전체 재료(26)의 층 위에 CVD(chemical vapor deposition) 기법을 이용하여 티탄 질화물(TiN)이 형성될 수 있고, 티탄 질화물은, 예를 들면, 도전성 재료(24)의 층을 형성하기 위해 이용되는 무전해 또는 전기분해 도금과 같은 도금 프로세스에 대한 PAC로서 이용될 수 있다.
도전성 재료(24)의 층을 형성하기 위해 이용되는 재료들을 퇴적하기 위해 이용될 수 있는 다른 프로세스들은, 예를 들면, MOCVD(metalloorganic chemical vapor depositon), PVD(physical vapor deposition), PECVD(plasma-enhanced chemical vapor deposition), 진공 증착(vacuum evaporation), 및 스퍼터링을 포함한다.
도전성 재료(24)의 층은 워크피스(10)의 상부 표면(19)에 임시 캐리어(20)가 부착된 채로 형성될 수 있고, 또는 워크피스(10)의 상부 표면(19)에 부착된 임시 캐리어(20) 없이 형성될 수 있다.
웨이퍼(2)의 제2 주 표면(14) 위에 도전성 재료(24)의 층을 형성한 후에, 도 2D에 도시된 바와 같이, 워크피스(10)의 상부 표면(19)으로부터 워크피스(10)의 하부 표면(27)으로 임시 캐리어(20)가 이동될 수 있고, 또는 다른 임시 캐리어(20)가 채용될 수 있다. 워크피스(10)의 상부 표면(19)으로부터 임시 캐리어(20)를 제거하기 위해, 임시 캐리어(20)의 접착제(22)가 워크피스(10)의 상부 표면(19)으로부터 떼어질 수 있다(예를 들면, 접착제(22)를 가열함으로써). 접착제(22)는 그 후 워크피스(10)의 상부 표면(19)에 임시 캐리어(20)를 부착하기 위해 전술한 실질적으로 동일한 방법으로 워크피스(10)의 하부 표면(27)에 임시 캐리어(20)를 임시로 부착하기 위해 이용될 수 있다.
도 2E는 비아(28)가 형성되어 있는 웨이퍼(2)를 도시한다. 도 2E에 도시된 바와 같이, 비아(28)는 도전성 비아(16) 및 웨이퍼(2)를 완전히 통하여 유전체(26)의 층까지 연장할 수 있고, 그에 따라 유전체 재료(26)의 층이 노출되어 비아(28)의 하부 표면(30)을 형성하게 된다. 추가적인 실시예들에서, 비아(28)는 또한 유전체 재료(26)의 층을 통하여 도전성 재료(24)의 층까지 연장할 수 있고, 그에 따라 도전성 재료(24)의 층이 노출되어, 비아(28)의 하부 표면(30)을 형성하게 된다.
비아(28)는 도 2E에 도시된 워크피스(10)의 상부 표면 상의 도전성 패드(16)의 노출된 표면으로부터 도전성 패드(16) 및 웨이퍼(2)를 통하여(및, 옵션으로, 유전체 재료(26)의 층을 통하여) 형성될 수 있다. 제한이 아닌 예로서, 도 2E에 도시된 워크피스(10)의 상부 표면 위에 마스크 층이 형성될 수 있고, 마스크 층은 비아(28)를 형성하기를 원하는 위치에서 도전성 패드(16) 위에 마스크 층을 통하여 연장하는 개구를 형성하기 위해 종래의 포토리소그래피 프로세스를 이용하여 패터닝될 수 있다. 그 후 도전성 패드(16) 및 웨이퍼(2)를 통하여(및, 옵션으로, 유전체 재료(26)의 층을 통하여) 에칭하기 위해 에칭 프로세스(예를 들면, 습식 화학 에칭 프로세스 또는 건식 반응성 이온 에칭 프로세스)가 이용될 수 있다. 비아(28)를 형성하기 위해 이용될 수 있는 하나의 적합한 습식 화학 에천트(wet chemical etchant)는 탈이온수(deionized(DI) water) 내의 질산 및 플루오르화 수소산(hydrofluoric(HF) acid)의 혼합물을 포함한다.
추가적인 실시예들에서, 비아(28)는 기계적 드릴링 또는 레이저 제거에 의해 형성될 수 있다. 비아(28)를 형성한 후에, 비아(28)는 옵션으로 워크피스(10)로부터, 특히 레이저 제거의 경우에, 기판의 소위 "열영향부"(heat affected zone) 또는 "HAZ" 내의 비아에 인접한 기판 재료의 부분들로부터 임의의 불필요한 반응물들 또는 불순물들을 제거하기 위해 클리닝 처리를 받을 수 있다. 그러한 목적을 위한 하나의 적합한 클리닝 용제는 프로필렌 글리콜 내에 약 6% TMAH(tetramethyl ammonium hydroxide)를 포함하는 용액이다.
일부 실시예들에서, 비아(28) 내의 워크피스(10)의 측벽들(34)은 거기에 유전체 재료를 도포함으로써 전기적으로 절연될 수 있다. 도 2F를 참조하면, 워크피스(10)의 상부 표면(19) 및 비아(28) 내의, 측벽들(34) 및 하부 표면(30)을 포함하는, 노출된 표면들 상에 유전체 재료(32)의 층이 형성될 수 있다. 제한이 아닌 예로서, 유전체 재료(32)의 층은 산화물 재료, 질화물 재료, 또는 중합체 재료를 포함할 수 있고, 도 2C를 참조하여 유전체 재료(26)의 층에 관련하여 전술한 것과 유사한 방법으로 형성될 수 있다.
도 2G에 도시된 바와 같이, 워크피스의 상부 표면(19) 및 비아(28) 내의 하부 표면(30) 위에 연장하는 부분을 포함하는 유전체 재료(32)의 층의 대체로 수평으로 연장하는 부분들을 워크피스(10)로부터 선택적으로 제거하면서도, 비아(28) 내의 측벽들(34) 상의 유전체 재료의 층의 대체로 수직으로 연장하는 부분들은 뒤에 남겨두기 위해 이방성 에칭 프로세스(종종 "스페이서" 에칭 프로세서라고 칭해짐)가 이용될 수 있다. 그러한 에칭 프로세스 후에, 유전체 재료(32)는 비아(28) 내의 측벽들(34) 상에 배치될 수 있다. 비아(28) 내의 하부 표면(30)에는 실질적으로 어떤 유전체 재료도 없을 수 있고, 도전성 재료(24)의 층은 비아(28) 내에서 노출될 수 있고 비아(28) 내의 하부 표면(30)을 형성할 수 있다. 또한, 도전성 패드들(16)과 같은 전기 도전성 구조들은 노출되고 실질적으로 유전체 재료가 없는 그들의 상부 콘택트 표면(36)의 적어도 일부분을 가질 수 있다.
도 2H를 참조하면, 웨이퍼(2)의 하나의 측면 상의 도전성 패드(16)와 웨피어(2)의 대향하는 측면 상의 도전성 재료(24) 사이에 전기 통신을 제공하는 도전성 비아(40)를 형성하기 위해 비아(28) 내에 도전성 재료(38)가 퇴적될 수 있다. 도 2H에 도시된 바와 같이, 일부 실시예들에서, 도전성 재료(34)는 비아(28)를 완전히 채우지 않을 수 있고, 비아(28) 내의 측벽들(34) 상에 배치될 수 있다. 그러나, 추가적인 실시예들에서, 비아(28)는 실질적으로 완전히 도전성 재료(38)로 채워질 수 있다. 일부 실시예들에서, 도전성 재료(38)는 도전성 비아(40)에 인접한 도전성 패드(16)의 상부 콘택트 표면(36) 위에 적어도 부분적으로 연장할 수 있다.
일부 실시예들에서, 도전성 재료(38)는, 예를 들면, CVD(chemical vapor deposition) 프로세스, PVD(physical vapor deposition) 프로세스, ALD(atomic layer deposition) 프로세스, 전기도금 프로세스, 무전해 도금 프로세스, 또는 상기 프로세스들의 임의의 조합을 이용하여 비아(28) 내에 퇴적될 수 있다. 추가적인 실시예들에서, 도전성 재료(38)는 페이스트(예를 들면, 솔더 페이스트)로서 비아(28) 내에 퇴적될 수 있고, 비아(28) 내의 페이스트는 그 후 리플로우 처리를 받을 수 있고, 리플로우 처리에서 페이스트는 가열되고, 그 안의 도전성 재료는 용융되고 그 후 비아(28) 내에서 냉각되어 응고하도록 방치된다. 또 다른 실시예들에서, 도전성 재료(38)는 도전성 또는 도체 충전된 중합체 재료(예를 들면, 에폭시)를 포함할 수 있다. 그러한 재료는 경화되지 않은, 유동 가능한 액체 또는 겔 상태로 비아(28) 내에 제공될 수 있고, 그 후 경화되지 않은 중합체는 (예를 들면, 열, 전자기 방사, 또는 화학 반응물 또는 촉매의 첨가를 이용하여) 경화되어 비아(28) 내의 재료를 응고하여 도전성 비아(40)를 형성할 수 있다. 또한, 일부 실시예들에서, 도전성 재료는 도전성 재료의 복수의 층을 포함하는 다층 구조를 가질 수 있다. 예를 들면, 도전성 재료(38)는 무전해 도금 기법을 이용하여 비아(28) 내에 퇴적된 도전성 재료의 제1 층, 및 전기도금 기법을 이용하여 도전성 재료의 제1 층 위에 퇴적된 도전성 재료의 제2 층을 포함할 수 있다. 다른 예로서, 도전성 재료(38)는, 도전성 비아(40)를 형성하기 위해 이용되는 벌크 도전성 재료에 더하여, 장벽 재료의 층, 부착 재료의 층, 및 귀금속 캡 층(noble metal cap layer) 중 적어도 하나를 포함할 수 있다. 본 명세서에서 사용될 때, 용어 "장벽 재료"(barrier material)는 그 재료를 통한 물질(예를 들면, 원자, 분자 등)이 이동을 방지하도록 선택된 임의의 재료를 의미한다. 본 명세서에서 사용될 때, 용어 "부착 재료"(adhesion material)는 재료의 제1 표면에 바로 인접한 제1 재료가 재료의 다른 표면에 바로 인접한 제2 재료에 부착하는 것을 용이하게 하도록 선택된 임의의 재료를 의미한다.
도전성 패드(16)와 도전성 재료(24)의 층 사이에 웨이퍼(2)를 통하여 전기 통신을 제공하는 방식으로 워크피스(10)에 도전성 비아(40)를 형성한 후에, 아래에서 더 상세히 설명되는 바와 같이, 도전성 재료(24)의 층으로부터 도전성 패드들, 도전성 트레이스들, 또는 도전성 패드들 및 도전성 트레이스들 양쪽 모두를 형성하도록 도전성 재료(24)의 층은 선택적으로 패터닝될 수 있다(예를 들면, 블랭킷 퇴적(blanket deposit)되고 선택적인 영역들로부터 제거되거나, 또는 선택된 영역들에만 퇴적될 수 있다).
도 2I를 참조하면, 일부 실시예들에서, 임시 캐리어(20)는 워크피스(10)의 하부 표면(27)으로부터 제거되어 도전성 재료(24)의 층을 노출시킬 수 있다. 옵션으로, 도전성 재료(24)의 층이 선택적으로 패터닝될 때 워크피스(10)의 취급 및 가공을 용이하게 하기 위해 동일한 임시 캐리어(20) 또는 상이한 임시 캐리어(20)가 워크피스의 상부 표면(19)의 제1 표면(19)에 부착될 수 있다.
도 2J는 도전성 비아들(40) 각각의 바로 위에(즉, 그 각각과 수직으로 정렬되어) 도전성 패드(42)를 형성하기 위해 도전성 재료(24)의 층이 선택적으로 패터닝된 후의 워크피스(10)를 도시한다. 그러나, 전술한 바와 같이, 추가적인 실시예들에서, 도전성 재료(24)의 층으로부터 재분배 층(RDL)을 포함하는 도전성 트레이스들 또는 도전성 패드들 및 도전성 트레이스들 양쪽 모두를 형성하도록 도전성 재료(24)의 층이 선택적으로 패터닝될 수 있다. 제한이 아닌 예로서, 도전성 재료(24)의 층은, 이 기술 분야에 공지된 바와 같이, 마스킹 및 에칭 프로세스를 이용하여 선택적으로 패터닝될 수 있다.
도 2K는 도전성 비아(40)가 형성되었고, 옵션인 임시 캐리어(20)(도 2J)가 제거된 후의 워크피스(10)를 도시한다.
본 명세서에서는 설명되지 않지만, 필요하거나 바람직할 경우 워크피스(10)에 대해 추가적인 프로세스들이 수행될 수 있다. 예를 들면, 도전성 패드들(42) 및/또는 도전성 패드들(16)의 적어도 일부 상에 도전성 솔더 범프들(예를 들면, 솔더 볼들) 또는 기타 도전성 또는 도체 충전된 엘리먼트들(도 5 참조)이 형성될 수 있고, 웨이퍼(2)로부터 개별 반도체 장치들이 싱귤레이트될 수 있고, 개별 반도체 장치들이 패키징될 수 있다. 만약 도전성 비아(40)의 도전성 재료(38)가 비아(28)를 완전히 채우지 않는다면, 남아 있는 빈 곳은 중합체 또는 다른 유전체 재료로 채워질 수 있다.
도전성 비아(40)의 형성 전에 도전성 재료(24)의 층이 선택적으로 패터닝되는, 본 발명의 방법들의 추가적인 실시예들이 도 3A-3H를 참조하여 아래에서 설명된다.
도 3A에 도시된 바와 같이, 도 2A-2C를 참조하여 본 명세서에서 전술한 것들과 같은 방법들을 이용하여 도 2C에 도시된 것과 실질적으로 동일한 워크피스(10)가 제공될 수 있다. 도 3A에 도시된 바와 같이, 워크피스(10)는 웨이퍼(1) 또는 임의의 다른 타입의 기판의 제1 주 표면(12) 위에(또는 상에) 패시베이션 층(18) 및 복수의 도전성 패드들(16)을 포함한다. 또한, 워크피스(10)는 웨이퍼(2) 또는 다른 타입의 기판의 제2 주 표면(14) 위에(또는 상에) 유전체 재료(26)의 층 및 도전성 재료(24)의 층을 포함할 수 있다. 옵션으로, 본 명세서에서 전술한 바와 같이, 워크피스(10)의 취급 및 가공을 용이하게 하기 위해 접착제(22)를 이용하여 (도 3A에 도시된) 워크피스(10)의 상부 표면(19)에 임시 캐리어(20)가 부착될 수 있다.
도 3B를 참조하면, 도전성 재료(24)의 층으로부터 도전성 패드들, 도전성 트레이스들, 또는 도전성 패드들 및 도전성 트레이스들 양쪽 모두를 형성하기 위해 도전성 재료(24)의 층이 선택적으로 패터닝될 수 있다(예를 들면, 블랭킷 퇴적되고 선택적인 영역들로부터 제거되거나, 또는 선택된 영역들에만 퇴적될 수 있다). 제한이 아닌 예로서, 도전성 재료(24)는 도전성 비아(40)로부터 각각의 도전성 비아(40)로부터 멀리 떨어진 웨이퍼(2)의 제2 주 표면(14) 위의 위치의 도전성 패드로 각각 연장하는 복수의 도전성 트레이스들을 포함하는 RDL을 형성하도록 선택적으로 패터닝될 수 있다.
웨이퍼(2)에 도전성 비아(40)를 형성하기 전에 도전성 재료(24)의 층을 패터닝하는 것은 워크피스(10)의 상부 표면(19)과 하부 표면(27) 사이에 임시 캐리어(2)가 옮겨지는 횟수를 감소시킬 수 있다.
도 3C에 도시된 바와 같이, 도전성 재료(24)의 층을 선택적으로 패터닝한 후에, 워크피스에 도전성 비아들(40)이 형성될 때 워크피스의 취급 및 가공을 용이하게 하기 위해 임시 캐리어(20)는 접착제(22)를 이용하여 워크피스(10)의 하부 표면(27)으로 옮겨질 수 있다.
도 3D에 도시된 바와 같이, 2E에 관련하여 전술한 바와 같이, 웨이퍼(2)를 통하여 비아(28)가 형성될 수 있다. 도 3E에 도시된 바와 같이, 도 2F에 관련하여 전술한 바와 같이, 비아(28) 내부를 포함하여, 워크피스(10)의 상부 상부 표면(19) 상에 유전체 재료(32)의 층이 퇴적될 수 있다. 도 3F에 도시된 바와 같이, 2G에 관련하여 전술한 바와 같이, 워크피스의 상부 표면(19) 및 비아(28) 내의 하부 표면(30) 위에 연장하는 부분을 포함하는 유전체 재료(32)의 층의 대체로 수평으로 연장하는 부분들을 워크피스(10)로부터 선택적으로 제거하면서도, 비아(28) 내의 측벽들(34) 상의 유전체 재료의 층의 대체로 수직으로 연장하는 부분들은 뒤에 남겨두기 위해 반응성 이온 에칭과 같은, 이방성 에칭 프로세스가 이용될 수 있다. 도 3G를 참조하면, 도 2H에 관련하여 전술한 바와 같이, 도전성 비아(40)를 형성하기 위해 비아(28) 내에 도전성 재료(38)가 퇴적될 수 있다. 도 3H에 도시된 바와 같이 워크피스(10)의 하부 표면(27)으로부터 임시 캐리어(20)가 제거될 수 있다.
본 명세서에서 전술한 바와 같이, 필요하거나 바람직할 경우 워크피스(10)에 대해 추가적인 프로세스들이 수행될 수 있다. 예를 들면, 도전성 패드들(42) 및/또는 도전성 패드들(16)의 적어도 일부 상에 도전성 솔더 범프들(예를 들면, 솔더 볼들) 또는 기타 도전성 또는 도체 충전된 엘리먼트들(도 5 참조)이 형성될 수 있고, 웨이퍼(2)로부터 개별 반도체 장치들이 싱귤레이트될 수 있고, 개별 반도체 장치들이 패키징될 수 있다.
위에서는 웨이퍼(2)를 포함하는 기판에 관련하여 본 발명의 방법들의 실시예들이 설명되었지만, 본 발명의 실시예들은 다른 타입의 기판들에도 동등하게 적용 가능하고, 다른 타입의 기판들을 망라한다.
예를 들면, 도 4는 회로 보드(100)를 포함하는 본 발명의 실시예를 도시한다. 도 4에 도시된 바와 같이, 회로 보드(100)는 제1 주 표면 및 대향하는 제2 주 표면(108)을 갖는다. 적어도 제2 표면(108) 상에 또는 그 위에 도전성 층(102)이 형성될 수 있다. 도전성 층(102)은, 도 4에 도시된 바와 같이, 도전성 패드들(110), 도전성 트레이스들(112), 또는 도전성 패드들(110) 및 도전성 트레이스들(112) 양쪽 모두를 포함할 수 있다. 도전성 비아들(104)이 회로 보드(100)를 통하여 연장하고 도전성 층(102)의 도전성 패드들(110) 및/또는 도전성 트레이스들(112)과 전기적으로 통신할 수 있다. 도전성 층(102) 및 도전성 비아들(104)은 도 2A-2K 및 도 3A-H를 참조하여 본 명세서에서 전술한 방법들을 이용하여 회로 보드(100) 상에 또는 회로 보드(100) 내에 형성될 수 있다.
제한이 아닌 예로서, 회로 보드(100)는 컴퓨터 시스템 또는 기타 전자 장치의 마더보드를 포함할 수 있다. 또 다른 제한하지 않는 예로서, 회로 보드(100)는 반도체 장치(예를 들면, 메모리 장치, 이미징 장치, 또는 전자 신호 프로세스)와 상위 레벨 기판(예를 들면, 마더보드) 사이에 배치되도록 구성된 인터포저(interposer)를 포함할 수 있다. 그러한 실시예들에서, 도전성 층(102)은 재분배 층을 포함할 수 있다.
도 5는 멀티칩 모듈(121)을 포함하는 본 발명의 또 다른 실시예를 도시한다. 본 명세서에서 사용될 때, 용어 "멀티칩 모듈"(multi-chip module)은, 단일 모듈로 패키징된, 집적 회로를 각각 포함하는, 2개 이상의 개별 반도체 장치들을 포함하는 반도체 장치를 의미한다. 도 5에 도시된 실시예에서, 멀티칩 모듈(121)은 제1 반도체 장치(122) 및 제2 반도체 장치(124)를 포함한다. 멀티칩 모듈(121)은 도 5에서 회로 보드(120)와 같은, 상위 레벨 기판에 구조적으로 및 전기적으로 연결되어 있는 것으로 도시되어 있다. 도시된 바와 같이, 그러한 연결은, 제한하지 않는 예로서, 솔더 또는 도전성 또는 도체 충전된 수지의 형태의 도전성 엘리먼트들에 의해 실시될 수 있다. 일부 실시예들에서, 제1 반도체 장치(122) 및 제2 반도체 장치(124)는 각각 메모리 장치를 포함할 수 있다. 추가적인 실시예들에서, 제1 반도체 장치(122) 및 제2 반도체 장치(124) 중 한쪽 또는 양쪽 모두는 전기 신호 프로세서, 이미징 장치, ASIC(application specific integrated circuit), 또는 임의의 다른 타입의 반도체 장치를 포함할 수 있다. 도 5에 도시된 바와 같이, 제1 반도체 장치(122) 및 제2 반도체 장치(124) 각각은 도전성 트레이스들(130) 및/또는 도전성 패드들(132)뿐만 아니라, 복수의 도전성 비아들(125)도 포함할 수 있다. 도전성 비아들(125) 및 도전성 트레이스들(130) 및/또는 도전성 패드들(132)은 도 2A-2K 및 도 3A-3H를 참조하여 본 명세서에서 전술한 방법들을 이용하여 제1 반도체 장치(122) 및 제2 반도체 장치(124) 상에 및 제1 반도체 장치(122) 및 제2 반도체 장치(124) 내에 형성될 수 있다(반도체 장치들(122, 124)이 멀티칩 모듈(121)을 형성하도록 함께 조립되기 전에).
본 명세서에서 전술한 방법들은 전자 장치들 및 시스템들에서 이용되는 다수의 다른 타입의 기판들 상에 및 그 기판들 내에, 예를 들면, 도전성 트레이스들 및/또는 도전성 비아들을 포함하는 도전성 층들 및 도전성 비아들을 형성하기 위해 이용될 수 있다.
본 발명은 특정한 도시된 실시예들 및 그의 변형들에 관하여 설명되었지만, 이 기술 분야의 통상의 지식을 가진 자들은 본 발명이 그렇게 제한되지 않는다는 것을 이해하고 알 것이다. 오히려, 다음에 오는 청구항들에 의해 정의되는 본 발명의 정신 및 범위에서 벗어남이 없이 도시된 실시예들에 대해 추가, 삭제 및 수정이 실시될 수 있다.

Claims (22)

  1. 기판 상에 및 기판 내에 도전성 엘리먼트들을 형성하는 방법으로서,
    기판의 제1 주 표면 위에 도전성 재료의 층을 형성하는 단계;
    상기 기판의 대향하는 제2 주 표면 위에 도전성 재료의 다른 층을 형성하는 단계;
    상기 도전성 재료의 상기 다른 층을 패터닝하여 복수의 도전성 패드들을 형성하는 단계;
    상기 제2 주 표면으로부터 상기 기판의 상기 제1 주 표면 위의 상기 도전성 재료의 층까지 상기 기판을 통하여 복수의 비아(via)들을 형성하고, 상기 복수의 도전성 패드들 중의 도전성 패드를 통하여 상기 복수의 비아들의 각각의 비아를 형성하고, 상기 도전성 재료의 층의 일부를 포함하는 하부 표면을 포함하도록 상기 복수의 비아들의 각각의 비아를 형성하는 단계; 및
    상기 복수의 비아들의 각각의 비아 내에 도전성 재료를 제공하고, 각각의 비아 내의 상기 도전성 재료와 상기 도전성 재료의 층 사이의 전기 접촉을 확립하여 상기 기판을 통하여 연장하는 복수의 도전성 비아들을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 도전성 재료의 층을 형성하는 단계는 반도체 웨이퍼의 제1 주 표면 위에 도전성 재료의 층을 형성하는 단계를 포함하는 방법.
  3. 제1항에 있어서, 도전성 재료의 층을 형성하는 단계는 상기 기판의 상기 제1 주 표면을 상기 도전성 재료의 층으로 실질적으로 덮는 단계를 포함하는 방법.
  4. 제1항에 있어서, 상기 복수의 비아들의 각각의 비아 내에 도전성 재료를 제공하기 전에 상기 복수의 비아들의 각각의 비아 내의 적어도 하나의 측벽 상에 유전체 재료를 제공하는 단계를 더 포함하는 방법.
  5. 제4항에 있어서, 유전체 재료를 제공하는 단계는,
    상기 기판 위에 및 상기 복수의 비아들의 각각의 비아 내의 하부 표면 및 측벽 표면 상에 상기 유전체 재료의 층을 퇴적하는 단계; 및
    상기 유전체 재료의 층을 이방성으로 에칭하여 상기 복수의 비아들의 각각의 비아 내의 상기 하부 표면을 노출시키는 단계
    를 포함하는 방법.
  6. 제5항에 있어서, 유전체 재료의 층을 퇴적하는 단계는 산화 재료를 포함하는 펄스 퇴적 층(pulsed deposition layer)을 퇴적하는 단계를 포함하는 방법.
  7. 제1항에 있어서, 상기 복수의 비아들을 형성하기 전에 상기 제1 주 표면 상의 상기 도전성 재료의 층을 패터닝하는 단계를 더 포함하는 방법.
  8. 제7항에 있어서, 상기 도전성 재료의 층을 패터닝하는 단계는, 상기 제1 주 표면 상의 상기 도전성 재료의 층으로부터 도전성 패드들 및 도전성 트레이스들 중 적어도 하나를 복수 개 형성하는 단계를 포함하는 방법.
  9. 제8항에 있어서, 상기 제1 주 표면 상의 상기 도전성 재료의 층으로부터 도전성 패드들 및 도전성 트레이스들 중 적어도 하나를 복수 개 형성하는 단계는, 상기 제1 주 표면 상의 상기 도전성 재료의 층으로부터 복수의 도전성 패드들을 형성하는 단계를 포함하고, 복수의 비아들을 형성하는 단계는 상기 기판을 통하여 상기 제1 주 표면 상의 상기 도전성 재료의 층으로부터 형성된 상기 복수의 도전성 패드들 중의 도전성 패드까지 상기 복수의 비아들의 각각의 비아를 형성하는 단계를 포함하는 방법.
  10. 제9항에 있어서, 상기 제1 주 표면 상의 상기 도전성 재료의 층으로부터 형성된 상기 복수의 도전성 패드들의 각각의 도전성 패드 상에 도전성 범프를 제공하고, 각각의 도전성 패드 상의 상기 도전성 범프를 상기 복수의 도전성 비아들의 도전성 비아 위에 바로 수직으로 배치하는 단계를 더 포함하는 방법.
  11. 제1항에 있어서, 상기 복수의 비아들을 형성한 후에 상기 제1 주 표면 상의 상기 도전성 재료의 층을 패터닝하는 단계를 더 포함하는 방법.
  12. 제1항에 있어서, 상기 기판의 상기 제1 주 표면 위에 상기 도전성 재료의 층을 형성하기 전에 상기 기판에, 상기 제2 주 표면에 인접한 측면 상에 임시 캐리어를 부착하고 상기 기판의 제1 주 표면으로부터 재료를 제거하는 단계를 더 포함하는 방법.
  13. 제12항에 있어서,
    상기 제2 주 표면에 인접한 상기 기판의 측면으로부터 상기 임시 캐리어를 제거하는 단계; 및
    상기 제1 주 표면에 인접한 상기 기판의 측면에 임시 캐리어를 부착하는 단계를 더 포함하는 방법.
  14. 제13항에 있어서, 복수의 비아들을 형성하는 단계는 상기 임시 캐리어가 상기 제1 주 표면에 인접한 상기 기판의 측면에 부착되어 있는 동안에 상기 기판을 통하여 복수의 비아들을 형성하는 단계를 포함하는 방법.
  15. 반도체 웨이퍼를 통하여 도전성 엘리먼트들을 형성하는 방법으로서,
    반도체 웨이퍼의 제1 주 표면 위에 도전성 재료의 층을 형성하는 단계;
    상기 반도체 웨이퍼의 대향하는 제2 주 표면 위에 도전성 재료의 다른 층을 형성하는 단계;
    상기 도전성 재료의 상기 다른 층을 패터닝하여 복수의 도전성 패드들을 형성하는 단계;
    상기 제1 주 표면 위의 상기 도전성 재료의 층에 임시 캐리어를 부착하는 단계 - 상기 임시 캐리어는 상기 반도체 웨이퍼의 상기 제1 주 표면 위에 형성되는 상기 도전성 재료의 층의 면과 반대편의 상기 도전성 재료의 층의 면 상에 부착됨 - ;
    상기 반도체 웨이퍼의 상기 제2 주 표면으로부터 상기 도전성 재료의 층까지 상기 반도체 웨이퍼를 통하여 복수의 비아들을 형성하고, 상기 복수의 도전성 패드들 중의 도전성 패드를 통하여 상기 복수의 비아들의 각각의 비아를 형성하는 단계;
    상기 복수의 비아들의 각각의 비아 내에 도전성 재료를 제공하고 각각의 비아 내의 상기 도전성 재료와 상기 도전성 재료의 층 사이에 전기 접촉을 확립하여 상기 반도체 웨이퍼를 통하여 연장하는 복수의 도전성 비아들을 형성하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서, 상기 제1 주 표면 위의 상기 도전성 재료의 층을 패터닝하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서, 상기 제1 주 표면 위의 상기 도전성 재료의 층을 패터닝하는 단계는, 상기 제1 주 표면 위의 상기 도전성 재료의 층으로부터 재분배 층(redistribution layer)을 형성하는 단계를 포함하는 방법.
  18. 제16항에 있어서, 상기 제1 주 표면 위의 상기 도전성 재료의 층을 패터닝하는 단계는, 상기 도전성 재료의 층에 상기 반도체 웨이퍼의 반대편의 측면 상에 임시 캐리어를 부착하기 전에 상기 제1 주 표면 위의 상기 도전성 재료의 층을 패터닝하는 단계를 포함하는 방법.
  19. 적어도 부분적으로 형성된 전자 장치를 포함하는 워크피스(workpiece)로서,
    제1 주 표면 및 대향하는 제2 주 표면을 포함하는 기판;
    상기 제1 주 표면 위에 연장하는 도전성 재료의 층;
    상기 제2 주 표면 위의 복수의 도전성 패드들;
    상기 도전성 재료의 층의 상기 기판의 반대편의 측면에 고정(secure)된 임시 캐리어; 및
    상기 제2 주 표면으로부터 상기 도전성 재료의 층까지 상기 기판을 통하여 연장하는 복수의 비아들 ? 상기 복수의 비아들의 각각의 비아는 상기 제2 주 표면 위의 상기 복수의 도전성 패드들 중의 도전성 패드를 통하여 연장하고, 상기 복수의 비아들의 각각의 비아는 상기 도전성 재료의 층의 일부를 포함하는 하부 표면을 포함함 ?
    을 포함하는 워크피스.
  20. 제19항에 있어서, 상기 기판은 반도체 웨이퍼를 포함하는 워크피스.
  21. 제19항에 있어서, 상기 복수의 비아들의 각각의 비아 내의 도전성 재료를 더 포함하고, 상기 도전성 재료는 상기 제1 주 표면 위에 연장하는 상기 도전성 재료의 층과 전기 접촉하는 워크피스.
  22. 제19항에 있어서, 상기 복수의 비아들의 각각의 비아 내의 상기 기판의 측면 상에 유전체 재료를 더 포함하는 워크피스.
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