KR20160123967A - 반도체 디바이스 및 그 형성 방법 - Google Patents

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KR20160123967A
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멩리앙 린
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    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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Abstract

반도체 디바이스 및 그 제조 방법이 설명된다. 실시예는 기판 상에 패드를 포함하는 디바이스이다. 패시베이션막이 기판 상에 있고 패드의 적어도 일부를 덮는다. 제1 도전성 피쳐가 패드 상에 있고 평면형 상부면을 갖고, 제1 도전성 피쳐는 패드로부터 제1 도전성 피쳐의 평면형 상부면까지 측정되는 제1 높이를 갖는다. 제2 도전성 피쳐가 패시베이션막 상에 있고 비평면형 상부면을 갖고, 제2 도전성 피쳐는 패시베이션막으로부터 제2 도전성 피쳐의 비평면형 상부면까지 측정되는 제2 높이를 갖는다.

Description

반도체 디바이스 및 그 형성 방법 {SEMICONDUCTOR DEVICES AND METHOD OF FORMING THE SAME}
본 발명은 반도체 디바이스 및 그 형성 방법에 관한 것이다.
반도체 디바이스는 예로서 퍼스널 컴퓨터, 휴대폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 용례에 사용된다. 반도체 디바이스는 통상적으로 절연층 또는 유전층, 도전층 및 재료의 반도전층을 반도체 기판 위에 순차적으로 증착하고, 리소그래피를 사용하여 다양한 재료층을 패터닝하여 그 위에 회로 부품 및 소자를 형성함으로써 제조된다. 수십개 또는 수백개의 집적 회로는 통상적으로 단일의 반도체 웨이퍼 상에 제조된다. 개별의 다이는 스크라이브 라인(scribe line)을 따라 집적 회로를 소잉(sawing)함으로써 싱귤레이션된다(singulated). 개별 다이는 이어서 예를 들어, 개별적으로, 멀티칩 모듈로, 또는 다른 유형의 패키징으로 패키징된다.
반도체 산업은 최소 피쳐 크기의 연속적인 축소에 의해 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 계속 향상시키고 있는 데, 이는 더 많은 부품이 소정의 영역 내에 집적될 수 있게 한다. 집적 회로 다이와 같은 이들 더 소형의 전자 부품은 또한 몇몇 용례에서 과거의 패키지보다 적은 면적을 이용하는 더 소형의 패키지를 필요로 할 수 있다.
실시예는 기판 상에 패드를 포함하는 디바이스이다. 패시베이션막이 기판 상에 있고 패드의 적어도 일부를 덮는다. 제1 도전성 피쳐가 패드 상에 있고 평면형 상부면을 갖고, 제1 도전성 피쳐는 패드로부터 제1 도전성 피쳐의 평면형 상부면까지 측정되는 제1 높이를 갖는다. 제2 도전성 피쳐가 패시베이션막 상에 있고 비평면형 상부면을 갖고, 제2 도전성 피쳐는 패시베이션막으로부터 제2 도전성 피쳐의 비평면형 상부면까지 측정되는 제2 높이를 갖는다.
다른 실시예는 반도체 기판 상의 패드 및 기판 상에 있고 패드의 적어도 일부를 덮는 콘포멀 패시베이션막을 포함하는 디바이스이다. 도전성 비아가 패드 상에 있고 패드로부터 도전성 비아의 상부면까지 측정되는 제1 높이를 갖는다. 도전성 라인이 콘포멀 패시베이션막 상에 있고 콘포멀 패시베이션막으로부터 도전성 라인의 상부면까지 측정된 바와 같은 제2 높이를 갖는다. 제1 높이는 제2 높이보다 크다. 유전성 재료가 콘포멀 패시베이션막 위에 있고 도전성 비아의 상부면과 동일 평면에 있는 상부면을 갖고, 유전 재료는 도전성 라인을 캡슐화한다.
다른 실시예는 제1 높이의 제1 도전성 피쳐 및 제2 높이의 제2 도전성 피쳐를 기판 위에 형성하기 위한 제1 형성 프로세스를 수행하는 단계를 포함하는 방법이다. 제1 높이는 제1 도전성 피쳐의 하부면으로부터 제1 도전성 피쳐의 상부면까지 측정되고, 제2 높이는 제1 도전성 피쳐의 하부면으로부터 제1 도전성 피쳐의 상부면까지 측정된다. 제1 높이는 제2 높이보다 크다. 방법은 제1 도전성 피쳐의 측벽 및 제2 도전성 피쳐의 상부면과 측벽을 유전 재료로 캡슐화하는 단계를 더 포함하고, 제1 도전성 피쳐의 상부면은 유전 재료의 상부면과 동일 평면에 있다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서 표준 실시에 따르면, 다양한 특징들은 실제 축적대로 도시되어 있지 않다는 것이 주목되어야 한다. 실제로, 다양한 특징들의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1 내지 도 9는 몇몇 실시예에 따른 반도체 디바이스를 형성하기 위한 프로세스 중에 중간 단계들의 단면도.
도 10 내지 도 13은 몇몇 실시예에 따른 반도체 디바이스를 형성하고 시험하기 위한 프로세스 중에 중간 단계들의 단면도.
도 14, 도 15 및 도 16은 몇몇 실시예에 따른 반도체 디바이스의 단면도.
도 17 내지 도 24는 몇몇 실시예에 따른 패키지 온 패키지(package-on-package: PoP) 구조체를 형성하기 위한 프로세스 중에 중간 단계들의 단면도.
이하의 개시내용은 제공된 요지의 상이한 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 배열의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들 예는 물론 단지 예일뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 부가의 피쳐가 제1 및 제2 피쳐 사이에 형성될 수도 있는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 설명된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어가 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에 설명될 수도 있다. 유사하게, "전면측" 및 "배면측"과 같은 용어는 다양한 부품을 더 용이하게 식별하기 위해 본 명세서에 사용될 수도 있고, 이들 부품이 예를 들어 다른 부품의 대향측들에 있는 것을 식별할 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자(descriptor)가 마찬가지로 이에 따라 해석될 수도 있다.
본 명세서에 설명된 실시예는 특정 맥락에서, 즉 팬아웃(fan-out) 또는 팬인(fan-in) 웨이퍼 레벨 패키지의 부품일 수도 있는 반도체 디바이스에서 설명될 수도 있다. 다른 실시예는 본 개시내용을 숙독할 때 당 기술 분야의 숙련자에게 즉시 명백할 것인 상이한 패키지 유형 또는 상이한 구성과 같은 다른 용례를 고려한다. 본 명세서에 설명된 실시예는 반드시 구조체 내에 존재할 수도 있는 모든 부품 또는 특징을 예시하지는 않을 수도 있다는 것이 주목되어야 한다. 예를 들어, 다수의 부품은 예를 들어 부품 중 하나의 설명이 실시예의 양태를 전달하기에 충분할 수도 있을 때, 도면으로부터 생략될 수 있다. 또한, 본 명세서에 설명된 방법 실시예는 특정 순서로 수행되는 것으로서 설명될 수도 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수도 있다.
예시된 실시예를 구체적으로 설명하기 전에, 본 발명의 개시된 실시예의 특정 유리한 특징 및 양태가 일반적으로 설명될 것이다. 일반적으로, 본 발명은 웨이퍼 처리량을 증가시키고, 가공 비용을 절감하고, 유전 재료의 간극 충전을 향상시키고, 웨이퍼 상의 응력 및 왜곡을 감소시키기 위한 반도체 디바이스 및 그 형성 방법이다. 특히, 이하에 개시되는 것들과 같은 실시예는 반도체 디바이스를 위한 상호접속 구조체를 형성하는 데 요구되는 가공 단계의 수를 최소화함으로써 웨이퍼 처리량을 증가시키고 가공 비용을 절감한다. 이러한 가공 단계의 수의 감소는 동일한 도금 단계에서 형성되는 도전성 피쳐에 대한 피쳐 높이차를 제공할 수 있는 상이한 도전성 피쳐 크기에 대해 상이한 도금 속도를 갖도록 전해도금 프로세스를 제어함으로써 성취된다.
예를 들어, 몇몇 실시예에서, 더 대형 도전성 피쳐는 더 고속 도금 속도를 갖고, 동일한 도금 프로세스 중에 더 소형의 도전성 피쳐보다 큰 높이(두께)로 도금될 것이다. 이는 더 대형 도전성 피쳐가 예를 들어 다음의 레벨의 상호접속 구조체로의 비아로서 작용하게 하고, 반면에 더 소형의 피쳐는 현재 상호접속 레벨 내의 도전성 라인/구조체일 수 있다. 본 예에서, 도전성 비아 및 도전성 라인은 모두 동일한 프로세스에서 동시에 형성되고, 따라서 가외의 패터닝 및 패시베이션층 형성 단계를 필요로 하지 않는다. 비아 및 라인의 간단화된 형성 및 프로파일은 이들 피쳐를 둘러싸는 유전 재료의 향상된 간극 충전 능력을 허용한다. 또한, 웨이퍼 상의 응력 및 왜곡의 감소는 다수의 패시베이션층이 웨이퍼 상에 응력 및 왜곡을 유발할 수 있는 경화 단계를 필요로 하기 때문에 패시베이션층 형성 단계의 최소화에 기인한다.
도 1 내지 도 9는 몇몇 실시예에 따른 다이(100)를 형성하기 위한 프로세스 중에 중간 단계들의 단면도를 도시하고 있다. 도 1은 기판(50), 패드(52) 및 패시베이션막(54)을 포함하는 다이(100)를 중간 가공 단계에서 도시하고 있다. 도 1에 도시되어 있는 단계 전에, 다이(100)는 집적 회로 다이(100)를 형성하기 위해 다이(100) 내에 집적 회로를 형성하도록 적용 가능한 제조 프로세스에 따라 가공될 수도 있다. 기판(50)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator: SOI) 기판, 다층 또는 구배 기판 등을 포함할 수도 있다. 기판(50)의 반도체는 실리콘, 게르마늄 등과 같은 원소 반도체, SiC, GaAs, GaP, InP, InAs, 인듐 안티몬화물, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 화합물 또는 합금 반도체 등, 또는 이들의 조합과 같은 임의의 반도체 재료를 포함할 수도 있다.
기판(50)은 집적 회로 디바이스(도시 생략)를 포함할 수도 있다. 당 기술 분야의 숙련자가 인식할 수 있는 바와 같이, 트랜지스터, 다이오드, 캐패시터, 저항기 등, 또는 이들의 조합과 같은 광범위한 집적 회로 디바이스가 기판(50) 내에 및/또는 상에 형성될 수도 있어 다이(100)를 위한 디자인의 구조적 및 기능적 요구를 생성한다. 집적 회로 디바이스는 임의의 적합한 방법을 사용하여 형성될 수도 있다.
기판(50)은 상호접속 구조체(도시 생략)를 또한 포함할 수도 있다. 상호접속 구조체는 집적 회로 디바이스 위에 형성될 수도 있고, 다양한 집적 회로 디바이스에 접속되어 기능 회로를 형성하도록 설계된다. 상호접속 구조체는 유전체(예를 들어, 저-k 유전 재료) 및 도전성 재료(예를 들어, 구리)의 교대층으로 형성될 수도 있고, 임의의 적합한 프로세스[증착, 다마신(damascene), 듀얼 다마신(dual damascene) 등과 같은]를 통해 형성될 수도 있다. 도전층 및 유전층은 집적 회로 디바이스를 패드(52)에 전기적으로 결합하기 위한 금속 라인 및 비아(도시 생략)를 포함할 수도 있다. 기판(50)의 단지 일부만이 도면에 도시되어 있는 데, 이것이 예시적인 실시예를 완전히 설명하는 데 충분하기 때문이다.
다이(100)는 기판(50) 위에 패드(52)를 더 포함한다. 패드(52)는 집적 회로 디바이스로의 외부 접속부를 제공하는 것을 돕기 위해 기판(도시 생략) 내의 상호접속 구조체 위에 형성되어 전기 접촉할 수도 있다. 패드(52)는 다이(100)의 능동측이라 칭할 수도 있는 것에 있다. 몇몇 실시예에서, 패드(52)는 유전층(도시 생략) 또는 기판(50) 내에 리세스(도시 생략)를 형성함으로써 형성된다. 리세스는 패드(52)가 유전층 및/또는 기판(50) 내에 매립되게 하도록 형성될 수도 있다. 다른 실시예에서, 패드(52)가 유전층 또는 기판(50) 상에 형성될 수도 있기 때문에 리세스는 생략된다. 패드(52)는 구리, 티타늄, 니켈, 금, 주석 등, 또는 이들의 조합으로 제조된 얇은 시드층(도시 생략)을 포함할 수도 있다. 패드(52)의 도전성 재료는 얇은 시드층 위에 증착될 수도 있다. 도전성 재료는 전기화학 도금 프로세스, 화학 기상 증착(chemical vapor deposition: CVD), 물리적 기상 증착(physical vapor deposition: PVD), 원자층 증착(atomic layer deposition: ALD) 등, 또는 이들의 조합에 의해 형성될 수도 있다. 실시예에서, 패드(52)의 도전성 재료는 구리, 텅스텐, 알루미늄, 은, 금, 주석 등, 또는 이들의 조합이다. 패드(52)는 약 0.5 ㎛ 내지 약 4 ㎛의 두께를 갖도록 형성될 수도 있다.
하나의 패드(52)가 명료화 및 간단화를 위해 다이(100) 내에 도시되어 있고, 당 기술 분야의 숙련자는 하나 초과의 패드(52)가 존재할 수도 있다는 것을 즉시 이해할 수 있을 것이다.
패시베이션막(54)이 도 1에 도시되어 있는 바와 같이, 기판(50) 상에 그리고 패드(52) 위에 형성될 수도 있다. 패시베이션막(54)은 하나 이상의 적합한 유전성 재료, 예를 들어 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공성 탄소 도핑된 이산화실리콘과 같은 극저-k 유전체, 폴리이미드와 같은 폴리머, 땜납 레지스트, 폴리벤족사졸(PBO), 벤조사이클로부텐(BCB), 몰딩 화합물 등, 또는 이들의 조합으로 제조될 수도 있다. 패시베이션막(54)은 CVD, PVD, ALD, 스핀 온 유전체 프로세스 등, 또는 이들의 조합과 같은 프로세스를 통해 형성될 수도 있고, 약 0.5 ㎛ 내지 약 30 ㎛의 두께를 가질 수도 있다. 몇몇 실시예에서, 패드(52)의 상부면 및 패시베이션막(54)의 저부면의 일부는 동일 높이이다.
개구가 패시베이션막(54)을 통해 형성되어 패드(52)의 부분을 노출한다. 개구는 예를 들어, 에칭, 밀링, 레이저 기술 등, 또는 이들의 조합에 의해 형성될 수도 있다.
도 2는 기판(50), 패시베이션막(54), 및 패드(52) 위의 시드층(56)의 형성을 도시하고 있다. 시드층(56)은 패시베이션막(54)의 개구 내의 패드(52)의 상부면에 직접 접촉한다. 몇몇 실시예에서, 시드층(56)은 상이한 재료로 형성된 복수의 하위층을 포함하는 단일층 또는 복합층일 수도 있는 금속층이다. 시드층(56)은 구리, 티타늄, 니켈, 금 등, 또는 이들의 조합으로 형성될 수도 있다. 몇몇 실시예에서, 시드층(56)은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층(56)은 예를 들어, PVD 등을 사용하여 형성될 수도 있다.
도 3은 시드층(56) 위의 포토레지스트(58)의 형성 및 패터닝을 도시하고 있다. 몇몇 실시예에서, 포토레지스트(58)는 시드층(56) 상에 형성되어 패터닝되고, 이어서 도전성 피쳐(62, 64)가 패터닝된 포토레지스트(58) 내에 형성된다(도 4 참조). 포토레지스트(58)는 스핀온 프로세스(spin-on process)와 같은 습식 프로세스에 의해, 또는 건식 필름을 도포하는 것과 같은 건식 프로세스에 의해 형성될 수도 있다. 복수의 개구(60)가 포토레지스트(58) 내에 형성되어 하위에 있는 시드층(56)을 노출할 수도 있다. 개구(60A)는 패드(52) 위에 형성되고, 반면에 개구(60B)는 패시베이션막(54) 위에 형성된다.
도 4는 개구(60A, 60B) 내의 도전성 피쳐(62, 64)의 각각의 형성을 도시하고 있다. 도 4에 도시되어 있는 도전성 피쳐(62, 64)는 볼록형 상부면(62A, 64A)을 각각 갖는다. 다른 실시예에서, 도전성 피쳐(62, 64)의 상부면(62A, 64A)은 실질적으로 평면형(도시 생략) 또는 오목형(도시 생략)일 수도 있다. 도전성 피쳐(62, 64)의 상부면(62A, 64A)의 형상/프로파일은 도전성 피쳐(62, 64)를 형성하는 데 이용된 프로세스의 파라미터에 의해 제어될 수도 있다. 게다가, 형성 프로세스 파라미터는 이들의 크기차(예를 들어, 피쳐 직경, 피쳐 상부면 면적)에 기초하여 도전성 피쳐(62) 및 도전성 피쳐(64)에 대해 상이한 형성 속도를 갖도록 제어될 수도 있다. 이들 형성 속도의 차이는 동일한 형성 단계에서 형성된 도전성 피쳐(62, 64)에 대한 피쳐 높이차(예를 들어, H1 대 H2)를 제공할 수 있다.
몇몇 실시예에서, 도전성 피쳐(62, 64)는 전해도금 또는 무전해도금 등과 같은 도금에 의해 형성된다. 도전성 피쳐(62, 64)는 구리, 알루미늄, 니켈, 금, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 금속으로 형성될 수도 있고, 복수의 층을 포함하는 복합 구조체를 가질 수도 있다. 몇몇 실시예에서, 도전성 피쳐(62)는 약 40 ㎛ 초과인 직경(D1)을 갖는다. 실시예에서, 직경(D1)은 약 40 ㎛ 내지 약 100 ㎛의 범위이다. 몇몇 실시예에서, 도전성 피쳐(64)는 약 20 ㎛ 미만인 직경(D2)을 갖는다. 실시예에서, 직경(D2)은 약 1 ㎛ 내지 약 20 ㎛의 범위이다. 몇몇 실시예에서, 직경의 비(D1/D2)는 약 1 내지 약 100의 범위이다. 도전성 피쳐(62)는 높이(H1)를 갖도록 형성되고, 도전성 피쳐(64)는 높이(H2)를 갖도록 형성된다. 몇몇 실시예에서, 높이(H1)는 높이(H2)보다 적어도 50% 크다. 예를 들어, 도전성 피쳐(64)가 약 20 ㎛의 높이(H2)를 갖도록 형성되면, 도전성 피쳐(62)는 적어도 약 30 ㎛의 높이(H1)를 갖도록 형성된다.
몇몇 실시예에서, 가속제, 억제제 및 레벨러로서 공지된 첨가 화학물이 도전성 피쳐의 구성에 기초하여 도금 용액에 첨가될 수도 있다.
도전성 피쳐(62, 64)가 전해도금에 의해 형성되는 실시예에서, 도전성 피쳐(62, 64)의 높이차(H1 대 H2)는 전류 밀도, 도금 용액, 도금 용액 온도, 도금 타임스팬(timespan), 도금 장치 챔버 유동, 포토레지스트(58)의 높이, 또는 이들의 조합과 같은 도금 프로세스의 파라미터를 변동함으로써 성취될 수도 있다. 예를 들어, 더 낮은 전류 밀도(예를 들어, 10 mA/cm2 이하)에서, 전해 도금 프로세스의 도금 속도는 도금 용액과 포토레지스트(58) 사이의 유동 마찰에 의해 크게 영향을 받는다. 이 유동 마찰은 포토레지스트(58) 부근의 도금 소스 이온을 저속화하고 그리고/또는 고정하여, 도전성 피쳐(64)를 위한 포토레지스트(58) 내의 좁은 개구는 이들 좁은 개구 내의 캐소드[예를 들어, 시드층(56) 및 도전성 피쳐(64)]에 도달할 수도 있는 도금 소스 이온의 양을 상당히 감소시키게 된다. 유사하게, 유동 마찰은 도전성 피쳐(62)를 위한 더 넓은 개구의 포토레지스트(58) 부근의 도금 소스 이온을 저속화하고 그리고/또는 고정하지만, 더 넓은 개구는 유동 마찰에 의해 영향을 받지 않은 더 큰 영역(예를 들어, 개구의 중간부)을 가져, 도금 소스 이온은 도전성 피쳐(62)에 더 신속하고 용이하게 도달할 수도 있게 된다. 게다가, 도금 프로세스 중에, 구배 이온 농도의 영역(때때로 확산층이라 칭함)은 도전성 피쳐(62, 64) 부근에 형성되고, 도전성 피쳐(62)를 위한 더 넓은 개구 내의 확산층은 더 얇을 수 있는 데, 이는 전류 과밀 효과를 유도할 수 있다. 또한, 도전성 피쳐(62, 64)의 중간부는 유동 마찰 및/또는 가속제 첨가제에 기인할 수 있어 에지부보다 더 고속으로 도금되는 데, 이는 볼록한 상부면(62A, 64A)을 유발한다. 따라서, 더 낮은 전류 밀도에서, 도전성 피쳐(62)는 도전성 피쳐(64)보다 더 고속으로 도금될 수도 있고, 따라서 동일한 양의 시간에(예를 들어, 동일한 타임스팬) 도전성 피쳐(64)보다 큰 높이에 도달할 수도 있다. 더욱이, 더 높은 전류 밀도(예를 들어, 20 mA/cm2 이하)에서, 전해도금 프로세스의 도금 속도는 도금 프로세스의 자기장에 의해 크게 영향을 받아, 더 소형 피쳐가 포토레지스트(58) 부근의 전류 과밀에 기인하여 더 신속하게 도금될 수도 있다.
도 5는 도전성 피쳐(62, 64)의 외부의 포토레지스트(58) 및 시드층(56)의 제거 후에 도전성 피쳐(62, 64)를 도시하고 있다. 포토레지스트(58) 및 시드층(56)은 애싱(ashing), 에칭 프로세스 등, 또는 이들의 조합과 같은 적합한 제거 프로세스를 통해 제거될 수도 있다.
하나의 도전성 피쳐(62) 및 2개의 도전성 피쳐(64)는 명료화 및 간단화를 위해 다이(100) 내에 도시되어 있고, 당 기술 분야의 숙련자는 하나 초과의 도전성 피쳐(62) 및 2개 초과 또는 미만의 도전성 피쳐(64)가 존재할 수도 있다는 것을 즉시 이해할 수 있을 것이다.
도 6은 패시베이션막(54) 및 도전성 피쳐(62, 64) 상과 같은, 집적 회로 다이(100)의 능동측 상의 유전 재료(70)의 형성을 도시하고 있다. 유전 재료(70)는 도전성 피쳐(62, 64)를 캡슐화할 수도 있다. 몇몇 실시예에서, 유전 재료(70)는 다이(100)와 측방향으로 접경한다. 유전 재료(70)는 폴리벤족사졸(PBO), 폴리이미드, 벤조사이클로부텐(PCB) 등과 같은 폴리머일 수도 있다. 다른 실시예에서, 유전 재료(70)는 실리콘 질화물과 같은 질화물, 실리콘 산화물, 포스포실리케이트 글래스(PSG), 보로실리케이트 글래스(BSG), 붕소 도핑된 포스포실리케이트 글래스(BPSG) 등과 같은 산화물 등으로 형성된다. 유전 재료(70)는 스핀 코팅, CVD, 라미네이팅(laminating) 등, 또는 이들의 조합과 같은 임의의 수용 가능한 증착 프로세스에 의해 형성될 수도 있다.
몇몇 실시예에서, 도전성 피쳐(62, 64)는 유전 재료(70) 내에 매립되고, 연삭과 같은 평탄화 단계가 도 7에 도시되어 있는 바와 같이 유전 재료(70) 상에 수행된다. 평탄화 단계는 유전 재료(70)의 과잉의 부분을 제거하는 데 사용되는 데, 이 과잉의 부분은 도전성 피쳐(62)의 상부면(62A) 위에 있다. 몇몇 실시예에서, 도전성 피쳐(62)의 상부면(62A)은 노출되어 평탄화되고, 유전 재료(70)의 표면(70A)과 동일 높이이다. 이들 실시예에서, 도전성 피쳐(62)는 평탄화되어 높이(H3)를 갖는다. 높이(H3)는 높이(H1)[평탄화 이전의 도전성 피쳐(62) 높이]보다 작을 수도 있지만, 평탄화 후의 도전성 피쳐(62)의 높이(H3)는 도전성 피쳐(64)의 높이(H2)보다 크다. 높이(H3, H2) 사이의 차이는 유전 재료(70)의 상부면(70A) 상에 형성된 다른 도전성 피쳐[예를 들어, 도전성 피쳐(80)]로부터 도전성 피쳐(64)를 격리하는 데 충분하다. 도시되어 있는 바와 같이, 도전성 피쳐(62)는 유전 재료(70)의 표면(70A)으로 연장하고, 다음의 도전층(도 9의 78 및 80 참조)으로의 비아로서 사용될 수도 있고, 이하에 도전성 비아(62)라 칭할 수도 있다. 또한, 도전성 피쳐(64)는 유전 재료(70) 내에 매립되고, 다음의 도전층(도 9의 78 및 80 참조)으로부터 격리되고, 도전성 라인으로서 사용될 수도 있고, 이하에 도전성 라인(64)이라 칭할 수도 있다. 도전성 피쳐(62)는 또한 필라(pillar) 또는 마이크로범프(microbump)라 칭할 수도 있다.
평탄화 단계 후에, 도전성 비아(62) 및 도전성 라인(64)은 다이(100)의 상호접속 구조체의 동일한 도전층 내에 있는 데, 도전성 비아(62)는 평면형 상부면을 갖고, 도전성 라인(64)은 비평면형(볼록) 상부면을 갖는다.
도 8은 시드층(72)의 형성 및 유전 재료(70), 도전성 비아(62) 및 도전성 라인(64) 위의 포토레지스트(74)의 형성 및 패터닝을 도시하고 있다. 시드층(72)은 도전성 비아(62)에 직접 접촉한다. 몇몇 실시예에서, 시드층(72)은 단일층이거나, 상이한 재료로 형성된 복수의 하위층을 포함하는 복합층일 수도 있는 금속층이다. 시드층(72)은 구리, 티타늄, 니켈, 금 등, 또는 이들의 조합으로 형성될 수도 있다. 몇몇 실시예에서, 시드층(72)은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층(72)은 예를 들어, PVD 등을 사용하여 형성될 수도 있다.
몇몇 실시예에서, 포토레지스트(74)는 시드층(72) 상에 형성되어 패터닝되고, 이어서 도전성 피쳐(78, 80)(도 9 참조)가 패터닝된 포토레지스트(74) 내에 형성된다. 포토레지스트(74)는 스핀온 프로세스와 같은 습식 프로세스에 의해, 또는 건식 필름을 도포하는 것과 같은 건식 프로세스에 의해 형성될 수도 있다. 복수의 개구(76)가 포토레지스트(74) 내에 형성되어 하위에 있는 시드층(72)을 노출할 수도 있다. 개구(76A)는 도전성 비아(62) 위에 형성되고, 반면에 개구(76B)는 유전 재료(70) 위에 형성된다. 몇몇 실시예에서, 개구(76B)는 생략된다.
도 9는 도전성 피쳐(78, 80)의 형성 및 포토레지스트(74) 및 도전성 피쳐(78, 80)의 외부의 시드층(72)의 부분의 제거를 도시하고 있다. 몇몇 실시예에서, 도전성 피쳐(78, 80)는 CVD, ALD, PVD, 스퍼터링 등, 또는 전해도금 또는 무전해도금과 같은 도금 등에 의해 형성된다. 도전성 피쳐(78, 80)는 구리, 알루미늄, 니켈, 금, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 금속으로 형성될 수도 있고, 복수의 층을 포함하는 복합 구조체를 가질 수도 있다. 몇몇 실시예에서, 도전성 피쳐(78, 80)는 도전성 피쳐(62, 64)와 동일한 프로세스에 의해 형성되어 도전성 피쳐(78)가 도전성 피쳐(80)의 높이보다 적어도 50% 높은 높이를 가질 수도 있다. 몇몇 실시예에서, 도전성 피쳐(78, 80)는 동일한 높이를 갖도록 형성되거나 동일한 높이를 갖도록 평탄화된다.
도시되어 있지는 않지만, 다른 유전 재료[유전 재료(70)와 유사함]가 도전성 피쳐(78, 80) 위에 형성되고, 이어서 도전성 피쳐의 다른층을 형성할 수도 있다. 이 프로세스는 다이(100)의 상호접속 구조체의 디자인을 위해 필요한 회수만큼 반복될 수도 있다.
상이한 도전성 피쳐 크기를 위한 상이한 도금 속도를 갖도록 도금 프로세스를 제어함으로써, 동일한 도금 단계에서 형성된 도전성 피쳐에 대한 높이차가 성취될 수 있다. 이 피쳐 높이차는 예를 들어, 상호접속 구조체의 다음의 레벨로의 비아로서 작용하도록 더 큰 도전성 피쳐를 허용하고, 반면에 더 작은 피쳐는 현재 상호접속 레벨 내의 도전성 라인/구조체일 수 있다. 도전성 비아 및 도전성 라인은 모두 동일한 프로세스에서 동시에 형성되기 때문에, 패터닝 단계 및 패시베이션/유전층의 수는 감소된다. 이 패터닝 단계 및 패시베이션/유전층의 감소는, 다수의 패시베이션/유전층이 다이 상에 응력 및 왜곡을 유발할 수 있는 경화 단계를 필요로 하기 때문에, 다이 상의 응력 및 왜곡의 감소를 또한 유발할 수 있다.
도 10 내지 도 13은 몇몇 실시예에 따른 반도체 디바이스를 형성하고 시험하기 위한 프로세스 중에 중간 단계의 측단면도를 도시하고 있다. 도 10은 도 5에 도시되어 있는 단계에 유사한 중간 가공 단계에서 다이(100)를 도시하고 있다. 전술된 실시예에 대한 것들과 유사한 본 실시예에 관한 상세는 여기서 반복되지 않을 것이다.
도 10의 실시예는 도전성 비아(62) 및 도전성 라인(64)의 상부면(62A, 64A) 각각 상에 금속 캡층(cap layer)(90)을 포함한다. 금속 캡층(90)은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수도 있고, 도금 프로세스에 의해 형성될 수도 있다. 몇몇 실시예에서, 금속 캡층(90)을 형성하기 위한 도금 프로세스에 대한 타임스팬은 도전성 피쳐(62, 64)를 형성하기 위한 도금 프로세스에 대한 타임스팬보다 작다. 실시예에서, 금속 캡층(90)을 형성하기 위한 도금 프로세스는 약 30초 내지 약 75초의 범위 등의, 100초 미만 동안 수행된다. 금속 캡층(90)은 도전성 비아(62) 및 도전성 라인(64)의 상부면(62A, 64A) 각각에 합치하는 상부면(90A)을 갖는다. 몇몇 실시예에서, 금속 캡층(90)은 볼록한 상부면(90A)을 갖는다.
도 11a 및 도 11b는 가공 중에 다이(100) 상에 시험을 수행하기 위한 프로브 접점(96)을 갖는 시험 구조체(94)의 사용을 도시하고 있다. 시험은 다이(100)의 형성에 의해 인시튜(in-situ)로 수행될 수도 있고, 다이(100)의 수율이 모니터링되게 할 수도 있다. 금속 캡층(90)은 시험 구조체(94)의 프로브 접점(96)이 도전성 피쳐(62) 및/또는 금속 캡층(90)을 손상하지 않는 편평한 단부(96A)(뾰족한 단부에 대조적으로)를 갖게 한다. 금속 캡층(90)은 또한 프로브 접점(96)과 도전성 비아(62) 사이의 신속하고 신뢰적인 접속을 허용한다. 몇몇 실시예에서, 금속 캡층(90)은 산화하지 않는 데, 이는 프로브 접점(96)과 도전성 비아(62) 사이의 더 신뢰적인 접점을 허용한다. 금속 캡층(90)을 갖는 도전성 비아(62)의 편평한 단부의 프로브 접점(96)은 알루미늄 패드 상에 사용되는 뾰족한 프로브 접점에 비교할 때, 시험 속도(시간당 웨이퍼)가 약 7 내지 8배만큼 증가되게 한다.
도 12는 패시베이션막(54), 도전성 피쳐(62, 64) 및 금속 캡층(90) 상과 같은, 집적 회로 다이(100)의 능동측 상의 유전 재료(70)의 형성을 도시하고 있다. 유전 재료(70)는 도전성 피쳐(62, 64) 및 금속 캡층(90)을 캡슐화할 수도 있다. 몇몇 실시예에서, 유전 재료(70)는 다이(100)와 측방향으로 접경한다. 유전 재료(70)는 PBO, 폴리이미드, PCB 등과 같은 폴리머일 수도 있다. 다른 실시예에서, 유전 재료(70)는 실리콘 질화물과 같은 질화물, 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물 등으로 형성된다. 유전 재료(70)는 스핀 코팅, CVD, 라미네이팅 등, 또는 이들의 조합과 같은 임의의 수용 가능한 증착 프로세스에 의해 형성될 수도 있다.
몇몇 실시예에서, 도전성 피쳐(62, 64) 및 금속 캡층(90)은 유전 재료(70) 내에 매립되고, 연삭과 같은 평탄화 단계가 도 13에 도시되어 있는 바와 같이 유전 재료(70) 상에 수행된다. 평탄화 단계는 유전 재료(70)의 과잉의 부분을 제거하는 데 사용되는 데, 이 과잉의 부분은 도전성 피쳐(62)의 상부면(62A) 위에 있다. 몇몇 실시예에서, 도전성 피쳐(62)의 금속 캡층(90)의 적어도 일부는 남아 있고, 평면형 상부면을 갖도록 평탄화되고, 유전 재료(70)의 표면(70A)과 동일 높이이다.
평탄화 단계 후에, 시드층(72) 및 도전성 피쳐(78, 80)가 형성될 수도 있다. 이들 구조체의 형성은 전술되어 있고, 설명은 본 명세서에서 반복되지 않는다.
도전성 비아(62) 위에 금속 캡층(90)을 가짐으로써, 프로브 접점(96)의 단부는 평탄할 수 있는 데(뾰족한 단부에 대조적으로), 이는 도전성 비아(62) 및/또는 금속 캡층(90)을 손상하지 않는다. 또한, 금속 캡층(90)을 갖는 도전성 비아(62)의 편평한 단부의 프로브 접점(96)은 알루미늄 패드 상에 사용되는 뾰족한 프로브 접점에 비교할 때, 시험 속도(시간당 웨이퍼)가 약 7 내지 8배만큼 증가되게 한다.
도 14, 도 15 및 도 16은 몇몇 실시예에 따른 반도체 디바이스의 단면도를 도시하고 있다. 도 14의 실시예는, 도 14의 실시예에서 도전성 피쳐(62) 상의 실질적으로 모든 금속 캡층(90)이 제거되어 도전성 피쳐(62)의 상부면(62A)이 노출되어 평탄화되고 유전 재료(70)의 표면(70A)과 동일 높이에 있게 되는 것을 제외하고는, 도 13에 도시되어 있는 실시예에 유사하다.
도 15는, 도 15에서 금속 캡층(90)이 도전성 비아(62) 및 도전성 라인(64)의 측벽으로 연장하는 것을 제외하고는 도 13의 전술된 실시예에 유사한 실시예를 도시하고 있다. 전술된 실시예에 대한 것들에 유사한 본 실시예에 관한 상세는 본 명세서에서 반복되지 않을 것이다.
도 15의 금속 캡층(90)은, 도 15에서 금속 캡층(90)을 형성하기 위한 도금 프로세스가 도 13의 실시예보다 더 긴 시간 기간 동안 수행되어 도전성 비아(62) 및 도전성 라인(64)의 측벽 상의 형성을 허용하는 것을 제외하고는, 도 13의 금속 캡층(90)에 유사하게 형성될 수도 있다.
도 16은, 도 16의 실시예에서 도전성 피쳐(62)의 상부면 상의 실질적으로 모든 금속 캡층(90)이 제거되어 도전성 피쳐(62)의 상부면(62A)이 노출되어 평탄화되고 유전 재료(70)의 표면(70A)과 동일 높이에 있게 되는 것을 제외하고는, 도 15에 도시되어 있는 실시예에 유사한 실시예를 도시하고 있다. 평탄화 단계 후에, 금속 캡층(90)은 단지 도전성 비아(62)의 측벽 상에 있고, 반면에 금속 캡층(90)은 도전성 라인(64)의 상부면 및 측벽 상에 있다.
도 17 내지 도 24는 몇몇 실시예에 따른 패키지 온 패키지(package-on-package: PoP) 구조체를 형성하기 위한 프로세스 중에 중간 단계의 단면도를 도시하고 있다. 도 17은 캐리어 기판(200), 캐리어 기판(200) 위의 접착층(202), 및 접착층(202) 위의 유전층(204)을 포함하는 제1 패키지(들)(300)의 형성에 있어서의 중간 단계를 도시하고 있다. 캐리어 기판(200)은 캐리어 기판(200) 위의 층을 위한 기계적 지지를 제공하는(제조 프로세스의 중간 동작 중에) 임의의 적합한 기판일 수도 있다. 캐리어 기판(200)은 글래스, 실리콘(예를 들어, 실리콘 웨이퍼), 실리콘 산화물, 금속 플레이트, 세라믹 재료 등을 포함하는 웨이퍼일 수도 있다.
접착층(202)은 캐리어 기판(200) 상에 배치되는 데, 예를 들어 라미네이팅될 수도 있다. 접착층(202)은 UV 광에 노출될 때 그 접착 특성을 손실하는 자외선(UV) 아교와 같은 아교, 가열될 때 그 접착 특성을 손실하는 광열 변환(light-to-heat conversion: LTHC) 재료 등으로 형성될 수도 있다. 접착층(202)이 액체로서 분배되어 경화될 수도 있고, 캐리어 기판(200) 상에 라미네이팅된 라미네이트 필름일 수도 있고, 또는 다른 것일 수도 있다. 접착층(202)의 상부면은 평탄화될 수도 있고, 고도의 공평면성(coplanarity)을 가질 수도 있다.
유전층(204)은 접착층(202) 위에 형성된다. 유전층(204)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화물, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공성 탄소 도핑된 이산화실리콘과 같은 극저-k 유전체, 에폭시, 폴리이미드, BCB, PBO 등과 같은 폴리머, 또는 이들의 조합일 수 있지만, 다른 비교적 연성의, 종종 유기물의 유전 재료가 또한 사용될 수 있다. 유전층(204)은 CVD, PVD, ALD, 스핀온 유전체 프로세스 등, 또는 이들의 조합에 의해 증착될 수도 있다.
몇몇 실시예에서, 유전층(204)은 배면측 재분배 구조체(204)일 수도 있다. 배면측 재분배 구조체(204)는 번걸아가면서 유전체(예를 들어, 저-k 유전 재료)와 도전성 재료(예를 들어, 구리)의 층들을 배치하여 형성될 수도 있고, 임의의 적합한 프로세스(증착, 다마신, 듀얼 다마신 등)를 통해 형성될 수도 있다. 도전층 및 유전층은 금속 라인 및 비아(도시 생략)를 포함할 수도 있다.
또한, 도 17에서, 전기 커넥터(208)는 시드층(도시 생략) 위에 형성되고 유전층(204)의 표면에 실질적으로 수직인 방향으로 시드층으로부터 연장될 수도 있다. 몇몇 실시예에서, 전기 커넥터(208)는 도금 프로세스에 의해 형성된다. 이들 실시예에서, 전기 커넥터(208)는 구리, 알루미늄, 니켈, 금, 은, 팔라듐, 주석 등, 또는 이들의 조합으로 제조되고, 복수의 층을 포함하는 복합 구조체를 가질 수도 있다. 이들 실시예에서, 포토레지스트(도시 생략)가 캐리어 기판(200) 위에 형성될 수도 있다. 몇몇 실시예에서, 포토레지스트는 시드층 상에 형성되어 패터닝되고, 이어서 전기 커넥터(208)는 패터닝된 포토레지스트 내에 형성된다. 포토레지스트는 스핀온 프로세스와 같은 습식 프로세서에 의해 또는, 건식 필름을 도포하는 것과 같은 건식 프로세스에 의해 형성될 수도 있다. 복수의 개구가 포토레지스트 내에 형성되어 하위에 있는 시드층을 노출할 수도 있다. 도금 단계가 이어서 수행되어 전기 커넥터(208)를 도금한다.
대안 실시예에서, 전기 커넥터(208)는 유전층(204) 위의 와이어 접합에 의해 그리고 접합 와이어의 일부가 각각의 접합볼에 부착되어 유지된 상태로 접합 와이어를 절단함으로써 형성되는 스터드 범프일 수도 있다. 예를 들어, 전기 커넥터(208)는 하부 부분 및 상부 부분을 포함할 수도 있고, 하부 부분은 와이어 접합에 형성된 접합볼(도시 생략)일 수도 있고, 상부 부분은 나머지 접합 와이어(도시 생략)일 수도 있다. 전기 커넥터(110)의 상부 부분은 상부 부분의 상부, 중간부, 및 하부 전체에 걸쳐 균일한, 균일한 폭 및 균일한 형상을 가질 수도 있다. 전기 커넥터(208)는 와이어 접합기에 의해 접합될 수 있는 비땜납 금속 재료로 형성될 수도 있다. 몇몇 실시예에서, 전기 커넥터(208)는 구리 와이어, 금 와이어 등, 또는 이들의 조합으로 제조되고, 복수의 층을 포함하는 복합 구조체를 가질 수도 있다. 와이어 접합 실시예에서, 시드층 및 희생층은 생략될 수도 있다.
또한, 도 17에서, 집적 회로 다이(100)는 접착층(206)에 의해 유전층(204)에 접착된다. 유전층(204)에 접착되기 전에, 집적 회로 다이(114)는 집적 회로 다이(100)(도 1 내지 도 16 참조) 내에 집적 회로를 형성하기 위해 적용 가능한 제조 프로세스에 따라 가공될 수도 있다. 접착층(206)은 다이 부착 필름 등과 같은 임의의 적합한 접착제일 수도 있다. 다이(100)는 단일의 다이일 수도 있고 또는 2개 초과의 다이일 수도 있다. 다이(100)는 중앙 처리 유닛(central processing unit: CPU), 그래픽 처리 유닛(graphics processing unit: GPU) 등, 또는 이들의 조합과 같은 논리 다이를 포함할 수도 있다. 몇몇 실시예에서, 다이(100)는 논리 다이 및 메모리 다이의 모두를 포함할 수도 있는 다이 스택(도시 생략)을 포함한다. 다이(100)는 제1 패키지(300)와 이후에 부착되는 제2 패키지(240)(도 23 및 도 24 참조) 사이에 접속부를 제공하는 넓은 I/O 다이와 같은 입출력(I/O) 다이를 포함할 수도 있다. 다이(100)는 도 1 내지 도 16에서 전술된 도금 높이차 접근법을 이용하여 형성된 도전성 비아(62) 및 도전성 라인(64)을 포함할 수도 있다.
다이(100)의 도전성 비아(62)는 다이(100)를 위한 패드로서 사용될 수도 있다. 다이(100)를 위한 일 상호접속층이 간단화를 위해 도시되어 있지만, 다이(100)를 위한 하나 초과의 상호접속층이 존재할 수 있다.
도 18은 다이(100) 및 전기 커넥터(208)의 캡슐화를 도시하고 있다. 몇몇 실시예에서, 다이(100) 및 전기 커넥터(208)는 몰딩 재료(210)에 의해 캡슐화된다. 몰딩 재료(210)는 예를 들어 압축 몰딩을 사용하여, 다이(100) 및 전기 커넥터(208) 상에 몰딩될 수도 있다. 몇몇 실시예에서, 몰딩 재료(210)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전제 재료 등, 또는 이들의 조합으로 제조된다. 경화 단계가 몰딩 재료(210)를 경화하도록 수행될 수도 있고, 여기서 경화는 열 경화, UV 경화 등, 또는 이들의 조합일 수도 있다.
몇몇 실시예에서, 다이(100), 도전성 비아(62), 및 전기 커넥터(208)는 몰딩 재료(210) 내에 매립되고, 몰딩 재료(210)의 경화 후에, 연삭과 같은 평탄화 단계가 도 18에 도시되어 있는 바와 같이 몰딩 재료(210) 상에 수행된다. 평탄화 단계는 몰딩 재료(210)의 과잉의 부분을 제거하는 데 사용되는 데, 이 과잉의 부분은 도전성 비아(62) 및 전기 커넥터(208)의 상부면 위에 있다. 몇몇 실시예에서, 도전성 비아(62)의 표면 및 전기 커넥터(208)의 표면은 노출되고, 몰딩 재료(210)의 표면과 동일 높이이다. 전기 커넥터(208)는 몰딩 관통 비아(through molding vias: TMVs), 패키지 관통 비아(through package vias: TPVs), 및/또는 집적 팬아웃 관통 비아[through integrated fan-out(InFO) vias: TIVs]라 칭할 수도 있는 데, 이하에 TIV(208)라 칭할 것이다.
도 19는 다이(100), TIV(208), 및 몰딩 재료(210) 위에 재분배층(216) 및 도전성 커넥터(218)를 형성하는 것을 도시하고 있다. 재분배층(216)은 때때로 M1 및/또는 MN이라 칭하는 하나 이상의 금속층을 포함할 수도 있고, 여기서 금속층(M1)은 다이(100)에 바로 인접한 금속층이고, 금속층(MN)[때때로, 상부 금속층(MN)이라 칭함]은 다이(100)로부터 가장 멀리 있는 금속층이다. 명세서에 전체에 걸쳐, 용어 "금속층"은 동일한 층 내의 금속 라인(212)의 집합을 칭한다. 재분배층(216)은 하나 이상의 패시베이션층(214)을 포함할 수도 있는 데, 여기서 하나 이상의 금속층(M1 내지 MN)은 하나 이상의 패시베이션층(214) 내에 배치된다.
패시베이션층(214)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화물, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공성 탄소 도핑된 이산화실리콘과 같은 극저-k 유전체, 에폭시, 폴리이미드, BCB, PBO, 땜납 레지스트(solder resist: SR) 등과 같은 폴리머, 또는 이들의 조합일 수 있지만, 다른 비교적 연성의, 종종 유기물의 유전 재료가 또한 사용될 수 있고, CVD, PVD, ALD, 스핀온 유전체 프로세스, 라미네이션 프로세스 등, 또는 이들의 조합에 의해 증착될 수도 있다. 패시베이션층(214)은 패시베이션층(214)을 경화하기 위해 경화 단계를 경험할 수도 있는 데, 여기서 경화는 열 경화, UV 경화 등, 또는 이들의 조합일 수도 있다.
금속층(212)은 단일 및/또는 듀얼 다마신 프로세스, 비아-퍼스트(via-first) 프로세스, 또는 금속-퍼스트(metal-first) 프로세스를 사용하여 형성될 수도 있다. 금속층 및 비아(212)는 배리어층을 갖거나 갖지 않는, 구리, 알루미늄, 티타늄 등, 또는 이들의 조합과 같은 도전성 재료로 형성될 수도 있다.
예시적인 실시예에서, 금속층(212)은 듀얼 다마신 프로세스를 사용하여 형성된다. 본 예에서, M1 층의 형성은 최하부 패시베이션층(214) 상의 에칭 정지층(도시 생략)의 형성으로 그리고 에칭 정지층 상의 다음의 패시베이션층(214)으로 시작할 수도 있다. 일단, 다음의 패시베이션층(214)이 증착되면, 다음의 패시베이션층(214)의 부분은 트렌치 및 비아와 같은 리세스된 피쳐를 형성하도록 에칭 제거될 수도 있는 데, 이 리세스된 피쳐는 재분배층(216)의 상이한 영역들을 접속시키고 금속 라인(212)과 비아를 수용하도록 도전성 재료로 충전될 수 있다. 이 프로세스는 MN에까지 나머지 금속층에 대해 반복될 수도 있다.
재분배층(216)은 제1 패키지(300)(도 23 및 도 24 참조)에 대해 전면측 재분배층이라 칭할 수도 있다. 이 전면측 재분배층(216)은 하나 이상의 패키지, 패키지 기판, 부품 등, 또는 이들의 조합(도 24 참조)에 커넥터(218)를 거쳐 제1 패키지(300)를 결합하는 데 이용될 수도 있다.
금속층(212)의 수 및 패시베이션층(214)의 수는 단지 예시적인 목적이고, 한정은 아니다. 도시되어 있는 하나의 금속층보다 많거나 적은 금속층인 다른 수의 층이 있을 수 있다. 도 19에 도시되어 있는 것들과는 상이한 다른 수의 패시베이션층, 및 다른 수의 금속층이 존재할 수도 있다.
도 19는 재분배층(216) 위에 있고 그에 전기적으로 결합된 도전성 커넥터(218)의 세트의 형성을 또한 도시되어 있다. 도전성 커넥터(218)는 땜납 범프, 금속 필라, 제어된 붕괴칩 접속부(controlled collapse chip connection: C4) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-이머젼 금 기술(electroless nickel-electroless palladium-immersion gold technique: ENEPIG) 형성된 범프 등일 수도 있다. 도전성 커넥터(218)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료를 포함할 수도 있다. 도전성 커넥터(218)가 땜납 범프인 실시예에서, 도전성 커넥터(218)는 증발, 전해도금, 인쇄, 땜납 전사, 볼 배치 등과 같은 이러한 통상적으로 사용된 방법을 통해 땜납의 층을 초기에 형성함으로써 형성된다. 일단, 땜납의 층이 구조체 상에 형성되어 있으면, 리플로우가 원하는 범프 형상으로 재료를 형성하기 위해 수행될 수도 있다. 다른 실시예에서, 도전성 커넥터(218)는 스퍼터링, 인쇄, 전해도금, 무전해도금, CVD 등에 의해 형성된 금속 필라(구리 필라와 같은)이다. 금속 필라는 땜납이 없을 수도 있고, 실질적으로 수직 측벽을 갖는다. 몇몇 실시예에서, 금속 캡층(도시 생략)이 금속 필라 커넥터(218)의 상부에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수도 있고, 도금 프로세스에 의해 형성될 수도 있다.
도시되어 있지는 않지만, UBM(도시 생략)에 결합된 도전성 커넥터(218)를 갖는 재분배층(216)에 결합된 UBM이 존재할 수도 있다. UBM은 금속층(MN) 내에 금속 라인(212)의 표면을 노출하기 위해 최상부 패시베이션층(214)을 통해 형성될 수도 있는 개구의 세트(도시 생략)를 먼저 형성함으로써 형성될 수도 있다. UBM은 패시베이션층(214) 내의 이들 개구를 통해 연장하고 또한 패시베이션층(214)의 표면을 따라 연장할 수도 있다. UBM은 티타늄의 층, 구리의 층, 및 니켈의 층과 같은 3개의 도전성 재료의 층을 포함할 수도 있다. 그러나, 당 기술 분야의 숙련자는 UBM의 형성을 위해 적합한, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 재료 및 층의 다수의 적합한 배열이 존재한다는 것을 인식할 수 있을 것이다. UBM을 위해 사용될 수도 있는 임의의 적합한 재료 또는 재료의 층이 본 출원의 범주 내에 포함되도록 완전히 의도된다.
도 20a는 실시예에 따른 유전층(204)을 노출하기 위해 캐리어 기판(200) 및 접착층(202)을 제거하는 것을 도시하고 있다. 본 실시예에서, 제1 패키지(들)(300)는 도전성 커넥터(218)가 프레임(220)에 인접하는 상태로 프레임(220) 상에 배치되고, 반면에 캐리어 기판(200) 및 접착층(202)은 제거된다.
도 20b는 다른 실시예에 따른 유전층(204)을 노출시키기 위해 캐리어 기판(200) 및 접착층(202)을 제거하는 것을 도시하고 있다. 본 실시예에서, 제1 패키지(들)(300)는 도전성 커넥터(218)가 제2 캐리어 기판(222)에 인접하는 상태로 제2 캐리어 기판(222) 상에 배치되고, 반면에 캐리어 기판(200) 및 접착층(202)은 제거된다. 본 실시예는 도전성 커넥터(218)가 박리가능한 아교(224) 내에 매립되어 있는 상태로 제2 캐리어 기판(222) 상에 박리가능한 아교(224)를 포함할 수도 있다. 박리가능한 아교(224)는 제1 패키지(들)(300)를 제2 캐리어 기판(222)에 고정하는 것을 도울 수도 있다. 캐리어 기판(200)이 제거된 후에, 박리가능한 아교(224)는 열 프로세스, 화학 박리 프로세스, 레이저 제거, UV 처리 등, 또는 이들의 조합을 포함하는 박리 방법에 의해 제거될 수도 있다.
도 21에서, 개구가 배면측 재분배 구조체(204) 및/또는 TIV(208) 내의 도전성 피쳐의 부분을 노출하기 위해 유전층(204)의 적어도 일부를 통해 형성된다. 개구는 예를 들어, 레이저 드릴링, 에칭 등을 사용하여 형성될 수도 있다.
도 22에서, 패키지(240)는 도전성 커넥터(242)를 사용하여 배면측 재분배 구조체(204) 및/또는 TIV(208)에 부착된다. 패키지(240)는 임의의 패키지 부품일 수 있고 그리고/또는 포함할 수 있다. 예를 들어, 도시되어 있는 바와 같이, 패키지(240)는 기판, 기판 상의 2개의 적층된 집적 회로 다이, 집적 회로 다이를 기판에 전기적으로 결합하는 와이어 접합부, 및 적층된 집적 회로 다이 및 와이어 접합부를 캡슐화하는 캡슐화제를 각각 포함한다. 예에서, 패키지(240)의 집적 회로 다이는 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM) 다이와 같은 메모리 다이이다. 패키지(240)는 도전성 커넥터(242)에 의해 배면측 재분배 구조체(204) 및/또는 TIV(208)에 전기적으로 그리고 기계적으로 결합된다. 몇몇 실시예에서, 도전성 커넥터(242)는 땜납 범프, 금속 필라, C4 범프, 마이크로 범프, ENEPIG 형성된 범프 등일 수도 있다. 몇몇 실시예에서, 도전성 커넥터(242)는 패키지(240)를 제1 패키지(들)(300)에 부착하도록 리플로우될 수 있다. 패키지(240)의 집적 회로 다이는 예를 들어, 패키지(240) 내의 와이어 접합부 및 기판, 도전성 커넥터(242), 배면측 재분배 구조체(204), TIV(208), 및 전면측 재분배 구조체(216)를 통해 집적 회로 다이(100)에 전기적으로 그리고 통신적으로 결합된다.
또한, 도 22에서, 싱귤레이션 프로세스가 패키지(240) 사이의 스크라이브 라인 영역을 따라 소잉(244)에 의해 수행된다. 소잉(184)은 제1 패키지(300)를 개별 제1 패키지(300)로 싱귤레이션한다. 싱귤레이션은 도 22의 제1 패키지(들)(300) 중 하나로부터일 수도 있는 제1 패키지(300)가 싱귤레이션되게 한다. 도시되어 있는 바와 같이, 패키지(240)는 제1 패키지(들)(300)의 배면측 재분배 구조체(204)에 부착된다.
도 24에서, PoP 구조체가 기판(302)에 부착된다. 외부 도전성 커넥터(218)는 기판(302) 상의 패드(304)에 전기적으로 그리고 기계적으로 결합된다. 기판(302)은 예를 들어, 인쇄 회로 기판(printed circuit board: PCB) 등일 수 있다.
상이한 도전성 피쳐 크기에 대한 상이한 도금 속도를 갖도록 도금 프로세스를 제어함으로써, 동일한 도금 단계에서 형성된 도전성 피쳐를 위한 높이차가 성취될 수 있다. 이 피쳐 높이차는 더 큰 도전성 피쳐가 예를 들어 상호접속 구조체의 다음의 레벨로의 비아로서 작용하게 하고, 반면에 더 작은 피쳐는 현재 상호접속부 레벨 내의 도전성 라인/구조체일 수 있다. 도전성 비아 및 도전성 라인은 모두 동일한 프로세스에서 동시에 형성되기 때문에, 패터닝 단계 및 패시베이션/유전층의 수가 감소되어 있다. 이 패터닝 단계 및 패시베이션/유전층의 감소는, 다수의 패시베이션/유전층이 다이 상에 응력 및 왜곡을 유발할 수 있는 경화 단계를 필요로 하기 때문에, 다이 상의 응력 및 왜곡의 감소를 또한 유발할 수 있다. 또한, 도전성 비아 위의 금속 캡층에 기인하여, 시험 프로브 접점의 단부는 편평할 수 있는 데(뾰족한 단부에 대조적으로), 이는 도전성 비아 및/또는 금속 캡층으로의 손상을 최소화한다. 더욱이, 편평한 단부의 시험 프로브 접점 및 금속캡을 갖는 도전성 비아는 알루미늄 패드 상에 사용되는 뾰족한 프로브 접점에 비교하여, 시험 속도(예를 들어, 시간당 웨이퍼)가 약 7 내지 8배만큼 증가되게 한다.
실시예는 기판 상에 패드를 포함하는 디바이스이다. 패시베이션막이 기판 상에 있고 패드의 적어도 일부를 덮는다. 제1 도전성 피쳐가 패드 상에 있고 평면형 상부면을 갖고, 제1 도전성 피쳐는 패드로부터 제1 도전성 피쳐의 평면형 상부면까지 측정되는 제1 높이를 갖는다. 제2 도전성 피쳐가 패시베이션막 상에 있고 비평면형 상부면을 갖고, 제2 도전성 피쳐는 패시베이션막으로부터 제2 도전성 피쳐의 비평면형 상부면까지 측정되는 제2 높이를 갖는다.
다른 실시예는 반도체 기판 상의 패드 및 기판 상에 있고 패드의 적어도 일부를 덮는 콘포멀 패시베이션막을 포함하는 디바이스이다. 도전성 비아가 패드 상에 있고 패드로부터 도전성 비아의 상부면까지 측정되는 제1 높이를 갖는다. 도전성 라인이 콘포멀 패시베이션막 상에 있고 콘포멀 패시베이션막으로부터 도전성 라인의 상부면까지 측정되는 제2 높이를 갖는다. 제1 높이는 제2 높이보다 크다. 유전성 재료가 콘포멀 패시베이션막 위에 있고 도전성 비아의 상부면과 동일 평면에 있는 상부면을 갖고, 유전 재료는 도전성 라인을 캡슐화한다.
다른 실시예는 제1 높이의 제1 도전성 피쳐 및 제2 높이의 제2 도전성 피쳐를 기판 위에 형성하기 위한 제1 형성 프로세스를 수행하는 단계를 포함하는 방법이다. 제1 높이는 제1 도전성 피쳐의 하부면으로부터 제1 도전성 피쳐의 상부면까지 측정되고, 제2 높이는 제1 도전성 피쳐의 하부면으로부터 제1 도전성 피쳐의 상부면까지 측정된다. 제1 높이는 제2 높이보다 크다. 방법은 제1 도전성 피쳐의 측벽 및 제2 도전성 피쳐의 상부면과 측벽을 유전 재료로 캡슐화하는 단계를 더 포함하고, 제1 도전성 피쳐의 상부면은 유전 재료의 상부면과 동일 평면에 있다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자는 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 발명을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자는 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않고, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변화, 치환, 및 변경을 행할 수도 있다는 것을 또한 이해해야 한다.
50: 기판 52: 패드
54: 패시베이션막 56: 시드층
58: 포토레지스트 62, 64: 도전성 피쳐
70: 유전 재료 72: 시드층
74: 포토레지스트 90; 금속 캡 층
100: 다이 240: 제2 패키지
300: 제1 패키지

Claims (10)

  1. 디바이스로서:
    기판 상의 패드;
    상기 기판 상에 있고 상기 패드의 적어도 일부를 덮는 패시베이션막;
    상기 패드 상에 있고 평면형 상부면을 갖는 제1 도전성 피쳐로서, 상기 제1 도전성 피쳐는 상기 패드로부터 상기 제1 도전성 피쳐의 평면형 상부면까지 측정되는 제1 높이를 갖는 것인 제1 도전성 피쳐; 및
    상기 패시베이션막 상에 있고 비평면형 상부면을 갖는 제2 도전성 피쳐로서, 상기 제2 도전성 피쳐는 상기 패시베이션막으로부터 상기 제2 도전성 피쳐의 비평면형 상부면까지 측정되는 제2 높이를 갖는 것인 제2 도전성 피쳐
    를 포함하는 디바이스.
  2. 제1항에 있어서, 상기 제1 높이는 상기 제2 높이보다 큰 것인 디바이스.
  3. 제1항에 있어서, 상기 제1 도전성 피쳐는 상기 제2 도전성 피쳐보다 큰 직경을 갖고, 상기 제1 및 제2 도전성 피쳐의 직경은 상기 기판의 주표면에 평행한 평면 내에서 측정되는 것인 디바이스.
  4. 제1항에 있어서, 상기 비평면형 상부면은 볼록한 상부면인 것인 디바이스.
  5. 제1항에 있어서,
    상기 패시베이션막 위의 유전 재료를 더 포함하고, 상기 유전 재료는 상기 제1 도전성 피쳐를 측방향으로 캡슐화하고 상기 제2 도전성 피쳐를 캡슐화하고, 상기 유전 재료의 상부면은 상기 제1 도전성 피쳐의 평면형 상부면과 동일 평면에 있는 것인 디바이스.
  6. 제5항에 있어서,
    상기 제1 도전성 피쳐 상의 제1 금속 캡층으로서, 상기 제1 금속 캡층의 적어도 일부는 상기 유전 재료의 상부면과 동일 평면에 있고, 상기 제1 금속 캡층은 상기 제1 도전성 피쳐의 재료 조성과는 상이한 재료 조성을 갖는 것인 제1 금속 캡층; 및
    상기 제2 도전성 피쳐 상의 제2 금속 캡층으로서, 상기 제2 금속 캡층은 상기 제2 도전성 피쳐의 재료 조성과는 상이한 재료 조성을 갖는 것인 제2 금속 캡층
    을 더 포함하는 디바이스.
  7. 제5항에 있어서,
    상기 유전 재료의 상부면 위의 제3 도전성 피쳐로서, 상기 제3 도전성 피쳐는 상기 제1 도전성 피쳐에 접촉하는 것인 제3 도전성 피쳐; 및
    상기 제3 도전성 피쳐와 동일한 레벨에 있는, 상기 유전 재료의 상부면 위의 제4 도전성 피쳐로서, 상기 제4 도전성 피쳐의 적어도 일부는 상기 제2 도전성 피쳐에 중첩하고, 상기 제4 도전성 피쳐는 상기 제2 도전성 피쳐로부터 전기적으로 절연되는 것인 제4 도전선 피쳐
    를 더 포함하는 디바이스.
  8. 제5항에 있어서,
    제1 패키지로서,
    상기 기판, 상기 패시베이션막, 상기 제1 도전성 피쳐, 상기 제2 도전성 피쳐, 및 상기 유전 재료를 포함하고, 상기 제1 도전성 피쳐는 상기 제1 패키지의 전면측 재분배 구조체에 전기적으로 결합되는 것인 제1 집적 회로 다이;
    상기 제1 다이를 둘러싸는 캡슐화제; 및
    상기 캡슐화제를 통해 연장하는 패키지 관통 비아로서, 상기 패키지 관통 비아는 상기 전면측 재분배 구조체에 결합되는 것인 패키지 관통 비아
    를 포함하는 것인 제1 패키지와,
    제2 집적 회로 다이를 포함하는 제2 패키지
    를 더 포함하며, 상기 제2 패키지는 커넥터의 세트에 의해 상기 제1 패키지에 접합되고, 상기 커넥터의 세트 중 적어도 하나는 상기 패키지 관통 비아에 결합되는 것인 디바이스.
  9. 디바이스로서:
    반도체 기판 상의 패드;
    상기 기판 상에 있고 상기 패드의 적어도 일부를 덮는 콘포멀 패시베이션막;
    상기 패드 상의 도전성 비아로서, 상기 도전성 비아는 상기 패드로부터 도전성 비아의 상부면까지 측정되는 제1 높이를 갖는 것인 도전성 비아;
    상기 콘포멀 패시베이션막 상의 도전성 라인으로서, 상기 도전성 라인은 상기 콘포멀 패시베이션막으로부터 도전성 라인의 상부면까지 측정되는 제2 높이를 갖고, 상기 제1 높이는 상기 제2 높이보다 큰 것인 도전성 라인; 및
    상기 콘포멀 패시베이션막 위에 있고 상기 도전성 비아의 상부면과 동일 평면에 있는 상부면을 가지며, 상기 도전성 라인을 캡슐화하는 유전 재료
    를 포함하는 디바이스.
  10. 제1 높이의 제1 도전성 피쳐 및 제2 높이의 제2 도전성 피쳐를 기판 위에 형성하기 위한 제1 형성 프로세스를 수행하는 단계로서, 상기 제1 높이는 상기 제1 도전성 피쳐의 하부면으로부터 상기 제1 도전성 피쳐의 상부면까지 측정되고, 상기 제2 높이는 상기 제2 도전성 피쳐의 하부면으로부터 상기 제2 도전성 피쳐의 상부면까지 측정되고, 상기 제1 높이는 상기 제2 높이보다 큰 것인, 제1 형성 프로세스 수행 단계; 및
    상기 제1 도전성 피쳐의 측벽 및 상기 제2 도전성 피쳐의 상부면과 측벽을 유전 재료로 캡슐화하는 단계로서, 상기 제1 도전성 피쳐의 상부면은 상기 유전 재료의 상부면과 동일 평면에 있는 것인, 캡슐화 단계
    을 포함하는 방법.
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