KR20060049890A - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR20060049890A
KR20060049890A KR1020050060724A KR20050060724A KR20060049890A KR 20060049890 A KR20060049890 A KR 20060049890A KR 1020050060724 A KR1020050060724 A KR 1020050060724A KR 20050060724 A KR20050060724 A KR 20050060724A KR 20060049890 A KR20060049890 A KR 20060049890A
Authority
KR
South Korea
Prior art keywords
insulating film
film
forming
organic siloxane
layer
Prior art date
Application number
KR1020050060724A
Other languages
English (en)
Other versions
KR101139034B1 (ko
Inventor
다케시 후루사와
노리꼬 미우라
긴야 고토
마사즈미 마쓰우라
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20060049890A publication Critical patent/KR20060049890A/ko
Application granted granted Critical
Publication of KR101139034B1 publication Critical patent/KR101139034B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

유기 실록산계 절연막을 이용하여 전기적 특성이 우수한 반도체 장치를 제조하는 방법을 제공한다.
반도체 기판 위에 형성된 다층 배선 구조를 구비한 반도체 장치에 있어서, 이 다층 배선 구조는 비유전율이 3.1 이하이고 경도가 2.7GPa 이상인 유기 실록산계 절연막을 적어도 일부에 구비한 층간 절연막을 갖는다. 또한, 이 유기 실록산계 절연막은 (탄소 원자수/규소 원자수)의 비가 0.5 이상 1.0 이하이다. 또한, 이 다층 배선 구조는 유기 실록산계 절연막으로부터 탄소를 제거하여 (탄소 원자수/규소 원자수) 비가 0.1 이하로 된 절연층을 유기 실록산계 절연막 상면에 가질 수 있다.

Description

반도체 장치 및 그의 제조 방법{A SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD THEREFOR}
도 1은 본 발명의 유기 실록산계 절연막에 대하여, 압력을 변경했을 때의 경도와 비유전율과의 관계를 나타내는 도면이다.
도 2는 본 발명의 유기 실록산계 절연막에 대하여, 에칭 시간과 에칭에 의해 제거되는 막 두께와의 관계를 나타내는 도면이다.
도 3은 본 발명의 유기 실록산계 절연막에 대하여, 경도를 변경했을 때의 변질층의 막 두께와 에칭률의 초기 속도와의 관계를 나타내는 도면이다.
도 4는 본 발명에 있어서, 유기 실록산계 절연막의 경도와 초기 고장 발생율과의 관계를 나타내는 도면이다.
도 5는 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 6은 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 7은 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 8은 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 9는 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 10은 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 11은 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 12는 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 13은 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
도 14는 본 발명에 따른 반도체 장치의 제조 방법을 설명하는 도면이다.
부호의 설명
1 하층 배선
2 제 1 절연막
3 제 2 절연막
4 제 3 절연막
5 레지스트막
6, 7 개구부
8 배리어 금속막
9 구리층
10 제 1 배선
11 제 2 배선
12 비아홀
13 배선홈
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 더 구체적으로는 저 유전율 절연막을 갖는 반도체 장치 및 그의 제조 방법에 관한 것이다.
최근의 반도체 장치의 미세화·고속화에 따라, 배선 구조의 다층화가 진행되고 있다. 그러나, 이러한 미세화, 고속화 및 다층화가 진행됨에 따라, 배선 저항과 배선간 및 배선층간의 기생 용량의 증대에 의한 신호 지연이 문제가 된다. 신호 지연(T)은 배선 저항(R)과 기생 용량(C)의 곱에 비례한다는 점에서, 신호 지연(T)을 작게 하기 위해서는 배선층의 저 저항화와 동시에 기생 용량을 작게 할 필요가 있다.
배선 저항(R)을 저감하기 위해서는 배선 재료로서 보다 낮은 저항 재료를 이용하면 바람직하다. 구체적으로는 종래의 알루미늄(Al) 배선으로부터 구리(Cu) 배선으로 이행하는 것 등을 들 수 있다.
한편, 배선층간의 기생 용량(C)은 배선층 사이에 설치되는 층간 절연막의 비유전율(ε), 배선층의 간격(d) 및 배선층의 측면적(S)과의 사이에 C=(ε·S)/d인 관계가 있다. 따라서, 기생 용량(C)을 저감하기 위해서는 층간 절연막의 저 유전율화를 꾀할 필요가 있다. 이 때문에, 종래 사용되고 있던 SiO2막(비유전율 3.9) 보다 비유전율이 낮은 절연막(이하, Low-k막이라고 한다)이 검토되고 있다. 특히, 비유전율 3.1 이하를 실현하는 재료로서 유기 실록산계 절연막이 주목받고 있다.
유기 실록산계 절연막으로는 화학 기상 성장법(Chemical Vapor Deposition Method, 이하, CVD법이라고 한다)에 의해 성막된 것 외에, 회전 도포법에 의해 성막된 것이 있다. 어느 방법에 의한 절연막이라도, 그 구조는 Si-O-Si 결합으로 이루어지는 주골격에 Si-R(R:유기기) 결합을 측쇄에 갖는 것이다. 여기서, R로서는 내열성이 우수한 CH3을 이용하는 것이 일반적이다. 또한, 다른 성분으로서 Si-H 결합이나 Si-C-Si 결합 등을 포함하는 경우도 있다. 또한, C를 포함하는 미반응물이나 반응 부생성물이, 불순물의 형상으로 절연막 중에 잔존하는 경우도 있다.
CVD법에 의한 것으로서는 유기 실레인과 산화성 가스를 이용하는 것이 대표적이다. 또한, R2Si(OR')2 또는 R4Si2O(OR')2(단, R, R'는 CH3 등) 등의 알콕시실레인과 불활성 가스를 이용하여, 원료 가스가 반응실 내에 장시간 체류하는 조건으로 성막하는 방법도 알려져 있다(예컨대, 일본 특허 공개 제 2000-349083호 공보 참조). 이러한 방법으로 형성된 유기 실록산계 절연막의 경도는 보통 2GPa 이하이다.
또한, 알콕시실레인으로서 RnSi(OR')3-n(단, R은 CH3이고, R'은 CH3 또는 C2H5이며, 0.75≤ n≤ 1.5이다)를 이용하여, 불활성 가스와 혼합하여, 반응실 내에서의 체류 시간이 짧은 조건에서 성막하는 방법도 알려져 있다(예컨대, 일본 특허 공개 제 2001-203200호 공보 참조.). 이 방법에 의하면, 1≤ (C/Si)≤ 2이고, 경도 4.4GPa의 유기 실록산계 절연막이 수득된다.
한편, 도포형 유기 실록산계 절연막으로서는 비유전율이 3 이하이고, 영률이 50GPa 미만인 것이 알려져 있다(예컨대, 일본 특허 공개 제 2000-340569호 공보 참 조). 이 경우, 와이어 본딩시의 기계적 손상으로부터 절연막을 보호하기 위해서, 상층에 영률 50GPa 이상의 보호막을 적층할 필요가 있다.
그런데, Low-k막을 이용한 구리 배선의 형성 방법으로서는 상감법에 의한 것이 있다. 이것은 구리가 알루미늄에 비해 에칭률의 제어가 곤란하다는 점에서, 구리를 에칭하지 않고 배선을 형성하는 기술로서 알려져 있다.
상감법은 구체적으로는 Low-k 막 위에 SiO2막을 형성한 후, 레지스트 패턴을 마스크로 한 이들 막의 드라이 에칭에 의해서 개구부를 형성하고, 이 개구부에 배리어 금속막을 통해서 구리층을 묻어 넣어 구리 배선층을 형성하는 기술이다. 구리층의 매입은 도금법에 의해 개구부를 매설하도록 구리층을 형성한 후, 화학적 기계 연마법(Chemical Mechanical Polishing Method, 이하, CMP법이라고 한다)에 의해 개구부 내에만 구리층이 잔류하도록 표면을 연마함으로써 실현할 수 있다.
Low-k막으로서 유기 실록산계 절연막을 이용한 경우, 표면의 평탄성을 유지하기 위해서, 상기 CMP 공정에서, SiO2막 모두와 유기 실록산계 절연막의 일부를 연마한다. 그 후, 암모니아 등의 환원성 가스를 이용한 플라즈마 처리에 의해서, 구리층의 표면을 환원하는 동시에, 유기 실록산계 절연막의 표면을 청정화한다. 계속해서, 그 위에 구리의 확산을 방지하기 위한 배리어 절연막을 형성한다. 그러나, 상기 환원성 플라즈마 처리 공정에서, 유기 실록산계 절연막 중의 탄소가 환원됨에 따라, 유기 실록산계 절연막의 표면에 변질층이 형성된다는 문제가 있었다.
변질층은 원래의 절연막에 비해 전기적 특성이 뒤떨어지기 때문에, 변질층이 형성되면 인접하는 배선 사이의 절연 특성이 저하된다. 이 문제는 배선 사이의 간격이 좁을수록 심각해진다.
이에 대해서는 유기 실록산계 절연막 위에 SiO2막을 두텁게 (100nm 정도) 퇴적해 둠으로써, CMP법에 의한 연마 종료 후에 노출되는 면이, 유기 실록산계 절연막이 아니라 SiO2막이 되도록 하는 방법이 있다. SiO2막은 탄소를 거의 포함하지 않기 때문에, 이 방법에 따르면 환원성 플라즈마 처리를 실시해도 변질층이 형성되지 않는다. 그러나, SiO2막은 비유전율이 높기 때문에, 실효적인 배선 사이의 기생 용량(C)이 저감되지 않는다.
또한, 전기적 특성의 저하는 변질층의 막 두께에 의존하기 때문에, 변질층의 막 두께는 엷은 쪽이 좋다. 환원성 플라즈마 처리 시간을 짧게 하면, 변질층의 막 두께를 엷게 할 수 있지만, 구리층 표면의 환원 및 절연막 표면의 청정화가 불충분해져, 오히려 신뢰성을 저하시키게 되어 바람직하지 못하다.
한편, 변질층이 형성되기 어려운 절연막이면, 상층에 SiO2막을 형성할 필요가 없어진다. 예컨대, 상술한 RnSi(OR')3-n을 이용하여 형성되는 절연막에서는 변질층이 형성되기 어렵다. 그러나, 이 경우 막 중에 포함되는 탄소의 양이 극단적으로 많아지기 때문에, 레지스트 패턴을 전사할 때의 에칭 선택비를 확보할 수 없게 된다.
본 발명은 이러한 문제점에 비추어 이루어진 것이다. 즉, 본 발명의 목적은 유기 실록산계 절연막을 이용하여 전기적 특성이 우수한 반도체 장치를 제공하는 데 있다.
또한, 본 발명의 목적은 유기 실록산계 절연막을 이용하여 전기적 특성이 우수한 반도체 장치를 제조하는 방법을 제공하는 데 있다.
본 발명의 다른 목적 및 이점은 이하의 기재로부터 분명해질 것이다.
본원의 제 1 발명은 반도체 기판 위에 형성된 다층 배선 구조를 구비한 반도체 장치에 있어서, 상기 다층 배선 구조가, 비유전율이 3.1이하이고 경도가 2.7GPa 이상인 유기 실록산계 절연막을 적어도 일부에 구비하는 층간 절연막을 갖고 있고, 상기 유기 실록산계 절연막은 (탄소 원자수/규소 원자수)의 비가 0.5 이상 1.0이하인 것을 특징으로 하는 것이다. 제 1 절연막의 표면에는 제 1 절연막으로부터 탄소를 제거하여, (탄소 원자수/규소 원자수) 비가 0.1 이하로 된 절연층을 가질 수 있다. 한편, 본 명세서에서는 상기 절연층을 변질층이라고 지칭하는 경우도 있다.
또한, 본원의 제 2 발명은 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판상에 형성된 하층 배선 위에 제 1 절연막을 형성하는 공정, 상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정, 상기 제 2 절연막 위에 제 3 절연막을 형성하는 공정, 제 3 절연막, 제 2 절연막 및 제 1 절연막을 드라이 에칭하여 하층 배선에 이르는 개구부를 형성하는 공정, 개구부의 내면 및 제 3 절연막 위에 배리어 금속막을 형성하는 공정, 개구부가 매입되도록 배리어 금속막 위에 도전층을 형성하는 공정, 개구부의 내부를 제외하고, 도전층, 배리어 금속막 및 제 3 절연막 및 제 2 절연막의 일부를 화학적 기계 연마법에 의해 제거하여, 하층 배선에 전기적으로 접속하는 상층의 배선을 형성하는 공정, 및 노출된 제 2 절연막 및 도전층의 표면을 환원성 플라즈마 처리하는 공정을 갖는다. 그리고 제 2 절연막을 형성하는 공정은 하기 화학식 1로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로 이용하여, 500Pa 이하의 압력으로 플라즈마 CVD법에 의해 성막하는 공정인 것을 특징으로 한다:
RwSixOy(OR')z
상기 식에서,
R 및 R'는 CH3이고,
w, x, z는 양의 정수이고,
y는 0 또는 양의 정수이고,
(w/x)=2이다.
또한, 본원의 제 3 발명은 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판상에 형성된 하층 배선 위에 제 1 절연막을 형성하는 공정, 상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정, 상기 제 2 절연막 위에 제 3 절연막을 형성하는 공정, 제 3 절연막, 제 2 절연막 및 제 1 절연막을 드라이 에칭 하여, 하층 배선에 이르는 개구부를 형성하는 공정, 상기 개구부의 내면 및 제 3 절연막 위에 배리어 금속막을 형성하는 공정, 개구부가 매입되도록 배리어 금속막 위에 도전층을 형성하는 공정, 개구부의 내부를 제외하고, 도전층, 배리어 금속막, 제 3 절연막 및 제 2 절연막 일부를 화학적 기계 연마법에 의해 제거하여, 하층 배선에 전기적으로 접속하는 상층의 배선을 형성하는 공정, 및 노출된 제 2 절연막 및 도전층의 표면을 환원성 플라즈마 처리하는 공정을 갖는다. 그리고 제 2 절연막을 형성하는 공정은 화학식: RwSixOy(OR')z(단, R 및 R'은 CH3이고, w, x, z는 양의 정수이고, y는 0 또는 양의 정수이고, (W/x)=2이다)로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로서, 플라즈마 CVD법에 의해 650Pa 이상의 압력으로 소정의 막 두께에 이를 때까지 성막한 후, 압력을 500Pa 이하로 변경하여 추가로 성막하는 공정인 것을 특징으로 한다.
또한, 본원의 제 4 발명은 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판상에 형성된 하층 배선의 위에 제 1 절연막을 형성하는 공정, 상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정, 상기 제 2 절연막 위에 제 3 절연막을 형성하는 공정, 상기 제 3 절연막 위에 제 4 절연막을 형성하는 공정, 제 4 절연막, 제 3 절연막, 제 2 절연막 및 제 1 절연막을 드라이 에칭하여, 하층 배선에 이르는 개구부를 형성하는 공정, 상기 개구부의 내면 및 제 4 절연막 위에 배리어 금속막을 형성하는 공정, 개구부를 설치하도록 배리어 금속막 위에 도전층을 형성하는 공정, 개구부의 내부를 제외하고, 도전층, 배리어 금속막, 제 4 절연막 및 제 3 절연막 일부를 화학적 기계 연마법에 의해 제거하여, 하층 배선에 전기적으로 접속하는 상층의 배선을 형성하는 공정, 및 노출된 제 3 절연막 및 도전층의 표면을 환원성 플라즈마 처리하는 공정을 갖는다. 그리고 제 2 절연막을 형성하는 공정은 제 3 절연막 보다 비유전율이 낮은 절연막을 형성하는 공정이고, 제 3 절연막을 형성하는 공정은 화학식: RwSixOy(OR')z(단, R 및 R'은 CH3이고, w, x, z는 양의 정수이고, y는 0 또는 양의 정수이고, (w/x)=2이다)로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로 이용하여, 500Pa 이하의 압력으로 플라즈마 CVD법에 의해 성막하는 공정인 것을 특징으로 한다.
본 발명에 있어서, 변질층이란 환원성 플라즈마 처리에 의해서 유기 실록산계 절연막으로부터 탄소가 제거되어, 막 중의 (C 원자수/Si 원자수)의 비가 0.1 이하로 된 층이라고 정의한다. 한편, 탄소가 제거되어 나올 때, 탄소 이외의 다른 성분이 함께 빠질 수도 있다.
상기 정의에 따르면, 변질층의 주성분은 Si 및 O이다. 따라서, 유기 실록산계 절연막 위에 SiO2막을 두텁게 퇴적해 두고, CMP법에 의한 연마 종료 후에 SiO2막을 노출시키는 방법에 의해서 형성된 구조라고 본 점에서 유사하다. 그러나 본 발명에 있어서의 변질층은 유기 실록산계 절연막 위에 퇴적된 SiO2막과는 명확히 다른 것이다. 즉, 패턴 밀도에 의존하여 CMP의 퇴적량은 수십 nm 정도의 범위에서 변화되기 때문에, 연마 종료 후에 잔존하는 SiO2막의 막 두께도 역시 그에 따라서 변화 된다. 이 때문에, SiO2막의 막 두께의 최대치와 최소치의 차이는 평균치의 50% 이상이나 된다. 한편, 변질층의 막 두께는 플라즈마 처리의 균일성으로 결정되기 때문에, 그 최대치와 최소치의 차는 평균치의 20% 이하에 불과하다.
또한, 본 발명의 변질층은 접착성을 향상시킬 목적으로, 산소 플라즈마 처리나 헬륨 플라즈마 처리에 의해서 형성되는 변질층과도 상이하다. 예컨대, 유기 실록산계 절연막의 표면에 플라즈마 처리를 실시한 후에 SiO2막을 형성한 경우, 이들 막의 계면에는 플라즈마 처리에 의한 변질층이 형성된다. 그러나 이 변질층은 그 후의 CMP 공정에서 모두 연마되어 버린다. 따라서, 최종 구조에 남지 않는다는 점에서 본 발명에 있어서의 변질층과는 명확히 다른 것이다.
변질층의 형성에 의한 전기적 특성의 저하를 막기 위해서는 변질층을 치밀하게 함으로써, 그 막질을 양호한 것으로 하는 것이 효과적이다. 그러나, 유기 실록산계 절연막의 경우, 단위 체적당 포함되는 Si-CH3 결합 또는 불순물로서의 반응 부생성물의 양이 많아지면 환원성 플라즈마의 작용으로 C 및 H가 탈리하여 막 밀도를 크게 저하시키기 때문에, 양호한 막질의 변질층으로 할 수는 없다. 또한, 이 경우, 탈리 후의 막밀도가 낮을수록 환원성 플라즈마가 내부에 침투하기 쉬워지기 때문에, 변질층의 막 두께는 두꺼워져, 변질층이 전기적 특성에 미치는 영향은 커진다.
한편, Si-O-Si 결합은 환원성 플라즈마에 의해서 분해되지 않는다. 또한, Si-C-Si 결합은 환원성 플라즈마에 의해서 Si-N-Si 결합 또는 Si-O-Si 결합으로 변 화되기 때문에, 변질층의 밀도를 크게 저하시키지 않는다. 따라서, 변질층을 치밀하게 하기 위해서는 Si-CH3 결합이나 반응 생성물의 양을 적게 하여, Si-O-Si 결합이나 Si-C-Si 결합의 양을 늘리면 바람직하다. 단, 단순히 막 중의 탄소를 저감하여 Si-O-Si 결합을 늘리는 것만으로는 변질층은 치밀해지지만, 막은 SiO2막에 가까운 구조가 된다. 따라서, 비유전율이 높아져, Low-k막으로서의 역할을 다 못하게 되는 것은 자명하다.
이상으로부터, 본 발명자는 저 유전율화를 꾀하는 데 필요한 정도의 탄소량을 유지하면서, Si-CH3 결합 및 반응 부생성물의 비율을 감소시켜, Si-C-Si 결합의 비율을 늘리는 것이 효과적이라는 것을 발견하고, 본 발명에 이르렀다.
그런데, 유기 실록산계 절연막 중에 포함되는 Si-CH3, Si-C-Si 및 Si-O-Si의 각 결합은 퓨리에 변환법 적외 흡수 분광 광도 측정(이하, FTIR이라고 한다) 등에 의해 그 존재를 확인할 수 있다. 그러나 이들의 결합을 정량적으로 분석하는 것은 곤란하다.
그래서, 본 발명에서는 막의 경도를 지표로서 이용하기로 한다. 막의 단위 체적당 결합에 기여하는 성분의 양이 많아지면 유기 실록산계 절연막의 경도는 높아진다. 여기서, 결합에 기여하는 성분이란, Si-O-Si 결합 및 Si-C-Si 결합을 말한다. 한편, 결합을 종단하는 Si-CH3이나 불순물로서 포함되는 반응 부생성물은 결합에 기여하지 않기 때문에, 이들의 양이 많아지면 막의 경도는 저하된다. 본 발 명에 있어서는 경도가 높고 비유전율이 낮은 절연막인 것이 바람직하다.
또한, 본 발명의 유기 실록산계 절연막은 탄소 원자수가 규소 원자수에 대하여 0.5배 이상 1.0배 이하(0.5≤(C/Si)≤ 1.0)라고 한다. 탄소가 지나치게 적어지면 비유전율을 3.1 이하로 할 수 없기 때문에 바람직하지 못하다. 한편, 탄소가 너무 많아지면, 레지스트 패턴을 전사할 때의 에칭 선택비를 확보할 수 없게 되기 때문에 바람직하지 못하다.
본 발명의 유기 실록산계 절연막은 화학식 1로 표시되는 알킬알콕시실레인의 증기와, 비산화성 가스와의 혼합 가스를 이용하여 플라즈마 CVD법에 의해 형성된다. 비산화성 가스로서는 예컨대, He(헬륨), Ar(아르곤) 및 N2(질소) 등의 불활성 가스를 이용할 수 있다. 이들은 단독으로 사용할 수도 있고, 혼합하여 사용할 수도 있다:
화학식 1
RwSixOy(OR')z
상기 식에 있어서,
R 및 R'는 모두 CH3이고,
w, x, z는 각각 양의 정수이고,
y는 0(Zero) 또는 양의 정수이고,
(w/x)=2이다.
구체적으로는 Si-OR'결합끼리가 결합하여 Si-O-Si 결합이 형성된다. 또한, Si-CH3 결합의 일부가 분해되고, 분해된 것 끼리가 결합하여 Si-C-Si 결합이 형성된다.
유기 실록산계 절연막을 성막할 때 비산화성 가스를 이용하는 것은 산화성 가스의 존재화에서는 Si-CH3 결합이나 Si-C-Si 결합이 분해되기 때문이다. 그러나 산화성 가스를 이용하지 않음으로써, 불필요한 유기 성분(R')으로부터 생긴 반응 생성물이 불순물로서 막 중에 남기 쉽다. 이것을 억제하기 위해서는 R'의 C 및 H의 함유량을 낮추는 동시에, R'의 수도 적게 하는 것이 바람직하다. 구체적으로는 R'을 CH3라고 함과 동시에, 그 수를 Si 1개당 2개 이하((z/x)≤ 2)로 하는 것이 바람직하다.
예 1로서, (CH3)2Si(OCH3)2(다이메틸다이메톡시실레인)의 가스를 유량 200sccm로, He 가스를 유량 100sccm로 각각 성막 장치 내에 공급하고, 압력을 350Pa 내지 700Pa, 기판 온도를 375℃, RF 파워를 1,300W로 하여 성막을 실시했다.
형성된 막중의 결합을 FTIR을 이용하여 조사한 결과, Si-O-Si 결합 및 Si-CH3 결합과 동시에, Si-CH3 결합이 분해하여 생긴 Si-C-Si 결합이 관찰되었다. 이 경우, 성막시의 압력이 낮을수록 Si-CH3 결합이 감소하고, 그대신 Si-C-Si 결합이 증대했다.
또한, 러더포드 후방 산란(RBS)을 이용하여 측정한 결과, 막 중의 탄소와 원자수의 비(C/Si)는 조건에 관계없이 0.84 내지 0.86으로 대략 일정했다.
상기 예 1에 의해, 막 두께가 다른 두 종류의 유기 실록산계 절연막을 형성했다. 도 1은 압력을 변경했을 때의 경도와 비유전율과의 관계를 나타낸 것이다. 도면으로부터, 경도가 높아지면 비유전율도 높아진다는 것을 알 수 있다. 또한, 압력이 낮아지면 비유전율 및 경도가 높아지는 경향이 있다. 구체적으로는 압력이 500Pa 이하가 되면 경도는 2.7GPa 이상이 되고, 압력이 470Pa 이하가 되면 경도는 3.0GPa 이상이 된다. 한편, 압력이 낮아지면 비유전율이 높아졌지만, 350Pa 내지 700Pa의 범위에서는 어느 것이나 비유전율은 3.1 이하였다. 한편, 비유전율의 측정은 막 두께 200nm의 시료에 대하여 수은 프로브법을 이용하여 실시했다. 또한, 경도의 측정은 막 두께 600nm의 시료에 대하여 나노 인덴테이션법(nanoindentation)을 이용하여 실시했다.
예 2로서, (CH3)4Si2O(OCH3)2와 He와의 혼합 가스를 이용하여, 상기의 예와 동일하게 하여 유기 실록산계 절연막을 성막했다. 이 경우, 압력 400Pa에서는 비유전율이 2.7이고 경도가 3.0GPa인 막이 수득되었다.
한편, 반응 가스를 He 가스로부터 Ar 가스 또는 N2 가스로 변경하고, 예 1 및 예 2와 동일하게 하여 성막을 실시했지만, 수득되는 막의 특성에 의미 있는 차이는 보이지 않았다.
이상으로부터, 본 발명에서는 규소, 탄소 및 산소를 포함하고, (탄소 원자수/규소 원자수)의 비가 0.5 이상 1.0 이하인 동시에, 비유전율이 3.1 이하이고 경도가 2.7GPa 이상인 절연막을 층간 절연막으로서 이용한다. 이 절연막은 화학식 RwSixOy(OR')z로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로 이용하여, 플라즈마 CVD법에 의해 500Pa 이하의 압력으로 형성된다. 단, 변질층의 막질을 보다 양호하게 하기 위해서는 비유전율이 3.1 이하이고 경도가 3.0GPa 이상인 절연막을 층간 절연막으로서 이용하는 편이 바람직하다. 이 절연막은 상기 원료 가스를 이용하여, 플라즈마 CVD법에 의해 470Pa 이하의 압력에서 형성된다.
상술한 일본 특허 공개 제 2000-340569호 공보에는 비유전율이 3이하이고 50GPa 미만의 영률을 갖는 유기 SOG막이 개시되어 있다. 그러나, 일본 특허 공개 제 2000-340569호 공보는 SOG막의 기계적 강도가 낮은 데 따른 크랙의 발생을 방지하기 위해서, SOG막과 전극 패드 사이에 50GPa 이상의 영률을 갖는 절연층을 설치하는 것이다. 한편, 본 발명은 변질층의 막질과 경도와의 관계를 기초로, 경도, 비유전율 및 에칭 선택비를 비교 고려함으로써, (탄소 원자수/규소 원자수)의 비가 0.5 이상 1.0 이하인 동시에, 비유전율이 3.1 이하이고 경도가 2.7GPa 이상인 절연막을 층간 절연막으로서 이용하는 것을 특징으로 하고 있다. 따라서, 본 발명은 일본 특허 공개 제 2000-340569호 공보에 개시되어 있는 발명과는 명확히 다른 것이다. 한편, 도 1의 관계로부터, 본 발명에 있어서는 경도가 2.7GPa 이상 4.0GPa 이하, 바람직하게는 3.0GPa 이상 4.0GPa 이하인 절연막을 층간 절연막으로서 이용한다고도 환언할 수 있다.
다음으로 예 1에 의해 성막한 막 두께 100nm의 유기 실록산계 절연막에 대하여, 평행 평판형 플라즈마 CVD 장치를 이용하여 암모니아 플라즈마 처리를 실시했 다. 한편, 처리 조건은 CMP법에 의한 연마 후에 실시하는 환원성 플라즈마 처리와 동일하게 했다.
상기 플라즈마 처리를 30초간 실시한 후, 농도 0.5%의 불소산 수용액을 이용하여 막의 에칭률을 조사했다. 도 2는 에칭 시간과 에칭에 의해 제거되는 막 두께와의 관계를 나타낸 것이다. 도면으로부터, 시간의 경과와 동시에 에칭률이 저하된다는 것을 알 수 있다. 제거막 두께가 B점에 도달하여 변질층이 모두 제거되면, 에칭률이 0이 되었다. 에칭률이 0이 되는 데 필요한 전형적인 시간은 2분 정도였다. 또한, 에칭 전후에 막의 FTIR 스펙트럼을 측정하고, 그 차이로부터 제거된 변질층의 스펙트럼을 구한 결과, 막 중에서 Si-CH3 등의 유기 성분은 검출되지 않았다.
도 3은 변질층의 막 두께(B)와 에칭률의 초기 속도(B/A, 단, A는 에칭 시간을 나타낸다)를 막 경도에 대하여 플롯한 것이다. 도면으로부터, 경도가 높아지면 변질층의 막 두께가 얇아진다는 것을 알 수 있다. 또한, 동시에 에칭률도 저하되기 때문에, 변질층의 막질이 치밀해진다는 것도 알 수 있다.
도면으로부터, 경도 3.6GPa에서의 에칭률은 9.2nm/분이다. 이것은 플라즈마 CVD법에 의해 성막한 SiO2막의 에칭률(11nm/분)과 동일한 정도이다. 또한, 경도 2.7GPa 이상에서는 변질층의 막 두께는 14nm 이하가 되고, 경도가 3.0GPa 이상이 되면 변질층의 막 두께는 12nm 이하가 된다. 또한, 변질층의 막 두께의 면내 균일성을 조사한 결과, 그 최대치와 최소치의 차이는 평균치의 20% 이내였다. 즉, 본 발명에 따르면, 경도가 2.7GPa 이상인 절연막을 이용함으로써, 대략 5nm 이상 15nm 이하의 막 두께를 갖는 변질층이 형성된다.
한편, 도 2 및 도 3의 경향은 상기 예 2의 조건으로 형성한 막에서도 동일했다.
다음으로, 실리콘 기판 위에, 예 1의 조건으로 막 두께 500nm의 유기 실록산계 절연막을 형성했다. 계속해서, 이 위에 SiO2막을 30nm의 막 두께로 형성한 후, 레지스트 패턴을 마스크로서 개구부를 형성했다. 그리고, 레지스트 패턴을 제거한 후, 배리어 금속막으로서의 질화탄탈막 및 탄탈막을 합해 20nm 적층하고, 추가로 이 위에 구리층을 형성했다. 그 후, SiO2막 전부와 유기 실록산계 절연막의 일부를 CMP법으로 연마하여 구리 배선층을 형성했다. 계속해서, 노출된 유기 실록산계 절연막과 구리층의 표면을 암모니아 플라즈마 처리하고 이들 위에 배리어 절연막으로서의 SiCN막을 형성했다.
수득된 기판을 140℃로 가열하고, 절연된 인접 배선 사이에 전계를 걸면서 누출 전류의 시간 경과에 따른 변화를 조사했다. 한편, 이 경우 인접하는 배선 사이의 거리는 140nm였다. 절연 파괴가 발생하는 시간을 측정하여 통계 해석을 실시한 결과, 초기 고장과 진성(眞性) 고장의 두 종류의 고장 모드가 있었다. 여기서, 진성 고장은 충분한 수명이 있는 것으로, 초기 고장을 불량이라고 판정하여 경도와의 관계를 구했다. 결과를 도 4에 나타낸다. 도면으로부터, 경도가 클수록 불량 발생율이 감소한다는 것을 알 수 있다. 구체적으로는 경도가 2.7GPa 이상에서는 수율은 97% 이상이 되어, 실용상 문제가 없는 수준이 된다. 또한, 경도가 3.0GPa 이상이 되면 수율은 100%가 되어, 더 바람직한 신뢰도가 수득된다는 것을 알 수 있다.
또한, 도 4의 경향은 상기 예 2의 조건에서 형성한 막이라도 동일했다.
다음으로, 도 5 내지 도 15를 참조하여, 본 발명에 따른 반도체 장치의 제조 방법에 대하여 설명한다. 한편, 트랜지스터, 확산층 및 플러그 형성 등의 통상의 LSI 제조 공정에 관해서는 편의상 할애하여, 금속 배선의 형성 공정에 대하여 설명한다.
우선, 하층 배선(1)이 형성된 반도체 기판을 준비한다(도 5). 반도체 기판으로서는 예컨대 실리콘 기판을 이용할 수 있다. 한편, 편의상, 도면에서는 하층 배선(1)의 구조를 생략했다.
다음으로, 하층 배선(1) 위에, 제 1 절연막(2), 제 2 절연막(3) 및 제 3 절연막(4)을 이 순서대로 형성한다(도 5). 여기서, 제 1 절연막(2)은 배리어 절연막이고, 예컨대, SiN막 또는 SiCN 막 등의 N(질소)을 포함하는 절연막으로 할 수 있다. 또한, 제 2 절연막(3)은 본 발명에 따른 유기 실록산계 절연막이다. 또한, 제 3 절연막(4)은 SiO2막으로 할 수 있다.
제 3 절연막(4)을 형성한 후에는 소정의 패턴을 갖는 레지스트막(5)을 형성한다(도 6). 구체적으로는 제 3 절연막(4)의 전면에 포토레지스트(도시하지 않음)를 도포한 후, 소정의 패턴을 갖는 마스크(도시하지 않음)를 통해서 포토레지스트 에 노광 광을 조사한다. 다음으로 적당한 현상액을 이용하여 포토레지스트를 현상함으로써, 소정의 패턴을 갖는 레지스트막(5)을 형성할 수 있다.
노광 광의 종류는 반도체 장치의 디자인·룰에 따라 적절히 선택할 수 있다. 예컨대, 0.25μm 내지 0.13μm의 디자인·룰에서는 KrF(불화 크립톤)엑시머 레이저(파장: 248nm)가, 90nm 내지 65nm의 디자인·룰에서는 ArF(불화 아르곤)엑시머 레이저(파장: 193nm)가, 각각 노광 장치의 광원으로서 사용된다.
다음으로, 레지스트막(5)을 마스크로 하여, 제 3 절연막(4) 및 제 2 절연막(3)에 대하여 제 1 드라이 에칭을 실시한다. 이 제 1 드라이 에칭은 제 1 절연막(2)에 도달한 시점에서 자동적으로 종료하여, 제 1 절연막(2)에 이르는 개구부(6)가 형성된다(도 7).
계속해서, 저압 산소 플라즈마에서 레지스트막(5)을 제거한 후, 제 3 절연막(4) 및 제 2 절연막(3)을 마스크로 하여, 제 1 절연막(2)에 대하여 제 2 드라이 에칭을 실시한다. 이에 의해, 하층 배선(1)에 이르는 개구부(7)가 형성된다(도 8). 여기서, 개구부(7)는 배선홈 및 배선구멍 중 어떤 것도 바람직하다.
한편, 저압 산소 플라즈마 처리를 실시함으로써, 개구부(7)의 내면에는 변질층이 형성되지만, 이 변질층은 본 발명에서 대상으로 삼는 「유기 실록산계 절연막으로부터 탄소를 제거하여, (탄소 원자수/규소 원자수)의 비가 0.1 이하가 된 절연층」과는 다른 것이다.
다음으로, 개구부(7)의 내면에 배리어 금속막을 형성하고, 또한 배리어 금속막을 통해서 배선홈의 내부에 구리층을 매입함으로써 구리 배선을 형성한다. 이 공정은 구체적으로는 다음과 같이 하여 실시할 수 있다.
우선, 개구부(7)의 내면 및 제 3 절연막(4) 위에, 배리어 금속막(8)으로서, 질화 탄탈막과 탄탈막으로 이루어지는 적층막을 형성한다. 배리어 금속막(8)의 막 두께는 예컨대 20nm 정도로 할 수 있다. 계속해서, 배리어 금속막(8) 위에, 도전층으로서의 구리층(9)을 개구부(7)가 매입되도록 하여 성막한다. 이에 의해, 도 9에 나타내는 구조가 수득된다.
다음으로, CMP법에 의해서, 구리층(9) 및 배리어 금속막(8)의 연마를 실시한다. 이 때, 표면의 평탄성을 높이기 위해서, 제 3 절연막(4) 전체 및 제 2 절연막(3) 일부도 연마한다. 이에 의해, 개구부(7)의 내부에만 구리층(9) 및 배리어 금속막(8)이 잔존하도록 하여, 하층 배선(1)에 전기적으로 접속하는 제 1 배선(10)을 형성할 수 있다. 또한, 연마 후의 표면에는 제 2 절연막(3)이 노출된다(도 10).
다음으로, 암모니아를 이용한 환원성 플라즈마 처리를 실시하고, 구리층(9)의 표면을 환원함과 동시에 제 2 절연막(3)의 표면을 청정화한다. 이에 의해, 도 12에 나타낸 바와 같이, 제 2 절연막(3) 중의 탄소가 환원되어 변질층(3')이 형성된다. 변질층(3')의 막 두께는 예컨대 12nm 정도이다. 한편, 암모니아 대신에 수소를 사용할 수 있고, 암모니아 및 수소 모두를 사용할 수 있다.
이상의 공정에 의해서, 본 발명에 따른 유기 실록산 절연막을 이용한 배선층을 형성할 수 있다(도 11).
계속해서, 비아 선방식 이중 상감법을 이용하여, 도 5 내지 도 11과 동일한 공정을 반복함으로써, 제 1 배선(10)에 전기적으로 접속하는 제 2 배선(11)을 형성 한다(도 12). 또한, 동일한 공정을 반복함으로써 다층 배선 구조를 형성할 수 있다.
도 12에 있어서, 제 2 절연막(3)에는 배선홈(13)와 배선홈(13)에 대응하는 비아홀(12)이 설치되어 있다. 그리고 배선홈(13) 및 비아홀(12)에 구리층(9)이 충전되어 제 2 배선(11)이 형성된다.
본 실시 양태에 있어서는 경도 및 비유전율이 다른 복수의 유기 실록산계 절연막을 조합시켜 배선층을 형성할 수도 있다. 구체적으로는, 본 발명에 있어서의 유기 실록산계 절연막의 하층에, 이 절연막에 접하고 이 절연막보다 비유전율이 낮은 다른 절연막(이하, 간단히 저 유전율 절연막이라고 칭한다)이 형성될 수도 있다.
예컨대, 제 2 절연막을 형성하는 공정은, 화학식 1로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로 이용하고, 플라즈마 CVD법을 이용하여 650Pa 이상의 압력으로 소정의 막 두께에 도달할 때까지 성막한 후, 압력을 500Pa 이하로 변경하여 추가로 성막하는 공정으로 할 수 있다. 이에 의해, 규소, 탄소 및 산소를 포함하고, (탄소 원자수/규소 원자수)의 비가 0.5 이상 1.0이하인 절연막으로서, 하층을 비유전율이 2.8 이하이고 경도가 1.8GPa 이하인 절연막으로 하고, 상층을 비유전율이 3.1 이하이고 경도가 2.7GPa 이상인 절연막으로 할 수 있다(도 1). 이 경우, 인접하는 배선 사이의 용량을 저감하기 위해서는 하층의 절연막의 비유전율은 2.6 이하인 것이 바람직하다.
예 3으로서, 제 1 배선층에 있어서는 (CH3)4Si2O(OCH3)2을 원료로 하여 경도가 3.0GPa인 유기 실록산계 절연막을 250nm의 막 두께로 형성한다. 다음으로, 제 2 배선층에 있어서는 경도 0.9GPa의 유기 실록산계 절연막을 400nm의 막 두께로 형성한 후, 경도 3.0GPa의 유기 실록산계 절연막을 100nm의 막 두께로 형성한다. 한편, 원료 가스는 제 1 절연막과 동일하게 할 수 있다. 마찬가지로 제 2 배선층의 상층의 배선층에 관해서도, 제 2 배선층과 동일하게 하여 형성한다.
이 모양을 도 13에 나타낸다. 도 13이 도 12와 다른 점은 제 2 배선층(11)에 있어서의 제 2 절연막(3)이 제 1 유기 실록산계 절연막(3a)과 제 2 유기 실록산계 절연막(3b)으로 이루어지고 있다는 점이다. 한편, 제 1 배선층(10)에 있어서의 제 2 절연막(3)은 제 1 유기 실록산계 절연막(3a)으로만 되어 있다. 여기서, 제 1 유기 실록산계 절연막(3a)이란 경도가 3.0GPa인 절연막이고, 제 2 유기 실록산계 절연막(3b)이란 경도가 0.9GPa인 절연막이다. 변질층(3')은 환원성 플라즈마에 노출되는 제 1 유기 실록산계 절연막(3a)의 표면에만 형성된다. 그리고 제 2 배선층(11)의 더 상층에 형성되는 배선층(도시하지 않음)도, 제 2 배선층과 동일한 구조를 갖는 것으로 할 수 있다.
도 13의 구조에 따르면, 배선홈(13)에 대응하는 비아홀(12)은 저 유전율 절연막으로서의 제 2 유기 실록산계 절연막(3b)의 일부에 설치되어 있다. 또한, 배선홈(13)은 제 2 유기 실록산계 절연막(3b)의 일부와 제 1 유기 실록산계 절연막(3a)에 설치되어 있다. 그리고 배선홈(13) 및 비아홀(12)에 구리층(9)이 충전되어 제 2 배선(11)이 형성되어 있다. 이러한 구조로 함으로써, 이하에 설명한 바와 같이 인접한 배선 사이의 용량을 낮출 수 있다.
도 1로부터, 경도 3.0GPa에서의 비유전율은 2.93이고, 경도 0.9GPa에서의 비유전율은 2.52이다. 따라서, 이들의 막 두께를 상기한 바와 같이 설정함으로써, 각 배선층을 단일한 경도의 유기 실록산계 절연막만으로 형성한 경우에 비해, 10% 정도 낮은 기생 용량을 실현할 수 있다. 한편, 이 경우, (CH3)2Si(OCH3)2 대신에 (CH3)4Si2O(OCH3)2를 이용한 경우도 동일하다.
또한, 예 4로서, 제 1 배선층에 있어서는 (CH3)4Si2O(OCH3)2을 원료로 하여 경도가 3.0GPa인 유기 실록산계 절연막을 250nm의 막 두께로 형성한다. 다음으로, 제 2 배선층에 있어서는 경도 3.0GPa의 유기 실록산계 절연막을 200nm의 막 두께로 형성한 후, 경도 0.9GPa인 유기 실록산계 절연막을 200nm의 막 두께로 형성하고, 또한, 경도가 3.0GPa인 유기 실록산계 절연막을 100nm의 막 두께로 형성한다. 한편, 원료 가스는 제 1 절연막과 동일하다고 할 수 있다. 마찬가지로, 제 2 배선층의 상층의 배선층에 관해서도, 제 2 배선층과 동일하게 하여 형성한다. 이와 같이 함으로써, 각 배선층을 단일한 경도의 유기 실록산계 절연막만으로 형성한 경우에 비교하여, 5% 정도 낮은 기생 용량을 실현할 수 있다. 한편, 이 경우, (CH3)2Si(OCH3)2 대신에 (CH3)4Si2O(OCH3)2를 이용한 경우도 동일하다.
이 모양을 도 14에 나타낸다. 도 14가 도 13과 다른 점은 제 2 배선층(11)에 있어서의 제 2 절연막(3)이 제 1 유기 실록산계 절연막(3a), 제 2 유기 실록산 계 절연막(3b) 및 제 1 유기 실록산계 절연막(3a)의 3층 구조로 이루어지고 있다는 점이다. 여기서, 제 1 유기 실록산계 절연막(3a)이란 경도가 3.0GPa의 절연막이고, 제 2 유기 실록산계 절연막(3b)이란 경도가 0.9GPa인 절연막이다. 제 1 배선층(10)에 있어서의 제 2 절연막(3)은 제 1 유기 실록산계 절연막(3a)으로만 되어 있다. 또한, 변질층(3')은 환원성 플라즈마에 노출되는 제 1 유기 실록산계 절연막(3a)의 표면에만 형성된다. 한편, 제 2 배선층(11)의 더 상층에 형성되는 배선층(도시하지 않음)도 제 2 배선층과 동일한 구조를 갖는 것으로 할 수 있다.
도 14의 구조에 따르면, 배선홈(13)에 대응하는 비아홀(12)은 제 1 유기 실록산계 절연막(3a)에 설치되어 있다. 또한, 배선홈(13)은 저 유전율 절연막으로서의 제 2 유기 실록산계 절연막(3b)과 제 1 유기 실록산계 절연막(3a)에 설치되어 있다. 그리고, 배선홈(13) 및 비아홀(12)에 구리층(9)이 충전되어, 제 2 배선(11)이 형성되어 있다. 이러한 구조로 함으로써, 이하에 설명한 바와 같이 저항치의 상승을 억제하면서 인접하는 배선 사이의 용량을 낮출 수 있다.
상기 예 1 내지 예 4에 따라, 5층으로 이루어지는 배선 구조를 갖는 반도체 장치를 제조했다. 한편, 예 1 및 예 2는 도 12의 구조에 대응한다. 또한, 예 3은 도 13의 구조에 대응하고, 예 4는 도 14의 구조에 대응한다. 그리고 200℃의 온도에서 500시간의 스트레스 마이그레이션 시험을 실시하고, 시험 전후에서의 층간 접속 저항의 변화를 조사한 결과, 예 4에 의한 반도체 장치의 저항 상승율은 예 1 및 예 2에 있어서의 저항 상승율과 동일한 정도였다. 한편, 예 3에 있어서의 저항 상승율은 예 4의 2배 정도이지만, 실용상 문제가 없는 수준이었다.
또한, 본 발명에 있어서는 하층 배선 위에, 제 1 절연막, 제 2 절연막, 제 3 절연막 및 제 4 절연막을 형성한 후, 이들 절연막을 드라이 에칭하여 하층 배선에 이르는 개구부를 형성하고, 개구부의 내부 및 제 4 절연막 위에 배리어 금속막 및 도전층을 형성한 후, 개구부의 내부를 제외하고 도전층, 배리어 금속막, 제 4 절연막 및 제 3 절연막 일부를 화학적 기계 연마법에 의해 제거하여, 하층 배선에 전기적으로 접속하는 상층의 배선을 형성할 수 있다. 이 경우, 노출된 제 3 절연막 및 도전층의 표면에 환원성 플라즈마 처리가 실시된다. 한편, 제 1 절연막은 배리어 절연막이고, 제 3 절연막은 본 발명에 있어서의 유기 실록산계 절연막이며, 제 4 절연막은 SiO2막이다.
상기의 경우, 제 2 절연막을 형성하는 공정은 제 3 절연막보다 비유전율이 낮은 절연막을 형성하는 공정으로 한다. 즉, 제 2 절연막은 제 3 절연막보다 비유전율이 낮은 막이면 바람직하고, 유기 실록산계 절연막으로 한정되지 않는다. 한편, 제 3 절연막을 형성하는 공정은 화학식 1로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로 이용하여, 500Pa 이하의 압력으로 플라즈마 CVD법에 의해 성막하는 공정으로 한다. 이에 의해, 경도가 2.7GPa 이상인 제 3 절연막이 수득된다. 한편, 제 3 절연막의 경도를 3.0GPa 이상으로 함으로써, 변질층의 막질을 보다 양호한 것으로 할 수 있다. 이 경우, 성막시의 압력은 470Pa 이하로 하는 것이 바람직하다.
이 방법에 의하면, 도 14에 있어서, 제 2 유기 실록산계 절연막(3b)을 제 2 절연막으로 바꾼 구조가 수득된다. 따라서, 환원성 플라즈마 처리에 의해 형성되는 변질층의 막질을 치밀하게 할 수 있기 때문에, 반도체 장치의 전기적 특성이 저하되는 것을 방지할 수 있게 된다. 또한, 배선층을 단일한 유기 실록산계 절연막만으로 형성한 경우에 비해, 보다 낮은 기생 용량으로 할 수 있다.
본원의 제 1 발명에 따르면, 다층 배선 구조가, 비유전율이 3.1 이하이고 경도가 2.7GPa 이상인 절연막을 적어도 일부에 구비한 층간 절연막을 갖는 동시에, 이 절연막이, 규소, 탄소 및 산소를 포함하고, (탄소 원자수/규소 원자수)의 비가 0.5 이상 1.0 이하이기 때문에, 변질층의 막질을 치밀하게 하여 전기적 특성의 저하를 막을 수 있다. 또한, 레지스트 패턴을 전사할 때의 에칭 선택비를 확보할 수도 있다.
또한, 본원의 제 2 발명에 의하면, 화학식: RwSixOy(OR')z로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로 이용하고, 500Pa 이하의 압력으로 플라즈마 CVD법을 이용하여 제 2 절연막을 성막하기 때문에, 변질층의 막질을 치밀하게 하여 전기적 특성의 저하를 막을 수 있다.
또한, 본원의 제 3의 발명에 의하면, 제 2 절연막을 형성하는 공정은 화학식: RwSixOy(OR')z로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로 하여, 플라즈마 CVD법을 이용하여 650Pa 이상의 압력으로 소정의 막 두께에 이를 때 까지 성막한 후, 압력을 500Pa 이하로 변경하여 추가로 성막하는 공정이기 때문에, 변질층의 막질을 치밀하게 하여 전기적 특성의 저하를 막는 동시에 기생 용량을 낮출 수 있다.
또한, 본원의 제 4 발명에 의하면, 제 2 절연막을 형성하는 공정은 제 3 절연막 보다 비유전율이 낮은 절연막을 형성하는 공정이고, 제 3 절연막을 형성하는 공정은 화학식 RwSixOy(OR')z로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로 이용하고, 500Pa 이하의 압력으로 플라즈마 CVD법에 의해 성막하는 공정이기 때문에, 변질층의 막질을 치밀하게 하여 전기적 특성의 저하를 막는 동시에 기생 용량을 낮출 수 있다.

Claims (16)

  1. 반도체 기판 위에 형성된 다층 배선 구조를 구비하는 반도체 장치에 있어서,
    상기 다층 배선 구조가, 비유전율이 3.1 이하이고 경도가 2.7GPa 이상인 유기 실록산계 절연막을 적어도 일부에 구비하는 층간 절연막을 갖고 있고, 상기 유기 실록산계 절연막이 (탄소 원자수/규소 원자수)의 비가 0.5 이상 1.0이하인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 유기 실록산계 절연막의 경도가 3.0GPa 이상인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 실록산계 절연막이 Si-CH3 결합, Si-O-Si 결합 및 Si-C-Si 결합을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 다층 배선 구조가, 상기 유기 실록산계 절연막으로부터 탄소가 제거되어 (탄소 원자수/규소 원자수) 비가 0.1 이하로 된 절연층을 상기 유기 실록산계 절연막 의 표면에 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 절연층의 막 두께가 5nm 이상 15nm 이하인 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 절연층의 최대 막 두께와 최소 막 두께의 차이가 상기 절연층의 평균 막 두께의 20% 이내인 것을 특징으로 하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 절연층의 상층에 상기 절연층에 접하여 배리어 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 실록산계 절연막의 하층에, 상기 유기 실록산계 절연막에 접하고 상기 유기 실록산계 절연막보다 비유전율이 낮은 저 유전율 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 저 유전율 절연막이, (탄소 원자수/규소 원자수)의 비가 0.5 이상 1.0이하인 유기 실록산계 절연막으로서, 비유전율이 2.8 이하이고 경도가 1.8GPa 이하인 것을 특징으로 하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 다층 배선 구조가, 상기 유기 실록산계 절연막 및 상기 저 유전율 절연막의 일부에 설치된 배선홈, 및 상기 배선홈에 대응하여 상기 저 유전율 절연막의 다른 일부에 설치된 비아홀에, 도전층이 충전된 구조를 갖는 것을 특징으로 하는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 다층 배선 구조가, 상기 유기 실록산계 절연막 및 상기 저 유전율 절연막에 설치된 배선홈, 및 상기 배선홈에 대응하여 상기 유기 실록산계 절연막에 설치된 비아 홀에, 도전층이 충전된 구조를 갖는 것을 특징으로 하는 반도체 장치.
  12. 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 형성된 하층 배선 위에 제 1 절연막을 형성하는 공정,
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정,
    상기 제 2 절연막 위에 제 3 절연막을 형성하는 공정,
    상기 제 3 절연막, 상기 제 2 절연막 및 상기 제 1 절연막을 드라이 에칭하여 상기 하층 배선에 이르는 개구부를 형성하는 공정,
    상기 개구부의 내면 및 상기 제 3 절연막 위에 배리어 금속막을 형성하는 공정,
    상기 개구부가 매입되도록 상기 배리어 금속막 위에 도전층을 형성하는 공정,
    상기 개구부의 내부를 제외하고, 상기 도전층, 상기 배리어 금속막, 상기 제 3 절연막, 및 상기 제 2 절연막 일부를 화학적 기계 연마법에 의해 제거하여 상기 하층 배선에 전기적으로 접속하는 상층의 배선을 형성하는 공정, 및
    노출된 상기 제 2 절연막 및 상기 도전층의 표면을 환원성 플라즈마 처리하는 공정을 갖고,
    상기 제 2 절연막을 형성하는 공정이, 다음 화학식 1로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로 이용하고, 500Pa 이하의 압력으로 플라즈마 CVD법에 의해 성막하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법:
    화학식 1
    RwSixOy(OR')z
    상기 식에서,
    R 및 R'는 CH3이고,
    w, x, z는 양의 정수이고,
    y는 0 또는 양의 정수이고,
    (w/x)=2이다.
  13. 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 형성된 하층 배선 위에 제 1 절연막을 형성하는 공정,
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정,
    상기 제 2 절연막 위에 제 3 절연막을 형성하는 공정,
    상기 제 3 절연막, 상기 제 2 절연막 및 상기 제 1 절연막을 드라이 에칭하여, 상기 하층 배선에 이르는 개구부를 형성하는 공정,
    상기 개구부의 내면 및 상기 제 3 절연막 위에 배리어 금속막을 형성하는 공정,
    상기 개구부가 매입되도록 상기 배리어 금속막 위에 도전층을 형성하는 공정,
    상기 개구부의 내부를 제외하고, 상기 도전층, 상기 배리어 금속막, 상기 제 3 절연막, 및 상기 제 2 절연막 일부를 화학적 기계 연마법에 의해 제거하여, 상기 하층 배선에 전기적으로 접속하는 상층의 배선을 형성하는 공정, 및
    노출된 상기 제 2 절연막 및 상기 도전층의 표면을 환원성 플라즈마 처리하는 공정을 갖고,
    상기 제 2 절연막을 형성하는 공정이, 다음 화학식 1로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로 하여, 플라즈마 CVD법에 의해 650Pa 이상의 압력으로 소정의 막 두께에 도달할 때까지 성막한 후, 압력을 500Pa 이하로 바꾸고 추가로 성막하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법:
    화학식 1
    RwSixOy(OR')z
    상기 식에서,
    R 및 R'는 CH3이고,
    w, x, z는 양의 정수이고,
    y는 0 또는 양의 정수이고,
    (w/x)=2이다.
  14. 다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 형성된 하층 배선의 위에 제 1 절연막을 형성하는 공정,
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 공정,
    상기 제 2 절연막 위에 제 3 절연막을 형성하는 공정,
    상기 제 3 절연막 위에 제 4 절연막을 형성하는 공정,
    상기 제 4 절연막, 상기 제 3 절연막, 상기 제 2 절연막 및 상기 제 1 절연막을 드라이 에칭하여 상기 하층 배선에 이르는 개구부를 형성하는 공정,
    상기 개구부의 내면 및 상기 제 4 절연막 위에 배리어 금속막을 형성하는 공정,
    상기 개구부가 매입되도록 상기 배리어 금속막 위에 도전층을 형성하는 공정,
    상기 개구부의 내부를 제외하고 상기 도전층, 상기 배리어 금속막, 상기 제 4 절연막, 및 상기 제 3 절연막 일부를 화학적 기계 연마법에 의해 제거하여 상기 하층 배선에 전기적으로 접속하는 상층의 배선을 형성하는 공정, 및
    노출된 상기 제 3 절연막 및 상기 도전층의 표면을 환원성 플라즈마 처리하는 공정을 갖고,
    상기 제 2 절연막을 형성하는 공정이 상기 제 3 절연막보다 비유전율이 낮은 절연막을 형성하는 공정이며,
    상기 제 3 절연막을 형성하는 공정이, 하기 화학식 1로 표시되는 알킬알콕시실레인과 비산화성 가스를 원료 가스로 이용하여, 500Pa 이하의 압력으로 플라즈마 CVD법에 의해 성막하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법:
    화학식 1
    RwSixOy(OR')z
    상기 식에서,
    R 및 R'는 CH3이고,
    w, x, z는 양의 정수이고,
    y는 0 또는 양의 정수이고,
    (w/x)=2이다.
  15. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 비산화성 가스가 헬륨 가스, 아르곤 가스 및 질소 가스로 이루어지는 군중에서 선택되는 1종 이상의 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 환원성 플라즈마 처리가 암모니아 및 수소중 하나 이상을 포함하는 플라즈마 에 노출되는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020050060724A 2004-07-06 2005-07-06 반도체 장치 및 그의 제조 방법 KR101139034B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00199709 2004-07-06
JP2004199709A JP4854938B2 (ja) 2004-07-06 2004-07-06 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20060049890A true KR20060049890A (ko) 2006-05-19
KR101139034B1 KR101139034B1 (ko) 2012-04-30

Family

ID=35540448

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050060724A KR101139034B1 (ko) 2004-07-06 2005-07-06 반도체 장치 및 그의 제조 방법

Country Status (5)

Country Link
US (2) US7602063B2 (ko)
JP (1) JP4854938B2 (ko)
KR (1) KR101139034B1 (ko)
CN (2) CN101330045B (ko)
TW (1) TWI413212B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006126536A1 (ja) * 2005-05-25 2006-11-30 Nec Corporation 半導体装置及びその製造方法
JP5060037B2 (ja) * 2005-10-07 2012-10-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8368220B2 (en) * 2005-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Co. Ltd. Anchored damascene structures
US8043957B2 (en) 2006-05-17 2011-10-25 Nec Corporation Semiconductor device, method for manufacturing semiconductor device and apparatus for manufacturing semiconductor
KR100829385B1 (ko) * 2006-11-27 2008-05-13 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
JP2011249678A (ja) * 2010-05-28 2011-12-08 Elpida Memory Inc 半導体装置及びその製造方法
JP5972679B2 (ja) * 2012-06-18 2016-08-17 東海旅客鉄道株式会社 炭素含有酸化ケイ素膜の製造方法
US10755995B2 (en) 2018-06-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Warpage control of semiconductor die
JP2022037944A (ja) * 2018-12-28 2022-03-10 日産化学株式会社 水素ガスを用いた前処理によるレジスト下層膜のエッチング耐性を向上する方法
US11410879B2 (en) * 2020-04-07 2022-08-09 International Business Machines Corporation Subtractive back-end-of-line vias

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3726226B2 (ja) * 1998-02-05 2005-12-14 日本エー・エス・エム株式会社 絶縁膜及びその製造方法
US6593247B1 (en) * 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
JP3078811B1 (ja) * 1998-03-26 2000-08-21 松下電器産業株式会社 配線構造体の形成方法
US6068884A (en) * 1998-04-28 2000-05-30 Silcon Valley Group Thermal Systems, Llc Method of making low κ dielectric inorganic/organic hybrid films
JP3727818B2 (ja) 1999-03-19 2005-12-21 株式会社東芝 半導体装置の配線構造及びその形成方法
JP3197007B2 (ja) 1999-06-08 2001-08-13 日本エー・エス・エム株式会社 半導体基板上のシリコン重合体絶縁膜及びその膜を形成する方法
JP4554011B2 (ja) * 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP3615979B2 (ja) 2000-01-18 2005-02-02 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2001338978A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
JP2003031580A (ja) * 2001-07-18 2003-01-31 Toshiba Corp 半導体装置の製造方法
JP3545364B2 (ja) * 2000-12-19 2004-07-21 キヤノン販売株式会社 半導体装置及びその製造方法
SG98468A1 (en) * 2001-01-17 2003-09-19 Air Prod & Chem Organosilicon precursors for interlayer dielectric films with low dielectric constants
KR100926722B1 (ko) 2001-04-06 2009-11-16 에이에스엠 저펜 가부시기가이샤 반도체 기판상의 실록산 중합체막 및 그 제조방법
JP3924501B2 (ja) * 2001-06-25 2007-06-06 Ｎｅｃエレクトロニクス株式会社 集積回路装置の製造方法
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP4177993B2 (ja) * 2002-04-18 2008-11-05 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2004023030A (ja) * 2002-06-20 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US6740602B1 (en) 2003-03-17 2004-05-25 Asm Japan K.K. Method of forming low-dielectric constant film on semiconductor substrate by plasma reaction using high-RF power

Also Published As

Publication number Publication date
US7960279B2 (en) 2011-06-14
CN100539116C (zh) 2009-09-09
TW200608519A (en) 2006-03-01
JP4854938B2 (ja) 2012-01-18
CN101330045B (zh) 2010-08-11
KR101139034B1 (ko) 2012-04-30
US7602063B2 (en) 2009-10-13
US20090263963A1 (en) 2009-10-22
CN101330045A (zh) 2008-12-24
TWI413212B (zh) 2013-10-21
CN1728375A (zh) 2006-02-01
US20060006530A1 (en) 2006-01-12
JP2006024641A (ja) 2006-01-26

Similar Documents

Publication Publication Date Title
KR101139034B1 (ko) 반도체 장치 및 그의 제조 방법
US8278763B2 (en) Semiconductor device
JP4338495B2 (ja) シリコンオキシカーバイド、半導体装置、および半導体装置の製造方法
US7485570B2 (en) Silicon oxycarbide, growth method of silicon oxycarbide layer, semiconductor device and manufacture method for semiconductor device
US7888741B2 (en) Structures with improved interfacial strength of SiCOH dielectrics and method for preparing the same
US7193325B2 (en) Reliability improvement of SiOC etch with trimethylsilane gas passivation in Cu damascene interconnects
JP2008147644A (ja) ウェットエッチングアンダカットを最小にし且つ超低ｋ（ｋ＜２．５）誘電体をポアシーリングする方法
JP4684866B2 (ja) 半導体装置の製造方法
US8390135B2 (en) Semiconductor device
JP2011082308A (ja) 半導体装置の製造方法
JP5387627B2 (ja) 半導体装置の製造方法
US7763538B2 (en) Dual plasma treatment barrier film to reduce low-k damage
JP4295730B2 (ja) 半導体装置の製造方法
KR101443999B1 (ko) 반도체 장치의 제조 방법
KR100571643B1 (ko) 반도체 소자의 제조방법
KR100377442B1 (ko) 반도체 장치 및 그의 제조 방법
JP2007214403A (ja) 半導体装置の製造方法
JP4882893B2 (ja) 半導体装置の製造方法
JP2012009617A (ja) 半導体装置の製造方法、配線用銅合金、及び半導体装置
WO2009040670A2 (en) Semiconductor device and manufacturing method therefor
JP2008235811A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170322

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180406

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190404

Year of fee payment: 8