KR20060044944A - 인터페이스 모듈을 갖춘 대규모 집적회로 패키지와 이패키지에 사용되는 전송라인 헤더 - Google Patents

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히데토 후루야마
히로시 하마사키
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가부시끼가이샤 도시바
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Abstract

본 발명의 LSI 패키지는, 헤더 기재와, 이 헤더 기재에 의해 유지된 전송라인 및, 상기 헤더 기재 상에 실장된 인터페이스 IC칩을 갖춘 전송라인 헤더와; 인쇄배선기판과의 접속을 용이하게 하는 기판접속 접합부를 가진 인터포저 기판; 이 인터포저 기판 상에 실장된 LSI칩 및; 리드단자를 갖추고서 상기 인터포저 기판 상에 탑재되어 상기 인터페이스 IC칩이 상기 리드단자를 통해서 상기 LSI칩과 전기적으로 접속하도록 상기 전송라인 헤더를 수용하는 리셉터클을 갖추어 구성된다.

Description

인터페이스 모듈을 갖춘 대규모 집적회로 패키지와 이 패키지에 사용되는 전송라인 헤더 {LSI PACKAGE PROVIDED WITH INTERFACE MODULE, AND TRANSMISSION LINE HEADER EMPLOYED IN THE PACKAGE}
도 1은 본 발명의 제1실시예에 따른 I/F 모듈을 갖춘 LSI 패키지의 구조를 개략적으로 나타낸 조감도(鳥瞰圖),
도 2는 인터페이스 IC칩이 전송라인 헤더 상에 실장되어 있는 구성을 설명하는 것으로, 도 1에 나타낸 LSI 패키지에 사용되는 전송라인 헤더의 구조를 개략적으로 나타낸 조감도,
도 3은 인터페이스 IC칩이 분리되어 도시된 전송라인 헤더를 확대해서 나타낸 도면,
도 4는 전기단자와 중간 상호접속부를 설명하는 것으로, 전송라인 헤더를 확대해서 나타낸 조감도,
도 5는 전기단자의 배열의 상세를 설명하는 것으로, 전송라인 헤더를 더 확대해서 나타낸 조감도,
도 6은 본 발명의 제1실시예에 따른 광학 반도체칩의 구조를 개략적으로 나타낸 조감도,
도 7은 광학 반도체칩이 전송라인 헤더 상에 실장되어 있는 조립 구조를 개 략적으로 나타낸 상면도,
도 8은 인터페이스 IC칩과 광학 반도체칩이 실장되어 있는 전송라인 헤더를 개략적으로 나타낸 단면도,
도 9는 리셉터클과 이 리셉터클의 리드단자 중 하나를 설명하는 것으로, 리셉터클 내에 삽입되도록 제작된 전송라인 헤더를 개략적으로 나타낸 단면도,
도 10은 도 9의 리드단자를 나타내는 단면의 후방 측에 배치된 방열단자의 연장방향을 따라 절단한 단면에서의 방열단자(열커넥터) 중 하나를 나타낸 단면도,
도 11은 리셉터클과 이 리셉터클에 삽입된 전송라인 헤더의 조립 구조를 개략적으로 나타낸 단면도,
도 12는 신호처리 LSI칩의 출력버퍼회로, 인터페이스 IC칩의 버퍼증폭기 및 면발광 레이저를 갖춘 회로구성을 나타내는 본 발명의 제1실시예에 따른 LSI 패키지의 기능블럭도,
도 13은 리드단자의 배열의 외측에서 인터페이스 IC칩과 접촉하는 판스프링에 의해 실현된 한쌍의 열커넥터를 설명하는 것으로, 리셉터클과 이 리셉터클 내에 삽입되어 있는 전송라인 헤더의 조립 구조를 개략적으로 나타낸 조감도,
도 14는 본 발명의 제1실시예에 따른 히트싱크가 고정되어 있는 LSI 패키지의 완전조립 구조를 개략적으로 나타낸 단면도,
도 15는 LSI 패키지으로부터 리셉터클로의 디지탈 상호접속부의 구조를 더 설명하는 것으로, 리셉터클과 이 리셉터클 내에 삽입된 전송라인 헤더의 조립 구조를 개략적으로 나타낸 단면도,
도 16은 제1실시예의 번형례에 따른 LSI 패키지의 구성에 있어서 인터포저 기판의 윗면에 설치된 고주파 전송라인(마이크로-스트립 라인(micro-strip line))을 더 설명하는 것으로, 리셉터클과 이 리셉터클 내에 삽입된 전송라인 헤더의 조립구조를 개략적으로 나타낸 단면도,
도 17은 본 발명의 제2실시예에 따른 리셉터클과 리셉터클 내에 삽입된 전송라인 헤더의 조립 구조를 개략적으로 나타낸 단면도,
도 18은 본 발명의 제3실시예에 따른 리셉터클과 리셉터클 내에 삽입된 전송라인 헤더의 조립 구조를 개략적으로 나타낸 단면도,
도 19는 본 발명의 제3실시예의 변형례에 따른 리셉터클과 리셉터클 내에 삽입된 전송라인 헤더의 조립 구조를 개략적으로 나타낸 단면도,
도 20은 본 발명의 제4실시예에 따른 리셉터클과 리셉터클 내에 삽입된 전송라인 헤더의 조립 구조를 개략적으로 나타낸 단면도,
도 21은 본 발명의 제4실시예의 변형례에 따른 리셉터클과 리셉터클 내에 삽입된 전송라인 헤더의 조립 구조를 개략적으로 나타낸 단면도,
도 22는 본 발명의 다른 실시예에 따른 리셉터클과 리셉터클 내에 삽입된 전송라인 헤더의 조립 구조를 개략적으로 나타낸 조감도,
도 23은 미국 특허출원 10/778, 030호에 개시된 I/F 모듈을 갖춘 LSI 패키지에 있어서 인터포저와 I/F 모듈 사이의 전기접속을 개략적으로 나타낸 단면도이다.
이 출원은 2004년 3월 30일에 출원된 일본 특허출원 제2004-100734호의 우선권을 주장한다. 그 전체 내용은 여기에 참고문헌으로서 짜 넣어져 있다.
본 발명은 인터페이스(I/F) 모듈을 갖춘 LSI(Large Scale Integrated circuit: 대규모 집적회로) 패키지, 이 LSI 패키지에 사용되는 인터포저 및 I/F 모듈, 및 I/F 모듈을 실현하는 전송라인 헤더(transmission line header)에 관한 것이다.
바이폴라 트랜지스터와 전계효과 트랜지스터 등과 같이 전기적 상호접속장치의 성능의 향상과 더불어, 신호처리를 위한 대규모 집적회로(이후, "신호처리 LSI"라 기재함)에 있어서 동작속도의 현저한 개선이 시도되고 있다. 그렇지만, 신호처리 LSI에서의 동작속도는 본질적으로 높지만, 기판 레벨(board level) 또는 신호처리 LSI를 탑재하는 인쇄회로기판(printed circuit board) 상에서의 동작속도는 신호처리 LSI에서의 동작속도보다 아직 낮고, 더욱이 인쇄회로기판에 의해 실현되는 래크레벨(rack level) 패키징 계층 중에 동작속도가 더 낮아진다. 상술한 동작속도 문제는 동작주파수가 더 높아짐에 따라 증가하는 전송손실, 노이즈 및 전기 상호접속(interconnection)과 관련된 전자기 간섭의 증가에 의해 발생된다. 즉, 배선길이가 길어짐에 따라 동작주파수는 신호품질을 보증하기 위해 부득이 하게 감소하게 된다. 따라서, 패키징 기술이 신호처리 LSI의 동작속도라기보다 시스템의 동작속도를 제한하는 그러한 경향은 최근 전기적 상호접속장치에 있어서 더욱 더 중 요해진다.
전기적 상호접속장치에서의 그와 같은 문제를 고려해서, 광 상호접속에 의해 신호처리 LSI간의 통신을 행하도록 된 광학적 상호접속장치가 제안되어 있다. 광 상호접속에 있어서는, 손실의 주파수 의존으로 인하여 분배라인에서의 전자기 간섭과 접지전위 변동과 관련된 노이즈가 직류로부터 100GHz를 넘는 고주파수대역까지의 주파수범위에 있어서 무시될 수 있어 Gbps의 통신을 쉽게 실현할 수 있다. 광 상호접속에 의해 신호처리 LSI간의 통신을 행하는 그러한 광학적 상호접속장치가, 고속신호의 외부 접속에 적합한 I/F 모듈이 신호처리 LSI가 탑재되어 있는 인터포저 상에 직접 탑재하는 구조로 되어 있는, 예컨대 「NIKKEI ELECTRONICS, No. 810, pp 121-122, December 3, 2001」에 개시되어 있다.
상술한 종래 기술에 있어서는, 인터포저의 기판 실장이 인터포저가 I/F 모듈과 혼합되어 있는 상태에서 수행되기 때문에, 통상의 인터포저 실장기술로는 인터포저를 기판 상에 실장하는 것이 어렵다고 하는 문제가 있었다
예컨대, I/F 모듈은 광섬유 등의 광 전송라인을 가지고 있기 때문에, 광섬유를 그대로 인터포저의 땜납리플로우로(solder reflow furnace) 안에 넣음으로써 열처리를 하는 것은 불가능하다. 작은 동축케이블과 같은 전기 전송라인을 전송라인으로 사용할 때에도 동일한 문제가 일어나기 때문에, 그 문제는 광 전송라인이 적용되는 경우로 한정되지 않는다.
NIKKEI ELECTRONICS에 개시되어 있는 바와 같이, 광 전송라인은 분리할 수 있는 광컨넥터에 의해 I/F 모듈로부터 분리될 수 있도록 형성되어 있다. 그렇지 만, 분리할 수 있는 광컨넥터 계통에서는, 기계적인 대미지 및 오염으로부터 반도체소자 및 광컨넥터를 보호하기 위한 보호장치가 필요하게 된다. 게다가, 광컨넥터의 접합부(joint)의 열적인 변형을 방지하기 위해 처리온도를 낮추고, 처리시간을 단축시키기 위한 아키텍처가 필요하게 된다. 이들 요구로 인해, 동일한 기판 상에 탑재되리라고 추측되는 다른 부품의 탑재조건이 I/F 모듈의 탑재조건과 맞지 않아 기존의 기판조립 장비를 그대로 적용할 수 없다는 문제가 있었다. 더욱이, 광컨넥터의 압력 매커니즘과 유지 매커니즘이 분리할 수 있는 광컨넥터 계통에 제공되지 않으면 안되기 때문에, 구성이 더욱 더 복잡해지고, 제조비용이 급격히 증가하게 된다.
이들 상황을 고려하여, 본 발명의 목적은 기존의 생산라인을 통해 제조가 가능하고, 또 극단적으로 복잡하게 되는 구성을 수반하지 않으면서 고주파특성을 갖는 상술한 LSI 패키지의 일부분을 실현하는 LSI 패키지, 및 상술한 LSI 패키지의 일부분을 실현하는 전송라인 헤더를 제공하는 것이다.
본 발명의 특징은, 인쇄배선기판 상에 탑재할 수 있는 LSI 패키지로서,
(a) 헤더 기재와, 이 헤더 기재에 의해 유지된 전송라인 및, 상기 헤더 기재 상에 실장된 인터페이스 IC칩을 갖춘 전송라인 헤더와; (b) 상기 인쇄배선기판과의 접속을 용이하게 하는 복수의 기판접속 접합부를 가진 인터포저 기판; (c) 이 인터포저 기판 상에 실장된 LSI칩 및; (d) 리드단자를 갖추고서 상기 인터포저 기판 상 에 탑재되어 상기 인터페이스 IC칩이 상기 리드단자를 통해서 상기 LSI칩과 전기적으로 접속하도록 상기 전송라인 헤더를 수용하는 리셉터클을 갖추어 구성된 점에 있다.
본 발명의 또 다른 특징은, 전송라인과 인터페이스 IC칩을 유지하는 전송라인 헤더를 수용하기 위한 것으로, 인쇄배선기판 상에 탑재할 수 있는 중간 패키지로서,
(a) 제1주면 및 이 제1주면에 대향하는 제2주면에 의해 규정되고, 제2주면에 상기 인쇄배선기판과의 접속을 용이하게 하는 복수의 기판접속 접합부를 가진 인터포저 기판과, (b) 제1주면 내에 할당된 실장영역 상에 실장된 LSI칩 및, (c) 리드단자를 갖추고서 상기 인터포저 기판 상에 탑재되어 상기 인터페이스 IC칩이 상기 리드단자를 통해서 상기 LSI칩과 전기적으로 접속하도록 상기 전송라인 헤더를 수용하는 리셉터클을 갖추어 구성된 점에 있다.
본 발명의 더욱 다른 특징은, 리셉터클 내에 삽입되도록 형성된 전송라인 헤더로서,
(a) 헤더 기재와, (b) 이 헤더 기재에 할당된 칩실장면 상에 실장된 인터페이스 IC칩 및, (c) 상기 헤더 기재에 의해 유지된 전송라인을 갖추어 구성되고, 상기 인터페이스 IC칩 내에서 발생된 열에너지가 상기 리셉터클 또는 상기 리셉터클에 설치된 개구를 통해서 떨어져서 전송되도록 되어 있는 점에 있다.
(실시예)
이하의 설명에서는, 본 발명의 충분한 이해를 제공하기 위해 특정의 재료 (material), 공정 및 장비 등의 특정의 상세(詳細)를 설명한다. 그렇지만, 이 기술분야에서 통상의 기술을 가진 자라면 이들 특정의 상세한 설명 없이 본 발명이 실시될 수도 있다는 것을 이해할 수 있을 것이다. 다른 경우에, 본 발명을 쓸데없이 불필요하게 하지 않도록 하기 위해 널리 알려진 제조 재료, 공정 및 장비에 대해서는 상세히 설명하지 않기로 한다.
기판이 실제로 유지되는 방향에 관계없이 "위(on)", "전면에 걸쳐(over)", "아래(under)", "밑(beneath)" 및 "정상(normal)" 등의 전치사는 기판의 평면상의 표면에 대해 정의되는 것이다. 사이에 끼는 층이 있다고 하더라도 하나의 층은 다른 층 상에 있는 것이다.
본 발명의 각종 실시예를 설명하기 전에, 도 23을 참조하면서 본 발명의 발명자들에 의해 2004년 2월 17일 출원된 미국 특허출원 10/778, 030호에 제안되고, 전체 내용이 여기에 참고문헌으로서 짜 넣어진 "I/F 모듈을 갖춘 LSI 패키지"에 대해 설명하기로 한다. LSI 패키지는 인터포저 기판(interposer substrate; 1)과 이 인터포저 기판(1)의 윗면에 실장되어 있는 LSI칩(5) 및 접속패드(3a, 3b)를 갖추고 있다. 인터포저 기판(1)의 밑면은 기판접속 접합부(솔더볼(solder ball); 9a, 9b, 9c, …, 9r)에 의해 그 도시가 생략된 인쇄배선기판에 접속되어 있다. 그리고 LSI칩(5)의 상부 위에는 히트싱크(heat sink: 방열기)(3)의 밑면이 부착되어 있다. 회로기판(18a, 18b)은 이들 회로기판(18a, 18b)이 히트싱크(3)의 밑면의 LSI칩(5)을 둘러 쌀 수 있도록 배열되어 있다. 회로기판(18a, 18b)은 분리되어 나타내어져 있지만, 이들 회로기판(18a, 18b)은 틀구조로 LSI칩(5)을 둘러 싸도록 통합된 부재 로서 사용될 수 있다. 또한, 구동IC(61a)는 히트싱크(3)의 밑면의 회로기판(18a) 상에 실장되어 있고, 이 구동IC(61a)에 의해 구동되는 전기/광(electrical to optical: EO) 또는 광/전기(optical to electrical: OE) 변환기(62a)에 접속되어 있다. 마찬가지로, 구동IC(61b)는 히트싱크(3)의 밑면의 회로기판(18b) 상에 실장되어 있고, 이 구동IC(61b)에 의해 구동되는 EO/OE 변환기(62b)에 접속되어 있다.
EO/OE 변환기(62a, 62b)는 반도체 레이저 및 포토디텍터를 능동영역으로 이용해서 복수의 반도체 레이저 및 포토디텍터가 하나의 반도체칩에 통합되어 있는 구조를 포함하고 있다. EO/OE 변환기(62a, 62b)의 표면 상호접속에 관한 상세한 설명은 생략되어 있지만, EO/OE 변환기(62a, 62b)와 구동IC(61a, 61b) 사이의 전기접속을 용이하게 하기 위해 전극배선의 패턴이 EO/OE 변환기(62a, 62b)로부터 인출되어 있다. 구동IC(61a, 61b)는 EO/OE 변환기(62a, 62b)의 동일한 칩 내에 모놀리딕하게 빌트인되거나 또는 집적되어 있다. 그리고 EO/OE 변환기(62a, 62b)는 광섬유(64a, 64b)의 각각과 광학적으로 결합되도록 하기 위해 EO/OE 변환기(62a, 62b)의 능동영역이 고정밀 위치정합기술에 의해 대향하는 광섬유(64a, 64b)의 각각의 단면에 대향하여 정렬되도록 대향하는 광섬유(64a, 64b)의 각각의 단면에 면하고 있다. 광섬유(64a, 64b)는 회로기판(18a, 18b), 구동IC(61a, 61b) 및 EO/OE 변환기(62a, 62b)에 의해 실현되는 고속 I/F 모듈의 외부 상호접속을 위해 사용된다.
LSI칩(5)으로부터의 고속신호는 솔더볼(9a, 9b, 9c, …, 9r)을 매개로 해서 인쇄배선기판으로 공급되지 않으나, 인터포저 기판(1)의 상부 위에 배치되어 있는 접속패드(3a, 3b)와 회로기판(18a, 18b)을 매개로 해서 구동 IC(61a, 61b)로 공급 된다. 그 후, 전기신호는 EO/OE 변환기(62a, 62b)에 의해 광신호로 변환되어 광섬유 다발(bundle)(64a, 64b)로 주어진다.
여기서, "인터포저 기판(interposer substrate)"는 반도체칩을 마더보드(motherboard) 등에 접속하는 IC 패키지 내의 소자이다. 패키지 기판은 리드프레임, TAB 테이프, 수지기판 등에 의해 실현될 수 있다. LSI칩(5)의 상부 위에 히트싱크(3) 및 냉각팬(4)이 부착되어 있기 때문에, LSI칩(5)의 열방사(heat radiation: 방열)가 행해진다.
도 23에 나타낸 바와 같이 그러한 구조를 가진 LSI 패키지는, 현재의 패키징 장비(리플로우로 등)에 의해 수행되는 표준의 LSI 패키징 공정(process)과 완전히 동일한 수순 및 조건으로 현재의 생산라인에 의해 제조된 인쇄배선기판 상에 조립될 수 있다. 인쇄배선기판의 상부로부터 인터포저 기판으로 회로기판(18a, 18b), 구동IC(61a, 61b) 및 EO/OE 변환기(62a, 62b)를 갖춘 I/F 모듈을, 예컨대 스크류나 접착제에 의해 고정하기 위한 공정만이 도 23에 나타낸 LSI 패키지를 조립하기 위한 특유의 작업공정으로 된다. 그렇지만, I/F 모듈을 인터포저 기판에 고정하기 위한 공정이 I/F 모듈을 인터포저 기판의 위에 얹는 것에 의한 것이기 때문에, 아키텍처는 고정밀도의 위치제어기술(예컨대, ±10㎛)을 필요로 하지 않는다. 즉, I/F 모듈을 인터포저 기판에 고정하기 위한 공정에 대해 일반의 전기 컨넥터에 대한 그러한 위치제어 정밀도는 충분하고, 도 23에 나타낸 LSI 패키지의 조립공정의 비용은 그다지 증가하지 않는다. 즉, 현재의 저가의 인쇄배선기판(예컨대, 유리에폭시기판 등)을 이용하는 현재의 패키징 방법에 의해서도, 통상의 기판 전기상호접 속에 있어서 일반적으로 실현될 수 없는 고속(예컨대, 20Gbps)의 상호접속이 가능하게 된다.
신호처리 LSI칩(5)과 구동IC(61a, 61b)가 2차원으로 배열되어 있기 때문에 도 23에 나타낸 I/F 모듈을 갖춘 LSI 패키지는 각 칩의 방열이 쉽게 행해진다고 하는 이점을 갖지만, 반면에 이 LSI 패키지는 EO/OE 변환기(62a, 62b)로부터 구동IC(61a, 61b)로의 광 반도체소자로부터의 아날로그 전기배선(그 도시가 생략되어 있음)이 너무 길어져서 고속 신호처리를 차단할 수도 있다는 단점을 가진다. 또한, I/F 모듈을 갖춘 LSI 패키지는 I/F모듈에 대한 지지체를 실현하는 회로기판(18a, 18b)을 필요로 하는 바, 가능하다면, 이들 회로기판(18a, 18b)을 부조립(sub-assembly)하는 비용을 절약하는 것이 바람직하다.
다음에는 첨부도면을 참조하면서 본 발명의 각종 실시예에 대해 설명한다. 도면의 전체에 걸쳐서 동일하거나 유사한 부품 및 소자에는 동일하거나 유사한 참조번호를 붙이고, 동일하거나 유사한 부품 및 소자의 상세한 설명은 생략하거나 간단화하기로 한다.
이하의 본 발명의 제1∼제4실시예는, 인터페이스 IC가 전송라인과 합체되어 있는 I/F모듈과, LSI 패키지의 일부를 실현하는 LSI 패키지의 부조립 및, LSI 패키지의 일부를 실현하는 전송라인 헤더를 갖춤으로써, 인터페이스 IC와 광 반도체소자 사이의 접속 간격, 또는 인터페이스 IC와 전송라인 사이의 접속 간격이 더 짧아지고, 더욱이 I/F모듈에 대한 서브기판(지지기판) 및 I/F모듈의 부조립 공정이 제거될 수 있는 LSI 패키지를 제공한다.
예컨대, 제1∼제4실시예의 설명에 있어서는 광 상호접속을 이용하는 예로서 고속 I/F 모듈의 외부 상호접속을 나타내고 있지만, 작은 동축케이블 어레이와 같은 전기 상호접속을 외부 상호접속에 적용할 수도 있다. 외부 상호접속이 전기 상호접속인 경우에는, 구동/수신 IC 및 광학장치 대신 라인 구동기 IC 및 라인 수신기 IC와 같은 고속 배선 인터페이스 IC를 탑재할 수도 있고, 필요하다면 프리앰파시스회로와 등화기 등을 포함하고 있어도 좋다.
(제1실시예)
도 1에 나타낸 바와 같이, 본 발명의 제1실시예에 따른 LSI 패키지는 신호처리 LSI칩(이후, "LSI칩"이라 함; 5), 이 LSI칩(5)이 실장되며 인쇄배선기판에 전기적으로 접속되는 인터포저 기판(1) 및, 인터포저 기판(1) 상에 실장되는 복수의 리셉터클(소켓 리셉터클; 21, 22, 23, 24)을 갖추고 있다. 리셉터클(21, 22, 23, 24)의 각각은 LSI칩(5)으로부터/으로의 신호와 외부 전송라인으로부터/로의 신호 사이의 인터페이스 매커니즘의 일부를 실현한다.
본 발명의 제1실시예에 따른 LSI 패키지는, 각각이 대응하는 리셉터클(21, 22, 23, 24)에 각각 삽입되도록 형성된 헤더 몸체(31, 32, …)에 의해 실현되는 복수의 전송라인 헤더를 더 갖추고 있다. 헤더 몸체(31, 32, …)의 각각에 대해, 도 2에 나타낸 바와 같은 전송라인 헤더를 실현하기 위해 인터페이스 IC칩(83)이 실장되어 있다. 인터페이스 IC칩(83)은 인터페이스 매커니즘의 일부를 실현한다. 헤더 몸체(31, 32, …)의 각각은 인터페이스 IC칩(83)으로부터 대응하는 리셉터클(21, 22, 23, 24)로의 열적 흐름을 형성한다.
인터포저 기판(1)의 형상은 제1주면(윗면)과 이 제1주면에 대향하는 제2주면(밑면)에 의해 규정된다. LSI칩(5)은 인터포저 기판(1)의 제1주면(윗면)에 할당된 실장영역 상에 실장되어 있다. 제2주면(밑면) 상에는 인쇄배선기판(도시 생략)과의 접속을 용이하게 하기 위한 복수의 기판접속 접합부(전기 접촉영역)가 배열되어 있다. 헤더 몸체(31, 32, …)의 각각은 각각이 리셉터클(21, 22, 23, 24)로부터 분리될 수 있도록 리셉터클(21, 22, 23, 24)의 내측에 삽입되어 있다. 삽입된 구조에 있어서는, 헤더 몸체(31, 32, …)의 각각이 리셉터클(21, 22, 23, 24)을 매개로 해서 LSI칩(5)에 전기적으로 접속되어 있다. 제1헤더 기재(31)와 제1리셉터클(21)에 의해 실현되는 제1쌍의 전송라인 헤더, 제2헤더 기재(32)와 제2리셉터클(22)에 의해 실현되는 제2쌍의 전송라인 헤더, 제3헤더 기재(도시하지 않음)와 제3리셉터클(23)에 의해 실현되는 제3쌍의 전송라인 헤더, 및 제4헤더 기재(도시하지 않음)와 제3리셉터클(23)에 의해 실현되는 제4쌍의 전송라인 헤더는 각각 "인터페이스 모듈(I/F module)"이라고 한다.
도 1에는 2개의 헤더 몸체(31, 32)만이 나타내어져 있지만, 도 1은 본질적으로 4개의 전송라인 헤더가 4개의 리셉터클(21, 22, 23, 24)에 각각 삽입되어 있는 구조를 나타낸다. 제1∼제4의 전송라인 헤더는 도 23에 각각 나타낸 I/F모듈에 대응한다. 도시는 생략하고 있지만, 전송라인 헤더의 각각은 (후술되는) EO/OE 변환기와 인터페이스 IC로서 작용하고, 구동IC로서 작용하는 (후술되는) 광 반도체소자를 포함하고 있다. 4개의 헤더 몸체(31, 32, …)는 4개의 전송라인(41, 42, 43, 44)의 대응하는 종단에 각각 접속되어 있다. 도 1에는, 12개의 코어의 평행한 광 섬유-리본 케이블(테이프에 묶인 구조의 광섬유 어레이)이 전송라인의 정렬된 다발(bundle)(41, 42, 43, 44)로서 도시되어 있다. 예컨대, 일반적인 석영을 가진 광섬유는 정렬된 다발(41, 42, 43, 44)의 전송라인의 각각에 사용가능하다. 특히, 50㎛의 코어 직경과 125㎛의 클래딩층 직경을 각각 갖는 복수의 멀티모드 광섬유(MMF)가 전송라인의 정렬된 다발(41, 42, 43, 44)의 각각에 대해 중앙선의 250㎛ 어레이 피치로 전개될 수 있다. 또한, 980㎛의 코어 직경과 1000㎛의 클래딩층 직경을 각각 갖는 플라스틱 광섬유(POF)의 어레이가 전송라인의 정렬된 다발(41, 42, 43, 44)에 받아들여질 수도 있다. 도시는 생략되어 있지만, 전송라인의 정렬된 다발(41, 42, 43, 44)의 각각은 전송라인(평행한 광섬유-리본 케이블)의 바깥쪽의 정렬된 다발과 접속하기 위한 광커넥터에 접속될 수 있다. 전송라인의 정렬된 다발(41, 42, 43, 44)은 광섬유뿐만 아니라 UV경화 에폭시 수지, 폴리이미드 수지 또는 플루오로카본 폴리이미드 수지 등으로 이루어진 광도파관 필름에 의해 실현될 수 있다. 멀티모드 광도파관에 대해 대략 50㎛□, 단일모드 광도파관에 대해 대략 9㎛□의 단면치수를 갖는 융기(ridge)구조를 각각 가진 코어의 선형 어레이가 광도파관 필름의 내측에 형성해도 좋다.
본 발명의 제1실시예에서는, 전송라인 헤더를 도 1에 나타낸 완전조립 구조로부터 떼어 낸 중공의 아키텍처(hollow architecture)를 "중간 패키지(intermediate package)"로서 정의하고 있다. 그리고 전송라인 헤더가 도 1에 나타낸 리셉터클(21, 22, 23, 24)의 내측에 각각 삽입된 완전조립 아키텍처를 "I/F모 듈을 갖춘 LSI 패키지" 또는 "LSI 패키지"로서 정의하고 있다. 이 정의는 후술되는 제2∼제4실시예에도 적용할 수 있다.
도 1에 나타낸 본 발명의 제1실시예의 LSI 패키지(I/F모듈을 갖춘 LSI 패키지)에는, 전송라인의 4개의 정렬된 다발(41, 42, 43, 44)이 전송라인 헤더의 4방향을 따라 연장되는 태양이 나타내어져 있지만, 전송라인의 3개의 정렬된 다발이 3방향 또는 그 이하의 방향을 따라 취출되는 다른 태양도 가능하다. 그리고 전송라인 헤더가 5각형을 넘는 다각형을 형성하도록 배열되어 있는 경우에는, 전송라인의 복수의 정렬된 다발이 5방향을 넘는 복수의 방향을 따라 취출되는 다른 태양도 가능하다. 그렇지만, 인터포저와 마찬가지로, 합성수지를 포함한 유기계 재료와 세라믹, 유리 등과 같은 무기계 재료의 각종 재료가 헤더 몸체(31, 32, …)의 재료로서 사용할 수 있다.
인터포저 기판(1)을 인쇄배선기판 상에 실장하기 위한 처리의 시퀀스가 완료된 후에, 현재의 패키징 장비(리플로우로 등)에 의해 처리가 수행되어 전송라인 헤더가 대응하는 리셉터클(21, 22, 23, 24)에 삽입됨으로써, 도 1에 나타낸 완전조립 구조가 형성된다. 인터포저 기판(1)은 LSI칩(5)을 인쇄배선기판에 접속하기 위한 패키징 소자(인터포저)로서, 도 23에 나타낸 구조와 마찬가지로 전기 접속단자에 의해 인쇄배선기판에 접속될 수 있다. 즉, 도 23의 구조에 더하여, 인쇄배선기판을 접속하기 위한 전기접합부(기판접속 접합부)가, 접촉랜드의 도시가 생략되어 있기는 하지만, 인터포저 기판(1)의 제2주면(밑면)에 형성되어 있는 인쇄배선기판을 접속하기 위한 접촉랜드(패드)에 접속되어 있다.
더욱이, 인쇄배선기판을 접속하기 위한 기판접속 접합부가 도시되어 있지 않지만, 예컨대 도 23에 나타낸 솔더볼(9a, 9b, …, 9r)이 기판접속 접합부에 적용될 수 있다. 구체적으로는, 볼 그리드 어레이(ball grid array: BGA) 패키지, 핀 그리드 어레이(pin grid array: PGA) 패키지 및 랜드 그리드 어레이(land grid array: LGA) 패키지 등을 포함한 각종의 패키지 아키텍처가 인터포저 기판(1)에 적용될 수 있다. 게다가, 인터포저 기판(1)이 LSI 패키지의 완전조립 구조에 있어서 LSI칩(신호처리 LSI; 5)을 마더보드(인쇄배선기판)에 접속하도록 된 패키징 소자의 하나이기 때문에, 리드프레임, TAB(tape automated bonding) 테이프 또는 수지기판 등이 인터포저 기판(1)으로서 사용될 수 있다. 따라서, 합성수지와 같은 각종 유기계 재료와 세라믹, 유리 등과 같은 무기계 재료를 인터포저 기판(1)의 기판재료에 적용할 수 있다. 유기계 재료로서는, 페놀 수지, 폴리에스테르 수지, 에폭시 수지, 폴리이미드 수지, 탄화 플루오르 폴리머 등을 포함할 수 있다. 종이, 직물유리섬유 또는 유리를 기초로 한 재료 등은 적층된 슬랩(slab)구조에 있어서 코어로서 작용하는 보강재로 사용가능하다. 기판재료에 대한 대표적인 무기재료는 세라믹이다. 금속기판은 인터포저 기판(1)의 열소비특성을 향상시킬 목적으로 사용된다. 그리고, 인터포저 기판(1)에 투명기판이 필요할 때 유리가 사용된다. 알루미나(Al2O3), 멀라이트(3Al2O3·2SiO2), 베릴리아(BeO), 질화알미늄(AlN), 탄화규소(SiC) 등은 인터포저 기판(1)의 세라믹기판으로서 사용가능하다. 게다가, 철 및 동과 같은 금속 상에 폴리이미드를 기초로 한 재료의 내열수지막(heat-resistant resin film)을 적층한 멀티레벨 구조를 가진 금속을 기초로 한 기판(금속절연기판)이 인터포저 기판(1)에 사용되어도 좋다.
도 2 및 도 3에 나타낸 바와 같이, 제1실시예에 따른 헤더 기재(33; header-base)는, 오목한 7면체(L형 블록)를 기초로 하는 절연지지체로서, 칩실장면(chip-mounting face)의 오목한 부분에 의해 형성되고, 인터페이스 IC칩(83)을 실장하기 위해 준비된다. 도 2는 "인터페이스 IC"로서 기능하는 인터페이스 IC칩(83)이 실장된 구성을 나타낸다. 도 3은 인터페이스 IC칩(83)이 부분적으로 도시된 헤더 기재(33)의 분해도를 나타낸다. 도 3으로부터 용이하게 알 수 있는 바와 같이, 칩실장면은 리셉터클 접촉면에 대해 수직으로 연장되는 레벨차(측벽면)를 거쳐 최상부 레벨에 위치한 리셉터클 접촉면에 접속된다. 전기단자(63)는 칩실장면으로부터 레벨차를 거쳐 리셉터클 접촉면까지 연장된다. 전기단자(63)는, 헤더 기재(33)가 리셉터클(23)로 삽입될 때, 헤더 기재(33)를 리셉터클(23)의 전기접합부(리드 단자; lead terminal)와 전기적으로 연결하기 위한 외부 인출전극(external-extraction electrode)이다. 도 2에 나타낸 바와 같이, 광반도체칩(93)이 칩실장면의 평면에 대해 직각인 연결종단면 상에 실장된다. 중간 상호접속부(intermediate interconnection; 73)가 광반도체칩(93)을 연결하기 위한 연결종단면과 칩실장면 사이의 간격에 위치한다. 고정밀 위치제어 매커니즘(예컨대, 1㎛ 이하)임에도 불구하고, 이하의 설명은 제1실시예에 따른 헤더 기재(33)가 매우 낮은 비용으로 대량 생산하기 위해 적용될 수 있음을 보여준다. 헤더 기재(33)의 크기가 광섬유(전송라인)(43)의 점유 길이와 인터페이스 IC 등을 위한 인터페이스 IC칩(83)의 크기 에 의존함에도 불구하고, 리셉터클 접촉면과 칩실장면 사이의 레벨차의 높이는 인터페이스 IC칩(83)의 두께 보다 더 큰 것이 바람직하다.
도 2, 3은 도 1에 도시된 4개의 전송라인(41, 42, 43, 44) 중 전송라인(43)의 단부를 나타낸 조감도이고, 또한 헤더 기재(33)가 전송라인(43)의 단부에 부착된 구조를 나타낸다. 도시 및 중복된 설명이 생략되었음에도 불구하고, 다른 헤더 기재(31, 32, 34)가 마찬가지로 전송라인(41, 42, 44)의 대응하는 단부 상에 부착된다.
도 3에 도시된 제1실시예에 따른 헤더 기재(33)에서 칩실장면과, 리셉터클 접촉면 및, 칩실장면과 리셉터클 접촉면 사이의 레벨차면(level-difference face)의 각 형상은 사각형이다. 칩실장면과 리셉터클 접촉면은, 칩실장면과 리셉터클 접촉면의 전체 영역과 동일한 영역을 갖는, 각각 평탄한 밑면에 대해 평행하게 대향한다. 즉, 칩실장면과 대향하는 밑면은 얇은 평행판 구조를 이루고, 리셉터클 접촉면과 대향하는 밑면은 다른 얇은 평행판 구조를 이룬다. 칩실장면과 레벨차면 및 리셉터클 접촉면은, 칩실장면과 리셉터클 접촉면의 평면에 대해 수직인 각각 2개의 수직 오목 다각형(L형상 다각형)에 의해 밑면에 접속된다. 얇은 평행판 구조의 수직종단면, 즉 직사각형면과, 칩실장면의 측면에 의해 정의되는 4개의 측면, 밑면의 측면 및, L형상 다각형의 2개의 측면은 광반도체칩(93)을 연결하기 위한 "접속종단면(connection end face)"으로서 기능한다. 한편, 두꺼운 평행판 구조의 수직종단면, 즉 직사각형면과, 리셉터클 접촉면의 다른 측면에 의해 정의되는 4개의 측면, 밑면의 다른 측면 및, L형상 다각형의 다른 2개의 측면은 접속종단면에 평행하게 대향하는 "대향 종단면(opposing end face)"으로서 기능한다.
도 4는 도 3에 도시된 전기단자(63)과 중간 상호접속부(73)를 상세히 나타낸 것이다. 도 4에 나타낸 바와 같이, 제1실시예에 따른 헤더 기재(33)에 있어서, 다수의 원통형 유지 슬리브가 광전송라인(광섬유; 10a, 10b, 10c, …)을 기계적으로 유지하기 위해 광반도체칩(93)을 연결하기 위한 접속종단면과 대향 종단면 사이의 간격을 관통한다. 그리고, 다수의 중간 상호접속부(73a, 73b, 73c, 73d, …)가 원통형 유지 슬리브의 개구 근처로부터 칩실장면의 면까지 연장되어, 서로 평행하게 형성되어 있다. 중간 상호접속부(73a, 73b, 73c, 73d, …)는 아날로그 상호접속부로서, 접지배선(73a, 73c, 73e, 73g, …)에 의해 형성된 단일 종단배선(2폴 상호연결)과, 접지배선(73a, 73c, 73e, 73g, …)과 교대로 배열된 단일배선(73b, 73d, 73f, …)이다. 중간 상호접속부(73a, 73b, 73c, 73d, …)를 이용할 때, 각각은 50㎛의 선폭을 갖으면서 75㎛의 공간 폭으로 배열되고, 중간 상호접속부(73a, 73b, 73c, 73d, …)의 배치는 250㎛의 피치로 배치된 광섬유(10a, 10b, 10c, …)의 다발과 함께 정렬될 수 있다.
한편, 차동 디지털 상호접속부를 이루는 전기단자(63a, 63b, 63c, 63d, …)(신호배선과, 반전신호배선 및, 접지배선에 의해 3극 상호연결이 구현됨)는 레벨차면(측벽면)을 거쳐 리셉터클 접촉면으로 칩실장면의 경로를 따라 연장된다. 도 5는 전기단자(63a, 63b, 63c, 63d, …)의 상세한 구성을 나타낸다.
도 5에 나타낸 바와 같이, 전기단자(63a, 63b, 63c, 63d, …)의 구성은 접지배선(GND; 63a, 63d)과, 신호(S) 전파에 대한 신호선(63c) 및, 반전신호(/S ; 여기 서, /는 bar이고, /S는 S의 반전신호를 의미함) 전파에 대한 반전신호배선(63b)을 포함하는 차동 디지털 상호접속부를 만든다. 반전신호(/S)의 위상은 신호(S)에 대해 반전된다. 반전신호배선(63b)과 신호배선(63c)은 접지배선(GND; 63a, 63d) 사이에 끼워진다. 차동 디지털 상호접속부는 신호(S) 전파에 대한 신호배선(63e)과 반전신호(/S) 전파에 대한 반전신호배선(63f)을 더 포함한다. 신호배선(63e)과 반전신호배선(63f)은 접지배선(63d)과 반전신호배선(63f)에 접하는 다른 접지배선 사이에 끼워진다. 차동 디지털 상호접속부의 구성은, 차동 디지털 상호접속부의 구성이 전기단자(63a, 63b, 63c, 63d, …)에 의해 구현될 때, 250㎛의 피치로 배열되는 광섬유(10a, 10b, 10c, …)의 구성과 함께 정렬되고, 각각은 40㎛의 선폭을 갖고서, 반전신호배선(63b)과 신호배선(63c) 사이의 공간폭은 50㎛이고, 접지배선(63a)과 반전신호배선(63b) 사이의 공간 폭은 40㎛이며, 접지배선(63d)과 신호배선(63c) 사이의 공간 폭은 40㎛이다. 전기단자(63a, 63b, 63c, 63d, …)가 차동 디지털 상호접속부는 아니지만, 2극 상호접속부가 접지배선과 신호배선이 교대로 위치하는 구성을 갖출때, 전기단자(63a, 63b, 63c, 63d, …)의 구성은, 각각 70㎛의 공간폭으로 배열된 50㎛의 선폭을 갖는 전기단자(63a, 63b, 63c, 63d, …)를 이용함으로써 250㎛의 배열 피치를 갖는 광섬유(10a, 10b, 10c, …)의 배치와 함께 정렬될 수 있다.
도 5에 있어서, 제1실시예의 헤더 기재(33)는 전기단자(63a, 63b, 63c, 63d, …)의 각 종단의 선폭이 60㎛로 넓어지도록 형성된다. 전기단자(63a, 63b, 63c, 63d, …)의 종단은 전기단자(63a, 63b, 63c, 63d, …)와 리셉터클(23) 사이의 접촉 장소에 배치된다. 반면에, 반전신호배선(63b)의 종단과 신호배선(63c)의 종단 사이의 공간 폭은 30㎛로 좁아지고, 접지배선(63a)의 종단과 반전신호배선(63b) 사이의 공간폭은 20㎛로 좁아지며, 접지배선(63d)의 종단과 신호배선(63c)의 종단 사이의 공간 폭은 20㎛로 좁아짐으로써, 리셉터클(23)과의 전기적 접속이 용이하게 된다. 차동 디지털 상호접속부 대신 2극 상호접속부를 이용할 때, 리셉터클 접촉면(23) 상의 전기단자(63a, 63b, 63c, 63d, …)의 각 종단의 선폭이 100㎛로 넓어지고 전기단자(63a, 63b, 63c, 63d, …)의 종단 사이의 공간 폭이 25㎛로 좁아지는 구성은 리셉터클(23)과의 전기적 접속을 용이하게 할 수 있다.
도 2에 도시된 바와 같이, 제1실시예에 따른 헤더 기재(33) 상에서, 광반도체칩(93)과 인터페이스 IC칩(83)은 스터드 범프 등을 이용하는 플립칩 본딩으로 실장된다. 광섬유(10a, 10b, 10c, …)가 원통형 유지 슬리브로 삽입되도록 도 3 및 도 4에 도시된 구성이 형성되어, 광섬유(10a, 10b, 10c, …)는 광반도체칩(93)에 대해 충분히 밀접한 접촉을 만들 수 있다. 한편, 광섬유(10a, 10b, 10c, …)는 광반도체칩(93)의 상부 표면과 접촉될 수 있다. 어셈블리 공정의 시퀀스에 있어서, 광섬유(10a, 10b, 10c, …)가 헤더 기재(33)에 의해 유지되도록 원통형 유지 슬리브로 삽입될 때, 광반도체칩(93)이 광섬유(10a, 10b, 10c, …)에 의해 너무 많이 밀려지기 때문에, 광반도체칩(93)이 때때로 전극배선(26a, 26b, 26c, 26d, …)으로부터 빠지는 때가 있다(도 6 참조). 광반도체칩(93)이 벗어나는 것을 방지하기 위해, 광반도체칩(93)은, 광반도체칩(93)을 헤더 기재(33)에 고정하기 전에, 광반도체칩(93)의 후면에 부착된 강화판에 의해, 그리고 광섬유(10a, 10b, 10c, …)에 의 해 사이에 끼워질 수 있게 된다.
그러나, 광반도체칩(93)이 일반적으로 부숴지기 쉽기 때문에, 대향 압력의 증가를 모니터링하는 것을 통해, 광섬유(10a, 10b, 10c, …)는 광섬유(10a, 10b, 10c, …)의 힘에 대응하는 강화판에 의해 가해지는 대향 압력이 근소하게 증가하기 시작할 때까지의 위치로 밀려져야 한다. 광섬유(10a, 10b, 10c, …)의 각 코어의 종단면의 표면형태와 관련하여, 각 광섬유(10a, 10b, 10c, …)가 브레이킹(breaking) 방법이나 기계적 커팅 방법에 의해서는 쪼개지지 않지만, 크리비지(cleavage)방법에 의해서는 쪼깨지고, 그에 따라 각 광섬유(10a, 10b, 10c, …)의 측면이 다이아몬드 공구의 엣지에 의해 근소하게 파여지며, 근소한 오목한 부분에서 각 광섬유(10a, 10b, 10c, …)가 횡적으로 압력을 받기 때문에, 비교적 높은 정밀도를 갖는 광학적으로 평탄한 종단면이 광섬유 커터로 일반적인 광섬유를 분리하기 위해 쪼갬으로써 얻어질 수 있다. 따라서, 본 발명의 헤더 기재(33)에 따르면, 현 상태대로 광섬유(10a, 10b, 10c, …)의 코어의 쪼개진 종단면을 이용함으로써 그라인딩 및 폴리싱과 같은 고비용 공정이 생략될 수 있게 된다.
헤더 기재(33)의 재료에 대해, 합성수지와 같은 다양한 유기물과 세라믹, 유리와 같은 무기물 등이 채택될 수 있다. 유기물을 토대로 하는 수지는 에폭시수지, 폴리페닐렌설파이드(PPS) 수지, 폴리부틸렌 텔레프탈레이트(PBT) 수지, 페놀 수지, 폴리에스터 수지, 폴리이미드 수지, 플로로카본 폴리머 등을 포함한다. 이에 대해 투명한 기판이 필요할 때는 유리나 석영이 이용되어질 수 있다. 알루미나 (AL2O3), 뮤라이트(3Al2O3ㆍ2SiO2), 산화지르코늄(ZrO2), 산화베릴륨(BeO), 알루미늄 니트라이드(AlN), 실리콘 카바이드(SiC) 등이 헤더 기재(33)의 세라믹 기판으로서 이용될 수 있다. 특히, 헤더 기재(33)는 메탈 몰드에 의한 수지 몰드를 이용해서 단순하면서 높은 정밀도로 형성될 수 있으므로, 약 30㎛의 유리 충전재의 약 80%가 헤더 기재(33)를 만들기 위해 혼합된 에폭시수지를 이용하는 것이 적절하다.
원통형 유지 슬리브는 칩실장면과 밑면 및 L형상 다각형의 2개의 측면의 평면에 대해 각각 평행하게 연장되고, 광반도체칩(93)을 연결하기 위한 연결종단면과 대향 종단면에 대해 직교한다. 일반적으로, 광섬유의 클래딩층의 외부직경은 125㎛이므로, 유지 슬리브의 내부 직경은 125㎛인 광섬유의 클래딩층의 외부직경에 대해 약 125.5∼128㎛로 설정될 수 있다. 유지 슬리브의 배치의 피치는 광섬유(10a, 10b, 10c, …)를 커버하는 코팅층(도 8 참조)의 두께의 관점에서, 클래딩층의 외부직경의 2배로 선택될 수 있다.
도 6은 제1실시예에 따른 헤더 기재(33) 상에 실장되는 광반도체칩(93)의 개요를 설명하는 도식적인 조감도를 나타낸 것이다.
도 7은 도 3 및 도 4에서 이미 설명한 광반도체칩(93)이 헤더 기재(33) 상에 실장된 곳에서의 도식적인 상부면의 도면을 나타낸 것이다. 도 6에 나타낸 바와 같이, 광반도체칩(93)의 상부면에는 다수의 활성영역(25a, 25b, 25c, 25d, …)이 집적되어 있다. 더욱이, 전파 신호를 위한 다수의 전극배선(26a, 26b, 26c, 26d, …)과 접지배선(27a, 27b, 27c, 27d, …)은 광반도체칩(93)의 상부면상에 도시되어 있다.
광반도체칩(93)이 정렬을 위해 광검출 엘리먼트의 어레이를 12개 코어의 광섬유 리본과 합체시킬 때, 12개의 광검출 엘리먼트가 광반도체칩(93)의 엘리먼트 형성면상에 집적된다. 예컨대, 갈륨 아세나이드(GaAs)와 같은 화합물 반도체가 형성된 활성영역(25a, 25b, 25c, 25d, …)에서, 각각 12개의 GaAs를 토대로 하는 핀 포토다이오드가 만들어질 수 있다. 약 1×1021cm-3의 도너나 억셉터가 도우프된, 다수의 고농도로 도우프된 영역이 활성영역(25a, 25b, 25c, 25d, …)의 최상부층에 형성된다. 고농도로 도우프된 영역은 핀다이오드의 애노드영역이나 캐소드영역으로 기능한다. 이 때, 광검출 엘리먼트의 도입창을 에워싸는 다수의 전극배선(26a, 26b, 26c, 26d, …)을 구현하기 위해, 활성영역(25a, 25b, 25c, 25d, …)의 고농도로 도우프된 영역의 상부면 상에는 활성영역(25a, 25b, 25c, 25d, …)과 오믹 콘택트를 용이하게 하는 다수의 금속전극이 접속되고, 도입창의 직경은 원형 프레임 구조에 따라, 광섬유의 코어의 외부직경 보다 더 크다. 일반적으로, 다중모드 광섬유(10a, 10b, 10c, 10d, …)의 코어의 외부직경은 50㎛이고, 단일모드 광섬유(10a, 10b, 10c, 10d, …)의 외부직경은 9㎛이다. 활성영역(25a, 25b, 25c, 25d, …)의 외부직경은 상기한 코어의 외부직경 보다 더 크게 설정하는 것이 바람직하고, 그에 따라 활성영역(25a, 25b, 25c, 25d, …)은 고효율을 달성하는 관점으로부터 광섬유의 코어로부터 방사된 모든 광빔을 수신할 수 있게 된다. 광섬유의 동작 주파수의 관점에서, 엘리먼트의 CR시정수에 기인하는 지연으로 인한 경우가 있을 수 있어, 각 활성영역의 영역은 제한되게 된다. 예컨대, 10Gbps의 광신호를 수신하기 위해, 약 60㎛의 직경이 광검출 엘리먼트를 토대로 하는 GaAs의 외형을 위한 상부 제한으로 되므로, 광검출 엘리먼트가 광발산에 기인하는 광섬유의 종단면에 매우 가깝게 위치할 필요가 있다. 금속 전극 대신, 주석(Sn)이 도우프된 산화 인듐(In2O3)막(ITO), 인듐(In)이 도우프된 산화아연(ZnO)막(IZO), 갈륨(Ga)이 도우프된 산화아연막(GZO), 산화주석(SnO2)과 같은 투명전극이 이용될 수 있다. 이때, 알루미늄(Al)이나 알루미늄합금(An LSI, Al-Cu-Si)과 같은 금속으로 이루어진 전극배선(26a, 26b, 26c, 26d, …; 전기 상호접속부)이 투명전극과 오믹 콘택트를 확립하도록 투명전극에 접속될 수 있다.
광반도체칩(93)이 VCSEL(vertical cavity surface emitting lasers)과 같은 발광 엘리먼트의 어레이를 통합할 때, 활성영역(25a, 25b, 25c, 25d, …)은 250㎛ 피치로 배열된 VCSEL의 발광면에 대응한다. 화합물 반도체 등의 기판 상에 형성된, 각각 850nm 파장의 광을 방사하는 GaAlAs/GaAs를 토대로 하는 레이저는 VCSEL을 위해 받아들여질 수 있다. 12개의 광섬유 리본 케이블을 이용할 때, 12개의 VCSEL이 광반도체칩(93)의 엘리먼트 형성면 상에 집적되어야 한다. VCSEL의 다수의 발광면이 정의되어, 각 발광면이 광섬유의 코어의 외부직경 보다 더 작아지게 된다. 활성영역(25a, 25b, 25c, 25d, …)에 있어서, 다수의 금속전극이 발광 엘리먼트의 애노드영역과 캐소드영역으로 기능하는 전극영역과 오믹 콘택트를 용이하게 하기 위해 묘사되어 있다. 금속전극은 원형 프레임구조에서 광섬유의 코어 보다 더 작은 각 발광면을 에워싼다. 그리고, 도 6에 나타낸 바와 같이, 금속패턴의 단일 조각을 구현하기 위해, 각 금속전극은 전기상호접속부(26a, 26b, 26c, 26d, …) 중 대응하는 하나와 잘 합체된다. GaAs를 토대로 하는 발광 엘리먼트는, 예컨대 10Gbps에서 동작하는 약 850nm의 광을 방사하기 때문에, VCSEL의 발광면의 직경은 다중모드 광섬유(MMF)의 코어의 직경 보다 충분히 더 작게 만들 수 있고, 광빔의 높은 이용 효율성을 달성하기 위해, 발광면의 직경은 약 10㎛로 이루어질 수 있다. 단일모드 광섬유(SMF)의 경우, 발광면의 직경이 단일모드 광섬유의 직경 보다 더 작으면, 동작에 의한 기판온도의 증가에 기인하여 고속동작이 달성될 수 없다는 문제가 야기된다. 이 때, 발광면이 항상 단일모드 광섬유의 코어의 직경 보다 더 작게 만들어질 수 없기 때문에, 광빔의 이용효율의 감소가 단일모드 광섬유에 대해 고려되어야 함에도 불구하고, 활성영역(25a, 25b, 25c, 25d, …)의 직경은 어차피 수십 ㎛로 되도록 선택되어질 수 있다.
도 6에 도시된 제1실시예의 헤더 기재(33)에 있어서, 전기상호접속부(26a, 26b, 26c, 26d, …)의 토포로지(topology)는, 각각 테이퍼부와 테이퍼부를 거쳐 일정한 폭의 스트립부를 갖고, 각 전기상호접속부(26a, 26b, 26c, 26d, …)의 폭이 활성영역(25a, 25b, 25c, 25d, …)의 외부직경으로부터 점차적으로 넓어지며, 따라서 활성영역(25a, 25b, 25c, 25d, …)은 도시된 대응하는 스트립부(strip portion)에 연결될 수 있고, 전기상호접속부(26a, 26b, 26c, 26d, …)의 형태나 토포로지는 도 6에 도시된 형태나 토포로지로 제한되지 않는다.
더욱이, 전기상호접속부(26a, 26b, 26c, 26d, …) 상에서, 실리콘 산화막 (SiO2), PSG(phophosilicate glass)막, BPSG(boro-phosphate-silicate glass)막, 실리콘 질화(Si3N4)막 또는 폴리이미드막과 같은 패시베이션막이 퇴적될 수 있고, 그에 따라 전기상호접속부(26a, 26b, 26c, 26d, …)의 각 부분이 패시베이션막에 형성된 창을 통해 노출된다.
전기상호접속부(26a, 26b, 26c, 26d, …)가 폴리실리콘막과 같은 전기도전성막이나 텅스텐(W), 티타늄(Ti) 또는 몰리브덴(Mo)막과 같은 내화성 금속막으로 형성될 수 있음에도 불구하고, 전기상호접속부(26a, 26b, 26c, 26d, …)가 접속신뢰성의 관점으로부터 전기도전성막의 상부 표면 상에 박판화된 얇은 알루미늄(Au)막에 의해 커버되는 것이 바람직하다.
전기상호접속부(26a, 26b, 26c, 26d, 26e, …)로부터 분리된 제2주전극은 각각 접지배선(27a, 27b, 27c, 27d, 27e, …)에 접속된다. "제2주전극"이 발광엘리먼트의 애노드 및 캐소드전극 중 다른 하나이다. 예컨대, 제1주전극이 애노드전극이면, 제2주전극은 발광엘리먼트의 캐소드전극이다.
접지배선(27a, 27b, 27c, 27d, 27e, …)과 전기상호접속부(26a, 26b, 26c, 26d, …)는 구리(Cu) 및 알루미늄(Al) 등과 같은 금속박막을 스퍼터링함으로써, 금속 마스크를 이용해서 동시에 묘사될 수 있다.
도 7은 헤더 기재(33)의 접속종단면에 대해, 활성영역(25a, 25b, 25c, 25d, …)이 합체된 상부면을 밑으로 향하게 하는 페이스다운(face-down)(flip-chip) 구조에 의해 헤더 기재(33)의 접속 종단면의 상부 표면에 광반도체칩(93)이 실장되는 곳의 구조를 나타낸다. 페이스다운(flip-chip) 구조를 채택함으로써, 광반도체칩(93) 상의 각 전기상호접속부(26a, 26b, 26c, 26d, …)는 각각 전기접합부(28b, 28d, …; 전기적 도전범프)에 의해 헤더 기재(33) 상의 중간 상호접속부(73b, 73d, …)에 전기적으로 접속된다. 또한, 광반도체칩(93) 상의 각 접지배선(27a, 27b, 27c, 27d, 27e, …)은 각각 전기접합부(28a, 28d, 28g, …; 전기적 도전범프)에 의해 헤더 기재(33) 상의 중간 상호접속부(73a, 73c, 73e, …)에 전기적으로 접속된다. 전기접합부(28a, 28b, 28c, 28d, …; 전기적 도전범프)의 재료로서는 납땜볼, 금(Au) 범프, 은(Ag) 범프, 구리(Cu) 범프, 닉켈-금(Ni-Au) 합금 범프 또는 닉켈-금-인듐(Ni-Au-In) 합금 범프 등이 채용될 수 있다. 직경 10㎛∼25㎛, 높이 5㎛∼20를 가진 주석(Sn) : 납(Pb) = 6 : 4와 같은 혼합율을 갖는 공융납땜(eutectic solder)이 납땜볼로 이용될 수 있다. 또는, Sn : Pb = 5 : 95 및 Sn : Au = 2 : 8의 혼합율을 갖는 공융납땜이 납땜볼로 이용될 수 있다. 이러한 구조에 대해, 접속종단면 상에 실장된 광반도체칩(93)의 입력/출력 전기신호는 칩실장면으로 연장되는 중간 상호접속부(73b, 73d, …)에 의해 칩실장면에서 외부로 추출될 수 있게 된다.
도 7에 있어서, 전기접합부(전기적 도전범프)는 광반도체칩(93)을 실장하기 위한 접속 종단면으로부터 투명수지(액체)를 분사함으로써 이루어진 언더필수지(29)에 의해 에워싸이게 된다. 투명한 언더필수지(29)는 광섬유(10a10b, 10c, …)의 원통형 유지 슬리브의 뒷쪽으로부터 분사될 수 있다. 언더필수지(29)의 재질로서, 아크릴, 실리콘, 에폭시와 같은 투명한 수지가 이용될 수 있고, 자외선빔에 의 해 교대로 열처리됨으로써 단단해지는 이러한 언더필수지를 이용하는 것이 더 효율적이다.
도 8은 도 3, 4에 도시된 광섬유(10a10b, 10c, …)의 중앙축을 따른 평면에 따라 잘라내어 형성된 제1실시예의 헤더 기재(33)의 단면도를 나타낸 것이다. 도 8의 단면도에 나타낸 바와 같이, 중간 상호접속부(73b)는 접속종단면으로부터 헤더 기재(33)의 칩실장면 넘어까지 연장되고, 전기단자(63b)는 칩실장면으로부터 레벨차(측벽면)를 거쳐 리셉터클 접촉면까지 경로를 따라 연장된다. 한편, 중간 상호접속부(73a, 73b, 73c, 73d, …)가 접속종단면으로부터 칩실장면 넘어까지 연장됨으로, 광섬유(10a, 10b, 10c, …)의 축방향은 칩실장면 상의 중간 상호접속부(73a, 73b, 73c, 73d, …)의 연장방향과 평행을 유지할 수 있게 된다. 이러한 구조는 광섬유(10a10b, 10c, …)의 축방향을 실장면 방향에 대해 직각으로 되도록 할 수 있고, 전체적으로 헤더 기재(33)가 얇게 되는 것을 용이하게 한다.
전기단자(63a, 63b, 63c, 63d, …)와 중간 상호접속부(73a, 73b, 73c, 73d, …)는 알루미늄(Al)과 구리(Cu) 등과 같은 금속박막의 스트립패턴으로서 묘사되고, 금속박막이 스퍼터링이나 플레이팅(plating: 도금) 기술에 의해 형성되는 것을 통해 금속 마스크에 따른 금속화공정에 위해 용이하게 묘사될 수 있게 된다. 전기단자(63a, 63b, 63c, 63d, …)와 중간 상호접속부(73a, 73b, 73c, 73d, …)는 또한 Cu-Fe, Cu-Cr, Cu-Ni-Si, Cu-Sn 등과 같은 구리합금과, Ni-Fe, Fe-Ni-Co 등과 같은 니켈철 합금 및, 구리 및 스테인레스 스틸 등의 합성재료를 포함하는 다른 금속박막으로 이루어진다. 더욱이, 이러한 전기 상호접속은 이러한 금속재료 상에 니켈 (Ni) 프레이팅 및/또는 금(Au) 플레이팅 등에 의해 제공될 수 있다. 티타늄(Ti) 및 플래티늄(Pt)이 또한 하부금속(under-laying metal)으로서 유용하다.
인터페이스 IC로서 기능하는 인터페이스 IC칩(83)의 상부면 상에는 도시되지는 않았지만 다수의 신호 입력/출력 단자(본딩패드)가 배치되어 있다. 인터페이스 IC칩(83)의 상부면 상의 각 본딩패드는 각각 전기적 도정성 범프(35b, 36b)를 통해 중간 상호접속부(73b)와 전기단자(63b)에 상호 전기적으로 접속되어 있다. 마찬가지로, 다른 전기단자(63a, 63c, 63d, …)와 다른 중간 상호접속부(73a, 73c, 73d, …) 또한 다른 전기적 도전성 범프(도시되지 않았음)를 통해 인터페이스 IC칩(83)의 상부면 상의 도전성 패드에 상호 전기적으로 접속된다.
도 8에 도시된 바와 같이, 전기접합부(전기적 도전성 범프)는 인터페이스 IC칩(83)의 칩실장면 횡측으로부터 수지(액체)를 분사함으로써 이루어지는 언더필수지(37)에 에워싸이고, 언더필수지(37)에 대해 투명수지를 이용할 필요는 없다. 언더필수지(37)는 금(Au), 은(Ag), 니켈(Ni), 또는 티타늄-니켈 합금(Ti-Ni) 등과 같은 금속 분말이 우레탄 수지 및 에폭시수지와 같은 절연 수지 등에 분산되는 이방성 도전재료에 의해 이루어질 수 있다.
도 9, 10은 제1실시예의 헤더 기재(33)에 의해 구현된 전송라인 헤더를 채택하기 위해 채용된 리셉터클(23)의 구조를 나타낸 단면도이다. L형의 단면인 도 9, 10에 도시된 리셉터클(23)은 도 1에 도시된 도식적인 조감도로부터 알 수 있는 바와 같이, 인터포저 기판(1; interposer substrate)과 함께 박스형 구조를 형성한다. 헤더 기재(33)에 의해 구현된 전송라인 헤더를 통한 박스의 면 중 하나가 박 스형 구조에서 개방된다.
도 9에 도시된 바와 같이, 리셉터클(23)은 LSI칩(5)에 대해 인터페이스 IC칩(83)을 전기적으로 접속하도록 구성된 리드단자(11a; 신호리드)를 에워싼다. 도 9는 제1실시예의 리셉터클(23)과 전송라인 헤더의 단면도로서, 리드단자(11a; 신호리드)의 연장방향을 따라 잘려진다. 리드단자(11a)는 도 9에 도시된 바와 같이 L형상 단면을 구현하는 리셉터클(23)의 꼭대기와 뒷벽 내에 매립된다. 더욱이, 리드단자(11a; 신호리드) 중 하나의 종단이 인터포저 기판(1)의 두께의 중간 레벨로 연장되고, 리셉터클(23)의 뒷벽을 통해 관통한다. 리드단자(11a; 신호리드) 중 다른 하나가 리셉터클(23)의 꼭대기로부터 돌출되고, 꼭대기는 단면도에서 L형상 리셉터클(23)의 부분을 구현하게 된다. 리드단자(11a)의 돌출부는 탄성을 갖는 V갈고리형상을 만든다.
도 9에 도시된 바와 같이, 리셉터클(23)은 인터페이스 IC칩(83)으로부터 열 에너지를 운반하도록 구성된 열커넥터(12b; 열방사리드)를 더욱 에워싼다. 도 9에 있어서, V갈고리형상의 열커넥터(12b; 열방사리드)의 팁(tip)은 단면도의 뒤쪽에 위치한 리셉터클(23)의 천장으로부터 아래방향으로 돌출된다. 도 9에 도시되어 있지 않지만, 다른 열방사 단자(12a)가 종이의 가까운 측에 위치한다.
도 10은 도 9의 리셉터클(23)의 리드단자(11a)의 뒤쪽에 위치한 열방사 단자(12b; 열커넥터)의 연장방향을 따라 잘려진 열커넥터(12b; 열방사리드)의 단면도이다. 열방사 단자(12b)의 주요부가 도 10에 도시된 바와 같이 L형상 단면에 형성된 리셉터클(23)의 꼭대기의 상부면 상에 위치한 볼록부에 매립된다. 볼록부는 리셉 터클(23)의 꼭대기의 중앙부에서 종이에 대해 수직방향으로 연장된다. 열방사 단자(12b)의 V갈고리형상으로 된 팁은 리셉터클(23)의 천장으로부터 아래방향으로 돌출된다. 도 10에 있어서, V갈고리형상의 리드단자(11b)의 팁은 단면도의 뒤쪽에서 리셉터클(23)의 천장으로부터 아래방향으로 돌출된다. 더욱이, 열방사 단자(12c)이 종이의 뒤쪽에서 숨겨지도록 위치하게 된다. 즉, 리드단자(11a, 11b, …)와 열커넥터((12a), 12b, (12c), …)가 규칙적이면서 교대로 도 9, 10의 수직방향으로 배치된다. 리드단자(11a, 11b, …)의 피치는 리드단자(11a, 11b, …)의 배치가 전기단자(63b, 63c; 63e, 63f, …)의 배치에 대응하도록 정의된다. 열커넥터((12a), 12b, (12c), …)의 배치는 도 9, 10의 종이의 수직방향에 따르고, 전기단자(63a, 63d, 63g)의 배치에 대응한다.
도 9, 10에 도시된 제1실시예의 리드단자(11a, 11b, …)와 열커넥터((12a), 12b, (12c), …)의 높이(수평레벨)는 리드단자(11a, 11b, …)가 도 2의 헤더 기재(33)의 전기단자(63b, 63c; 63e, 63f, …)와 접촉될 수 있고, 열커넥터((12a), 12b, (12c), …)가 헤더 기재(33) 상에 실장된 인터페이스 IC칩(83)의 밑면과 접촉할 수 있도록 조정된다. 헤더 기재(33)에 의해 구현된 전송라인 헤더가 리셉터클(23)로 삽입되는 조립 조건에 있어서, 각 리드단자(11a, 11b, …)는 헤더 기재(33)의 대응하는 전기단자(63b, 63c; 63e, 63f, …)와 접촉하도록 독립적으로 눌려고, 각 열커넥터((12a), 12b, (12c), …)는 인터페이스 IC칩(83)의 밑면과 접촉하도록 독립적으로 눌려지게 된다.
특히, 도 2의 구조를 이용할 때, 리드단자(11a, 11b, …)의 접촉 높이(접촉 레벨)는, 헤더 기재(33)에 의해 구현된 전송라인 헤더가 리셉터클(23)에 삽입될 때, 리드단자(11a, 11b, …)와 접촉 및 러빙(rubbing)에 의해 야기될 수 있는 파괴로부터 인터페이스 IC칩(83)을 보호하기 위해, 열커넥터((12a), 12b, (12c), …)의 접촉 높이(접촉레벨) 보다 더 높이 설정된다.
더욱이, 제1실시예의 리셉터클(23)과 헤더 기재(33)에 의해 구현된 전송라인 헤더에 있어서, 리드단자(11a, 11b, …)가 도 9, 10에 도시된 바와 같이 종이의 수직방향으로 열커넥터((12a), 12b, (12c), …)와 규칙적이면서 교대로 배치되고, 열커넥터((12a), 12b, (12c), …)는 각각 접지전위에서 전기단자(63a, 63d, 63g, …)에 전기적으로 접속되는 것이 바람직하다. 열커넥터((12a), 12b, (12c), …)가 접지전위에서 전기단자(63a, 63d, 63g, …)에 전기적으로 접속되는 구조는 전기단자(63b, 63c; 63e, 63f, …) 사이의 왜곡과 같은 잡음을 감소시킬 수 있다.
제1실시예의 리셉터클(23)의 리드단자(11a, 11b, …)와 열커넥터((12a), 12b, (12c), …)의 각 V갈고리형상으로 된 팁은 판스프링을 구현하고, 각각 30㎛∼50㎛의 판두께를 갖는다. 리셉터클(23)의 재료에 대해, 예컨대 폴리페닐렌설파이드(PPS) 수지, 액정폴리머(LCP), 유리충전재가 혼합된 폴리이미드 수지가 채택될 수 있다. 리드단자(11a, 11b, …)가 탄성을 갖춘 전기적으로 도전성 재료로 형성되고, 열커넥터((12a), 12b, (12c), …)가 탄성을 갖춘 열적으로 도전성 재료로 형성되는 것이 바람직하다. 리셉터클(23)의 리드단자(11a, 11b, …)와 열커넥터((12a), 12b, (12c), …)를 만들기 위해, 예컨대 탄성을 갖춘 형광체 청동 스트립과 같은 다수의 도전성 스트립이 리셉터클(23)에 삽입되어 몰드되고, 리셉터클(23) 의 리드단자(11a, 11b, …)와 열커넥터((12a), 12b, (12c), …)의 V형상으로 된 팁의 각 돌출부는 니켈(Ni) 플레이팅 및/또는 금(Au) 플레이팅 등으로 코팅될 수 있다.
다음에, 제1실시예에 따른 LSI 패키지의 전기회로 구성의 예에 대해 설명한다. 설명이 광출력 인터페이스에 대해 언급됨에도 불구하고, 광입력 인터페이스와 동축전송라인의 입력/출력 인터페이스가 또한 LSI 패키지를 위해 채택될 수 있다. 도 12는 신호처리 LSI칩(5)의 출력버퍼회로(201), 인터페이스 IC칩(83)이 가장 간단화된 예로서의 버퍼증폭기(201), 표면방사 레이저(25a), 전원단자(Vcc)을 포함하는 전기회로구성의 기능 블록도이다. 도 12의 파선은 회로구성요소의 블록경계를 나타낸다.
우선, 출력버퍼회로(501)는 LSI 칩(5)의 내부 회로와 주변의 상호접속부 사이의 버퍼회로이며, 디지털 신호를 출력 신호로서 전달하도록 되어 있다. 디지털 신호를 공급하기 위한 로직회로 구성에 관해서는, 에미터 결합 로직(ECL; emitter-coupled logic), 전류모드 로직(CML; current-mode logic), 저전압 차동신호(LVDS; low-voltage differential signaling) 등과 같이 고속 신호 상호접속을 촉진하는 다양한 로직회로가 사용가능하다. 복수의 전기 접촉과 여러 종류의 상호접속이 출력버퍼회로(501)의 상호접속 루트에서 섞여 있기 때문에 완전한 임피던스 정합을 달성하는 것이 어렵고, 접지면(전원면, GND면)과의 지속적인 관계를 유지할 수 없는 영역이 만들어지기 쉽다는 것을 고려할 때, 3극 상호접속(양, 음, 접지)은 가능한한 긴 차동 디지털 상호접속을 이용하여 디지털 신호를 위해 채용되어야 한다. 따라서, 차동 디지털 상호접속을 채택함으로써, 차동 동작에 의한 진폭의 동작 여유도를 확장함으로써, 그리고 차동 디지털 상호접속 사이의 AC 루프를 확보함으로써, 상호접속 구성의 유연성이 증가될 수 있다. 그리고, 2~3cm인 인터포저 기판(1)의 상호접속의 일반적인 길이에 대해, 약 20Gbps의 신호 상호접속은 디지털 신호가 전달되는 3극 상호접속(신호 배선, 반전된 신호 배선 및, 접지 배선)의 차동 디지털 상호접속에 의해 비교적 쉽게 성립된다.
출력버퍼회로(501)로부터 전달된 차동 디지털 신호는 전극 패드(미도시)로부터 범프 전극(미도시) 또는 결합 전선(미도시)을 통해 인터포저 기판(1)에 전기적으로 접속된다. 더욱이, 차동 디지털 신호는 인터페이스 차동 디지털 상호접속에 의해 IC 칩(83)의 버퍼 증폭기(201)에 접속되는데, 인터포저 기판(1)의 내측에 있는 매립된 상호접속을 통해, 또는 인터포저 기판(1)의 최상표면상의 표면 상호접속부(제1표면 상호접속)를 통해, 리셉터클(23)의 리드 단자(11a, 11b, …) 및 헤더 기재(33)의 전기 단자(63a, 63b, 63c, 63d…)에 접속된다. 버퍼 증폭기(201)는, 버퍼 증폭기(201)에 의해 수신된 차동 디지털 신호에 상응하는 광디지털 신호를 생성하기 위해 VCSEL(25a)을 디지털적으로 구동한다. 생성된 광학 디지털 신호는 광섬유(10a, 10b, 10c, …)로 보내진다. VCSEL(25a)이 입력 전류에 상응하는 광신호를 생성할 경우, 만일 버퍼 증폭기(201)와 VCSEL(25) 사이의 상호접속에 기생 캐패시턴스나 기생 인덕턴스가 존재한다면, 버퍼 증폭기(201)의 출력이 저임피던스에서의 전압구동형이거나 고입피던스에서의 전류구동형이거나에 상관없이, VCSEL(25)로 실제로 공급되는 전류의 파형이 희미해지고, 우수한 응답 파형이 얻어질 수 없다. 즉 , 버퍼 증폭기(201)의 출력이 디지털적으로 구동된 것이라고 해도, 출력은 아날로그 상호접속에 의해 실질적으로 구동된다. 따라서, 상호접속이 짧을 수록, 더 우수한 응답 특성이 얻어진다. 반대로, 상호접속이 외부 잡음과 누화에 영향을 받기 쉽기 때문에, 버퍼 증폭기(201)의 출력과 VCSEL(25a) 사이에 전기 상호접속을 채택하는 것은 바람직하지 않다. 광입력 인터페이스로 기능하는 핀 포토다이오드와 버퍼 증폭기 사이의 응답 특성에도 유사한 고려가 행해져야 하므로, 인터페이스 IC 칩(83)과 광반도체 칩(93) 사이의 상호접속의 거리가 가능하면 짧게 설정되는 것이 바람직하다. 제1실시예의 LSI 패키지에서, 인터페이스 IC로서 기능하는 LSI(5) 칩과 인터페이스 IC 칩(83) 사이의 상호접속은 3극 차동 디지털 상호접속에 의해 구현되고, 인터페이스 IC 칩(83)과 광반도체 칩(93) 사이의 상호접속은 가장 짧은 길이를 가지고 아날로그 전기 배선에 의해 구현된다.
도 5에 도시된 제1실시예의 헤더 기재(33)의 전기 단자(63a, 63b, 63c, 63d…)의 배열 피치가 좁은 경우, 리드 단자(11a, 11b, …)가 서로 매우 가깝게 배열되므로, 리드 단자(11a, 11b, …) 사이의 간격에 인터디지털적으로(interdigitally) 열적 커넥터(12a, 12b, 12c, …)를 만드는 것이 어렵다. 이러한 경우, 기판 스프링으로서 기능하는 열적 커넥터쌍(121, 122)은, 각각이 도 13에 도시된 바와 같이 판 두께 250~800㎛를 갖고, 리드 단자(11a, 11b, …) 배열의 외부에서 열적 커넥터쌍(121, 122)이 인터페이스 IC 칩(83)의 밑면의 양 종단과 접촉할 수 있도록, 리드 단자(11a, 11b, …)의 양 종단을 사이에 끼우도록 사용될 수 있다.
도 13은 제1실시예에 의한 헤더 기재(33)에 의해 구현된 전송라인 헤더의 조감도이다. 헤더 기재(33)에 의해 구현된 전송라인 헤더가 리셉터클(23)의 덮개 아래에 삽입되는 조립된 상태에서, 리드 단자(11a, 11b, 11c, …)는 박스 모양의 리셉터클(23)의 덮개(지붕)의 좌종단 영역을 자름으로써 보여진다. 열적 커넥터쌍(121, 122)은, 리드 단자(11a, 11b, …) 배열의 외부에서 인터페이스 IC 칩(83)과 접촉하도록, 판 스프링에 의해 구현된 인터페이스 IC 칩(83)의 밑면의 양 종단에 배치된다.
유사하게, 헤더 몸체(31, 32, 33, 34)에 의해 구현된 4개의 전송라인 헤더가 4 방향으로 확장하면서 각각 상응하는 4개의 리셉터클(21, 22, 23, 24)에 삽입된, 도 1에 도시된 구성을 갖기 위해, 도 1에 의한 다른 리셉터클(21, 22, 24)은 도 13의 리셉터클(13)과 동일한 구성을 갖고, 도 1의 헤더 몸체(31, 32, 34)에 의해 구현된 다른 전송라인 헤더는 도 13에 도시된 헤더 기재(33)에 의해 구현된 전송라인 헤더와 동일한 구성을 갖는다.
다음으로, 제1실시예에 의한 히트싱크(3)가 제1실시예에 의한 I/F 모듈을 갖는 LSI 패키지의 구조에 고정된 조립상태가 도 14에 도시되었다. 히트싱크(3)는 기본 재료로서 알루미늄(Al)과 구리(Cu)로 만들어지고, 푸싱몰딩(pushing molding), 코킹(caulking)법 및 용접 공정 등에 의해 방출 핀(radiating fin)을 갖는다. 도 14에 도시된 바와 같이, 히트싱크(3)의 밑면이 중앙영역에서 접촉된 밑면 LSI 칩(5)의 높이가 LSI 칩(5) 주위의 주변영역에 위치한 리셉터클(21, 23)이나 또는 I/F 모듈의 수평 레벨과 다른 경우, 히트싱크(3)의 밑면상의 중앙영역과 주변영역 사이 에 레벨차를 두는 것이 바람직하다. 종이에 수직한 쪽의 도시가 생략되었지만, 4개의 리셉터클(21, 22, 23, 24)이 4개의 직교 방향으로 연장된 도 1에 도시된 대칭 구성에 대해, 중앙영역에서 LSI 칩(5)의 밑면의 높이와 주변영역에서 리셉터클(22, 24)의 높이 사이의 차를 조절하기 위해, 유사한 레벨차가 히트싱크(3)의 밑면상의 중앙영역과 주변영역 사이에 만들어진다.
이러한 방식으로, 제1실시예에 의한 I/F 모듈을 갖는 LSI 패키지에서, 스크류와 리테이너(retainer) 등에 의해 히트싱크(3)를 고정하기 위해, 히트싱크(3)의 전체 밑면이 LSI 칩(5)의 밑면 및 리셉터클(21)의 윗면과 균일하게 접촉할 수 있도록, 레벨차가 히트싱크(3)의 밑면에서 만들어진다. 열전도성 시트의 두께에 의한 히트싱크(3)의 밑면과 리셉터클(21, 22, 23, 24)의 방사면 사이의 레벨차 및 기계적인 에러를 완화하기 위해, 열전도성 시트는 LSI 칩(5)의 방사면, 또는 리셉터클(21, 22, 23, 24)의 방사면 사이에 끼일 수 있다. 그러한 구성에 의해, 헤더 몸체(31, 32, 33, 34)상의 인터페이스 IC 칩(81, 82, 83, 84)의 두께, 즉 헤더 몸체(31, 32, 33, 34)의 방사면의 높이가 변한다고 해도, 열적 커넥터(12; 판 스프링)에 의한 각 기계적 에러를 완화함으로써 히트싱크(3)에 대한 열흐름이 보장될 수 있다.
도 15는 제1실시예에 의한 LSI 패키지의 LSI 칩(5)에서 리셉터클(23)까지의 디지털 상호접속의 구성을 나타낸 단면도이다. 도면에는 생략되었지만, LSI 칩(5)의 윗면상에 복수의 신호 입출력 단자(본딩 패드)가 만들어진다. 그리고 도 15에서, 인터포저 기판(1)은 다중레벨 구조를 형성하는데, 도면에는 생략되었지만 GND 전위 분배면 및 전원 분배면과 같은 교류 접지면이 내재되어 있다.
교류 접지면이 내재된 인터포저 기판(1)에, 스트립 라인 및 마이크로 스트립 라인과 같은 고주파 전송라인이, 임피던스 정합 상호접속을 만들기 위해 형성될 수 있다. 그러나, 도 15에 도시된 바와 같이, 기판 삽입형의 리드 단자(11a)가 인터포저 기판(1)에 접속되는 경우, 일반적으로 제1관통구멍전극(316a)과 제2관통구멍전극(314a)에 삽입되도록 구성된 리드 단자(11a)의 팁의 길이에 관계 없이, 인터포저 기판(1)의 밑면(제2주면)까지 인터포저 기판(1)을 관통하는 제1관통구멍전극(316a)과 제2관통구멍전극(314a)을 형성하는 것이 바람직하다. 도 14에 도시된 것처럼, 폐쇄된 종단이 인터포저 기판의 중간 레벨에 위치하는 보이지 않는 삽입 구멍을 형성하는 것이 불가능한 것은 아니지만, 이것은 인터포저 기판(1)의 임의의 위치에 임의의 깊이로 삽입 구멍을 안정적으로 형성하기 어렵기 때문이다. 삽입 구멍 내에 도금 및 페이스트(paste) 채우기 등과 같이 전극을 형성하는 것도 매우 어렵다. 더욱이, 예컨대 패턴 분리층(pattern isolation layer)과 패턴 상호접속층이 얇게 만들어진 기판에서, 인터포저 기판(1)의 중간부분에 대한 접속을 촉진하는 경유 전극(via-electrode)을 형성하는 것이 가능하다고 해도, 관통구멍을 만들기 어렵다.
따라서, 도 15에 도시된 제1실시예에 의한 LSI 패키지에서, 제1관통구멍전극(316a)과 제2관통구멍전극(314a)은 고속 신호 상호접속을 구현하도록 형성된다. 그러나, 관통구멍전극이 단지 리드 단자(11a)의 삽입구멍을 위해 사용된다면, 즉 주위로 당기는(draw-around) 상호접속이 제2관통구멍전극(314a)의 입구측의 표면상에 형성된다면, 잉여 캐패시턴스가 제2관통구멍전극(314a)의 하부에 생성되고, 매우 큰 신호반사와 신호감쇄가 제2관통구멍전극(314a)에 생성된다. 신호반사와 신호감쇄를 피하기 위해, 도 15에 도시된 제1실시예에 의한 LSI 패키지에서, 리드 단자(11a)가 제2관통구멍전극(314a)에 삽입될 경우, 리드 단자(11a)로부터의 신호가 제2관통구멍전극(314a)의 하부로 가게 되고, 인터포저 기판(1)의 밑면에 배치된 표면 상호접속부(315a; 제2표면 상호접속)를 통과하며, 제2표면 상호접속부(315a)는 제2관통구멍전극(314a)으로부터 제1관통구멍전극(316a)으로 연장되고, 제1관통구멍전극(316a)에 의해 인터포저 기판(1)의 윗면으로 돌아온다.
도 15에 도시된 바와 같이, LSI 칩(5)과 랜드 상호접속부(318a) 사이에 땜납볼 등에 의해 구현된 범프(326a; bump)를 배치하는 것이 바람직한데, 이것은 제1관통구멍전극(316a)으로부터 범프(326a)가 실장되는 위치까지 인터포저 기판(1)의 윗면상에 연장되고, 제1관통구멍전극(316a)상에 범프(326a)를 직접적으로 형성하게 된다. 도 15에 도시된 제1실시예에 의한 LSI 패키지의 구성에 의해, 전기 상호접속과 관련된 기생 과부하 임피던스는 발생하지 않고, 우수한 상호접속 특성이 얻어질 수 있다. 범프(326a) 주위의 본딩부는 언더필(underfill) 수지에 의해 싸일 수 있다. 언더필수지는, 금(Au), 은(Ag), 니켈(Ni), 또는 티타늄-니켈 합금(Ti-Ni) 등과 같은 금속가루가 우레탄 수지 및 에폭시 수지 등과 같은 상호접속부 수지에 분산된 이방성 도전성 물질로 만들어질 수 있다. 제1관통구멍전극(316a)과 제2관통구멍전극(314a)은 알루미늄(Al), 구리(Cu), 황동(Cu-Zn), Cu-Fe, Cu-Cr, Cu-Ni-Si, Cu-Sn 등과 같은 구리 합금, Ni-Fe, Fe-Ni-Co와 같은 철니켈 합금 및, 구리와 스테인레스 스틸의 합성물질 등 포함하는 금속판으로 만들어질 수 있다. 또한, 이러한 관통구 멍전극은 이러한 금속 물질상에 니켈 도금 및/또는 금 도금 등을 가질 수 있다.
제1실시예에 의한 LSI 패키지에 의해, 인터포저 기판(1)과 인터페이스 IC 칩(83; 인터페이스 IC) 사이의 간격은, 임피던스를 보장하고 간격에서 쉽게 생성될 수 있는 임피던스 불연속을 방지하기 위해, 임피던스 부정합에 대해 상대적으로 높은 면역성을 갖는 3극 상호접속(신호 배선, 반전된 신호 배선 및 접지 배선)의 차동 디지털 상호접속을 이용하여 단거리로 연결된다. 그리고, 각각이 상응하는 리드 단자(11a, 11b, …)에 접속되고, 이로부터 분리될 수 있는 전기 단자(63a, 63b, 63c, 63d…)가 간격에 만들어진다. 임피던스가 보장되는 전송라인에는, 장거리 고속 상호접속이 인터페이스 IC 칩(83; 인터페이스 IC)을 통한 파형정형에 의해 가능해진다. 또는, 단거리 아날로그 상호접속은, 인터페이스 IC 칩(83; 인터페이스 IC)을 광반도체 칩(93)에 가까이 배치함으로써, 인터페이스 IC 칩(83; 인터페이스 IC)과 광반도체 칩(93) 사이에 달성되고, 이것은 광상호접속에 적용된다. 따라서, 제1실시예에 의한 LSI 패키지에 의해, 고품질의 장거리 상호접속이 분리가능한 접속 시스템에 달성될 수 있는데, 이것은 전기 단자(63a, 63b, 63c, 63d…)에 의한 접속을 포함한다.
도 1~도 15에 도시된 본 발명의 제1실시예에 의한 LSI 패키지에서, 인터포저 기판(1)은 LSI 패키징과 완전히 동일한 절차와 조건으로 인쇄 배선 기판에 조립될 수 있는데, 이것은 현재 패키징 장비(재흐름 노 등)를 현재 생산 라인에 의해 제조된 인쇄 배선 기판상에 배치함으로써 수행된다. 그 후, 헤더 몸체(31~34)를 리셉터클(21~24)에 삽입하여 헤더 몸체(31~34)에 의해 구현된 전송라인 헤더를 고정하는 공정만이 제1실시예에 의해 LSI 패키지를 조립하는데 특유한 작업이 된다. 헤더 몸체(31~34)에 의해 구현된 전송라인 헤더를 리셉터클(21~24)에 고정하는 공정은 고정밀도의 위치제어 기술(예컨대, ±10㎛)이 필요하지 않다. 즉, 일반적인 전기 커넥터에 대한 그러한 위치제어 정밀도는 헤더 몸체(31~34)에 의해 구현된 전송라인 헤더(31~34)를 리셉터클(21~24)에 고정하는 공정에 대해 충분하고, LSI 패키지의 조립 공정 비용이 많이 상승하지 않는다. 즉, 현재 저가 인쇄 배선 기판(예컨대, 유리 에폭시 보드 등)을 이용하는 현재의 패키징 방법으로도, 고속 보드 프로세싱과 고속 상호접속이 가능해지는데(예컨대, 20Gbps), 이것은 보통 보드 전기 상호접속에서는 실현될 수 없는 것이다. 제1실시예에 의한 패키지에 따르면, 일반적인 제조 라인에서 전송라인(41, 42, 43, 44)과 헤더 몸체(31, 32, 33, 34)를 인터포저 기판(1)에서 제거한 후에, 재흐름 공정을 수행하는 것이 가능하다. 게다가, 인터포저 기판(1)과 전송라인(41, 42, 43, 44) 사이에 기계적 접촉을 통해 전기 접속을 구성함으로써, 극도의 고정밀도를 갖는 위치제어 정밀도가 필요하지 않고, 이것은 상대적으로 간단한 유지 메커니즘을 수립한다. 재흐름 공정이 특정 조건하에서만 가능하도록 특정 기구가 준비되는 구성에 의해, 새로운 제조 라인에 대한 투자가 불필요하게 된다. 더욱이, 고정밀도 삽입 메커니즘과 같은 기계적 메커니즘, 압력 메커니즘 및, 유지 메커니즘이 전기 커넥터에 대해 불필요하기 때문에, 상당한 비용절감이 달성될 수 있다.
따라서, 제1실시예의 LSI 패키지에 따르면, 복수의 고속 LSI 칩 사이의 상호접속이 저비용으로 실현가능하므로, 정보통신 장비 등의 업그레이드를 쉽게 할 수 있다.
도 16은 제1실시예의 변형예에 따른 LSI 패키지의 구성을 도시하는데, 더 우수한 상호접속 특성을 달성하기 위해, 도 15에 도시된 제1관통구멍전극(316a)과 제2관통구멍전극(314a)을 채용함이 없이, 마이크로 스트립 라인과 같은 고주파수 전송라인에 의해 구현된 표면 상호접속부(317a; 제1표면 상호접속)가 인터포저 기판(1)의 윗면상에 구비된다. 도 16에 도시된 제1실시예의 변형예에 따른 LSI 패키지에서, 인터포저 기판(1)에 대해 리셉터클(23)을 기계적으로 유지하도록 된 삽입 전극은 고주파 전송라인 구조의 제1표면 상호접속부(317a)와 개별적으로 형성된다. 즉, 복수의 리드 단자(11a, 11b, …) 중에서, 신호 상호접속을 위한 리드 단자가 인터포저의 표면 전극과 접촉하기 위해 끼워지고, 삽입 전극에 적응된 리드 단자는 제1관통구멍전극(316a)과 제2관통구멍전극(314a)에 삽입된다. 삽입을 위한 리드 단자는 저속에서 전원 단자, 접지 단자 및, 제어-신호 단자 같은 직접 전류 단자 또는 신호 단자로 기능한다.
도 16에 도시된 제1실시예의 변형예에 따른 LSI 패키지에서, 신호가 제1관통구멍전극(316a)과 제2관통구멍전극(314a)을 통과하는 도 15의 구성에 비해 고주파 특성이 더욱 개선된다.
(제2실시예)
도 17에 도시된 바와 같이, 본 발명의 제2실시예에 따른 LSI 패키지의 구성은, 인터페이스 IC 칩(83)의 열방사가 상대적으로 작은 경우, 즉 생성된 열이 너무 적어서 충분한 열이 인터포저 기판(1)과 인쇄 배선 보드(미도시)로 수송될 수 있는 경우에 적응하기 위해 간단화된 I/F 모듈을 구비한다. 도 17에 도시된 바와 같이, 제2실시예에 의한 헤더 기재(33)는, 직사각 평형 파이프로부터의, 인터페이스 IC 칩(83)을 실장하기 위해 준비된 칩 실장면의 일부를 자른 오목한 7면체(L 타입 블록)에 기초한 기하구조에 관해, 제1실시예에 의한 헤더 몸체(31, 31, …)와 유사하다. 그러나, 제2실시예에 의한 헤더 기재(33)에서, 복수의 열 경유로(417; via)가, 칩 실장면에서 헤더 기재(33)의 평평한 밑면까지의 수직 방향을 따라 광섬유(10a, 10b, 10c, …) 배열의 각 간격에 만들어진다. 복수의 열 경유로(417)는 인터페이스 IC 칩(83)의 칩 실장면의 바로 아래에 위치한 헤더 기재(33)에 형성된다. 도 7에서, 7개의 열 경유로(417)가 광섬유(10a, 10b, 10c, …)의 연장 방향으로 배열되어 있지만, 열 경유로(417)의 수는 7개에 한정되지 않으며, 열 경유로(417)의 수는 인터페이스 IC 칩(83)의 크기 등을 고려해서 결정될 수 있다. 각 열 경유로(417)는, 금속 및 열 전도성 페이스트를 칩 실장면에서 헤더 기재(33)의 평평한 밑면까지 수직 방향으로 연장되는 관통구멍에 채움으로써 열전도 통로를 확립하기 위해, 광섬유(10a, 10b, 10c, …) 배열의 각 간격에 어레이 구조로 배열된다. 따라서, 도 17에 도시된 열전도 수지(38)는 열적 접속을 확립하기 위해 인터페이스 IC 칩(83)의 칩과 헤더 기재(33)의 칩 실장면 사이의 공간에 채워진다.
도 15 및 도 16에서 도시가 생략되었지만, 제2실시예에 따른 LSI 패키지의 인터포저 기판(1)에서, 접지면(414)은 도 17에 도시된 것처럼 인터포저 기판(1)의 다중 레벨 구조에 끼워진다. 즉, 도 17에 도시된 제2실시예의 LSI 패키지의 인터포저 기판(1)이 제1기판(1a), 제1기판(1a)상의 접지면(414) 및, 접지면(414)상의 제2 기판(1b)을 둘러싼다. 그러나, 인터포저 기판(1)의 다중 레벨 구조는 도 17에 도시된 구성에 한정되지 않는다. 그리고, 제2실시예의 헤더 기재(33)의 열 경유로(417) 아래에, 상부 인터포저-장소 열 경유로(411)가 제2기판(1b) 또는 인터포저 기판(1)의 상부에 형성된다. 상부 인터포저-장소 열 경유로(411)는 접지면(414)에 연결된다. 접지면(414)은, 제1기판(1a) 또는 인터포저 기판(1)의 하부에 형성된 하부 인터포저-장소 열 경유로(412)에 연결된다. 이러한 경우, 헤더 기재(33)와 인터포저 기판(1) 사이에 열적 그리스(grease)를 코팅하는 것이 더욱 효과적이다.
도 17에서, 단일 리셉터클(23)에 삽입되도록 된 헤더 기재(33)에 의해 구현된 단일 전송라인 헤더와 단일 리셉터클(23)가 도시되었지만, 도 1의 구성과 유사하게, 제2실시예에 의한 LSI 패키지는 4개의 리셉터클(21, 22, 23, 24) 및 4개의 상응하는 리셉터클(21, 22, 23, 24)에 삽입되도록 된 헤더 몸체에 의해 구현된 4개의 전송라인 헤더를 포함할 수 있다. 즉, 도 1에 도시된 구성과 유사하게, 본 발명의 제2실시예에 따른 LSI 패키지는, 인쇄 배선 보드(미도시)에 전기적으로 접속되도록 된, LSI 칩이 실장된 인터포저 기판(1)과 신호 프로세싱 LSI(LSI 칩; 미도시), 인터포저 기판(1)상에 실장된 복수의 리셉터클(21, 22, 23, 24)을 구비한다. 각 리셉터클(21, 22, 23, 24)은 LSI 칩으로부터/으로의 신호 및 외부 전송라인으로부터/으로의 신호 사이의 인터페이스 메커니즘의 일부를 구현한다. 본 발명의 제2실시예에 따른 LSI 패키지는 각각이 상응하는 리셉터클(21, 22, 23, 24)에 삽입되는 헤더 몸체(31, 32, 33, 34)에 의해 구현된 복수의 전송라인 헤더를 더 구비한다. 인터페이스 IC 칩(83)은 각 헤더 몸체(31, 32, …)상에 실장된다. 인터페이스 IC 칩(83)은 인터페이스 메커니즘의 일부를 구현한다. 각 헤더 몸체(31, 32, …)는 인터페이스 IC 칩(83)으로부터 상응하는 리셉터클(21, 22, 23, 24) 까지의 열적 흐름을 가능하게 한다. 헤더 몸체(31, 32, …)에 의해 구현된 각 전송라인 헤더는, 각각이 리셉터클(21, 22, 23, 24)로부터 떨어질 수 있도록 리셉터클(21, 22, 23, 24)의 내부에 삽입된다. 삽입된 구성에서, 헤더 몸체(31, 32, …)에 의해 구현된 각 전송라인 헤더는 리셉터클(21, 22, 23, 24)을 통해 LSI 칩(5)에 전기적으로 접속된다. 제1실시예의 LSI 패키지의 설명과 중복되는 설명은 생략된다.
제1실시예의 LSI 패키지의 구성과 유사하게, 제2실시예에 따른 LSI 패키지의 구성에서, LSI 칩(5)에서 인터페이스 IC로 기능하는 인터페이스 IC 칩(83)까지의 상호접속은 3극 차동 디지털 상호접속에 의해 구현되고, 인터페이스 IC 칩(83)에서 광반도체 칩(93)까지의 상호접속은 가장 짧은 길이의 아날로그 전기 배선에 의해 구현된다. 즉, 제2실시예에 의한 LSI 패키지에 의해, 인터포저 기판(1)과 인터페이스 IC 칩(83; 인터페이스 IC) 사이의 간격은, 임피던스를 보장하고 간격에서 생성되기 쉬운 임피던스 불연속을 방지하기 위해, 임피던스 부정합에 대해 상대적으로 높은 면역성을 갖는 3극 상호접속(신호 배선, 반전된 신호 배선 및, 접지 배선)의 차동 디지털 상호접속을 이용하여 단거리로 연결된다. 그리고, 각각이 상응하는 리드 단자(11a, 11b, …)로부터 떨어져서 접속될 수 있는 전기 단자(63a, 63b, 63c, 63d, …)가 간격에 만들어진다. 임피던스가 보장되는 전송라인에서, 인터페이스 IC 칩(83; 인터페이스 IC)에 의한 파형 정형을 통한 장거리 고속 상호접속이 만들어진다. 더욱이, 단거리 아날로그 상호접속이, 인터페이스 IC 칩(83)을 광반도체칩(93) 에 가까이 배치함으로써, 인터페이스 IC 칩(83; 인터페이스 IC)과 광상호접속을 위한 광반도체 칩(93) 사이에 구비된다. 따라서, 구성에 의해, 우수한 품질의 장거리 상호접속이 분리가능한 접속 시스템에서 달성될 수 있는데, 이것은 전기 단자(63a, 63b, 63c, 63d, …)를 갖는 접속 방법을 포함한다.
더욱이, 도 17에 도시된 본 발명의 제2실시예에 따른 LSI 패키지(I/F 모듈을 구비한 LSI 패키지)에서, 3개의 정렬된 전송라인 다발이 세 방향 또는 그 이하의 방향을 따라 꺼내어지는 토폴로지도 가능하다. 그리고, 리셉터클(21, 22, 23, 24)이 5각형에 대해 다각형을 형성하도록 배열된다면, 복수의 정렬된 전송라인 다발이 5 방향 이상의 복수의 방향을 따라 꺼내어지는 토폴로지도 가능하다.
도 17의 구성에 의해, 제2실시예의 LSI 패키지는, 리셉터클(23)의 내부가 단순화됨과 더불어, 리드 단자(11a, 11b, …)가 도 17의 종이에 수직인 방향으로 단독으로 배열되는 구조로 단순화될 수 있다. 도 17은 광섬유(10a, 10b, 10c, …) 사이에 위치한 중간면을 절단하여 형성된 단면도이다. 리드 단자(11b)의 V 후크 모양의 팁은 단면도의 뒤쪽에서 리셉터클(23)의 지붕으로부터 아래로 돌출된다. 더욱이, 도 17에서, 리드 단자(11b, 11c, 11d, …)는 종이의 뒤쪽에서 숨겨진 채로 규칙적으로 배열된다. 도 17에 도시된 제2실시예에 따른 LSI 패키지에서, 도 9~11 및 도 13~16에 도시된 인터페이스 IC 칩(83)과 기계적으로 접촉하기 위한 열적 커넥터(12a, 12b, 12c, …; 12; 121, 122)가 필요하지 않으므로, 인터페이스 IC 칩(83)의 손상과 같은 문제가 해결될 수 있고, I/F 모듈의 신뢰성이 향상된다.
제2실시예의 패키지에 따르면, 인터포저 기판(1)으로부터 전송라인(41, 42, 43, 44)과 헤더 몸체(31, 32, 33, 34)를 제거한 후에, 일반적인 제조 라인에서 재흐름 공정을 수행하는 것이 가능하다. 더욱이, 인터포저 기판(1)과 전송 라인(41, 42, 43, 44) 사이에서 기계적 접촉을 통해 전기 접속을 만듬으로써, 매우 높은 정밀도의 위치제어 정밀도가 필요치 않게 되고, 따라서 상대적으로 단순한 유지 메커니즘을 확립할 수 있다. 이러한 구성에 의해, 특정 조건 하에서 재흐름 공정을 위한 특정 기구를 포함하는 새로운 제조 라인에 대한 투자가 불필요해진다. 더욱이, 고정밀도의 삽입 메커니즘과 같은 기계적 메커니즘, 압력 메커니즘 및, 유지 메커니즘이 전기 커넥터의 구성에 대해 불필요하기 때문에, 상당한 비용절감이 달성될 수 있다.
따라서, 제2실시예의 LSI 패키지에 따르면, 복수의 고속 LSI 칩 사이의 고속 상호접속이 저비용으로 실현가능하므로, 정보통신 장비 등의 업그레이드를 쉽게 할 수 있다.
(제3실시예)
도 18에 도시된 바와 같이, 본 발명의 제3실시예에 따른 LSI 패키지는 제2실시예의 헤더 기재(33)를 상하로 회전한 토폴로지를 포함하는 헤더 기재(33)를 구비한다. 즉, 도 18에 도시된 바와 같이, 제3실시예에 따른 헤더 기재(33)는, 직사각 평형 파이프의 좌하부에서, 인터페이스 IC 칩(83)을 실장하기 위해 준비된 칩 실장면의 일부를 잘라 형성된 오목한 7면체(L 타입 블록)에 기초한 절연 지지체이다. 도 18로부터 쉽게 이해되는 것 처럼, 칩 실장면은 리셉터클 접촉면으로 수직하게 연장된 레벨차(측벽면)를 통해 최상부 레벨에 배치된 리셉터클 접촉면에 연결된다. 전기 단자(416)는 칩 실장면에서 레벨차를 통해 리셉터클 접촉면으로 연장된다. 전기 단자(416)는, 헤더 기재(33)에 의해 구현된 전송라인 헤더가 리셉터클(23)에 삽입될 경우, 헤더 기재(33)를 인터포저 기판(1)의 최상부면에 만들어지고 리셉터클(23)의 내부에 연장되어 있는 패키징 상호접속(미도시)에 전기적으로 접속하기 위한 외부 추출 전극이다. 더욱이, 제1 및 제2실시예의 구성과 유사하게, 도 18에 도시된 것 처럼, 광반도체 칩(93)은 칩 실장면에 직각인 접속 종단면상에 실장된다. 그리고, 중간 상호접속부(415)는 광반도체 칩(93)을 접속하기 위한 접속 종단면과 칩 실장면 사이의 간격에 배치된다. 도 18에서, 리셉터클 접촉면과 칩 실장면 사이의 레벨차의 높이가 인터페이스 IC 칩(83)의 두께 보다 큰 것이 바람직하다.
도시가 생략되었지만, 도 2~5에 도시된 상호접속과 유사하게, 중간 상호접속부(415)와 전기 단자(416)는 차동 디지털 상호접속, 또는 신호 배선, 반전된 신호 배선, 접지 배선에 의해 구현된 3극 상호접속이며, 이것은 라인 폭 40~50㎛와 공간 폭 50~70㎛을 가지고 종이의 수직 방향을 따라 규칙적으로 배열된다. 제3실시예의 헤더 기재(33)에서, 복수의 열 경유로(417)는 칩실장면에서 헤더 기재(33)의 상부면(최상부면)까지의 수직 방향을 따라 광섬유(10a, 10b, 10c, …) 배열의 각 간격에 만들어진다(도 18에서 참조번호 43으로 집합적으로 표기됨). 열 경유로(417)는 인터페이스 IC 칩(83)의 칩 실장면 위에 위치한 헤더 기재(33) 영역에 형성된다. 도 18에서, 7개의 열 경유로(417)가 광섬유(10a, 10b, 10c, …)의 연장방향으로 배열되었지만, 열 경유로(417)의 수는 7개에 한정되지 않고 제2실시예의 구성에 한정되지 않는다. 그리고, 열 경유로(417)의 수는 인터페이스 IC 칩(83)의 크기 등을 고려하여 선택될 수 있다. 각 열 경유로(417)는, 금속 및 열 전도성 페이스트를 칩 실장면에서 헤더 기재(33)의 상부면(최상부면)까지 수직 방향을 따라 연장되는 각 관통구멍에 채움으로써 열전도 통로를 확립하기 위해, 광섬유(10a, 10b, 10c, …) 배열의 각 간격에 어레이 구조로 배열된다.
그리고, 도 18에 도시된 것과 같이, 열판(418)이 헤더 기재(33)의 최상부면의 대부분에 배치된다. 열판(418)은 넓은 판 폭을 갖는 열적 커넥터(20; 압력 스프링)와 접촉하고, 열적 커넥터(20; 압력 스프링)는 리셉터클(23)에 만들어진다. 그리고, 열판(418)은 열 경유로(417)의 열적 흐름 분배를 균등하게 하는 것으로 기능할 수 있다. 열판(418)의 재료로는, 예컨대 500㎛ 두께의 니켈 도금층으로 코팅된 500㎛ 두께의 구리판, 또는 20㎛ 두께의 니켈 도금층으로 코팅된 200㎛ 두께의 구리 도금막이 가능하다. 제1실시예의 구성과 유사하게, 전기 단자(416)와 중간 상호접속부(415)는 스퍼터링이나 도금 기술에 의해 형성된 알루미늄과 구리 등과 같은 금속 박막의 복수의 스트립 패턴으로서 묘사되고, 금속 마스크를 갖는 금속화 공정에 의해 용이하게 묘사될 수 있다. 전기 단자(416)와 중간 상호접속부(415)는 Cu-Fe, Cu-Cr, Cu-Ni-Si, Cu-Sn 등과 같은 구리 합금, Ni-Fe, Fe-Ni-Co와 같은 철니켈 합금 및, 구리와 스테인레스 스틸의 합성물질 등을 포함하는 금속 박막으로 만들어질 수 있다. 더욱이, 이러한 전기 상호접속은 니켈 도금 및/또는 금 도금 등에 의해 이러한 금속 물질상에 제공될 수 있다. 티타늄(Ti)과 플래티넘(Pt)도 밑에 있는 금속으로 가능하다.
인터페이스 IC로서 작용하는 인터페이스 IC칩(83)의 윗면에, 복수의 신호 입 /출력 단자(본딩패드)가 배열되어 있지만 도시하지 않았다. 그리고, 인터페이스 IC칩(83)의 윗면 상의 각 본딩패드는 도전성 범프(도시하지 않음) 각각을 통해 중간 상호접속부(415)와 전기단자(416)에 전기적으로 상호접속되어 있다. 마찬가지로, 페이퍼의 근방과 페이퍼의 후방에 위치해 있는 다른 본딩패드도 도전성 범프(도시하지 않음) 각각을 통해 대응하는 중간 상호접속부(415)와 전기단자(416)에 전기적으로 상호접속되어 있다. 그리고, 도 17에 나타낸 바와 같은 열전도성 수지(38)로 인터페이스 IC칩(83)의 칩과 헤더 기재(33)의 칩실장면 사이의 공간을 채울 수 있어 열 접속(thermal connection)을 형성할 수 있다.
제1 및 제2실시예의 구조와 마찬가지로, 제3실시예의 헤더 기재(33)에 의해 실현되는 전송라인 헤더를 받아들이는데 적합한 리셉터클(23)의 구조와 L모양의 횡단면은 인터포저 기판(1)을 갖춘 박스형 구조를 형성한다. 삽입되어야 하는 헤더 기재(33)에 의해 전송라인 헤더가 실현되는 박스의 면중 하나는 박스형 구조로 오픈된다. 도 18에 나타낸 바와 같이, 페이퍼의 후방에 수직으로 연장되는 열 커넥터(압력스프링; 20)의 주요부는 리셉터클(23)의 꼭대기의 중심부에서 매립되고, 이 꼭대기는 리셉터클(23)의 L모양의 횡단면을 실현한다. 리셉터클(23)의 꼭대기의 윗면에 배치되어 있는 판 형태의 열 커넥터(20)는 볼록부로 매립된다. 볼록부는 도 18의 페이퍼에 수직인 방향으로 연장된다. 열 커넥터(20)의 V훅 모양의 팁은 리셉터클(23)의 천장에서부터 아래쪽으로 돌출되어 있다.
도 18에 나타낸 제3실시예의 LSI 패키지에 있어서, 인터페이스 IC칩(83)은 인터포저 기판(1)의 윗면에 형성되는 패키징 상호접속부(도시하지 않음)와 도 9 내 지 도 11과 도 13 내지 도 17에 나타낸 리드단자(11a, 11b, …)를 매개로 하지 않고 전기단자(416)를 매개로 직접 접촉하고 있어, 패키징 상호접속부와 인터페이스 IC칩(83)을 전기적으로 접속하게 된다. 전기단자(416)와 마찬가지로 패키징 상호접속부는 다른 디지털 상호접속부나 신호 배선이나 반전신호 배선, 접지 배선에 의해 실현되는 3극 상호접속부에 의해 실현된다. 따라서, 제3실시예의 LSI 패키지는 전기적으로 접속하기 위한 도 9 내지 도 11과 도 13 내지 도 17에 나타낸 기계적 스프링장치를 제거할 수 있어, 기계적 탄성 오퍼레이션에 의해 야기되는 위치 이동을 완화시키기 위한 공간의 한계에 면하게 된다. 한편, 인터페이스 IC칩(83)으로부터의 열전도 경로는 열 경유로(417)를 통해 판 형태의 열 커넥터(압력 스프링; 20)로 이루어지고, 열 커넥터(20)에 열적으로 접속하는데 적합한 열 스프레더(도시하지 않음)로부터 방사된다.
도 18에 나타낸 제3실시예의 LSI 패키지의 구성에 따라, 전기단자(416)의 배열피치의 소형화를 가능하게 할 수 있다. 예컨대, 전기단자(416)의 배열피치는 고밀도의 배열피치를 촉진하는 100㎛ 이하로 쉽게 줄어들 수 있다. 게다가, 인터페이스 IC칩(83)으로부터의 열전도 경로의 폭이나 횡단면 영역이 넓게 취해질 수 있기 때문에, 열전도 경로에서의 열저항은 도 13에 나타낸 바와 같은 열 커넥터(121, 122)를 갖춘 LSI 패키지의 구성에 비해 쉽게 감소된다.
도 18에 있어서, 도 1의 구성과 유사한 단일 리셉터클(23)과 단일 리셉터클(23)로 삽입되는 헤더 기재(33)에 의해 실현되는 단일 전송라인 헤더가 도시되어 있지만, 제3실시예에 따른 LSI 패키지는 4개의 리셉터클(21, 22, 23, 24)과 4개의 대응하는 리셉터클(21, 22, 23, 24)로 삽입되도록 구성되어 있는 헤더 기재(31, 32, 33, 34)에 의해 실현되는 4개의 전송라인 헤더로 둘러싸여져 있을 수 있다. 즉, 도 1과 마찬가지로, 본 발명의 제3실시예에 따른 LSI 패키지는 신호처리 LSI(LSI칩; 도시하지 않음)와, LSI칩이 실장되어 있고 인쇄배선기판(도시하지 않음)에 전기적으로 접속하도록 구성된 인터포저 기판(1) 및, 인터포저 기판(1)에 실장되어 있는 복수의 리셉터클(21, 22, 23, 24)을 갖추고 있다. 각각의 리셉터클(21, 22, 23, 24)은 LSI칩과의 사이에서의 신호와 외부 전송라인와의 사이에서의 신호간의 인터페이스 장치부를 실현한다. 본 발명의 제3실시예에 따른 LSI 패키지는 대응하는 리셉터클(21, 22, 23, 24) 각각에 삽입되는 헤더 기재(31, 32, 33, 34)에 의해 실현되는 복수의 전송라인 헤더를 더 갖추고 있다. 헤더 기재(31, 32, …) 각각에는 인터페이스 IC칩(83)이 실장되어 있다. 인터페이스 IC칩(83)은 인터페이스 장치부를 실현한다. 각각의 헤더 기재(31, 32, …)는 인터페이스 IC칩(83)으로부터 대응하는 리셉터클(21, 22, 23, 24)로의 열전도 경로를 형성한다. 각각이 리셉터클(21, 22, 23, 24)로부터 분리될 수 있도록 헤더 기재(31, 32, …)에 의해 실현되는 전송라인 헤더 각각은 리셉터클(21, 22, 23, 24)의 내부로 삽입된다. 삽입된 구성에 있어서, 헤더 기재(31, 32, …)에 의해 실현되는 전송라인 헤더 각각은 리셉터클(21, 22, 23, 24)을 통해서가 아니라 인터포저 기판(1)의 윗면에 형성되는 패키징 상호접속부나 고주파 전송라인와 직접 접촉함으로써 LSI칩(5)에 전기적으로 접속되어 있다. 제1 및 제2실시예의 LSI 패키지의 설명과 거의 중복되는 그 밖의 설명들은 생략한다.
제1 및 제2실시예의 LSI 패키지의 구성과 마찬가지로, 제3실시예에 따른 LSI 패키지의 구성에 있어서, LSI칩(5)으로부터 인터페이스 IC로서 작용하는 IC칩(83)으로의 상호접속부는 3극 차동 디지털 상호접속부에 의해 실현되고, 인터페이스 IC칩(83)으로부터 광반도체칩(93)으로의 상호접속부는 가장 짧은 길이의 유사 전기배선에 의해 실현된다. 즉, 제3실시예에 따른 LSI 패키지에 의해, 인터포저 기판(1)과 인터페이스 IC칩(인터페이스 IC; 83) 사이의 간격은 임피던스 부정합에 대해 비교적 높은 내성을 갖는 신호배선과 반전신호 배선 및 접지 배선에 의해 실현되는 3극 상호접속부의 차동 디지털 상호접속부를 이용함으로써 단거리에서 접속되어 있기 때문에, 임피던스 보증을 보장하여 간격내에 쉽게 발생되는 임피던스 불연속을 막게 된다. 그리고, 그 사이에, 전기단자(416) 각각은 대응하는 패키징 상호접속부나 고주파 전송라인로부터 분리될 수 있게 접속될 수 있고, 인터포저 기판(1)의 윗면에 형성된다. 그리고, 임피던스 보증이 보장되는 전송라인에 있어서, 인터페이스 IC칩(인터페이스 IC; 83)에 의한 파형 정형을 통해 장거리 고속의 상호접속부가 형성된다. 혹은, 인터페이스 IC칩(인터페이스 IC; 83)과 광 상호접속부를 위해 채용된 광반도체칩(93)간의 단거리 유사 상호접속부는 광반도체칩(93) 근처에 인터페이스 IC칩(인터페이스 IC; 83)을 배치함으로써 가능해진다. 따라서, 이 구성에 따라, 고품질의 장거리 상호접속부는 전기단자(416)와의 접속에 의해 실현되는 분리가능한 접속시스템으로 달성된다.
게다가, 도 18에 나타낸 본 발명의 제3실시예의 LSI 패키지(I/F 모듈을 갖춘 LSI 패키지)에 있어서, 전송라인의 정렬된 3개의 다발은 3개의 방향을 따라 획득되 는 토폴로지(topology)도 가능하다. 그리고, 리셉터클(21, 22, 23, 24)에 의해 실현되는 전송라인 헤더가 오각형 이상의 다각형을 형성하도록 배열되면, 전송라인의 복수의 정렬된 다발은 5개 이상의 복수의 방향을 따라 획득되는 토폴로지도 가능하다.
제3실시예의 LSI 패키지에 따르면, 통상의 제조라인에서 인터포저 기판(1)으로부터 전송라인(41, 42, 43, 44)와 헤더 기재(31, 32, 33, 34)를 제거한 후에 리플로우 공정을 행할 수 있다. 게다가, 기계적 접촉을 통해 인터포저 기판(1)과 전송라인(41, 42, 43, 44)을 전기적으로 접속함으로써, 비교적 간단한 유지 메커니즘을 형성하는 최고의 정밀도를 가진 위치제어 정확도가 불필요하게 된다. 이 구성에 따라, 특정한 조건하에서 리플로우 공정을 위한 특정한 기구를 갖춘 새로운 제조라인에 대한 투자는 불필요하게 된다. 게다가, 고정밀 삽입메커니즘과 압력 메커니즘 및 유지 메커니즘 등의 기계적 장치는 전기커넥터의 구성에 불필요하기 때문에 현저한 비용절감을 달성할 수 있다.
따라서, 제3실시예의 LSI 패키지에 따르면, 복수의 고속 LSI칩간의 고속의 상호접속부가 저비용으로 달성될 수 있고, 정보전달 설비의 업그레이드 등이 진전될 수 있다.
도 19는 도 18l에 나타낸 LSI 패키지의 작은 열방사 인터페이스 IC칩(83)에 적합한 제3실시예의 변형에 따른 예시를 나타낸다. 즉, 제3실시예의 변형에 따른 LSI 패키지의 구성은 인터포저 기판(1)과 인쇄배선기판(도시하지 않음)이 인터페이스 IC칩(83)으로부터 열방사를 받아들이기 위한 히트싱크으로서 충분히 작용할 수 있는 경우에 적합할 수 있다. 도 19에 나타낸 LSI 패키지에 있어서, 열전도성 수지(419)는 인터페이스 IC칩(83)의 밑면에 피복되어 인터포저 기판(1)과의 열접속을 용이하게 한다. 따라서, 제3실시예의 변형례의 열커넥터(압력 스프링; 20)는 열전도 경로로서 작용하지 않지만 기계적 압력 스프링으로서 작용한다. 따라서, 제3실시예의 변형례의 전송라인 헤더에 도 18에 나타낸 열 경유로를 제공할 필요가 없고, 제3실시예의 변형례에 따른 LSI 패키지에 도 9∼도 11 및 도 13∼도 17에 나타낸 리드단자(11a, 11b, …)를 제공할 필요도 없다. 이 구성에 따라, 매우 간단한 구조의 LSI 패키지를 저비용으로 제조하는 것이 가능해진다. 그러나, LSI 패키지의 열방사 용량이 비교적 작기 때문에, 인터페이스 IC칩(83)용으로 비교적 작은 칩을 채용하는 것이 바람직하다.
(제4실시예)
도 20에 나타낸 바와 같이, 본 발명의 제4실시예에 따른 LSI 패키지는 L형 블록으로 형성되고 제1 및 제2실시예의 헤더 기재(33)와 유사한 헤더 기재(33)를 갖추고 있다. 도 20에 나타낸 바와 같이, 제4실시예에 따른 헤더 기재(33)는 직사각형 평행 파이프의 우측 위쪽 부분에서 인터페이스 IC칩(83)을 실장할 준비가 된 칩실장면 부분을 절단함으로써 형성되는 오목한 7면체(L형 블록)에 기반을 두고 있는 절연성 지지체이다. 그러나, 제4실시예에 따라 광전송라인(광섬유 다발; 10a, 10b, 10c, …)가 유지되는 유지 슬리브와, 광반도체칩(93)이 헤더 기재(33)에 실장되어 있는 위치의 토폴로지는 제1 및 제2실시예의 헤더 기재(33)와 다르다.
도 20에 나타낸 제4실시예에 따른 헤더 기재(33)에서의 칩실장면과 레벨차 및 최윗면의 각 형상은 직사각형이다. 최윗면은 최윗면에 수직으로 연장되는 레벨차(측벽 면)를 통과하여 최상 레벨에 배치되어 있다. 칩실장면과 최윗면은 밑면에 대해 대향하고 있고, 밑면은 칩실장면과 최윗면의 전체 영역과 같은 영역을 갖고 있다. 환언하면, 칩실장면과 밑면은 우측에 얇은 평행판 구성을 실현하고, 최윗면과 밑면은 좌측에 두꺼운 평행판 구성을 실현한다. 칩실장면과, 레벨차 및 최윗면은 칩실장면에 직각으로 배치되어 있는 2개의 L형 다각형에 의해 밑면에 접속되어 있다. 그리고, 도 20에 나타낸 바와 같이, 최윗면에 대해 칩실장면으로부터 수직으로 연장되는 두꺼운 평행판 구성의 레벨차(측벽 면)는 광반도체칩(93)을 접속시키기 위한 접속 종단면으로서 작용한다. 복수의 원통형 유지 슬리브는 구멍이 뚫려져서 접속 종단면과 광전송라인(광섬유 다발; 10a, 10b, 10c, …)를 유지하도록 구성된 수직레벨차(측벽 면)에 대해 대향하는 대향 종단면 사이를 관통하게 된다. 도 20에 있어서, 전기단자(506)는 얇은 평행판 구성의 종단면, 즉 직사각형으로 구형되는 면, 칩실장면에 의해 규정되는 4개의 측면, L형 다각형의 2개의 측면 각각을 통과하여 칩실장면의 우측 종단에서부터 L형 블록의 밑면까지의 루트로 묘사되어 있다. 전기단자(506)가 상세히 도시하지 않고 집합적으로 나타내어져 있지만, 전기단자(506)는 도 2∼도 5에 나타낸 전기적 상호접속부와 유사한 차동 디지털 상호접속부나 또는 라인 폭이 40∼50㎛이고 공간폭이 50∼70㎛인 페이퍼에 직각인 방향을 따라 일정하게 배열되어 있는 신호배선, 반전신호 배선, 접지 배선에 의해 실현되는 3극 상호접속부이다. 전기단자(506)는 헤더 기재(33)에 의해 실현되는 전송라인 헤더가 리셉터클(23)로 삽입될 때 리셉터클(23)의 내부로 연장되는 인터포 저 기판(1)의 윗면에 묘사되어 있는 패키징 상호접속부(도시하지 않음)와 헤더 기재(33)를 전기적으로 접속하기 위한 외부 추출 전극이다. 패키징 상호접속부는 전기단자(506)와 마찬가지로 차동 디지털 상호접속부나 신호배선, 반전신호 배선, 접지 배선에 의해 실현되는 3극 상호접속부에 의해 실현된다.
도 20에 나타낸 바와 같이, 최윗면과 칩실장면 사이의 레벨차의 높이가 인터페이스 IC칩(83)의 두께보다 큰 것이 바람직하다. 인터페이스 IC칩(83)은 열전도성 수지(522)에 의해 둘러싸여져 있다. 언더필 수지로서 작용하는 투명수지가 광반도체칩(93)을 둘러싼 후에, 열전도성 수지(522)는 인터페이스 IC칩(83)의 윗면을 둘러싼다. 열전도성 수지(522)의 상부에는 열 리드(heat lid; 521)가 매립되어 있다. 열 리드(521)는 헤더 기재(33)에 리버스 토폴로지를 갖춘 L형 블록이다. 열전도성 수지는(522)는 열적 및 기계적으로 인터페이스 IC칩(83)과 열 리드(521) 사이의 공간에 삽입된다. 도 20에 나타낸 바와 같이, 열 리드(521)는 헤더 기재(33)의 상부의 모든 면에 형성되어 있다. 그리고, 열 리드(521)의 윗면과 헤더 기재(33)의 밑면은 서로 평행하다. 도 20에 나타낸 바와 같이, 열 리드(521)는 리셉터클(23)로 형성되는 넓은 판의 열 커넥터(압력 스프링; 20)와 접촉하고 있다. 열 리드(521)는, 예컨대 열 리드(521)의 두꺼운 부분이 20㎛ 두께의 Ni 도금층으로 피복되어 있는 800∼1500㎛ 두께의 동판과, 열 리드(521)의 얇은 부분이 20㎛ 두께의 Ni 도금층으로 피복되어 있는 200∼500㎛ 두께의 동판으로 이루어져 있다.
제1 내지 제3실시예의 구성과 마찬가지로, 전기단자(506)는 알루미늄(Al)과 동(Cu) 등의 금속 박막의 스트립 패턴으로 묘사되어 있고, 금속 박막이 스퍼터링이 나 도금기술에 의해 퇴적되어 있는 금속 마스크와 함께 금속화 공정에 의해 쉽게 묘사될 수 있다. 또한, 전기단자(506)는 Cu-Fe, Cu-Cr, Cu-Ni-Si, Cu-Sn 등의 동합금과 Ni-Fe, Fe-Ni-Co 등의 니켈철 합금 및 동과 스테인리스강 등의 혼합재료를 포함한 금속 박막으로 이루어질 수 있다. 게다가, 이들 전기적 인터커넥트는 이들 금속 재료에 니켈(Ni) 도금 및/또는 금(Au) 도금 등을 함으로써 제공될 수 있다. 또한, 티타늄(Ti), 백금(Pt)도 기저 금속으로 이용할 수 있다.
도시는 생략했지만, 인터페이스 IC로서 작용하는 인터페이스 IC칩(83)의 윗면에는 복수의 신호 입출력 단자(본딩패드)가 배열되어 있다. 그리고, 인터페이스 IC칩(83)의 윗면의 본딩패드 각각은 도전성 범프(도시하지 않음) 각각을 통해 전기단자(506)에 전기적으로 상호접속되어 있다.
마찬가지로, 페이퍼의 후방과 페이퍼의 근방에 위치해 있는 다른 본딩패드는 다른 도전성 범프(도시하지 않음) 각각을 통해 대응하는 전기단자(506)에 전기적으로 상호접속되어 있다.
제1 및 제3실시예의 구조와 마찬가지로, 제4실시예의 헤더 기재(33)에 의해 실현되는 전송라인 헤더를 받아들이는데 적합한 리셉터클(23)의 구조와 L형의 횡단면은 인터포저 기판(1)을 갖춘 박스형 구조를 형성한다. 삽입되어야 하는 헤더 기재(33)에 의해 전송라인 헤더가 실현되는 박스의 면중 하나는 박스형 구조로 오픈된다. 도 20에 나타낸 바와 같이, 열 커넥터(압력스프링; 20)의 주요부와 페이퍼의 수직방향을 따라 연장되는 판은 리셉터클(23)의 꼭대기의 중심부에서 매립되고, 이 꼭대기는 리셉터클(23)의 L모양의 횡단면을 실현한다. 리셉터클(23)의 꼭대기 의 윗면에 배치되어 있는 판 형태의 열 커넥터(20)는 볼록부로 매립된다. 볼록부는 도 20의 페이퍼에 수직인 방향으로 연장된다. 열 커넥터(20)의 V훅 모양의 팁은 리셉터클(23)의 천장에서부터 아래쪽으로 돌출되어 있다.
도 20에 나타낸 제4실시예의 LSI 패키지에 있어서, 인터페이스 IC칩(83)은 인터포저 기판(1)의 윗면에 묘사되어 있는 패키징 상호접속부(도시하지 않음)와 도 9 내지 도 11과 도 13 내지 도 17에 나타낸 리드단자(11a, 11b, …)를 매개로 하지 않고 전기단자(506)를 매개로 직접 접촉하고 있어, 패키징 상호접속부와 인터페이스 IC칩(83)을 전기적으로 접속하게 된다. 따라서, 제4실시예의 LSI 패키지는 전기적으로 접속하기 위한 도 9 내지 도 11과 도 13 내지 도 17에 나타낸 기계적 스프링장치를 제거할 수 있어, 기계적 탄성 오퍼레이션에 의해 야기되는 위치 이동을 완화시키기 위한 공간의 한계에 면하게 된다. 한편, 인터페이스 IC칩(83)으로부터의 열전도 경로는 도전성 수지(522)와 열 리드(521)를 통해 판 형태의 열 커넥터(압력 스프링; 20)로 이루어지고, 열 커넥터(20)에 열적으로 접속되도록 구성된 열 스프레더(도시하지 않음)로부터 방사된다.
도 20에 나타낸 제4실시예의 LSI 패키지의 구성에 따라, 전기단자(506)의 배열피치의 소형화를 가능하게 할 수 있다. 예컨대, 전기단자(506)의 배열피치는 고밀도의 배열피치를 촉진하는 100㎛ 이하로 쉽게 줄어들 수 있다. 게다가, 인터페이스 IC칩(83)으로부터의 열전도 경로의 폭(횡단면 영역의 폭)이 넓게 취해질 수 있기 때문에, 열전도 경로에서의 열저항은 도 13에 나타낸 바와 같은 열 커넥터(121, 122)를 갖춘 LSI 패키지의 구성에 비해 쉽게 감소된다.
도 20에 나타낸 바와 같이, 제4실시예에 따른 LSI 패키지에 있어서, 광반도체칩(93)과 인터페이스 IC칩(83) 및 전기단자(506)는 도 20의 구성의 우측에 위치해 있는 인터포저 기판(1) 상에 실장되는 것으로 가정되는 LSI칩(5; 도시하지 않음)에 각각 면하는 순서로 배열되어 있다. 이 구성에 따라, 각 소자의 상호접속부간의 간격이 가장 짧게 설정될 수 있다. 게다가, 인터페이스 IC칩(83)이 열전도성 수지(522)에 끼워 넣어져 있고 열 흐름이 열 리드(521)를 통해 보장될 수 있기 때문에, LSI 패키지는 큰 열방사 용량을 가질 수 있다. 더욱이, LSI 패키지는 반도체 칩의 신뢰성을 증가시킬 수 있는 광반도체칩(93)과 인터페이스 IC칩(83)이 헤더 기재(33)에 의해 실현되는 전송라인 헤더의 내부에서 수지에 의해 둘러싸여지는 구성과 같은 구성을 갖는다.
또한, 제4실시예에 따른 LSI 패키지에 있어서, 헤더 기재(33)의 전체 윗면은 방사면으로 이용될 수 있고, 복수의 기계적인 열커넥터를 형성함으로써 유효한 접촉영역을 넓힐 수 있다. 게다가, 리셉터클(23)의 천장의 저부와 열 리드(521)의 윗면 사이의 공간은 열 그리스(grease)로 채워질 수 있다.
도 20에 있어서, 단일 도 1의 구성과 유사한 단일 리셉터클(23)과 단일 리셉터클(23)로 삽입되는 헤더 기재(33)에 의해 실현되는 단일 전송라인 헤더가 도시되어 있지만, 제4실시예에 따른 LSI 패키지는 4개의 리셉터클(21, 22, 23, 24)과 4개의 대응하는 리셉터클(21, 22, 23, 24)로 삽입되도록 구성되어 있는 헤더 기재(31, 32, 33, 34)에 의해 실현되는 4개의 전송라인 헤더로 둘러싸여져 있을 수 있다. 즉, 도 1과 마찬가지로, 본 발명의 제4실시예에 따른 LSI 패키지는 신호처리 LSI(LSI칩; 도시하지 않음)와, LSI칩이 실장되어 있고 인쇄배선기판(도시하지 않음)에 전기적으로 접속하도록 구성된 인터포저 기판(1) 및, 인터포저 기판(1)에 실장되어 있는 복수의 리셉터클(21, 22, 23, 24)을 갖추고 있다. 각각의 리셉터클(21, 22, 23, 24)은 LSI칩과의 사이에서의 신호와 외부 전송라인와의 사이에서의 신호간의 인터페이스 장치부를 실현한다. 본 발명의 제4실시예에 따른 LSI 패키지는 대응하는 리셉터클(21, 22, 23, 24) 각각에 삽입되는 헤더 기재(31, 32, 33, 34)에 의해 실현되는 복수의 전송라인 헤더를 더 갖추고 있다. 헤더 기재(31, 32, …) 각각에는 인터페이스 IC칩(83)이 실장되어 있다. 인터페이스 IC칩(83)은 인터페이스 장치부를 실현한다. 각각의 헤더 기재(31, 32, …)는 인터페이스 IC칩(83)으로부터 대응하는 리셉터클(21, 22, 23, 24)로의 열전도 경로를 형성한다. 각각이 리셉터클(21, 22, 23, 24)로부터 분리될 수 있도록 헤더 기재(31, 32, …)에 의해 실현되는 전송라인 헤더 각각은 리셉터클(21, 22, 23, 24)의 내부로 삽입된다. 삽입된 구성에 있어서, 헤더 기재(31, 32, …)에 의해 실현되는 전송라인 헤더 각각은 리셉터클(21, 22, 23, 24)을 통해서가 아니라 인터포저 기판(1)의 윗면에 형성되는 패키징 상호접속부나 고주파 전송라인와 직접 접촉함으로써 LSI칩(5)에 전기적으로 접속되어 있다. 제1 내지 제3실시예의 LSI 패키지의 설명과 거의 중복되는 그 밖의 설명들은 생략한다.
게다가, 도 20에 나타낸 본 발명의 제4실시예의 LSI 패키지에 있어서, 전송라인의 3개의 정렬된 다발이 3개 이하의 방향을 따라 획득되는 토폴로지가 가능하다. 그리고, 리셉터클(21, 22, 23, 24)이 오각형 이상의 다각형을 형성하도록 배 열되면, 전송라인의 복수의 정렬된 다발은 5개 이상의 복수의 방향을 따라 획득되는 토폴로지도 가능하다.
제1 내지 제3실시예의 LSI 패키지의 구성과 마찬가지로, 제4실시예에 따른 LSI 패키지의 구성에 있어서, LSI칩(5)으로부터 인터페이스 IC로서 작용하는 IC칩(83)으로의 상호접속부는 3극 차동 디지털 상호접속부에 의해 실현되고, 인터페이스 IC칩(83)으로부터 광반도체칩(93)으로의 상호접속부는 가장 짧은 길이의 유사 전기배선에 의해 실현된다. 즉, 제4실시예에 따른 LSI 패키지에 의해, 인터포저 기판(1)과 인터페이스 IC칩(인터페이스 IC; 83) 사이의 간격은 임피던스 부정합에 대해 비교적 높은 내성을 갖는 신호배선과 반전신호 배선 및 접지 배선에 의해 실현되는 3극 상호접속부의 차동 디지털 상호접속부를 이용함으로써 단거리에서 접속되어 있기 때문에, 임피던스 보증을 보장하여 간격내에 쉽게 발생되는 임피던스 불연속을 막게 된다. 그리고, 그 사이에, 전기단자(506) 각각은 대응하는 패키징 상호접속부나 고주파 전송라인로부터 분리될 수 있게 접속될 수 있고, 인터포저 기판(1)의 윗면에 형성된다. 그리고, 임피던스 보증이 보장되는 전송라인에 있어서, 인터페이스 IC칩(인터페이스 IC; 83)에 의한 파형 정형을 통해 장거리 고속의 상호접속부가 형성된다. 혹은, 인터페이스 IC칩(인터페이스 IC; 83)과 광 상호접속부를 위해 채용된 광반도체칩(93)간의 단거리 유사 상호접속부는 광반도체칩(93) 근처에 인터페이스 IC칩(인터페이스 IC; 83)을 배치함으로써 가능해진다. 따라서, 이 구성에 따라, 고품질의 장거리 상호접속부는 전기단자(506)와의 접속방법을 포함하는 분리가능한 접속시스템으로 달성된다. 이와 같이, 제4실시예의 LSI 패키지 에 따르면, 상호접속부의 통신속도가 매우 작은 배열 피치를 가진 전기단자(506)를 우선적으로 고려해야 하는 경우에 효과적인 이러한 LSI 패키지가 제공될 수 있다. LSI 패키지는, 예컨대 전기단자(506)의 배열피치가 100㎛ 이하이고, 전기단자(506)의 상호접속부의 통신속도가 10Gbps 이상인 경우에 적합할 수 있다.
제4실시예의 LSI 패키지에 따르면, 통상의 제조라인에서 인터포저 기판(1)으로부터 전송라인(41, 42, 43, 44)와 헤더 기재(31, 32, 33, 34)를 제거한 후에 리플로우 공정을 행할 수 있다. 게다가, 기계적 접촉을 통해 인터포저 기판(1)과 전송라인(41, 42, 43, 44)을 전기적으로 접속함으로써, 비교적 간단한 유지 메커니즘을 형성하는 최고의 정밀도를 가진 위치제어 정확도가 불필요하게 된다. 이 구성에 따라, 특정한 조건하에서 리플로우 공정을 위한 특정한 기구를 갖춘 새로운 제조라인에 대한 투자는 불필요하게 된다. 게다가, 고정밀 삽입 메커니즘과 압력 메커니즘 및 유지 메커니즘 등의 기계적 메커니즘은 전기커넥터의 구성에 불필요하기 때문에 현저한 비용절감을 달성할 수 있다.
따라서, 제4실시예의 LSI 패키지에 따르면, 복수의 고속 LSI칩간의 고속의 상호접속부가 저비용으로 달성될 수 있고, 정보전달 설비의 업그레이드 등이 진전될 수 있다.
도 21은 제4실시예의 변형에 따른 LSI 패키지의 예시를 나타낸다. 제4실시예의 변형의 LSI 패키지는 L형 블록으로 형성되어 있는 헤더 기재(33)의 밑면에 저부 금속판(523)을 갖추고 있다. 이 저부 금속판(523)은 20㎛ 두께의 Ni도금층으로 피복되어 있는 100∼500㎛ 두께의 동도금층으로 이루어질 수 있다.
즉, 도 21에 나타낸 바와 같이, 제4실시예의 변형에 따른 헤더 기재(33)에 의해 실현되는 전송라인 헤더에 있어서, 인터페이스 IC칩(83)은 열전도성 수지(522)에 의해 둘러싸여져 있다. 열전도성 수지(522)의 상부에는 열 리드(521)가 매립되어 있다. 열 리드(521)는 헤더 기재(33)에 리버스 토폴로지를 갖춘 L형 블록이다. 도 21에 나타낸 바와 같이, 열 리드(521)는 헤더 기재(33)의 상부의 모든 면에 형성되어 있다. 그리고, 헤더 기재(33)의 밑면에 위치해 있는 저부 금속판(523)의 밑면은 열 리드(521)의 윗면과 평행하다.
저부 금속판(523)이 헤더 기재(33)의 밑면에 형성되어 있는 도 21의 구성에 따라, 헤더 기재(33)와 열 리드(521)간의 선 팽창계수의 차에 기인하는 내부 응력의 발생은 완화되고, 이에 따라 헤더 기재(33)의 뒤틀림 변형(warpage strain)을 감소시키게 된다.
(그 밖의 실시예)
본 발명은 여러 가지의 특정한 실시예와 관련하여 설명했지만, 이에 한정되지 않고, 발명의 요지를 이탈하지 않는 범위내에서 여러 가지로 변형하여 실시할 수 있음은 물론이다. 예컨대, 도 22에 나타낸 바와 같이, 리셉터클(23)은 열방사를 형성하도록 LSI칩(5; 도 1 참조) 열전도 경로와 같은 방향에 형성되는 개구부(221, 222)를 갖추어도 좋다. 도 22는 헤더 기재(33)에 의해 실현되는 전송라인 헤더가 리셉터클(23)로 삽입되는 조립 조건에서 리드단자(11a, 11b, 11c, …)가 L형의 리셉터클(23)의 꼭대기의 좌측 종단부를 절단함으로써 나타내어질 수 있는 그 밖의 실시예에 따른 헤더 기재(33)에 의해 실현되는 전송라인 헤더의 조감도이다. 개구부(221, 222)의 폭이 250∼800㎛로 선택될 수 있다. 리셉터클(23)의 양쪽 끝에서 리드단자(11a, 11b, 11c, …)의 배열을 끼워 넣고 개구부(221, 222)를 절단하는 것이 바람직하다.
리셉터클(23)의 꼭대기의 윗면에 배치되어 있는 열흐름을 수용하기 위한 히트싱크의 돌출된 부분은 개구부(221, 222)로 헐겁게 삽입되거나 빈틈없이 삽입된다. 이 구성에 따라, 개구부(221, 222)를 통해 인터페이스 IC칩(83)의 밑면의 양 끝으로부터의 인터페이스 IC칩(83)의 열방사를 형성할 수 있다. 인터페이스 IC칩(83)의 열방사가 개구부(221, 222)를 통해 리드단자(11a, 11b, 11c, …)의 배열의 외부에서 형성될 수 있는 구성을 이용함으로써, 전기단자(63a, 63b, 63c, 63d, …)의 배열피치가 좁은 경우에 효과적이다.
게다가, 인터포저 기판(1) 상에 실장되어 있는 LSI칩(5)은 특히 신호처리 LSI에 한정되는 것은 아니고, I/F 모듈로서 작용하는 헤더 기재(31, 32, …)에 의해 실현되는 전송라인 헤더에 관하여 작동할 수 있는 부수 LSI칩이 채택될 수 있다. 그리고, 전기단자(63a, 63b, 63c, 63d, …)와 리드단자(11a, 11b, 11c, …)의 형상과 재료 및 배열은 임의적인 것이기 때문에, 제1 내지 제4실시예의 상술한 예시에 한정되는 것은 아니다.
그리고, 열 경유로(417)와 열 리드(521)의 결합은 LSI 패키지에서 도입된 헤더 기재(33)의 다른 구성을 위해 채택될 수 있다.
도 1은 인터포저 기판(1) 상에 단일 LSI칩(5)이 실장되어 있는 구성을 나타내고 있지만, 인터포저 기판(1) 상에 복수의 LSI칩이 실장될 수도 있다. 따라서, 본 발명은 상기에 설명되지 않은 각종 실시예 및 변형례 등을 포함하는 것은 물론이다. 그러므로, 본 발명의 범위는 다음의 특허청구범위에 의해 한정될 것이다.
이상 설명한 바와 같이 본 발명에 의하면, 기존의 생산라인을 통해 제조가 가능하고, 또 극단적으로 복잡하게 되는 구성을 수반하지 않으면서 고주파특성을 갖는 상술한 LSI 패키지의 일부분을 실현하는 LSI 패키지, 및 상술한 LSI 패키지의 일부분을 실현하는 전송라인 헤더를 제공하는 것이 가능하게 된다.

Claims (20)

  1. 인쇄배선기판 상에 탑재할 수 있는 LSI 패키지로서,
    헤더 기재와,
    이 헤더 기재에 의해 유지된 전송라인 및,
    상기 헤더 기재 상에 실장된 인터페이스 IC칩을 갖춘 전송라인 헤더와;
    상기 인쇄배선기판과의 접속을 용이하게 하는 복수의 기판접속 접합부를 가진 인터포저 기판;
    이 인터포저 기판 상에 실장된 LSI칩 및;
    리드단자를 갖추고서 상기 인터포저 기판 상에 탑재되어 상기 인터페이스 IC칩이 상기 리드단자를 통해서 상기 LSI칩과 전기적으로 접속하도록 상기 전송라인 헤더를 수용하는 리셉터클을 갖추어 구성된 것을 특징으로 하는 LSI 패키지.
  2. 제1항에 있어서, 상기 리셉터클 상에 설치된 히트싱크를 더 갖추어 구성된 것을 특징으로 하는 LSI 패키지.
  3. 제1항에 있어서, 상기 리셉터클이 상기 인터페이스 IC칩으로부터 열에너지를 떨어져서 전송하도록 형성된 개구부를 갖추도록 된 것을 특징으로 하는 LSI 패키지.
  4. 제2항에 있어서, 상기 인터페이스 IC칩으로부터 발생된 열에너지가 히트싱크로 떨어져서 전송되도록 되어 있는 것을 특징으로 하는 LSI 패키지.
  5. 제1항에 있어서, 상기 리셉터클이 상기 인터페이스 IC칩으로부터 열에너지를 떨어져서 전송하도록 형성된 열커넥터를 더 갖추도록 된 것을 특징으로 하는 LSI 패키지.
  6. 제5항에 있어서, 상기 인터페이스 IC칩으로부터 발생된 열에너지가 열커넥터를 통해서 상기 인터포저 기판으로 떨어져서 전송되도록 되어 있는 것을 특징으로 하는 LSI 패키지.
  7. 제5항에 있어서, 상기 열커넥터가 탄성을 가진 열적으로 도전성이 있는 물질로 형성되도록 되어 있는 것을 특징으로 하는 LSI 패키지.
  8. 제1항에 있어서, 상기 리셉터클을 통해서 상기 LSI칩으로부터 상기 인터페이스 IC칩으로 디지탈신호가 전파되도록 된 것을 특징으로 하는 LSI 패키지.
  9. 제1항에 있어서, 상기 리셉터클을 통해서 상기 LSI칩으로부터 상기 인터페이스 IC칩으로 차분 디지탈신호가 전파되도록 된 것을 특징으로 하는 LSI 패키지.
  10. 제1항에 있어서, 상기 전송라인이 광 전송라인으로 이루어진 것을 특징으로 하는 LSI 패키지.
  11. 제10항에 있어서, 상기 전송라인 헤더가 광 반도체칩을 더 갖추도록 된 것을 특징으로 하는 LSI 패키지.
  12. 전송라인과 인터페이스 IC칩을 유지하는 전송라인 헤더를 수용하기 위한 것으로, 인쇄배선기판 상에 탑재할 수 있는 중간 패키지로서,
    제1주면 및 이 제1주면에 대향하는 제2주면에 의해 규정되고, 제2주면에 상기 인쇄배선기판과의 접속을 용이하게 하는 복수의 기판접속 접합부를 가진 인터포저 기판과,
    제1주면 내에 할당된 실장영역 상에 실장된 LSI칩 및,
    리드단자를 갖추고서 상기 인터포저 기판 상에 탑재되어 상기 인터페이스 IC칩이 상기 리드단자를 통해서 상기 LSI칩과 전기적으로 접속하도록 상기 전송라인 헤더를 수용하는 리셉터클을 갖추어 구성된 것을 특징으로 하는 중간 패키지.
  13. 제12항에 있어서, 상기 제1주면 상에 설치된 제1표면 상호접속층을 더 갖추어 구성되고, 상기 리드단자가 상기 제1표면 상호접속층을 통해서 상기 LSI칩에 전기적으로 접속되도록 된 것을 특징으로 하는 중간 패키지.
  14. 제12항에 있어서, 상기 인터포저 기판을 상기 제1주면으로부터 상기 제2주면으로 관통하는 제1 및 제2관통구멍 전극과,
    상기 제2주면에서 상기 제1 및 제2관통구멍 전극을 접속하는 제2표면 상호접속층을 더 갖추어 구성되고,
    상기 리드단자가 상기 제2관통구멍 전극, 상기 제2표면 상호접속층 및 상기 제1관통구멍 전극을 통해서 상기 LSI칩에 전기적으로 접속되도록 된 것을 특징으로 하는 중간 패키지.
  15. 리셉터클 내에 삽입되도록 형성된 전송라인 헤더로서,
    헤더 기재와,
    이 헤더 기재에 할당된 칩실장면 상에 실장된 인터페이스 IC칩 및,
    상기 헤더 기재에 의해 유지된 전송라인을 갖추어 구성되고,
    상기 인터페이스 IC칩 내에서 발생된 열에너지가 상기 리셉터클 또는 상기 리셉터클에 설치된 개구를 통해서 떨어져서 전송되도록 되어 있는 것을 특징으로 하는 전송라인 헤더.
  16. 제15항에 있어서, 상기 전송라인이 광 전송라인으로 이루어진 것을 특징으로 하는 전송라인 헤더.
  17. 제16항에 있어서, 광 반도체칩을 더 갖추어 구성되고,
    상기 인터페이스 IC칩으로부터의 전기신호 및 상기 인터페이스 IC칩으로의 전기신호가 상기 광 반도체칩에 의해 광신호와 결합되고, 광신호가 광 전송라인에 의해 전파되도록 된 것을 특징으로 하는 전송라인 헤더.
  18. 제15항에 있어서, 상기 칩실장면으로부터 리셉터클 접촉면으로 연장되는 도전성 스트립으로 이루어진 전기단자를 더 갖추어 구성되고, 이 전기단자가 상기 리셉터클의 리드단자와 전기적으로 접속되도록 된 것을 특징으로 하는 전송라인 헤더.
  19. 제15항에 있어서, 상기 인터페이스 IC칩이 플립칩구성으로 상기 칩실장면 상에 실장되어 있고, 상기 리셉터클로부터 돌출된 열커넥터가 상기 인터페이스 IC칩의 밑면과 열적으로 접촉되도록 된 것을 특징으로 하는 전송라인 헤더.
  20. 제15항에 있어서, 상기 헤더 기재를 상기 칩실장면으로부터 이 칩실장면에 대향하는 면으로 관통하는 열경유로(thermal via)를 더 갖추어 구성되고, 상기 인터페이스 IC칩 내에서 발생된 열에너지가 상기 열경유로를 통해서 떨어져서 전송되도록 되어 있는 것을 특징으로 하는 전송라인 헤더.
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Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3795877B2 (ja) * 2003-07-28 2006-07-12 株式会社東芝 光半導体モジュール及びその製造方法
JP3834023B2 (ja) * 2003-08-19 2006-10-18 株式会社東芝 インターフェイスモジュール付ｌｓｉパッケージ及びそれに用いるヒートシンク
JP4138689B2 (ja) 2004-03-30 2008-08-27 株式会社東芝 インターフェイスモジュール付ｌｓｉパッケージ及びｌｓｉパッケージ
JP2006053266A (ja) * 2004-08-10 2006-02-23 Toshiba Corp 光半導体モジュールとそれを用いた半導体装置
JP2006054260A (ja) * 2004-08-10 2006-02-23 Toshiba Corp 外部とのインターフェース機能を有するｌｓｉパッケージ、外部とのインターフェース機能を備えたｌｓｉパッケージを有する実装体、外部とのインターフェース機能を備えたｌｓｉパッケージを有する実装体の製造方法
TWI278075B (en) * 2004-08-17 2007-04-01 Toshiba Corp LSI package with interface module, transmission line package, and ribbon optical transmission line
TWI251301B (en) * 2004-11-29 2006-03-11 Unimicron Technology Corp Substrate core and method for fabricating the same
TWI260065B (en) * 2005-01-03 2006-08-11 Unimicron Technology Corp Substrate and method for fabricating the same
JP2007003906A (ja) * 2005-06-24 2007-01-11 Toshiba Corp 光伝送路保持部材と光モジュール
JP4768384B2 (ja) * 2005-09-29 2011-09-07 株式会社東芝 光伝送路保持部材及び光モジュール
US7626123B2 (en) * 2005-12-12 2009-12-01 Raytheon Sarcos, Llc Electrical microfilament to circuit interface
US7333699B2 (en) * 2005-12-12 2008-02-19 Raytheon Sarcos, Llc Ultra-high density connector
US7603153B2 (en) * 2005-12-12 2009-10-13 Sterling Investments Lc Multi-element probe array
WO2007142273A1 (ja) * 2006-06-08 2007-12-13 International Business Machines Corporation 高熱伝導で柔軟なシート
JP4882644B2 (ja) * 2006-08-10 2012-02-22 パナソニック電工株式会社 光電気変換装置
US7690106B2 (en) 2006-10-25 2010-04-06 Texas Instruments Incorporated Ceramic header method
JPWO2008090981A1 (ja) 2007-01-26 2010-05-20 日本航空電子工業株式会社 光接続装置
JP2010003712A (ja) * 2007-08-09 2010-01-07 Renesas Technology Corp 半導体装置、半導体装置の配置配線方法、及びデータ処理システム
US7747116B2 (en) * 2007-09-05 2010-06-29 Kabushiki Kaisha Toshiba Flexible optoelectric interconnect and method for manufacturing same
JP4400662B2 (ja) * 2007-09-12 2010-01-20 株式会社デンソー 電子回路部品実装構造
US7745898B2 (en) * 2007-12-20 2010-06-29 International Business Machines Corporation Multichip package, methods of manufacture thereof and articles comprising the same
JP5195087B2 (ja) 2008-06-30 2013-05-08 富士通株式会社 光電気変換デバイス、光電気変換モジュールおよび光電気変換デバイスの製造方法
JP2010020918A (ja) * 2008-07-08 2010-01-28 Nippon Sheet Glass Co Ltd 端子構造及び車両用端子付ガラス板
JP2010263366A (ja) * 2009-05-01 2010-11-18 Seiko Epson Corp センサーシステム、同システムを使用した電子機器、及びセンサーモジュール
US8039938B2 (en) * 2009-05-22 2011-10-18 Palo Alto Research Center Incorporated Airgap micro-spring interconnect with bonded underfill seal
KR101007817B1 (ko) 2009-08-05 2011-01-18 주식회사디아이 커넥터 장치
SG169241A1 (en) * 2009-08-12 2011-03-30 Sony Corp An integrated circuit
US8692366B2 (en) * 2010-09-30 2014-04-08 Analog Device, Inc. Apparatus and method for microelectromechanical systems device packaging
US8363418B2 (en) 2011-04-18 2013-01-29 Morgan/Weiss Technologies Inc. Above motherboard interposer with peripheral circuits
US8731345B2 (en) * 2011-12-15 2014-05-20 Kotura, Inc. System for managing thermal conduction on optical devices
TWI479324B (zh) * 2012-01-05 2015-04-01 Wistron Corp 連接介面及傳輸線
US20130230272A1 (en) * 2012-03-01 2013-09-05 Oracle International Corporation Chip assembly configuration with densely packed optical interconnects
US8836132B2 (en) 2012-04-03 2014-09-16 Analog Devices, Inc. Vertical mount package and wafer level packaging therefor
US9874688B2 (en) 2012-04-26 2018-01-23 Acacia Communications, Inc. Co-packaging photonic integrated circuits and application specific integrated circuits
JP6346726B2 (ja) * 2012-04-27 2018-06-20 アトムメディカル株式会社 放熱機能を有するｌｅｄ治療器
US8708729B2 (en) * 2012-06-19 2014-04-29 Hon Hai Precision Industry Co., Ltd. Electrical connector assembly having independent loading mechanism facilitating interconnections for both CPU and cable
TW201401586A (zh) * 2012-06-19 2014-01-01 Han-Guang Chen 發光二極體照明裝置的製造方法
US9475694B2 (en) 2013-01-14 2016-10-25 Analog Devices Global Two-axis vertical mount package assembly
JP6065638B2 (ja) * 2013-02-20 2017-01-25 日立金属株式会社 信号伝送装置および通信モジュール
JP6134557B2 (ja) * 2013-03-29 2017-05-24 Ｊｘ金属株式会社 銅条または銅合金条および、それを備える放熱部品
US9666557B2 (en) * 2013-05-30 2017-05-30 Infineon Technologies Ag Small footprint semiconductor package
US8884420B1 (en) * 2013-07-12 2014-11-11 Infineon Technologies Austria Ag Multichip device
JP6060872B2 (ja) * 2013-11-05 2017-01-18 日立金属株式会社 伝送モジュールの実装構造
KR20160000293A (ko) * 2014-06-24 2016-01-04 삼성전자주식회사 탭 핀에 타이바가 없는 반도체 모듈
SG10201805058VA (en) * 2014-10-29 2018-07-30 Acacia Communications Inc Optoelectronic ball grid array package with fiber
US10512195B2 (en) 2014-10-31 2019-12-17 Hewlett Packard Enterprise Development Lp Server device with capacitive circuit
US9842813B2 (en) * 2015-09-21 2017-12-12 Altera Corporation Tranmission line bridge interconnects
JP6681694B2 (ja) * 2015-10-30 2020-04-15 スタンレー電気株式会社 面発光レーザ素子
CN205488710U (zh) * 2016-01-08 2016-08-17 富士康(昆山)电脑接插件有限公司 一种电连接器组件及其底座
US11647678B2 (en) 2016-08-23 2023-05-09 Analog Devices International Unlimited Company Compact integrated device packages
WO2018051800A1 (ja) * 2016-09-16 2018-03-22 株式会社大真空 圧電振動デバイス
US10629574B2 (en) 2016-10-27 2020-04-21 Analog Devices, Inc. Compact integrated device packages
US10697800B2 (en) 2016-11-04 2020-06-30 Analog Devices Global Multi-dimensional measurement using magnetic sensors and related systems, methods, and integrated circuits
WO2018129279A1 (en) * 2017-01-05 2018-07-12 Versalume, Llc Light generating apparatus
CN106972006B (zh) * 2017-02-15 2019-06-07 浙江大学 一种基于阻性短路过孔的emi抑制结构及抑制方法
CN107295427A (zh) * 2017-08-17 2017-10-24 南宁市振永科技有限公司 一种智能家居布线用便于拆卸的配线架
JP2019036674A (ja) * 2017-08-21 2019-03-07 株式会社村田製作所 インターポーザ基板およびモジュール部品
EP3520695A3 (en) 2018-01-31 2019-11-06 Analog Devices, Inc. Electronic devices
CN112136376B (zh) * 2018-05-22 2022-01-28 株式会社富士 作业头的安装构造
JP2020177192A (ja) * 2019-04-22 2020-10-29 住友電気工業株式会社 光トランシーバ
US11443998B2 (en) * 2019-06-05 2022-09-13 Te Connectivity Solutions Gmbh Electronic assembly including optical modules
CN110556303B (zh) * 2019-09-06 2021-07-09 东和半导体设备(南通)有限公司 一种半导体封装模具及其封装工艺
JP2021043422A (ja) * 2019-09-13 2021-03-18 小池　康博 一括成型マルチ光伝送シートアセンブリ、接続構造体、光モジュール、アクティブ光ケーブルおよびその製造方法
TWM599039U (zh) * 2020-02-07 2020-07-21 貿聯國際股份有限公司 具有鰭片組的連接器
JP7484230B2 (ja) * 2020-03-04 2024-05-16 富士通オプティカルコンポーネンツ株式会社 光モジュール
JP7136830B2 (ja) * 2020-03-27 2022-09-13 矢崎総業株式会社 光ファイバートランシーバー及び光通信モジュール
US11410920B2 (en) * 2020-10-09 2022-08-09 Juniper Networks, Inc. Apparatus, system, and method for utilizing package stiffeners to attach cable assemblies to integrated circuits
CN214409385U (zh) * 2021-02-05 2021-10-15 台达电子工业股份有限公司 光收发模块
WO2022201426A1 (ja) * 2021-03-25 2022-09-29 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN113834527A (zh) * 2021-09-18 2021-12-24 重庆大学 一种压接型功率半导体结构及其内部压力在线测量方法
US20230418009A1 (en) * 2022-06-26 2023-12-28 International Business Machines Corporation Thermal management of computer hardware modules

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047835A (en) * 1989-12-26 1991-09-10 At&T Bell Laboratories Lightwave packaging for pairs of optical devices
JPH0722594A (ja) 1993-06-22 1995-01-24 Kawasaki Steel Corp 半導体集積回路装置
JPH0722594U (ja) * 1993-09-17 1995-04-21 沖電気工業株式会社 モジュールの放熱構造
JPH1090561A (ja) * 1996-09-10 1998-04-10 Japan Aviation Electron Ind Ltd 多チャンネル光モジュール
JP2000183370A (ja) * 1998-12-16 2000-06-30 Nec Corp 光モジュール
JP2001091174A (ja) 1999-09-22 2001-04-06 Kel Corp 熱伝達コネクタ
JP2001318283A (ja) * 2000-02-29 2001-11-16 Kyocera Corp 光モジュール
JP2001358482A (ja) * 2000-04-14 2001-12-26 Matsushita Refrig Co Ltd 放熱モジュール
JP2001313438A (ja) * 2000-04-28 2001-11-09 Kyocera Corp 光電子モジュール
JP3770238B2 (ja) * 2002-03-22 2006-04-26 セイコーエプソン株式会社 電子デバイス製造装置および電子デバイスの製造方法
US6906407B2 (en) * 2002-07-09 2005-06-14 Lucent Technologies Inc. Field programmable gate array assembly
JP2004087790A (ja) * 2002-08-27 2004-03-18 Jst Mfg Co Ltd トランシーバーケージ
JP4138689B2 (ja) 2004-03-30 2008-08-27 株式会社東芝 インターフェイスモジュール付ｌｓｉパッケージ及びｌｓｉパッケージ
US7352935B2 (en) * 2004-08-17 2008-04-01 Kabushiki Kaisha Toshiba Optoelectronic conversion header, LSI package with interface module, method of manufacturing optoelectronic conversion header, and optical interconnection system

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Publication number Publication date
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US7667311B2 (en) 2010-02-23
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TW200536134A (en) 2005-11-01
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