KR20050073594A - 트랜지스터 구조체를 제조하는 방법 - Google Patents
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Abstract
본 발명은, 상이한 폭들을 갖는 제 1 및 제 2 바이폴라 트랜지스터로 구성된 트랜지스터 구조체를 제조하는 방법에 관한 것이다. 본 발명은, 상이하게 도핑된 영역들간의 모든 접합들이 샤프한 계면을 가지는 것을 특징으로 한다. 제 1 콜렉터 영역(2.1)은 높은 제한 주파수(fT)를 갖는 고-주파 트랜지스터용으로 적합하며, 제 2 콜렉터 영역(2.2)은 증가된 항복 전합들을 갖는 고-전압 트랜지스터용으로 적합하다.
Description
본 발명은, 상이한 콜렉터 폭들을 가지는 제 1 및 제 2 바이폴라 트랜지스터 중 적어도 하나를 포함하여 이루어지는 트랜지스터 구조체를 제조하는 방법에 관한 것이다. 이러한 방법은, 예를 들어 DE 100 44 838 C2에 개시되어 있다.
바이폴라 트랜지스터에서, 통상적으로 콜렉터는 강하게 도핑된 매립층(highly doped buried layer)에 의해 단자화(terminate)된다. 상기 매립층은 기판이 이온 주입(ion implantation)을 거침으로써 원하는 위치에 생성된다. 그 후, 약하게 도핑된 에피택셜 층이 도포되며, 베이스, 에미터 및 콜렉터를 위한 웰(well)들이 생성된다. 예를 들어, D. Widmann, H. Mader, H. Friedrich, Springer Verlag의 교재 "Technologie hochintegrierter Schaltungen"["Technology of large scale integrated circuits"](2판, 표 8.13, pp.326-334)에는 가능한 공정 시퀀스가 개시되어 있다.
GHz 범위의 집적화된 고-주파 회로들의 경우에는, 높은 항복 전압(breakdown voltage)을 갖는 고-전압 트랜지스터(HV 트랜지스터)와, 짧은 콜랙터 전이 시간(transit time) 및 그에 따른 높은 제한 주파수(Ft)를 갖는 고-주파 트랜지스터(HF 트랜지스터) 양자 모두를 통합(integrate)하는 것이 좋다. 지금까지 공지된 제조 방법에 의하면, 상이한 제한 주파수를 갖는 바이폴라 트랜지스터 및 고-주파 회로들에서 상이한 항복 전압들을 갖는 바이폴라 트랜지스터의 통합에 있어 여러가지 특성에 대한 타협점(compromise)을 찾을 필요가 있다. 이는 이러한 고-주파 회로의 성능이 최적으로 이용될 수 없음을 의미한다.
이러한 통합은, 지금까지 예를 들어 상이한 크기의 도펀트 농도를 갖는 콜렉터 영역에 의해 실현되어 왔다. 도핑이 보다 낮을수록, 콜렉터-베이스 항복 전압은 보다 높다. 하지만, 이 결과로, 콜렉터 전이 시간이 보다 길어지게 됨에 따라, 제한 주파수(Ft)가 보다 낮아지게 된다. 도핑이 보다 높을수록, 콜렉터 전이 시간은 보다 짧지만, 트랜지스터의 콜렉터-베이스 항복 전압은 보다 작다.
M. Racanelli 외, "Ultra High Speed SiGe NPN for Advanced BiCMOS Technology(2001년 IEEE)"에는, 콜렉터 영역내의 도펀트 농도가 그레디언트(gradient)를 가지는 방식으로 트랜지스터의 콜렉터 영역의 도핑을 스케일링(scaling)하는 것이 개시되어 있다. 이 해결책은 HF 트랜지스터들의 항복 전압을 증가시킬 수 있지만, 여전히 타협을 감수해야 한다.
도펀트 농도 이외에도, 콜렉터 폭의 치수(dimensioning)는 바이폴라 트랜지스터의 특성들을 결정한다. 콜렉터 폭이라는 용어는 에피택셜 층의 영역이 에피택셜 층내에 위치된 베이스 웰과 매립층 사이에 위치되어 있음을 나타낸다. 높은 제한 주파수들에 따라 최적화되는 HF 트랜지스터들은 좁은 콜렉터 폭을 가져야만 하며, 높은 항복 전압들에 따라 최적화되는 HV 트랜지스터들은 넓은 콜렉터 폭을 가져야만 한다.
DE 100 44 838 C2에는 반도체 소자 및 그 제조 방법도 개시되어 있는데, 여기서 상이한 콜렉터 폭들을 가지는 바이폴라 소자들이 실현된다. 이 경우, 바이폴라 소자의 매립층안으로 추가 물질이 도입되는데, 이 추가 물질은 매립층의 도펀트의 확산에 영향을 주며, 따라서 상기 바이폴라 소자의 콜렉터 폭에 영향을 준다. 하지만, 이 방법은 상이하게 도핑된 매립층들과 콜렉터들 사이에 샤프한 접합(sharp junction)을 유도하지 않는다. 결과적으로, 콜렉터 폭은 정확하게 또한 샤프한 프로파일로 형성(establish)되기 보다는 완만한 그레디언트(shallow gradient)를 갖는 "불분명한(blurred)" 프로파일을 나타낼 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 예시적인 실시예들을 상세히 설명한다.
도 1a 내지 도 1d는 2개의 콜렉터 영역들이 선택적 에피택시에 의해 상이한 콜렉터 폭을 가지는 본 발명에 따른 트랜지스터 구조체를 생성하는 본 발명에 따른 제 1 방법의 개략적 단면도를 도시한다.
도 2a 내지 도 2e는 2개의 콜렉터 영역들이 전체-면적 에피택시에 의해 상이한 콜렉터 폭을 가지는 트랜지스터 구조체를 생성하는 본 발명에 따른 제 2 방법의 개략적인 단면도를 도시한다.
도 3a 내지 도 3c는 2개의 콜렉터 영역들이 상이한 콜렉터 폭을 가지는 트랜지스터 구조체를 생성하는 본 발명에 따른 제 3 방법의 개략적인 단면도를 도시한다.
도 4는 2개의 콜렉터 영역들이 SOI 구조체에 의해 상이한 콜렉터 폭을 가지는 트랜지스터 구조체를 생성하는 대안적인 구성예의 개략적인 단면도를 도시한다.
따라서, 본 발명의 목적은, 상이한 콜렉터 폭들을 갖는 콜렉터 영역들이 형성될 수 있고 그 콜렉터 영역들이 매립층들에 대해 샤프한 경계부를 가지는 트랜지스터 구조체를 제조하는 최적화된 방법을 제공하는 것이다.
본 발명에 따르면, 상기 목적은, 제 1 매립층상에 제 1 콜렉터 폭(C1)을 갖는 제 1 콜렉터 영역 및 제 2 매립층상에 제 2 콜렉터 폭(C2)을 갖는 제 2 콜렉터 영역 중 적어도 하나가 생성되는, 도입부에 언급된 형태의 방법에 의해 달성되며, 이 경우, 제 2 콜렉터 폭(C2)의 생성을 위해, 제 1 두께(C3)를 갖는 제 1 콜렉터 구역이 제 2 매립층상에 형성되고 제 2 두께(C4)를 갖는 제 2 콜렉터 구역은 상기 제 1 콜렉터 구역상에 형성되며, 적어도 상기 콜렉터 영역들을 서로 격리(isolate)시키는 1이상의 절연 영역이 생성된다.
그 결과로, 트랜지스터 구조체의 2개의 바이폴라 트랜지스터들이 상이한 콜렉터 폭을 가지고, 또한 콜렉터 영역들이 매립층과 같은 인접한 영역들에 대해 급격한(steep) 그레디언트를 갖는 샤프한 또는 가파른 접합부(abrupt junction)을 가지게 된다. 제 1 바이폴라 트랜지스터의 콜렉터 폭(C1)은 제 2 콜렉터 영역의 제 1 두께(C3)에 대응하는 것이 바람직하다. 제 2 바이폴라 트랜지스터의 콜렉터 폭(C2)은 제 2 콜렉터 영역의 콜렉터 구역들의 두께(C3, C4)들로 구성된다. 따라서, 제 2 두께(C4)가 보다 두꺼울수록, 2개의 바이폴라 트랜지스터들의 콜렉터 폭들간의 차가 더 커지게 된다.
본 발명은, 시트 저항이 동일하게 유지되면서 급격한 그레디언트를 갖는 가파른 프로파일이 완만한 그레디언트를 갖는 프로파일보다 낮은 프린징 캐패시턴스(fringing capacitance)들을 가지기 때문에, 약하게 도핑된 콜렉터와 강하게 도핑된 매립층 사이의 샤프한 경계부 또는 가파른 접합부가 트랜지스터의 거동(behavior)을 상당히 개선시킨다는 점에 기초한다. 마찬가지로, 본 발명에 따른 방법은, 매립층의 도전부 및 전하 캐리어들로 플러딩(flood)되는 콜렉터의 일부분이 낮아진다는 점에서, 불필요한 도펀트가 없기 때문에, 트랜지스터의 고-전류 거동을 개선시킨다.
본 발명에 따르면, 도입부에 언급된 형태의 방법은, 제 1 바이폴라 트랜지스터의 제 1 도전 타입의 제 1 매립층의 제 1 구역 및 제 2 바이폴라 트랜지스터의 제 1 또는 제 2 도전 타입의 제 2 매립층의 제 1 구역 중 적어도 하나가 반도체 기판 안으로 도입되고, 전체 면적에 걸쳐 적어도 상기 매립층들의 제 1 구역을 커버하는 제 1 에피택셜 층이 생성되며, 적어도 제 1 도전 타입의 제 2 구역은 상기 제 1 에피택셜 층내에 형성되고, 상기 제 2 구역은 상기 제 1 매립층의 상기 제 1 구역에 인접해 있으며, 전체 면적에 걸쳐, 상기 제 1 매립층의 상기 제 2 구역 및 제 1 에피택셜 층 중 적어도 하나를 커버하는 제 2 에피택셜 층이 생성되고, 적어도 콜렉터 영역들을 서로 격리시키는 1이상의 절연 영역이 생성되며, 상기 제 1 매립층의 제 2 구역은 제 1 콜렉터 영역에 인접해 있고, 상기 제 2 매립층의 제 1 구역은 제 2 콜렉터 영역에 인접해 있다는 결과까지 더욱 발전되었다.
이에 따라 상이한 두께들을 갖는 매립층들이 생성되며, 제 1 매립층의 두께는 반도체 기판 안으로 도입되는 제 1 구역 및 제 1 에피택셜 층으로 도입되는 제 2 구역으로 구성된다. 이 경우, 제 1 매립층의 제 1 구역 및 제 2 매립층은 동일한 두께를 가지는 것이 바람직하다. 따라서, 제 1 및 제 2 매립층들의 두께는 제 2 매립층의 제 2 구역의 두께에 따라 달라진다. 도입부에 언급된 콜렉터 폭은 에피택셜 층내로 연장되는 매립층을 뺀 에피택셜 층의 두께에 따라 좌우되기 때문에, 콜렉터 폭(C1, C2)들은 간단한 방식으로 변동될 수 있음에도 불구하고, 지금까지 공지된 실시예들과 달리, 강하게 도핑된 매립층들과 약하게 도핑된 콜렉터 영역들간의 샤프한 접합부를 가진다.
나아가, 본 발명자들은, 제 1 바이폴라 트랜지스터의 제 1 도전 타입의 제 1 매립층의 제 1 구역과 제 2 바이폴라 트랜지스터의 제 1 또는 제 2 도전 타입의 제 2 매립층 중 적어도 하나가 반도체 기판 안으로 도입되며, 상기 제 1 바이폴라 트랜지스터의 제 1 콜렉터 구역과 제 2 바이폴라 트랜지스터의 제 1 콜렉터 구역 중 적어도 하나가 생성되고, 상기 제 1 바이폴라 트랜지스터의 상기 제 1 콜렉터 구역은 제 1 구역에 인접해 있고, 상기 제 2 바이폴라 트랜지스터의 상기 제 1 콜렉터 구역은 상기 제 2 매립층에 인접해 있으며, 상기 제 1 콜렉터 구역은 제 1 도전 타입으로 형성되고, 제 2 콜렉터 구역은 상기 제 2 바이폴라 트랜지스터의 상기 제 1 콜렉터 구역상에 형성되며 또한 상기 제 1 바이폴라 트랜지스터의 상기 제 1 콜렉터 구역상에 생성되며, 적어도 상기 콜렉터 구역들을 서로 격리시키는 적어도 하나의 절연 영역이 생성되는 방식으로, 도입부에 언급된 형태의 방법을 한층더 발전시켰다.
또한, 이는 상이한 두께와, 인접한 매립층들에 대해 급격한 그레디언트를 갖는 샤프한 프로파일 양자 모두를 갖는 콜렉터 영역들이 간단한 방식으로 제조될 수 있고, 결과적으로 HV 트랜지스터의 특성들과 HF 트랜지스터의 특성들을 모두 포함하는 트랜지스터 구조체가 형성된다는 것을 의미한다.
본 발명에 따른 방법들의 개선예는 증착될 제 3 콜렉터 구역을 제공한다.
본 발명에 따른 방법들의 바람직한 개선예에서, 제 3 콜렉터 구역은 에피택셜로(epitaxially) 증착된다. 그 결과로, 가능한 가장 적은 결정 결함(crystal defect)을 갖는 콜렉터 구역이 성장되며, 이는 바이폴라 트랜지스터의 기능적 특성들에 매우 중요하다.
또 다른 개선예는 매립층들과 반도체 기판 사이에 제공될 절연층(SOI 층, SOI - Silicon On Insulator)을 제공한다. 따라서, 콜렉터 영역들은 추가 절연할 필요 없이 전기적으로 절연되며 기판으로부터 용량적으로 디커플링(capacitively decouple)된다.
통상적으로, 적어도 콜렉터 영역들을 서로 격리시키는 절연 영역은 STI(shallow trench isolation) 기술에 의해 서로 격리된다. 상기 절연 영역은, 예를 들어 CVD(Chemical Vapor Deposition) 산화물과 같은 전기적 절연 물질로 채워질 수도 있다. 이에 따라, 2개의 바이폴라 트랜지스터들의 횡방향으로 인접한 강하게 도핑된 2개의 매립층들은 서로 전기적으로 절연되는 것이 바람직하다. 상기 절연 영역은, 예를 들어 풀 트렌치(full trench) 또는 딥 트렌치(deep trench)로 구현될 수도 있다.
풀 트렌치는, 예를 들어 실리콘이 매립층들까지 에칭되거나 차단(interrupt)되는 칩의 소자들 사이의 트렌치이므로, 상기 소자들간의 전류 경로들이 완전히 차단된다. S. Maeda의 "Impact of 0.18㎛ SOI CMOS Technology using Hybrid Trench Isolation with High Resistivity Substrate on Embedded RF/Analog Applications"(2000년 Symp. on VLSI Technology - Digest of Technical Papers(CAT. No. 00CH37104), 154 내지 155 페이지) 논문에 개시되어 있는 바와 같이, 풀 트렌치는 비교적 큰 트랜지스터 영역들을 서로 격리시킬 수 있다.
딥 트렌치는, 예를 들어 논문 "An SOI-Based High Performance Self-Aligned Bipolar Technology Featuring 20 ps Gate-Delay and a 8.6 fJ Power Delay Product"(E. Bertagnolli 외, 1993년, Symp. on VLSI Technology, Digest of Technical Papers(CAT. No. 93CH3303-5), 63 내지 64 페이지)에 개시되어 이다. 풀 트렌치와 대조적으로, 딥 트렌치는 그 위의 수동 소자의 전체 치수를 통합시킬 수 있을 정도로 충분히 넓지 않다. 오히려, 딥 트렌치는 유전 소자의 격리를 위해 기능한다.
도 1a 내지 도 1d를 참조하여 이하에 서술되는, 2개의 콜렉터 영역들이 상이한 콜렉터 폭을 갖는 본 발명에 따른 트랜지스터 구조체를 생성하는 본 발명에 따른 제 1 방법은 선택적 에피택시에 의해 수행된다.
도 1a에서, 예를 들어 n+-도핑된 매립층(5.1, 5.2)들은 반도체 기판(1) 안으로 이미 도입되었으며, 절연 영역(4)(여기서는 딥 트렌치(4)로 실현됨)들에 의해 서로 절연된다. 반도체 기판(1)은, 예를 들어 p-도핑된 단결정 실리콘을 포함하여 이루어진다.
또한, 반도체 기판(1) 및 매립층(5.1, 5.2)들로부터 절연 영역(4)을 격리시키는 제 1 보조층(6) 및 제 2 보조층(7)이 제공된다. 이 경우, 제 2 보조층(7)은 절연 영역(4)에 인접해 있으며, 제 1 보조층(6)은 제 2 보조층(7)과 반도체 기판(1) 및 매립층(5.1, 5.2)들에도 인접해 있다.
제 2 보조층(7)은 내산화성 물질을 포함하여 이루어지는 것이 바람직하며, 예를 들어 실리콘 질화물(Si3N4)과 같이 산화물에 대해 선택적으로 에칭될 수 있다. 이는 측벽 결함들, 부연하면 실리콘의 에피택셜 성장시 유전 물질과 실리콘 사이의 계면에 생기는 결정 결함들을 회피할 수 있게 한다. 또 다른 변형예에서, 제 2 보조층(7)은 폴리실리콘으로 형성될 수 있다. 상기 제 2 보조층(7)의 두께는 3nm 내지 60nm 사이의 범위에 있다. 이 얇은 질화물 라이닝(nitride lining)의 한가지 장점은, 예를 들어 CVD 산화물로 채워진 절연 영역(4)의 벽을 산화로부터 보호하고, 따라서 결함 형성을 방지한다는 것이다.
제 1 보조층(6)은 상기 층(7)에 대해 선택적으로 에칭될 수 있는 물질을 포함하여 이루어지며, 예를 들어 산화물과 같이 반도체 기판(1)상의 큰 기계적 응력을 회피하는 것이 바람직하다. 더욱이, 보조층(6)은 에피택시까지, 매립층(5.1, 5.2)들의 감응성 실리콘 표면을 산화로부터 보호할 수 있다.
개구부(12)들은 STI 산화물 층(13)내에서 아래로 제 2 보조층(7)까지 에칭되며, 이 STI 산화물 층은 보조층(6, 7)들이 그 위에 위치된 반도체 기판(1)의 전체 면적을 커버하는 것이 바람직하다. EP 0 600 276 B1으로부터 알 수 있는 바와 같이, 에칭은 실리콘 질화물상에서 따라서 제 2 보조층(7)상에서 선택적으로 정지되는 비등방성 건식 에칭(anisotropic dry etching)에 의해 수행될 수도 있다.
도 1b에 따른 후속 방법 단계에서는, 보조층(6, 7)들의 횡방향 언더컷(lateral undercut; 14)이 수행된다. 언더컷(14)은 EP 0 600 276 B1에 보다 상세히 개시되어 있다. 측벽 결함들이 보조층(6, 7)들과 매립층(5.1, 5.2)들의 표면 사이의 계면들로부터 진행되기 시작하여 (111) 결정면을 따라, 즉 예를 들어 STI 산화물 층의 측벽을 따라 약 52°의 각도로 성장하기 때문에, 이러한 측벽 결함들의 성장은 STI 산화물 층(13)의 언더컷(14)에 의해 형성된 돌출부(overhang)에 의해 차단될 수 있다.
그 후, 두께 C1을 갖는 제 1 콜렉터 영역(2.1) 및 두께 C3을 갖는 콜렉터 구역(2.2.1)도 에피택셜로 증착되며, 상기 제 1 콜렉터 영역(2.1)은 제 1 매립층(5.1)에 인접해 있고 상기 콜렉터 구역(2.2.1)은 제 2 매립층(5.2)에 인접해 있다. 이 경우, 콜렉터 구역(2.2.1)은 제 2 바이폴라 트랜지스터의 제 2 콜렉터 영역을 제공한다. 콜렉터 영역(2.1) 및 콜렉터 구역(2.2.1)의 두께 C1 및 C3는 거의 동일하며 50nm와 300nm 사이에 있는 것이 바람직하다.
제 1 콜렉터 영역(2.1)이 마스킹 층(masking layer; 8)으로 커버된 후, 또 다른 콜렉터 구역(2.2.2)이 도 1c의 콜렉터 구역(2.2.1)상에 에피택셜로 도포된다. 상기 콜렉터 구역(2.2.2)은 100nm와 200nm 사이의 두께 C4를 가지는 것이 바람직하다. 따라서, 콜렉터 구역(2.2.1, 2.2.2)으로 구성된 제 2 콜렉터 영역(2.2)의 콜렉터 폭(C2)은 150nm와 500nm 사이의 범위에 있다.
본 예시에서, 제 2 콜렉터 영역(2.2)은 STI 산화물 층(13)의 표면과 거의 동일한 레벨로 단자화된다.
통상적으로, 제 1 콜렉터 영역(2.1)의 콜렉터 폭(C1)과 제 2 콜렉터 영역(2.2)의 콜렉터 폭(C2)은 서로에 대해 0.05와 0.9 사이의 비율로 존재한다. 통상적인 값들은 콜렉터 폭(C1)의 경우 100nm이며, 콜렉터 폭(C2)의 경우 250nm이다. 동일한 반도체 기판(1)상의 2개의 콜렉터 영역(2.1, 2.2)의 상이한 콜렉터 폭(C1, C2)은 HF 트랜지스터 및 HV 트랜지스터 둘 모두의 특성들을 최적화하는 효과를 가진다.
제 1 및 제 2 콜렉터 영역(2.1, 2.2)들의 콜렉터 폭들간의 훨씬 더 큰 차이를 얻고자 하는 경우, 도 1b의 방법 단계에서는, 콜렉터 폭(C1) 및 두께(C3)가 비교적 낮게 유지되고, 도 1c의 후속 방법 단계에서는, 제 2 두께(C4)를 갖는 콜렉터 구역(2.2.2)의 증착이 적절하게 종종 반복된다.
도 1d의 트랜지스터 구조체에서는, 콜렉터 영역(2.1) 위의 마스킹 층이 제거되었고 콜렉터 단자 영역(11)들이 도입되었다. 예를 들어, 텅스텐으로 채워진 후, 콜렉터들은 표면에 대해 전기적으로 라우팅(route)될 수 있으며, 이에 따라 트랜지스터 구조체가 집적 회로 안으로 통합될 수 있다.
도 1a 내지 도 1d를 참조하여 서술된 선택적 에피택시에 의해 2개의 바이폴라 트랜지스터들을 위한 트랜지스터 구조체를 제조하는 본 발명에 따른 방법은 특히 간단하다. 다양한 콜렉터 영역들이 STI 산화물 층(13)의 요구되는 두께를 갖는 각자의 연속적인 에피택시 방법으로 증착되며, 이미 완성된 콜렉터 영역(2.1)은 또 다른 에피택셜 증착을 방지하기 위해 마스킹 층(8)에 의해 커버된다. 따라서, 각각의 경우에, 에피택셜 증착에 요구되는 STI 산화물 층(13)내의 영역들은 대응하는 에피택시 단계 동안에만 개방된다.
또한, 도 2a 내지 도 2e를 참조하여 하기에 설명된 바와 같이, 전체-면적 에피택시의 도움으로, 강하게 도핑된 매립층들에 대해 샤프한 접합부들 및 상이한 콜렉터 폭들을 갖는 콜렉터 영역(2.x)들을 실현할 수도 있다. 이 경우, 콜렉터 영역(2.x)들은 STI 산화물 층(13)의 표면과 동일한 레벨의 평면 형태(planar fashion)로 최상부를 향해 단자화되고, 매립층(5.1, 5.2)들의 두께(D1, D2)들이 변동된다. 평면의 표면들이 후속 포토스텝(photostep; 본 명세서에 서술되지 않음)에 요구되기 때문에, 이 평면 단자화는 특히 유익하며, 0.35㎛ 보다 작은 피처 크기를 갖는다.
도 2a에 따르면, 두께(E1)를 갖는 제 1 에피택셜 층(9)이 반도체 기판(1)의 전체 면적 상에 증착되고, 그 안으로 제 1 매립층의 제 1 구역(5.1.1) 및 제 2 매립층의 또 다른 제 1 구역(5.2.1)이 이미 주입되었다. 제 1 구역(5.1.1, 5.2.1)들은 n+-도핑되는 것이 바람직하다.
그 후, 도 2b에서, 매립층(5.1)의 제 2 구역(5.1.2) 및 매립층(5.2)의 제 2 구역(5.2.2)은 제 1 에피택셜 층(9) 안으로 도입되며, 이들 제 2 구역(5.x.2)들도 n+-도핑된다. 이 경우, 제 2 구역(5.1.2)은 제 1 구역(5.1.1)의 영역 위로 거의 연장되는 반면, 매립층(5.2)의 제 2 구역(5.2.2)은 상기 매립층(5.2)의 제 1 구역(5.2.1)의 부분 영역 위로만 연장된다.
도 2c의 본 발명에 따른 방법의 후속 단계에서, 제 2 에피택셜 층(10)은 매립층(5.1, 5.2)들의 제 2 구역(5.x.2)들 및 제 1 에피택셜 층(9)의 전체 면적에 걸쳐 두께(E2)로 증착된다. 이 경우, 상기 제 2 에피택셜 층(10)은 단일 증착 또는 순차적인 복수의 증착들에 기인할 수도 있다. 제 1 콜렉터 영역의 콜렉터 폭(C1)은 상기 제 2 에피택셜 층(10)의 두께(E2)에 의해 한정될 수 있으며, 제 2 에피택셜 층(10)의 두께(E2)에 대응한다. 이와 대조적으로, 제 2 콜렉터 영역의 콜렉터 폭(C2)은 제 1 에피택셜 층(9)의 두께(E1)와 제 2 에피택셜 층(10)의 두께(E2)의 합에 대응한다.
도 2d에서, 매립층(5.1, 5.2)들은 본 예시에서 딥 트렌치들로 구현된 절연 영역(4)에 의해 서로 절연된다.
그 후, 도 2e에서, STI 산화물 층(13)은 도 2d에 따라 제 2 에피택셜 층(10) 내에서 에칭되고 STI 산화물로 채워지는 것이 바람직하며, 콜렉터 단자 영역(11)을 위한 영역들과 제 1 및 제 2 콜렉터 영역(2.1, 2.2)들도 자유롭게 남겨진다. 그런 후, 콜렉터 단자 영역(11)들은 제 2 구역(5.2.2, 5.1.2)들 위에서 순서대로 에칭됨에 따라, 콜렉터의 전기적 연결(linking)을 가능하게 한다.
따라서, 제 1 콜렉터 영역(2.1)은 제 1 콜렉터 폭(C1)을 가지고, 제 2 콜렉터 영역은 보다 큰 콜렉터 폭(C2)을 가진다. 2개의 콜렉터 영역(2.1, 2.2)들은 STI 산화물 층(13)의 표면을 갖는 평면 형태로 단자화되며, 상기 영역 둘 모두는 매립층(5.x)들의 강하게 도핑된 영역들과 보다 약하게 도핑된 콜렉터 영역(2.x)들 사이에 샤프한 접합부들을 가진다. 그 결과로, 트랜지스터 구조체는 한정되어 정확하게 결정될 수 있는 특성들을 획득한다.
2개의 콜렉터 영역들이 상이한 폭을 가지는 본 발명에 따른 트랜지스터 구조체를 제조하는 본 발명에 따른 또 다른 방법이 도 3a 내지 도 3c를 참조하여 보다 상세히 서술된다.
도 3a에서는, 도 1b와 유사하게, 바람직하게는 p-도핑된 반도체 기판(1), 상기 반도체 기판(1) 안으로 주입된 제 1 매립층의 제 1 구역(5.1.1), 및 두께(D2)를 갖는 주입된 제 2 매립층(5.2), 절연 영역(4), 제 1 보조층(6)과 제 2 보조층(7), STI 산화물 층(13), 및 콜렉터 구역(2.1.1, 2.2.1)을 갖는 구조체가 제공된다.
도 1b에서와 마찬가지로, 도 3a에서도 보조층(6, 7)들은 STI 산화물 층(13) 아래의 언더컷이므로, 콜렉터 구역(2.1.1, 2.2.1)들은 단면이 계단식인 프로파일을 가지게 된다. 이 언터컷(14)으로 인해, STI 산화물 층(13)은 콜렉터 구역(2.1.1, 2.2.1)의 일부분상에서 돌출부를 나타낸다.
상기 콜렉터 구역(2.1.1, 2.2.1)의 두께(C3)는 5nm 내지 300nm 사이에서 변동될 수 있다.
마스킹 층(8)이 콜렉터 구역(2.2.1)의 영역에 도포된 후, 콜렉터 구역(2.1.1)은, 도 3b에 화살표(15)를 이용하여 도시된 바와 같이, 제 1 매립층(5.1)의 제 1 구역(5.1.1)과 동일한 도핑을 가지는 방식으로 도핑된다. 이는 n+-형 도핑인 것이 바람직하다. 이는 제 2 구역(5.1.2)을 새롭게 형성하였으며, 제 1 구역(5.1.1)은 이제 두께(D1)를 갖는 매립층(5.1)을 형성한다.
마스킹 층(8)의 제거 후, 도 3c에서, 제 1 콜렉터 영역(2.1)은 콜렉터 폭(C1)을 갖는 제 1 매립층(5.1)상에 에피택셜로 증착되며, 두께(C4)를 갖는 또 다른 콜렉터 구역(2.2.2)은 콜렉터 구역(2.2.1)상에 에피택셜로 증착된다. 제 2 콜렉터 영역(2.2)은 이제 2개의 콜렉터 구역(2.2.1, 2.2.2)들로 형성되며, 두께(C3, C4)들의 합을 나타내는 콜렉터 폭(C2)을 가진다. 두개의 콜렉터 영역(2.1, 2.2)들은 STI 산화물 층(13)의 표면을 갖는 평면 형태로 단자화된다.
콜렉터 단자 영역(11)의 도입과 예를 들어 텅스텐의 충전 후, 도 3c의 트랜지스터 구조체는 바이폴라 트랜지스터들의 사용에 적합하다.
도 4에 도시된 바와 같은 본 발명에 따른 또 다른 실시예에서는, 절연 층(3)이 반도체 기판(1)과 매립층(5.1, 5.2)들 사이에 생성된다.
콜렉터 영역들과 매립층들 사이의 샤프한 접합부들 및 상이한 콜렉터 폭(C1, C2)들을 갖는 콜렉터 영역(2.1, 2.2)들의 생성은 도 3a 내지 도 3c로부터 본 발명을 따른 방법에 대응될 수도 있다. 더욱이, 도 1a 내지 도 1d 및 도 2a 내지 도 2e를 참조하여 설명된 본 발명에 따른 방법들도 고려될 수 있다.
바람직하게는, 도 1 내지 도 4에 도시된 바와 같은 본 발명에 따른 방법들에서, 제 1 매립층(5.1) 및 제 2 매립층(5.2)이 동일한 도전 타입으로 구성된다. 이 구성은 동일한 타입의 2개의 트랜지스터 구조체, 즉 예를 들어 2개의 npn 트랜지스터 또는 2개의 pnp 트랜지스터들을 나란하게 형성할 수 있다.
대안적인 실시예에서, 제 1 매립층(5.1) 및 제 2 매립층(5.2)은 상이한 도전 타입들로 구성된다. 이는 동일한 반도체 기판(1)상에 pnp 트랜지스터 옆에 npn 트랜지스터를 형성할 수 있게 한다.
본 발명에 따른 방법들의 특히 유익한 개선예에서, 콜렉터 영역들은 도펀트 그레디언트로 형성되며, 도펀트의 농도는 수평 방향으로 변동된다. 이 개선예는, 예를 들어 중심 콜렉터 영역내에 증가된 도펀트 농도를 형성할 수 있게 한다. 특히, 콜렉터 영역의 작은 두께를 갖는 이 개선예는 베이스-콜렉터 공간 전하 구역을 감소시킴에 따라, 콜렉터 전이 시간을 감소시킨다. 이 개선예는 본질적으로 에미터 영역이 콜렉터 영역 위의 중앙에 배치된 매우 작은 트랜지스터 구조체들의 경우에 특히 유익하다.
딥 트렌치 대신에 절연 영역(4)으로서 풀 트렌치를 사용할 수 있음은 물론이다.
전반적으로, 도 1 내지 도 4를 참조하여 서술된 본 발명에 따른 방법들은, 동일한 반도체 기판(1)상에, 제 1 콜렉터 폭(C1)을 갖는 제 1 콜렉터 영역(2.1) 및 보다 큰 콜렉터 폭(C2)을 갖는 제 2 콜렉터 영역(2.2)도 구비한 트랜지스터 구조체들을 제조할 수 있게 하며, 상이하게 도핑된 영역들간의 모든 접합부들은 샤프한 계면을 가진다. 이 경우, 예컨대, 제 1 콜렉터 영역(2.1)은 높은 제한 주파수(fT)를 갖는 고-주파 트랜지스터에 적합하며, 제 2 콜렉터 영역(2.2)은 증가된 항복 전압들을 갖는 고-전압 트랜지스터에 적합하다.
Claims (7)
- 상이한 콜렉터 폭(C1, C2)들을 갖는 제 1 및 제 2 바이폴라 트랜지스터 중 적어도 하나를 포함하여 이루어지는 트랜지스터 구조체를 제조하는 방법에 있어서,A) 반도체 기판(1)이 제공되는 단계,B) 상기 제 1 바이폴라 트랜지스터의 제 1 매립층(5.1) 및 상기 제 2 바이폴라 트랜지스터의 제 2 매립층(5.2) 중 적어도 하나가 상기 반도체 기판(1) 안으로 도입되는 단계, 및C) 상기 제 1 매립층(5.1)상의 제 1 콜렉터 폭(C1)을 갖는 제 1 콜렉터 영역(2.1) 및 상기 제 2 매립층(5.2)상의 제 2 콜렉터 폭(C2)을 갖는 제 2 콜렉터 영역(2.2) 중 적어도 하나가 생성되는 단계를 포함하고,a) 상기 제 2 콜렉터 폭(C2)의 생성을 위해, 제 1 두께(C3)를 갖는 제 1 콜렉터 구역(2.2.1)이 상기 제 2 매립층(5.2)상에 생성되고,b) 제 2 두께(C4)를 갖는 제 2 콜렉터 구역(2.2.2)이 상기 제 1 콜렉터 구역(2.2.1)상에 생성되며, 및c) 적어도 상기 콜렉터 영역(2.1, 2.2)들을 서로 격리시키는 1이상의 절연 영역(4)이 생성되는 것을 특징으로 하는 방법.
- 상이한 콜렉터 폭(C1, C2)들을 갖는 제 1 및 제 2 바이폴라 트랜지스터 중 적어도 하나를 포함하여 이루어지는 트랜지스터 구조체를 제조하는 방법에 있어서,A) 반도체 기판(1)이 제공되는 단계,B) 제 1 콜렉터 폭(C1)을 갖는 상기 제 1 바이폴라 트랜지스터의 제 1 콜렉터 영역(2.1) 및 제 2 콜렉터 폭(C2)을 갖는 상기 제 2 바이폴라 트랜지스터의 제 2 콜렉터 영역(2.2) 중 적어도 하나가 생성되는 단계를 포함하고,a) 상기 제 1 바이폴라 트랜지스터의 제 1 도전 타입의 제 1 매립층(5.1)의 제 1 구역(5.1.1) 및 상기 제 2 바이폴라 트랜지스터의 제 1 또는 제 2 도전 타입의 제 2 매립층(5.2)의 제 1 구역(5.2.1)이 상기 반도체 기판(1) 안으로 도입되고,b) 전체 면적에 걸쳐 상기 제 1 구역(5.1.1, 5.2.1)들을 커버하는 제 1 에피택셜 층(9)이 생성되며,c) 상기 제 1 도전 타입의 제 2 구역(5.1.2)은 적어도 상기 제 1 에피택셜 층(9)내에 생성되며, 상기 제 2 구역(5.1.2)은 상기 제 1 매립층(5.1)의 제 1 구역(5.1.1)에 인접해 있고,d) 전체 면적에 걸쳐, 상기 제 1 매립층(5.1)의 상기 제 2 구역(5.1.2) 및 상기 제 1 에피택셜 층(9) 중 적어도 하나를 커버하는 제 2 에피택셜 층(10)이 생성되며,d) 적어도 상기 콜렉터 영역(2.1, 2.2)들을 서로 격리시키는 1이상의 절연 영역(4)이 생성되고,e) 상기 제 1 매립층(5.1)의 상기 제 2 구역(5.1.2)은 상기 제 1 콜렉터 영역(2.1)에 인접해 있고, 상기 제 2 매립층(5.2)의 상기 제 1 구역(5.2.1)은 상기 제 2 콜렉터 영역(2.2)에 인접해 있는 것을 특징으로 하는 방법.
- 상이한 콜렉터 폭(C1, C2)들을 갖는 제 1 및 제 2 바이폴라 트랜지스터 중 적어도 하나를 포함하여 이루어지는 트랜지스터 구조체를 제조하는 방법에 있어서,A) 반도체 기판(1)이 제공되는 단계,B) 제 1 콜렉터 폭(C1)을 갖는 상기 제 1 바이폴라 트랜지스터의 제 1 콜렉터 영역(2.1) 및 제 2 콜렉터 폭(C2)을 갖는 상기 제 2 바이폴라 트랜지스터의 제 2 콜렉터 영역(2.2) 중 적어도 하나가 생성되는 단계를 포함하며,a) 상기 제 1 바이폴라 트랜지스터의 제 1 도전 타입의 제 1 매립층(5.1)의 제 1 구역(5.1.1) 및 상기 제 2 바이폴라 트랜지스터의 제 1 또는 제 2 도전 타입의 제 2 매립층(5.2)이 상기 반도체 기판(1) 안으로 도입되고,b) 상기 제 1 바이폴라 트랜지스터의 제 1 콜렉터 구역(2.1.1) 및 상기 제 2 바이폴라 트랜지스터의 제 1 콜렉터 구역(2.2.1) 중 적어도 하나가 생성되며, 상기 제 1 바이폴라 트랜지스터의 상기 제 1 콜렉터 구역(2.1.1)은 상기 제 1 구역(5.1.1)에 인접해 있고, 상기 제 2 바이폴라 트랜지스터의 상기 제 1 구역(2.2.1)은 상기 제 2 매립층(5.2)에 인접해 있으며,c) 상기 제 1 콜렉터 구역(2.1.1)은 제 1 도전 타입으로 형성되고,d) 제 2 콜렉터 구역(2.2.2)은 상기 제 2 바이폴라 트랜지스터의 상기 제 1 콜렉터 구역(2.2.1)상에 생성되고, 제 2 콜렉터 구역(2.1.2)은 상기 제 1 바이폴라 트랜지스터의 상기 제 1 콜렉터 구역(2.1.1)상에 생성되며,e) 적어도 상기 콜렉터 구역(2.x.y)들을 서로 격리시키는 1이상의 절연 영역(4)이 생성되는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 2 콜렉터 구역(2.2.2)이 증착되는 것을 특징으로 하는 방법.
- 제 4 항에 있어서,상기 제 2 콜렉터 구역(2.2.2)은 에피택셜로 증착되는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 반도체 기판(1)과 상기 매립층(5.1, 5.2)들 사이에 절연층(2)이 생성되는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 절연 영역(4)은 STI(shallow trench isolation) 기술에 의해 생성되는 것을 특징으로 하는 방법.
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