JPS589356A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に関し、詳しくは高耐圧パイＩ−２
トランジスタと高速性の半導体素子を共存し得る改東し
た半導体基体を備え先生導体装置に係る。

半導体集積回路においては、高耐圧と高速性の半導体素
子を共存させる技術が必要とされながら、共に相反する
要求があるため実現が困難であった。

このようなことから、第１図に示す構造の半導体基体を
用いて半導体集積回路を構成することが、従来性なわれ
ている。すなわち、第１図中の１はｐ″″型シリコン基
板であり、この基板１上Ｋｌｄｎ−型のシリコンエピタ
キシャル層２が形成されている。また、前記基板１とシ
リコンエピタキシャル層２の界面にはｎ＋埋込み層Ｊ１
ｔＪ鵞が選択的に設けられている。そして、一方のｎ＋
埋込み層３１に対向するシリコンエピタキシャル層２表
層をエツチングして凹部４を設けている。なお、こうし
死生導体基体においては、表面から埋込み層３１までの
深さが浅いエピタキシャル層部分１ｘＫ高速性の半導体
素子を、表面から埋込み層７１ｔでの深さが深いエピタ
キシャル層部分２！に高耐圧の半導体素子を、形成する
。しかしながら、かかる構造の半導体基体にあっては、
シリコンエピタキシャル層２表面に凹部４が設けられ、
平坦性に欠くため半導体集積回路の微細加工工程におい
て不都合さを生じる。

別の半導体基体としては、従来、第２図に示す構造のも
のが知られている。すなわち、第２図中の１１はｐ″″
型シリコン基板であ夛、この基板１１上には第１のｎ−
型シリコンエピタキシャル層１２が被覆されている。ま
た、前記基板１１と１−聾シリコンエピタキシャル層１
２の界面には第１の１１＋埋込み層１３１．ＩＩ。

が選択的に設けられている。そして、前記エピタキシャ
ル層１２上に第２の１型シリコンヱビタキシャル層１４
が被覆され、かつ前記？埋込み層の一方１３１に対向す
る第１．第２のエピタキシャル層１２．１４の界面部分
には第２のｎ　埋込み層１５が設けられている。なお、
こうした半導体基体においては、第２の？埋込み層１５
上に位置する第２のシリコンエピタキシャル層１４部分
に高速性の半導体素子を、第１のｎ＋墳込み層１３３上
の第１１第２のシリコンエピタキシャル層１２．１４部
分に高耐圧の半導体素子を、形成する。しかしながら、
かかる半導体基体から電気的な分離が必要な半導体集積
回路を製造する場合、二層の深いシリコンエピタキシャ
ル層１１．１４に拡散による？＋型のアイソレージ１ン
領域（或いは酸化膜等による誘電体分離領域）を形成す
る必要がある。その結果、長時間の熱処理工程において
、埋込み層１３１　　ｍ１３２　　＊１５の滲み出しが
激しく、高耐圧半導体素子の耐圧コントロール、高耐圧
半導体素子の高速特性コントロールが非常に難しくなる
。特に１高耐圧を確保するために１工ピタキミヤル層の
厚さを増加させなければならないが、そうなると更に深
いｐ＋型のアイソレージ１ン領域が必要となシ、耐圧コ
ントロールがより困難となる。なお、このような問題点
は前述した第１図図示の半導体基体でも同様である。

本発明は上記事情に鑑みなされたもので、表面が平坦で
、コントロール性よく高耐圧のノ々イポーラ素子及び高
速性の半導体素子を形成し得る半導体基体を備えた半導
体装置を提供しようとするものである。

以下、本発明の一実施例を第３図（ａ）〜（１）の製造
方法を併記して詳細に説明する。

〔ｉ）ｔず、第３図（ａ）　Ｋ示す如くｐ−型シリコン
基板１０１の主面上に熱酸化処理によ〕熱酸化膜１０２
を形成し、更に該熱酸化膜１０２を選択的にエッチング
除去して３つの開孔部１０３１〜１０３．を設けた後、
高温炉中くて８ｂヤムーなどのｍ＠不純物を各開孔部１
０３１〜ＩＯＩｍから露出した基板１０１部分にシート
抵抗が５〜５０Ｇ１０と十分低くなるまで拡散してｎ＋
型の拡散層１０４１〜１０４１を形成した。つづいて、
熱酸化膜１０２を全て除去した後、基板１０１と同導電
型で比抵抗も１Ω・１以上の低濃度のｐ″″型シリコン
エピタキシャル層１０５を３ｊｍ以上の厚さで成長させ
た（第３図伽）図示）。この時、ｍ＋型の拡散層１０４
１〜１０４ｍがエピタキシャル成長中の熱によ）ｐ−型
シリコンエピタキシャル層１０５にオートド−Ｓング現
象を起ヒし、滲み出して基板１０１とエビタミシャル層
ｘｏｓｏ界面付近に第１０ｍ＋壇込み層１０６１〜１０
＃３が選択的く形成されえ。

（ｉｉ〕　　次いで、熱酸化処理を施してｐ−型のエピ
タキシャル層１０５表面に厚さ約１０００芙の熱酸化膜
１０１を成長させ、更に全面にフォトレジスト膜１０８
を形成した後、写真蝕刻法により第１のｎ＋埋込み層１
０６！に対応するレジスト膜１０１１に開口窓１０９を
形成した。

ひきつづき、該レジスト膜１０ｇをマスクとして！１型
不純物で拡散係数の大きいリンを加速電圧１６０〜２２
０に＠Ｖ、　　ドーズ量５　Ｘ　１０”／ｌｘ’の条件
で開口窓１０９の熱酸化膜１０１を通してイオン注入し
、リンイオン注入層１１０ｔ−ｐ−型シリコンエピタキ
シャル層１０５に選択的に形成した（第３図（ｅ）図示
）。

〔ｍ：＋　　次いで、フォトレジスト膜１０８を除去し
た後、熱酸化膜Ｊ１７７上に厚さ約１μｍのｃｖＤ−ｓ
ｔｏ２膜１１１を堆積した（第３　図（ｄ）　図示）。

つづイテ、ＣＶＤ−８１０□膜１１１及び熱酸化膜１０
１を選択的にエオチング除去して前記第１のｎ＋場込み
層１０６重の一部に対応する部分に拡散窓１１２鬼を、
前記１１　塚込み層１０　＃、　　、　１（＃ｓの直上
部分に拡散窓１１２．．１１１．を夫々開孔した。その
後、高温炉中にてｓｂやムＳなどのｎｌｌ不純物を拡散
＠１１２１〜１１２．から露出し九ｐ′″型シリコンエ
ピタキシャル層１０５部分にシート抵抗が５〜５０Ω／
口と十分低くなるまで拡散して第１のｎ＋壇込み層１０
ｇ、に達する１＆＋型拡散層１１３１及び他の第１のｎ
埋込□層１０σ寓　、１０６ｓＫ夫々達する広い面積の
１１＋型拡散層１１１ｍ、１１３ｓを夫々形成した（第
３図（・）図示）。この熱拡散工程において、エビ！キ
シャル層１０！５０リンイオン注入層１１０が拡散され
て第１の１１＋堀込み層１０６１直上の同二−タ中シャ
ル層ｉ　ｏ　１　部分Ｋ　！ｌ−Ｍ不純物領域１１４が
形成された（同第３図０）図示）。

（ｉｖ）　　次いで、ＣＶＤ−８ｉＯ□膜１１１及び熱
酸化膜１０１を全て除去した後、ｐ−型シリコン二−タ
命シャル層１０５上に＃エピタキシャル層１０１５と逆
導電型で浸度がｌθ　〜１０４１１１　のｎ−蓋シリコ
ンエピタキシャル層Ｊ　ｉ　ｊ全１μ１以上で成長させ
た（第３図（ｆ）図示）、この時、１１＋３拡散層１１
３１　　ｓ　１１３Ｂ　　、　１１３Ｂがエピタキシャ
ル成長中の熱によ〕ｎ−型シリコンエピタキシャル層１
１５にオートドーピングＩｌ象を起こし、滲み出してｎ
−ｍ１不純物領域１１４内に第１Ｏｎ＋埋込み層１０６
丁に達するゞ拡散領域１１６が形成されると共１１Ｃｓ
ｐ−型とｎ′″型のシリコンエピタキシャル層１０５，
１１５の界面付近に前記第１のｎ＋埋込み層１０６＠ｅ
１０６１とつながる第２のｎ＋埋込み層ＪＪ７１１１１
１、が形成された。これＫよシ、同第３図（ｆ）に示す
構造の半導体基体１１８が作製される。

（Ｖ）　　次いで、ｎ″″型シリコンエピタキシャル層
Ｊ　１１Ｖｃｐｍ不純物を選択拡散して該エピタキシャ
ル層１１５を電気的に分離するｐ″″型シリコンエピタ
キシャル層１０１５にまで達するｐ型のアイソレージ■
ン領域１１９・・・を形成し、高耐圧ノぐイｆ−ラトラ
ンジスタ、高速ΔイＩ−ラトランジスタ、Ｉ２Ｌの素子
形成領域１１５１゜１１５Ｈ＊ｉＪ５富を分離した。つ
づいて、リン或いは砒素もしくはリンと砒素の混合物を
ｎ−型シリコンエピタキシャル層の各素子形成領域１１
５１〜１１５ｓに選択的に拡散して第１のｎ”［込み層
１０６をｔ拡散領域１１６を介して同エピタキシャル層
１１５表面に取出すためのｄ・すを層１２０、及び第２
のｎ＋埋込み層１１ｒ＊ｅｌｌｌＢを同エピタキシャル
層１１５表面に取出すためのｄ・す２層１２１，１２２
を夫々形成した（第３図（ｓｒ）図示）。なお、第２の
１１＋埋込み層１１７鵞に接続するｄ・すを層１２２は
誼堀込み層１１１意上の素子形成領域Ｊ　Ｊ　Ｊ、を囲
むように形成されている。

〔ｖ１〕　　次いで、各素子形成領域１１５１ｅＪ　Ｊ
　ｓ＠　ＫｐＨ不純物であるｌロンを選択的にイオン注
入し、拡散して高耐圧パイポーラ形成領域に抵抗が１２
０〜２００Ωの深いｐｉｌｉベース領域ＸＸＳを、Ｉ２
Ｌ形成領域に同濃度でｎ＋埋込み層１１１３に達するｐ
型のインジェクタｘｘ４、ｐＨｉの外部ペース領域１２
５を形成した。つづいて、高速・ぐイＩ−ラ形成領域１
１５ｓにｌロンを選択的にイオン注入し、拡散して抵抗
が１２０〜２００Ωの浅く、環状のｐ型外部ベース領域
１２６を形成した。更に、高速パイポーラ形成領域１１
５３の外部ペース領域１２６間のｎ−型のエピタキシャ
ル層１１５部分及びＩ２Ｌ形成領域１１５３の外部ペー
ス領域１２５間のｎ′″型のエピタキシャル層１１５部
分を少なくとも含む領域に２０ンを選択的にイオン注入
し、活性化して領域１１５ｍにシート抵抗が３００Ω〜
、１にΩのｐ″″型内部ペース領域１２１、Ｉ２Ｌの形
成領域１１５ｓにシート抵抗１〜３にΩのｐ−型の内部
ペース領域１２８を形成し九（第３図（ｈ）図示）。な
お、このペース形成工程において、イオン注入、活性化
処理に代ってｌロンを含む絶縁膜（例えばＢａＯ膜等）
を拡散源として熱拡散してもよい。ζうしたペース領域
の抵抗値はトランジスタの動作特性によ多自由に変更し
得る。

（ｖｉｉ）　　次いで、今までの工程で形成された絶縁
ｊ１１１１９を選択的にエツチング除去して、拡散窓と
コンタクトを兼ねる開孔部１ｓｏｌ〜１３０・を形成し
た。ひきつづき、全面にリント−！多結晶シリコン膜１
３１（或りは砒素ドー！、リン砒素ドーグの多結晶シリ
コン膜）全堆積した後、熱処理を施した。この時、多結
晶シリコン１１１１１１からリンが開孔部１３０１〜１
１０・を通してエピタキシャル層１１５側１１Ｃ拡散し
た。その結果、第３図（１）Ｋ示す如く高耐圧ΔイＩ−
ラ形成領域１１５１のペース領域１１１にｔ型のエミ、
り領域１３２、同領域１１Ｊ１のｄ・り霧中層１２０の
表層付近Ｋｎ＋型のコレクタ取出し領Ｈｉｓｓが形成さ
れた。まえ高速ΔイＩ−２形成領琥１１５雪においては
、ｐ−型内部ペース領域１２１上或いは内部に１＆＋履
の工電、メ領域１３４が、ｄ・す！１＋層１２１の表層
付近Ｋｍ＋型のコレクタ取出し領域１３５が形成された
。更に％ＩＬ形成領域１１５ｍにおいては、Ｐ″″−型
内部ペース領域１２８上Ｋｎ”蓋のスレフタ領域Ｉ　Ｊ
　６ｘ　　ｅ　Ｉ　Ｊ　６１が形成されえ。

（ｖｔ　　次いで、リント−！多結晶シリコン膜１３１
を選択的にエツチング除去して開孔部１３０１〜１３０
６を覆うように残存させた後、絶縁膜１２９を選択的に
エツチング除去してコンタクトホール１３７１〜１３７
・を形成した。

この場合、リント−！多結晶シリコン膜を先に）譬ター
ニングした後、熱処理を施してもよい。

ひきつづき、全面に金属膜、例えばＡｔ膜を真空蒸着し
、ノ臂ターニングした。これによシ高耐圧パイボーラド
２ンジスタにおいては、ｎ＋型エミ、り領域１３２とリ
ンドーグ多結晶シリコン膜１３１を介して接続したエミ
、り取出しＡＡ配線ＪＪＪ％　ペース領域１２Ｂとコン
タクトホール１３１Ｘを介して接続したペース取出しＡ
Ａ配線１３９、ｎ＋型コレクタ取出し領域１３３と多結
晶シリコン膜１３１を介して接続したコレクタ取出しＡ
ｔ配線１４０が形成された。また、高速ノ４イ−−ラト
ランジスタにおいては、ｎ　型工建、り領域１３４と多
結晶シリコン膜１３１を介して接続したエミ、り取出し
Ａｊ配線１４１１．ｐ型外部ベース領域１２６とコンタ
クトホール１３１１を介して接続し九ベース取出しムを
配線１４２、！ｌ　　ｍ：Ｉレクタ堆出し領域１３５と
多結晶シリコン膜１３１を介して接続したコレクタ取出
しムを配線１４３が形成された・しかも、高耐圧／母イ
Ｉ−ラトランジスタと高速ノぐイポーラトランシスタを
分離するｐ＋型アイソレージ璽ン領域１１９にはコンタ
クトホール１３２３を介してグランド端子としてのムを
配線１４４が形成されえ、更に、Ｉ２Ｌ　においては、
ｄ＠すｎ＋層１２２とコンタクトホール１３１４を介し
て接続し九グランドのムを配置１Ａ１４５．１１＋型コ
レクタ領械１Ｂｇ、、１１６ｓ　と多結晶シリーン膜１
１１を介して接続した出力端子となるムを配線１４６１
　．１４６愈、ｐｆＪ外部ペース領域１２５と；ンタク
トホール１ｓｓ４を介して接続した入力端子となるムを
配線１４１、及びｐｍ！インジェクタ１２４とコンタク
トホール１１１＠を介して接続し喪インジェクタ堆出し
Ａｔ配線ｉ４ｇが形成された（第３図（ｊ）図示）。

しかして、本発明の半導体装置第３図（ｆ）　、　（ｊ
）に示す如くｐ−型シリコン基板１０１とｐ−ｆｆ１シ
リコン工ピタキシヤル層１０５からなる第１導電飄半導
体層上に第２導電減の半導体層であるｎ−ｆｉシリコン
エピタキシャル層１１５が設叶うれ、かつ前記第１導電
温の半導体層の表層一部（ｐ−ｍシリコンエピタキシャ
ル層１０５表層一部）に前記ｎ−型シリコンエビタキシ
ャル層１１５と同濃度もしくは低い濃度のｎ−型不純物
領域１１４を設けた構造の半導体基体１１８を備えてい
る。つｔｂ、高耐圧バイポーラトランジスタが形成され
る素子領域の一部がｐ−型シリコンエピタキシャル層１
０５に選択的に設けられたｎ″″型不純物領域１１４で
構成され、窪んだ形状をなす。この丸め、高耐圧パイＩ
−ラトランジスタ、高速ノ寸イ４−ラド２ンジスタ及び
Ｉ２Ｌを電気的に分離するためのｐ＋型アイソレージ１
ン領域（第３図−）図示の１１９）はｎ−型シリコンエ
ピタキシャル層１１′５の膜厚分だけ拡散するととくよ
り形成できるので、第２図に示す従来構造の半導体基体
を用いた場合に比べて、熟拡散工鵬を着しく短縮できる
。したがって、半導体基体ＬＬ！に、埋設され喪第１の
ｔ埋込み層１０６１〜１０６ｓ及び第２のｎ＋埋込み層
１１１＠、１１１．からのオートド−ぎングを抑制でき
、良好に高耐圧特性がコン）ｏ−ルされた高耐圧パイＩ
−ラトランジスタ、良好に高速特性がコントレールされ
た高速パイＩ−ラトランジスタ及びＩ２Ｌが共存した半
導体集積回路を得ることができる。しかも、熱拡散時の
横方向への拡散を抑制してｐ＋型アイソレージ嘗ン領域
の面積増大を改善でき、ひいて線高集積度の半導体集積
回路を得ることができる。

また、第２導電型の第３半導体領域である第２のＤ　場
込み層１１１１．１’ｌｌ鵞の下に、これとつながる第
１牛導体領域としての＊　１　（Ｄ　！ｌ”１込み層１
０６．，１０６．を設けるととによって、第２　Ｏｗ、
＋埋込み層１１　ｙｉ　　、　ｆ　１　Ｆ、　Ｏシート
抵抗を低減でき、この上にＩｎ／寸イ／　−ットランジ
スタを形成した際のコレクタ抵抗の低減化が表され、動
作特性の向上化を図ることができる。但し、第２Ｏｎ＋
埋込み層１１１１゜１１１２のみで十分にシート抵抗を
低減できれば、この下に第１のｔ埋込み層１０　＃、　
　、１０６１を設ける必要はない。この際、第２の？埋
込み層１０６１．１０６ｍを含む高量の寄生トランジス
タの発生は、動作上問題ない程度忙低減できる。換言す
れば、高電流が流れ、最低電位（グランド）の浮き上が
りが起こる領域をダブル埋込み層構造にすればよい。

更に、半導体基体り工」の表面は平坦であるため、前述
した第３図（ｇ）〜（ｊ）　Ｋ示す微細加工に極めて有
効で、微細なベース、エミ、り等の領域を形成できる。

その他、半導体基体１１８において第１　（Ｑ　ｍ”壇
込み層１０６１上面一部にこれと接続し九ｎ＋拡散領域
１１６をＢ′″型シリコンエ♂タキシャル層１１５まで
達するように設ければ、半導体基体１１１１０探部に設
けられた第１の！Ｉ＋境込み層１０＃１をｎ″″型シリ
コンエピタキシャル層１１５表面に取出すためのｄ・す
を層１２０は該工♂タ中シャル層１１５の厚さ分だけ熱
拡散すればよい、このため、ｄ・すｎ＋層１２０の熱拡
散時間を短縮でき、前述し九ｐ＋型アイソレージ田ン領
域の場合と同様な効果を発揮できる。

なお、上記実施例では、ｎ−型不純物領域１１４の形成
をイオン注入法によプ行なったが、第３図（＠）の工１
１において熱酸化膜１０７０１１″″型不純物領域形成
予定部を選択的に除去して開孔を設け、この開孔を含む
熱酸化膜１０１上にリン添加ガラス膜（Ｐ２Ｏ膜）を形
成し、とのＰＳＧ膜を拡散源としてリンの開孔を通して
ｐ−型シリコン二−タ命シャル層１０１ｉＫ拡散しｎ−
型不純物領域を形成してもよい。

上記実施例では、Ｐ−″型シリコンエピタキシャル層１
１ｊｌＫ設けられるｎ−型不純物領域１１４をその下の
第１０ｍ＋埋込み層１０εの面積（幅等）よ〉小さくし
たが、これに限らず、該ｎ′″型不純物領域を第１０ｍ
＋塩込み層と同幅もしくはそれより広くしてもよい、こ
うした１−ｆｆｉ不純物領域１１４に形成され、第１の
１１＋墳込み層１０６１に対する。十拡散領域１１ｇは
同不純物領斌１１４内Ｋかならずしも形成されていなく
てもよく、該領域１１４の一部にオーパーラ、！しても
よい。

上記実施例では電気的分離工程をｐ＋ｎ分離方法で行な
ったが、これに限らず誘電体分離を採用した場合でも、
同様に大きな効果を有する。

上記実施例においてｐ型ベース領域１２３はｎ−型不純
物領域１１４にまで達していてもよい。

上記実施例において、高耐圧パイ？−ラトランジスタの
ペース領域１２３を内部ペース領域と外部ペース領域と
で構成してもよい。

また、本発明に係る半導体装置は上記実施例のｐ、１＆
型を夫々逆にしても同様に適用できる。

更に、本発明に係る半導体装置は上記実施例の如く高速
半導体素子として高速パイポー２トランジスタ、ＩＬを
用いた場合に限らず、ＥＣＬなどの菅ジ、り、高速スイ
ッチング等も用いることが可能である。しかも、上述し
た高耐圧パイーーラトランジスタと共存させてＭＯＳＦ
ＥＴ。

Ｍ１８ＦＥＴ等を設けてもよい。

以上詳述した如く、装置ｇＡＫよれば表面が平坦で、第
１導電型の半導体基板上に第１導電型の第１半導体層の
表層に、この上に設けられる第２導電屋の半導体層と同
導電型の第２半導体領域を設け、かつ前記半導体基板と
第１半導体層の界面付近及び第１．第２半導体層の界面
付近に互につながるダブル構造の第２導電型の埋込み層
（第１．第３半導体領域）を形成した構造の半導体基体
を備えることＫよって、微細加工が良好で、素子の電気
的分離を短時間の熱処還で形成できると共にコレクタの
シート抵抗の低減化を達成でき、もって良好な高耐圧特
性を有する高耐圧パイＩ−ラ素子及び良好な高速性を有
する高速半導体素子の共存が可能な高性能、高集積度の
半導体装置を提供できるものである。

【図面の簡単な説明】

第口り第２図は夫々従来の高耐圧、高速の半導体素子が
形成される半導体基体の断面図、第３図（ａ）〜（１）
は本発明の実施例における半導体装置を得るための製造
工程を示す断面図である。 １０１・・・ｐ−型シリコンＭ板、１０５・・・ｐ″″
型シリコンエピタキシャル層、１０６１〜１０６ｓ・・
・第１のｎ＋埋込み層、１１４・・・ｎ−型不純物領域
、１１１ｉ・・・ｎ−型シリコンエピタキシャル層、１
１６”’　ｎ＋拡散層、１１７！１，１１７ｍ・・・第
２の？埋込み層、Ｌ工」・・・半導体基体＞１１９・・
・ｐ＋型アイソレージ■ン領域、ｘｚｓ・・・ｐｍペー
ス領域、１２−４・・・ｐＨインジェクタ領域、１２５
゜１２６・・・ｐ屋外部ペース領域、１２７・・・ｐ−
型内部ペース領域、１３１・・・リンドーグ多結晶シリ
コ７９７ｇ、１３２．１３４・・・を型エミ、り領域、
１３６１　．１３６１−ｎ＋型コレクタ領域、１３８〜
１４８・・・Ａｔ配線。 出願人代理人　　弁理士　鈴　江　武　彦ｒｉｓｓ　’
５％−’Ｉ’ｙ＋’： 特許庁長官　　島　１）春　樹　殿 １、事件の表示 特−昭５６−１０６５１５号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係　特許出願人 （３０７）　　東京芝浦電気株式会社 ４、代理人 昭和５６年１１月２４日 ６、補正の対象 明細賢 ７、補正の内容 明細書中第２１頁２０行目において、［第３図（ａ）〜
（１）」とあるを［第３図（ａ）〜（ｊ）−ｌと訂正す
る。

Claims (1)

1. 【特許請求の範囲】 ｌ、　第１導電型の半導体基板と、この半導体゛　　基
   板上に設けられた第１導電型の第１半導体層と、前記基
   板と第１半導体層の界面付近に複敷設けられ友高濃度の
   第２導電型の第１半導体領域と、前記第１半導体層上に
   設けられた第２導電型の第２半導体層と、前記第１半導
   体領域のうちの少なくとも１箇所の直上に位置する第１
   半導体層部分に前記第２半導体層とつながって形成され
   、皺第２半導体層と同濃度もしくは低い湊変の第２導電
   型の第２半導体領域と、この第２半導体領域以外の前記
   第１半導体層と第２半導体層の界面付近に形成され、少
   なくとも１つが前記第１半導体領域とつながる高濃度の
   第２導電型の第３半導体領域とを具備し九ことを特徴と
   する半導体装置。 ２、第２導電型の第２半導体領域内に高濃度の第２導電
   型の第４半導体領域を皺第２半導体領域表面から深さ方
   向に伸び、高濃度の第２導電型の第１半導体領域とつな
   がるようく形成したことを特徴とする特許請求の範囲第
   １項記載の半導体装置。 、３．　　第２導電型の第２半導体層に１高濃度の第１
   導電型の第４牛導体領域を第１導電型の第１半導体層ま
   で達するように選択的に形成し、この第４半導体領域で
   分離され、下部に第２導電型の第２半導体領域がつなが
   って存在する島状の第２半導体層部分もしくは同部分と
   第２半導体領域にパイ一−ラ型の高耐圧素子を、前記第
   ４半導体領域で分離さ□れ、下部に高濃度の第２導電型
   の第３半導体領域が存在する島状の第２半導体層部分に
   １種以上の通常の半導体素子を、設けたことを特徴とす
   る特許請求の範囲第１頂記載の半導体装置。 ４、通常の半導体素子として、中ヤリアインジェクシ冒
   ン機構部をエミ、りとしてもつラテラＪＩｌ！１のＰ！
   ＩＰ　）ランジスタと該ｐｕｐ　）ランジスタのペース
   をエミ、り、コレクタをペーストシて共有する逆構造の
   パーティカルｍｐｖｒ　）ランジスタとで構成したＩ２
   Ｌを用いることを特徴とする特許請求の範囲第４項記載
   の半導体装置。 ５、通常の半導体素子として、Ｉ２Ｌと高速動作パーテ
   ィカルｍｐｍ　）ランジスタ、ラテラルトランジスタと
   を共存させて用いることを特徴とする特許請求の範囲第
   ４項記載の半導体装置。