TWI241686B - Method for fabricating a transistor structure - Google Patents

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TWI241686B TW092127880A TW92127880A TWI241686B TW I241686 B TWI241686 B TW I241686B TW 092127880 A TW092127880 A TW 092127880A TW 92127880 A TW92127880 A TW 92127880A TW I241686 B TWI241686 B TW I241686B
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Description

1241686 五、發明說明α) 本發明係關於一種電晶體結構之製造方法，此電晶體 結構包括至少具不同集電極寬度的第一及第二雙極電晶 體，此種方法可由如德國專利1 00 44 838 C2為已知。 在雙極電晶體中，該集電極一般由高度摻雜埋藏層結 束，該埋藏層由將基材於所欲位置進行離子植入而產生。 之後，輕度摻雜磊晶層被施用且基極、發射極及集電極的 井被產生。一種可能的方法順序被敘述於如D. W i d m a η η， Η· Mader， Η· Friedrich, Springer Verlag 的工具 書n Technologie hochintegrierter Schaltungenn[” 大規 模積體電路技術”]第2版，表8· 13，326-334頁。 對在GHz範圍的積體高頻電路，較佳為集成具高擊穿 電壓的高電壓電晶體〈HV電晶體〉及具短集電極穿流時間 及因而高限制頻率F t的高頻電晶體〈HF電晶體〉。因為直 到此時已知的製造方法，必須尋找關於在高頻電路具不同 限制頻率的雙極電晶體及具不同擊穿電壓的雙極電晶體間 的集成性質之折衷。此表示此種高頻電路的性能無法被適 當地被利用。 此種集成迄今已被實現，如藉由具不同值的摻雜劑濃 度的集電極區域，摻雜愈低，集電極—基極擊穿電壓較 高，然而，此結果為集電極穿流時間變得更長及因&此Λ限制 頻率Ft變得更少。摻雜愈高，集電極穿流時間變得更短但 電晶體的集電極-基極擊穿電壓較小。 M· Racanel 1 i等”先進BiCM〇s技術的超高速度SiGe NPN"，20 0 1 IEEE揭示以一種方式規模化電晶體的集電極區
第6頁
1241686 五、發明說明（2) 域之ί参雜使得在該阜雷 雖然此方法使得其慘力區=獅劑濃度具-梯度。 表一種折衷。 g加抑電晶體的擊穿電壓，其仍代 晶體雜電；！極寬度的尺寸亦決定了雙極電 井及該埋藏層表示位於綱晶層的基極 適化的HF電晶體必須二:：”。要朝向高限制頻率被最 壓被最適化的HV 木電極寬度且要朝向高擊穿電 Φ 德國專：〇 ::=2具：的集電極 述一種製造此組件的方法，盆敘/一種半導體組件及亦敘 組件被實現。在此愔 /、中具不同集電極寬度的雙極 埋藏層，此額ί = 基材被引入雙極組件的經 而該雙極組件的集電極寬广：J藏層的1参雜劑之擴散及因 經不同摻雜的埋藏層及集；極：二:=不會造成在該 集電極寬度無法被正確地建：：】：急接面’結果’該 具淺梯度的”模糊”輪廓。 /、a急輪廓，但而是顯現 因此’本發明目的為訂定一 方法，其中具不同集電極寬度的集=„體結構的最適 集電極區域具關於該經埋藏層㈣$ ^域可被形成，該 根據本發明，此目的可藉由於g =二。 法達到，在此方法中，至少具在二"中所提及形式的方 極寬度C1的第一集電極區域;旦在=麵埋藏層的第一集電 電極寬度C2的第二集電極區域被製造層的第二集 二集電極寬度C2的製造，且第一厚在此情況下對該第 八弟与度C3的第一集電極區域 Ϊ241686 發明說明（3) 被製造於該第二細w其 域被製造於該第：今t具第二厚度C4的第二集電極區 造，其至少隔離哕：電且至少-個絕緣層被製 此結果所達=彼此。 同集電極寬度，玉彳=電晶體結構的兩個雙極電晶體不 具關於相鄰區i或，7肖或階躍結接面’其 —厚度C3。哕當:擁ί為對應於該第二集電極區域的第 電極；域的Ϊ電：3 :晶體的集電極寬度C2由該第二集 “愈厚，*兩厚度C3及C4組成。由此，第二厚度 本發明係A二^ 4電晶體的集電極寬度間的差亦愈大。 間的心邊界ip"霍二===高度摻雜經埋藏層 因具峭急梯度，旦唯：^頌耆改良電晶體行為之洞察力 梯度的輪汽A供ώ/ι、息夺相同的片電阻之峭急輪廓具較具淺 良電晶體:高電流r =電容。同樣根據本發明方法改 部份沒有不v⑤為因在充滿電荷載體的該集電極的那 降低。’、6’撿雜劑，及而且，該經埋藏層的傳導被
展至2少S:雔f簡介中所提及形式的方法被進-步 藏層的第二：：電晶體的第-導電率形式的第-經 式的第二:雙極電晶體的第一或第二導電率 晶層被製：=弟τ區被引入該半導體基材，第一 域，至小…其後盍至少該經埋藏層的第一區的整個區 内，相i ΐ:導電率形式的第二區被產生於該第-磊晶 相4该弟一經埋藏層的第一區的第二區，第二蟲晶
第8頁 1241686 五、發明說明（4) 被製造，其覆 區的整個區域 電極區域彼此 第二區及相鄰 〇 .具不同厚 的厚度由被引 晶層的第二區 一經埋藏層的 經埋臧層的厚 同。如在簡介 延伸進入該磊 C1及C2可以簡 例，依然具高 接面。 本發明進 式的方法使得 第一經：ι里藏層 導電率形式的 弟一雙極電晶 第一集電極區 的第一集電極 體的第一集電 式形成 第 盖至少第〜磊晶層及該第^經埋藏層的第二 ’至少一個絕緣層被製造，其至少隔離該集 ’相鄰該第一集電極區域的第一經埋藏層的 该第二集電極區域的第二經埋藏層的第一 度的經埋藏層因而被產生，該第一經埋藏層 入該半導體基材的第一區及被引入該第一磊 =組成。在此情況下該第二經埋藏層及該第 第一區較佳為具相同的厚度，該第一及第二 度因該第二經埋藏層的第二區之厚度而不 中所提及，因該集電極寬度依該磊晶層減去 ，層的經埋藏層之厚度而定，該集電極寬度 單方式變化，及不像迄今已知的具體實施 度ί參雜經埋藏層及輕度摻雜集電極間的峭急 一步以一種方式提出發展在簡介中所提及形 至少該第一雙極電晶體的第一導電率形式的 =第一區及該第二雙極電晶體的第一或第二 第二經埋藏層被引入該半導體基材，至少該 體的第一集電極區域及該第二雙極電晶體的 ，被製造’相鄰該第一區的第一雙極電晶體 區域及相鄰該第二經埋藏層的第二雙極電晶 極區域，該第一集電極區域以第一導電率形 集電極區域被製造於該第二雙極電晶體的第
第9頁 1241686 五、發明說明（5) 一集電極區域及第二集電極區域被製造於第一雙極電晶體 的該第一集電極區域，且至少一個絕緣區域被製造，其至 少隔離該集電極區彼此。 此亦表示集電極區域可以簡單方式被製造，它們具不 同厚度及關於相鄰經埋藏層的陡峭梯度的峭急輪廓，且結 果一種電sa體結構被形成，其包括η v電晶體的性質及η f電 晶體的性質。 ' 根據本發明方法的一種發展提供要被沉積的第三集電 極區。 在根據本發明方法的較佳發展中，第三集電極區被磊 晶地沉積。此結果為，該集電極區域以具最少可能晶體缺 陷被生長，此對雙極電晶體的基本性質為非常重要的。 另一細節提供絕緣層〈SOI層，so卜絕緣體上晶矽〉 被提供於該經埋藏層及該半導體基材間，該集電極區 而被電絕緣與該基材電容地去_合而不需任何額外絕緣。 :: ’隔離至少該集電極區域彼此的該絕緣層區 次溝，離技術（STI技術）協助下彼此隔離，該絕緣層 :二電Λ!彖材料填充’如CVD氧化物(cvd=化學氣相沉 積仏為，s亥兩個雙極電晶體的兩個橫向相鄰高度?雜 埋藏層因而被彼此電絕、緣’該絕緣區域可由二 溝槽被具體化。 /冓彳日或/衣 被中晶片組件間的溝槽1中…刻或 故在該組件間的電流路徑被完全中 斷，W曰可隔離相當大的彼此兩個電晶體區域，如亦敘
第10頁 1241686 五、發明說明（6) 述於S· Maeda的文章’’使用具高電阻基材的混合 之0· 18微米SOI CMOS技術於經植入RF/類比應用之彳=:緣 2 0 0 0 Symp· 〇n VLSI技術-技術報告文摘（CAT· # 00CH37104) ， 154 至155 頁。 · 深溝槽被敘述於E. Bertagnolli等文章，，一 底高性能自對準雙極技術特徵2〇 ps閘延遲及8· 6 1一基
延遲產品” 1 993 Symp· On几^技術—技術報告文H
No· 93CH330 3-5 )，63至64頁。與全溝槽相反，哕· Φ 並不足夠寬以能夠集成在其上方被動組件的整個/尺木溝槽 是，該深溝槽用做介電組件隔離。 寸’而 下文本發明較佳示例具體實施例參考相關圖式詳細解釋於 下文ΓΛ本目發明第一種方法(參考第1A圖至第1 d圖敘述於 文）製仏具不同集電極寬度的兩個集電極區域太 發明之電晶體結構，其係藉由選擇性磊晶執行'、乂 在第1A圖，如該經n + —摻雜，埋藏層5·丄及5 2 入二半導體基⑴及由該絕緣層4彼此絕緣，此處以深溝槽 石夕進。仃，彼此絕緣，該半導體基材！包括為p_慘雜的單晶 =輔助層6及第二輔助層7被進—步提供，其隔離該 區域4與該半導體基材1及該經埋藏層51及52。在此 =下’該第二輔助層7與該絕緣區域4相鄰及該第一輔助 二1忒弟二輔助層7相鄰及亦與該半導體基材丨及該經埋 藏層5.1及5·2相鄰。
1241686 、發明說明（7) 該第二輔助層7較佳為包括 & 被選擇地蝕刻之材料，如氮化^虱化及可相關於氧化物 陷為可能，亦即在矽的磊晶生。，使得避免側壁缺 介面發生的晶體缺陷。纟另於介電材料及石夕間的 由多晶矽形成，該第二輔助層7又 ，該弟二輔助層7可 絕緣區域4(其以CVD氧化物填充)的壁“：：：保護該 缺陷形成。 尤、虱化及因而防止 該第一辅助層6較佳為包括可相 :二避=料導體基材1上的大機械應二 5.ΐΑ5.2^ίίΠν/^：θθ 5 開孔12被蝕刻進入m氧化物層13向下至 ^ ’此ST!氧化物層較佳為以位於該半 助層6及7覆蓋該半導體基材！的整個表面。如由歐= :J〇 600 276 B1所知，該蝕刻可由不均向性乾蝕刻做動， 其選擇性地停止於氧切，及因而停止於該第二輔助層 7 °
在根據第1B圖的後續方法步驟中，該輔助層6及7的橫 向過切14被作動，該過切14更詳細敘述於歐洲專利〇 6〇〇 2 7 6 B1，因側壁缺陷先前由在該輔助層6及7及該經埋藏層 5· 1及5. 2的表面間的介面形成且以沿（111)晶體面約52◦的 角度生長，亦即沿如S T I氧化物層的側壁，此側壁缺陷的 生長可由該STI氧化物層13的過切14所形成的突出中斷。
1241686 五、發明說明（8) "" 之後’具厚度C1的第一集電極區域2.1及亦具厚度㈡ 的集包極區2. 2 · 1被磊晶地沉積，相鄰該第一經埋藏層5.丄 的第一集電極區域2 · 1及相鄰該第二經埋藏層5 · 2的該集電 極區2 · 2 _ 1。在此情況下，該集電極區2 · 2 ·丨被提供用於第 二雙極電晶體的第二集電極區域，該集電極區域2· 1及該 集電極區2· 2· 1的厚度C1及C3為約略相同的及較佳為介於 5 0奈米及3 0 0奈米之間。 在第ic圖中，在該第一集電極區域21已以遮罩層8覆 蓋後，進一步集電極區2 · 2 · 2被磊晶地施用於該集電極區 2· 2· 1。該集電極區2· 2· 2較佳為具介於丨〇〇奈米及2〇〇奈米 之間的厚度C4，該第二集電極區域2· 2(其由該集電極區 2· ^1及2· 2· 2所組成）的集電極寬度C2，由此位於15〇奈米 及5 0 0奈米之間的範圍。 ^本貫例中，該第二集電極區域2· 2於與該Η!氧化物 層1 3的表面約略相同的位準結束。 典，而言’該第-集電極區域2· i的集電極寬度ci及 (Γ9之―電極區域2.2的集電極寬度C2係在與彼此〇·05及 隼電柽二二值’典型值為該集電極寬度C1的100奈米及該 =2見]度，的9250奈米。在相同半導體基材1的兩嶋 的不同集電極寬度C1及C2具最適電晶 體及HV電晶體的性質之作用。 八取i 电日日 若本發明為得到在該第_芬楚—& 的隼雷朽命由μ h斗 第一集電極區域2 · 1及2 · 2 日J木冤極見度間的甚至更大# 中，兮隹雪托〜也p, 差一’則在第1 B圖的方法步驟 r 4集電極寬度Cl及該厚廑门妯位此，,
又被保持相當低，且在第1 C
1241686 五、發明說明（9) 圖的後續方法步驟中，呈篦— 之沉積被適當地常常重複&献4的該集電極區2·2·2 圖的電晶體結構中’在該集電極區域2 移除且集電極終端區域11已被引入。在 如鐫填充後，該集電極可被電地向 i 自 在以 得該電晶體^冓可被集成成為—種積體電ς : 此使 “ ：：：：V f至第1D圖敘述的在選擇性磊晶的協助下 二雙極電晶體的電晶體結構之根據本發明方 m，各種集電極區域在個別連續蟲晶步驟中以ί 於該sti氧化物層13，該已完成集電極區域: =ST:r防止進一步的遙晶沉積，…積所需 曰乳:：層13的區域因而在每-個情況下僅對該 相對應μ晶步驟開放。 在全面積磊晶協助下亦可能實現具不同集電極寬度的 集電極區域2.x及關於該高度摻雜埋藏層的峭急接面、，如 參考第2Α圖至第2Ε圖於下文解釋。在此情況下，該华電極 區域2. X以平面方式於與該STI氧化物層13的表面相同的位 準向頂部結束，該經埋藏層5.1及5· 2的厚度D1&D2被改 變。此平面結束特別是有利的因平面表面為I續的照相步 驟（未於此處敘述）所必需的，具少於〇 · 3 5微米的特徵尺 寸0 根據第2 A圖，具厚度E1的磊晶層9被沉積於該半導體 基材1的整個表面，進入其中的是第一經埋藏層的第一區 5.1.1且第二經埋藏層的進一步第一區5. 2>1已曰被植入。°該
1241686
第一區5· 1· 1及5· 2· 1較佳為n + _摻雜的。 之後，在第2B圖中，嗲你柿益成〔、h斤 兮姊柿誌舔c 0 ΑΑ # μ、、工埋職層5 · 1的弟二區5 · ；[ · 2及 舌亥經埋藏層5. 2的第二區5 9 9处ρ丨 ^ 一 r c LD· 2· 2被引入該磊晶層9，這些第 一區5· X· 2亦為η + -摻雜的。在此愔 一 /L^ ^ ^ ν 牡此f月况下，该弟二區5 1 2 :略在該第-區5」.！的整個區域上延伸， 埋藏 層5.2的第二區5.2.2僅在該經埋藏層52的第 域^ 的部份區域上延伸。 ^
在第2C圖中，在根據本發明的後續方法步驟中，第_ 磊晶層〃10以厚度E2沉積於該蠢晶層9及該經埋藏層5· i及 5· 2的第二區5· χ· 2的整個區域。在此情況下，該第二磊曰e :1 隹〇 :得自單一沉積或連續的許多沉積。第-集電極區: 的集電極寬度ci可由該磊晶層10的厚度E2定義，該集電才】 寬度ci係對應於該磊晶層10的厚度E2。相反地，該^二身
電極區域的集電極寬度以係對應於該磊晶層g的厚度Μ及 該遙晶層1 0的厚度E2之總和。 X
刀在第2D圖中，該經埋藏層5·〗及5· 2藉由絕緣區域4彼 、、、巴、’彖在本貝例中’遠絕緣區域4被植入做為深溝槽。 一之後，在第2E圖中，該STI氧化物層13被蝕刻進入根 據第2D圖的磊晶層1〇且較佳為以STI氧化物填充，該集電 >極終端區域11的區域及亦該第一及第二集電極區域2· 1及 ^ · 2被留下·來被蝕刻。該集電極終端區域丨丨接著在第二區 5 · 2 · 2及5 · 2 · 1被|虫刻以由此啟動該集電極的電聯結。 卜 該第一集電極區域2· 1因而具第一集電極寬度⑺及該 第二集電極區域具較大集電極寬度C2，該兩個集電極區域
第15頁 1241686 五 、發明說明（U) _ 皆具』ϋ Ξ C化ί層L3表面為平面的方式結束且 極區域/、二 g , χ的鬲度摻雜區域及較輕度摻雜集電 經定義的及可正確決定的性質。。果為“日日體結構需要 個集方法製造具不同集電極寬度的兩 3Α圖至第明之電晶體結構’該方法參考第 佳A η二圖中類似於第1 Β圖，提供一種結構，J：且f 仏為P-摻雜的丰 口僻 /、具卓父 藏層的第一區511體基材1、植入該半導體基材1的第一埵 D2、絕緣區域4.、·第二；經植入第二埋藏層5.2，其具厚度 層13及該集電極區2 / :層6及第二輔助層7、STI氧化物 ,,„ ·Α··1 及Z.2.1。 如在第1Β圖中，丄 氧化物層13下方祐、μ弟^圖中，該輔助層6及7在該ST! 截面區段具步階輪^切，故該集電極區域2. 1.1及2.2. !在 現在該集電極“2 l\由此過切14，該”1氧化物層13顯 該集電極區域I〗·]及2.2.ι部份的突出。 奈米之間變化。· ·及2· 2· 1的厚度C3可在5奈米及300 在遮罩層8已施用於 集電極區域2· 1· 1，如；j集電極區2·丨· 1的區域之後，該 式被摻雜使得其具與°在第3β圖以箭頭15所示，以一種方 摻雜，此較佳為^:、 ；\埋藏層5· 1的第一區5· 1· 1相同的 及該第一區5· 1· 1現在式摻雜的。此新形成的第二區5· 1· 2 在該遮罩層8的務％成具厚度D 1的經埋藏層5 · 1。 曰 除之後，在第3C圖中，第一集電極
第16頁 1241686 五、發明說明（12) 區域1以集電極寬度C1被磊晶地沉積於該第一埋藏層5· 且具寬度C4的進一步集電極區2. 2. 2被磊晶地沉積於該集 電極區2. 2· 1，該第二集電極區域2· 2現在由該兩個集電極 區2· 2· 1及2· 2· 2形成且具集電極寬度C2，其表示厚度㈡及 C4的總和。帛電極區域21及22皆以與該sn氧化物川 的表面成平面的方式結束。 在該集電極終端區域丨丨的引入及以如 圖的電晶體結構合適用於雙極電晶體。 具死後弟扎 —3根據本發明的進一步具體實施例中，如第4圖所 = ]、、、巴緣層3在該半導體基材1及經埋藏層5 · 1及5 · 2間產 藏声ί ^ H極寬度Π及C2及在該集電極區域與該經埋 二]勺A心接面的該集電極區域2 1 =第以圖至第3C圖的根據本發明方法… =第Π)圖及第2A圖至第2E圖解釋 為可理解的。 十知d万法亦 中，埋：二第1圖至第4圖所示的根據本發明方法 導電^开/ 4· f層1及該第二埋藏層5.2被構形為相Π的 式。此結構使得形成彼 ：的 電晶體。 亦即例如兩個npn電晶體或兩個pnp + 在替代具體實施例φ& ^ Γ , 藏層5 · 2被構形為不同的導/ 臧曰·及该第二埋 導體基如上形成盘ρηρ電\電/^式°此使得在該相同半 一 Ρ Ρ電日日體相鄰的!!!^電晶體為可能
第17頁 1241686 五、發明說明（13) ____ 的。 在根據本發明方法的特 以摻雜劑梯度形成，摻雜1 A有利發展中，該集電極區域 使得在中央集電極區域^ 度在水平方向變化。該發展 發展，特別是具該集電極=劑濃度為可行。此 電極空間電荷區域及因而減少令隹H皇減$ $基極-集 ^ ^ β集電極傳迗時間，此發展 主要在非¥小電晶體結構（其中該發射極區域被中央放置 於該集電極區域上）的情況為特別有利的。 不消說，亦可使用全溝槽取代深溝槽做為絕緣區域 4 〇 〜、之如參考第1圖至第4圖所解釋的根據本發明方法 使得在相同半導體基材}製造具第一集電極寬度以的第一 ，電極區域2. 1及亦具較大集電極寬度C2的第二集電極區 t 2目2之電晶體結構為可能，所有在不同摻雜區域間的接 面具峭急的介面。在此情況下，做為實例，該第一集電極 ::或2· 1適合用於具高限制頻率fT的高頻電晶體且該第二集 電極區域2. 2適合用於具增加擊穿電壓的高電壓電晶體。
1241686 圖式簡單說明 第1 A圖至第1 D圖顯示根據本發明第一種方法的概略截面視 圖以藉由選擇性磊晶製造具不同集電極寬度的兩個集電極 區域之根據本發明電晶體結構。 第2A圖至第2E圖顯示根據本發明第二種方法的概略截面視 圖以藉由全面積磊晶製造具不同集電極寬度的兩個集電極 區域之電晶體結構。 第3A圖至第3C圖顯示根據本發明第三種方法的概略截面視 圖以製造具不同集電極寬度的兩個集電極區域的電晶體結 第4圖顯示替代結構的概略截面視圖以製造具SO I結構的不 同集電極寬度的兩個集電極區域的電晶體結構。 元件符號說明： 5. 1、5. 2 埋藏層 1 半導體基材 3、4 絕緣層/區域（深溝槽） 6、7 輔助層 8 遮罩層 9、10 磊晶層
11 集電極終端區域 12 開孔 13 STI氧化物層 14 過切 15 箭頭 2. 1 、2· 2 集電極區域 2. 1. 1、2.2.1 ^ 2. 2. 2 集電極區 5. 1. 1 '5.2.1 第一區 5. 1. 2 、5· 2.2 第二區 第19頁

Claims (1)

  1. 索號 92127880 年 T月 1241686 六、申請專利範圍 1.一種電晶體結構之製造方法，其包括至少具不同集電極 寬度（Cl、C2)的弟一及弟一雙極電晶體，包括： A) —半導體基材〇)被提供， B) 至少該第一雙極電晶體的第一埋藏層（5·丨）及該第二 雙極電晶體的第二埋藏層（5 · 2 )被引入該半導體基材（丨）， 及 C)製造至少具第一集電極寬度（C1)的第一集電極區域 (2.1)於該第一埋藏層（5·1)及具第二集電極寬度（C2)的第 一^集電極區域（2.2 )於該第二埋藏層（5.2)， 其中 a )為製造該第二集電極寬度（C2)，具第一厚度（¢3 )的 第一集電極區（2·2·1)被製造於該第二埋藏層（5.2)及 b)具第二厚度（C4)的第二集電極區（2· 2· 2)被製造於 該第一集電極區（2.2.1)，及 c )至少一個絕緣區域（4 )被製造，其至少使該集電極 區域（2 · 1、2 · 2 )彼此隔離。 2 ·根據申請專利範圍第1項之方法，其中該第二集電極區 域（2 · 2 · 2 )被沉積。 3 ·根據申請專利範圍第2項的方法，其中該第二集電極區 域（2 · 2 · 2 )被磊晶地沉積。 ^ ·根據申請專利範圍第1項之方法，其中一絕緣層（2 )係在 該半導體基材（1 )及該埋藏層（5 · 1、5 · 2 )間被製造。 5 ·根據申請專利範圍第1至4項的其中一項之方法，其中該 絕緣區域（4)係在淺溝隔離技術的協助下被製造。
    第20頁 1241686 案號92127880 年 修正 六、申請專利範圍 6. —種電晶體結構之製造方法，其包括至少具不同集電極 寬度（Cl、C2)的第一及第二雙極電晶體，包括： A )—半導體基材（1)被提供， B )製造至少具第一集電極寬度（C 1 )的第一雙極電晶體的 第一集電極區域（2. 1)及具第二集電極寬度（C2)的第二雙 極電晶體的第二集電極區域（2 · 2 )， 其中 a) 至少該第一雙極電晶體的第一導電率形式的第一埋 藏層（5 · 1)的第一區（5 · 1 · 1)及該第二雙極電晶體的第一或 第二導電率形式的第二埋藏層（5 · 2 )的第一區（5 · 2 · 1)被引 入該半導體基材（1)^ b) 第一磊晶層（9 )被製造，其覆蓋至少該第一區 (5· 1· 1、5· 2· 1)的整個區域， c) 至少該第一導電率形式的第二區（5 . 1. 2 )被產生於 該第一磊晶層（9 )内，相鄰該第一埋藏層（5 · 1)的第一區 (5· 1· 1)的第二區（5. 1· 2)， d) 第二磊晶層（1 0 )被製造，其覆蓋至少該第一磊晶層 (9 )及該第一埋藏層（5 · 1)的第二區（5 · 1 · 2 )的整個區域， e) 至少一個絕緣層（4 )被製造，其至少使該集電極區 域（2 · ；L、2 · 2 )彼此隔離， f )相鄰該第一集電極區域（2 · 1 )的第一埋藏層（5. 1)的第二 區（5 · 1 · 2 )及相鄰該第二集電極區域（2 · 2 )的第二埋藏層 (5·2)的第一區（5·2·1)。 7. 根據申請專利範圍第6項之方法，其中該第二集電極區
    第21頁 1241686 案號 92127880 年 月 修正 六、申請專利範圍 域（2 · 2 . 2 )被沉積。 •根據申請專利範圍第7項的方法，其中該第二集電極區 域（2 · 2 · 2 )被蠢晶地沉積。 9 .根據申請專利範圍第6項之方法，其中一絕緣層（2 )係在 該半導體基材（1 )及該埋藏層（5 · 1、5 · 2 )間被製造。 1 0 .根據申請專利範圍第6至9項的其中一項之方法，其中 該絕緣區域（4 )係在淺溝隔離技術的協助下被製造。 1 1. 一種電晶體結構之製造方法，其包括至少具不同集電 極寬度（Cl、C2)的第一及第二雙極電晶體，包括： A )—半導體基材（1)被提供， B)製造至少具第一集電極寬度（C1 )的第一雙極電晶體的 第一集電極區域（2.1)及具第二集電極寬度（C2)的第二雙 極電晶體的第二集電極區域（2. 2 )， 其中 a)至少該第一雙極電晶體的第一導電率形式的第一埋 藏層（5 · 1 )的第一區（5 · 1 · 1 )及該第二雙極電晶體的第一或 第二導電率形式的第二埋藏層（5. 2 )被引入該半導體基材
    第22頁 1241686 案號92127880 年 修正 六、申請專利範圍 成， d)第二集電極區（2. 2. 2)係製造於該第二雙極電晶體 的第一集電極區（2 · 2 · 1 )及第二集電極區（2 · 1 · 2 )被製造於 第一雙極電晶體的該第一集電極區（2 · 1. 1 )，及 e )至少一個絕緣區域（4 )被製造，其至少使該集電極 區（2 · X · y )彼此隔離。 1 2.根據申請專利範圍第11項之方法，其中該第二集電極 區域（2 · 2 · 2 )被沉積。 1 3.根據申請專利範圍第1 2項的方法，其中該第二集電極 區域（2 · 2 · 2 )被磊晶地沉積。 1 4.根據申請專利範圍第11項之方法，其中一絕緣層（2 )係 在該半導體基材（1)及該埋藏層（5 · 1、5. 2 )間被製造。 15.根據申請專利範圍第11至14項的其中一項之方法，其 中該絕緣區域（4)係在淺溝隔離技術的協助下被製造。
    第23頁
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004055183B3 (de) * 2004-11-16 2006-07-13 Atmel Germany Gmbh Integrierte Schaltung und Verfahren zur Herstellung einer integrierten Schaltung auf einem Halbleiterplättchen
DE102006046727B4 (de) * 2006-10-02 2010-02-18 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einem Varaktor und einem Hochfrequenztransistor
US7449389B2 (en) 2006-10-27 2008-11-11 Infineon Technologies Ag Method for fabricating a semiconductor structure
US8536012B2 (en) 2011-07-06 2013-09-17 International Business Machines Corporation Bipolar junction transistors with a link region connecting the intrinsic and extrinsic bases
US9093491B2 (en) 2012-12-05 2015-07-28 International Business Machines Corporation Bipolar junction transistors with reduced base-collector junction capacitance
US8956945B2 (en) 2013-02-04 2015-02-17 International Business Machines Corporation Trench isolation for bipolar junction transistors in BiCMOS technology
US8796149B1 (en) 2013-02-18 2014-08-05 International Business Machines Corporation Collector-up bipolar junction transistors in BiCMOS technology
US9761701B2 (en) 2014-05-01 2017-09-12 Infineon Technologies Ag Bipolar transistor
CN116403902B (zh) * 2023-06-08 2023-08-18 微龛(广州)半导体有限公司 一种垂直双极性结型晶体管及其制作方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4823812B1 (zh) * 1967-05-02 1973-07-17
NL7314466A (nl) * 1973-10-20 1975-04-22 Philips Nv Halfgeleiderinrichting.
CA1047652A (en) * 1975-07-31 1979-01-30 National Semiconductor Corporation Monolithic integrated circuit transistor having very low collector resistance
JPS55153365A (en) * 1979-05-17 1980-11-29 Toshiba Corp Manufacturing method of semiconductor device
JPS589356A (ja) 1981-07-08 1983-01-19 Toshiba Corp 半導体装置
JPS589354A (ja) * 1981-07-08 1983-01-19 Toshiba Corp 半導体装置
JPS58159346A (ja) * 1982-03-17 1983-09-21 Mitsubishi Electric Corp 半導体集積回路装置
JPS62154779A (ja) * 1985-12-27 1987-07-09 Hitachi Ltd 半導体集積回路装置
JPS63313860A (ja) 1987-06-17 1988-12-21 Seiko Epson Corp 半導体装置
US4882294A (en) * 1988-08-17 1989-11-21 Delco Electronics Corporation Process for forming an epitaxial layer having portions of different thicknesses
JPH05275437A (ja) 1992-03-24 1993-10-22 Fujitsu Ltd 半導体装置及びその製造方法
EP0600276B1 (de) * 1992-12-04 1998-08-05 Siemens Aktiengesellschaft Verfahren zur Herstellung eines seitlich begrenzten, einkristallinen Gebietes mittels selektiver Epitaxie und dessen Anwendung zur Herstellung eines Bipolartransistors sowie eines MOS-transistors
JP2570148B2 (ja) 1993-10-28 1997-01-08 日本電気株式会社 半導体装置
JPH0831841A (ja) * 1994-07-12 1996-02-02 Sony Corp 半導体装置及びその製造方法
US5719082A (en) * 1995-08-25 1998-02-17 Micron Technology, Inc. Angled implant to improve high current operation of bipolar transistors
WO1997017726A1 (en) * 1995-11-07 1997-05-15 National Semiconductor Corporation Low collector resistance bipolar transistor compatible with high voltage integrated circuits
JPH10284614A (ja) 1997-04-02 1998-10-23 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2003529937A (ja) * 2000-03-30 2003-10-07 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置及び半導体装置を製造する方法
DE10044838C2 (de) * 2000-09-11 2002-08-08 Infineon Technologies Ag Halbleiterbauelement und Verfahren zur Herstellung eines solchen
JP2002141419A (ja) 2000-11-06 2002-05-17 Texas Instr Japan Ltd 半導体装置
JP4065104B2 (ja) * 2000-12-25 2008-03-19 三洋電機株式会社 半導体集積回路装置およびその製造方法
US6455919B1 (en) 2001-03-19 2002-09-24 International Business Machines Corporation Internally ballasted silicon germanium transistor
US20030082882A1 (en) * 2001-10-31 2003-05-01 Babcock Jeffrey A. Control of dopant diffusion from buried layers in bipolar integrated circuits
JP3908023B2 (ja) * 2001-12-07 2007-04-25 松下電器産業株式会社 半導体装置の製造方法

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