KR20050007121A - 전자 디바이스의 제조 방법 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
(과제) 층간 절연막을 사이에 두고 적층한 배선 간의 기생 용량을 저감시킬 때에 발생될 수 있는 문제점을 모두 해결하여 간편한 구성으로 신뢰성이 높은 전자 디바이스를 제공한다.
(해결 수단) 본 발명의 전자 디바이스는 기판(10)상에 형성된 반도체층(22) 과, 그 반도체층(22)상에 형성된 게이트 절연층(31)과, 그 게이트 절연층(31)에 형성된 소정 패턴의 게이트 전극(32)과, 그 게이트 전극(32)상을 덮도록 형성된 층간 절연막(33)과, 그 층간 절연막(33)상에 형성된 소스 전극(36) 및 드레인 전극(37)을 구비하고, 층간 절연막(33)은 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성되어 있는 것을 특징으로 한다.
Description
본 발명은 전자 디바이스의 제조 방법 및 반도체 장치의 제조 방법에 관한 것이다.
최근 반도체 장치 등의 전자 디바이스에 있어서는 고집적화를 실현하기 위해 배선의 다층화가 행해지고 있다. 이와 같은 다층 배선을 갖는 전자 디바이스에 있어서, 층간 절연막을 사이에 두고 설치되는 상하의 배선 패턴을 전기적으로 접속하는 경우, 층간 절연막에 콘택트 홀을 형성하고, 이 콘택트 홀을 통해 접속하도록 되어 있다.
여기에서 배선간의 기생 용량을 작게 하기 위해, 층간 절연막으로서 저유전률의 재료를 선택하거나, 층간 절연막을 두껍게 하는 방법이 있다. 일반적으로 층간 절연막으로서는 산화규소가 사용되고 있으나, 산화규소막을 두껍게 하면, 막응력이 커져 크랙이 발생하거나 또 예각 형상을 구비한 배선상에 두꺼운 층간 절연막을 형성하면, 이 예각 부분에 대응하여 층간 절연막에 네킹(오버행)이 발생하여, 그 위에 형성하는 배선에 있어서 단락이 발생하는 등의 문제점이 발생하는 경우가 있었다. 따라서 예컨대 특허문헌 1 에는 예각 형상의 배선상에 층간 절연막을 형성한 경우에 발생할 수 있는 네킹 등의 영향을 해소하기 위해, 이 층간절연막 상에 인 유리를 형성하고, 그 위에 배선을 형성하는 기술이 개시되어 있다.
[특허문헌 1] 일본 공개특허공보 소 55-145356 호
이와 같은 특허문헌 1 의 기술에 의하면, 층간 절연막에 형성되는 네킹에 의해 배선에 발생할 수 있는 단락을 방지 내지 억제할 수 있으나, 배선간의 기생 용량을 작게 하는 것에는 도달해 있지 않다. 또 층간 절연막을 2층화하고 있어 그 제조시 번거로운데다, 각 층간에서의 열팽창율의 상이함에 의거하여 응력이 발생하여 막의 박리가 생기는 경우도 있다.
본 발명은 상기 문제를 감안하여 이루어진 것으로, 그 목적으로 하는 것은, 층간 절연막을 통해 적층한 배선간의 기생 용량을 저감시킬 수 있는 전자 디바이스 또는 반도체 장치를 제공하는 것에 있다. 특히 기생 용량을 저감할 때에 발생할 수 있는 문제점을 제거하고, 간편한 구성으로 또한 신뢰성이 높은 전자 디바이스 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
도 1 은 본 발명의 반도체 장치의 일 실시형태를 나타내는 단면 모식도.
도 2 는 비교예의 반도체 장치의 일 실시형태를 나타내는 단면 모식도.
도 3 은 도 1 의 반도체 장치의 일 변형예를 나타내는 단면 모식도.
도 4 는 도 1 의 반도체 장치의 제조 공정을 모식적으로 나타내는 단면도.
도 5 는 도 4 에 이어지는 반도체 장치의 제조 공정을 모식적으로 나타내는 단면도.
도 6 은 도 5 에 이어지는 반도체 장치의 제조 공정을 모식적으로 나타내는 단면도.
도 7 은 도 6 에 이어지는 반도체 장치의 제조 공정을 모식적으로 나타내는 단면도.
도 8 은 어닐 처리 후의 반도체 장치의 구성을 모식적으로 나타내는 단면도.
[부호의 설명]
10: 유리 기판(기판) 32: 게이트 전극(제 1 도전층)
33: 층간 절연막(절연층) 36: 소스 전극(제 2 도전층)
37: 드레인 전극(제 2 도전층) 100: TFT (반도체 장치)
상기 과제를 해결하기 위해, 본 발명의 전자 디바이스의 제조 방법은, 기재에 소정 패턴의 제 1 도전층을 형성하는 공정과, 이 제 1 도전층상에 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성되는 절연층을 형성하는 공정과, 이 절연층상에 제 2 도전층을 형성하는 공정을 포함하는 적층체 형성 공정을 구비하여 이루어지는 것을 특징으로 한다. 또한 본 명세서에 있어서, 「주체로 하는」성분이란 구성 성분 중 가장 함유율이 높은 성분을 의미하는 것으로 한다.
본 발명자가 상기 과제에 의거하여 검토한 결과, 절연층을 두껍게 했을 때에발생할 수 있는 막 응력은, 이 절연층의 구성 성분에 의해 제어가능한 것을 발견하였다. 즉 상기 서술한 바와 같이 제 1 도전층과 제 2 도전층의 층간에, 질소 농도가 2 원자% 이상인 산질화규소(조성식 SiXOYNZ로 나타냄 (단, x, y, z 는 자연수))를 주체로 하여 구성된 절연층을 형성한 결과, 절연층을 두껍게 했을 경우에 발생할 수 있는 막 응력이 종래에 비하여 작아지는 것을 발견하였다.
따라서 본 발명의 전자 디바이스의 제조 방법에 의하면, 예컨대 각 도전층간의 기생 용량을 작게 하기 위해 두꺼운 절연층을 형성한 경우에도 발생하는 막 응력을 작게 할 수 있게 되어, 이 절연층에서의 크랙의 발생을 방지 내지 억제할 수 있게 된다. 또 예컨대 제 1 도전층이 예각 형상을 구비하는 경우에도, 이 예각 형상에 대응하여 발생할 수 있는 절연층에서의 네킹의 발생도 저감되고, 이 절연층 상에 형성되는 제 2 도전층에서 단락 등이 발생하기 어려운 것으로 되어, 신뢰성이 높은 전자 디바이스를 제공하는 것이 가능해진다.
그리고 이와 같은 비교적 질소 농도가 높은 상태에서 크랙 발생 등이 적은 안정된 절연층을 형성한 후, 어닐링 처리를 행하면, 이 절연층의 질소 농도를 저감시킬 수 있고, 결과적으로 도전층간의 기생 용량을 절연층을 두껍게 함으로써 저감할 수 있는데다, 절연층의 질소 농도 저감에 수반되는 저유전율화에 의해서도 이 기생 용량이 저감되게 된다. 즉, 본 발명의 전자 디바이스의 제조 방법에 의하면, 종래 발생한 문제점을 수반하지 않고 절연층을 두껍게 할 수 있고, 또한 이 절연층을 어닐링 처리한 경우에는, 저유전율화할 수 있기 때문에, 신뢰성을 저하시키지 않고 각 도전층간의 기생 용량을 저감할 수 있어, 제조되는 전자 디바이스의 신뢰성을 한층 높일 수 있게 된다. 특히 두꺼워진 절연층으로 인한 절연층에서의 크랙 발생이나, 두꺼워진 절연층으로 인한 도전층에서의 단락 발생 등의 문제가 전부 해소되어, 문제점없이 도전층간의 기생 용량을 저감할 수 있게 되었다. 따라서 본 발명의 제조 방법에 의해 배리어성이 높고, 커버리지 형상이 양호하고, 게다가 막 응력이 작은 절연층을 도전층간에 구비한 신뢰성이 높은 전자 디바이스를 제공할 수 있게 되었다.
본 발명의 제조 방법에 있어서, 상기 어닐링 처리는, 가열을 수반하는 열 어닐링 처리로 할 수 있고, 구체적으로는 수증기 분위기하, 산소 분위기하, 수소 분위기하에서 어닐링 처리할 수 있다. 그리고 이와 같은 어닐링 처리를 실시함으로써, 구체적으로는 절연층의 질소 농도가 0.5 원자% 이하로 저감되게 된다. 즉, 본 발명의 제조 방법에 있어서는, 질소 농도 2 원자% 이상의 절연층을 형성한 후, 이 절연층의 질소 농도가 0.5 원자% 이하가 되는 조건에서 어닐링 처리하는 것으로 되어 있다.
또 본 발명의 제조 방법에 있어서, 상기 제 1 도전층을 형성하는 공정이, 기재상에 상대적으로 융점이 낮은 저융점 도전층을 형성하는 공정과, 이 저융점 도전층상에 상대적으로 융점이 높은 제 1 고융점 도전층을 형성하는 공정을 포함하는 것으로 할 수 있다. 이 경우, 예컨대 제 1 도전층을 에칭에 의해 소정 패턴으로 형성할 때에, 저융점 도전층이 사이드 에칭에 의해 상대적으로 얇아지기 쉽고, 제 1 고융점 도전층이 차양 형상으로 되기 쉽기 때문에, 이와 같은 제 1 도전층을덮는 형태로, 종래의 산화규소로 이루어지는 절연층을 형성한 경우에는, 상기 서술한 바와 같은 네킹이 한층 발생하기 쉬워진다. 그러나 본 발명의 제조 방법에서는, 이와 같은 차양 형상을 구비한 제 1 도전층 상에 절연층을 형성하는 경우에도, 네킹을 발생하기 어렵고, 즉 질소 농도가 2 원자% 이상의 절연층을 형성하는 것으로 되어 있기 때문에, 이 절연층에 네킹 등이 발생하기 어려운 것으로 되어 있다. 구체적으로는 예컨대 상기 저융점 도전층을 알루미늄을 주체로 하는 층으로 형성하고, 상기 고융점 도전층을 금속 질화물을 주체로 하는 층으로 형성할 수 있다.
또한 예컨대 상기 제 1 도전층을 형성하는 공정이, 기재에 상대적으로 융점이 높은 제 1 고융점 도전층을 형성하는 공정과, 이 제 1 고융점 도전층상에 상대적으로 융점이 낮은 저융점 도전층을 형성하는 공정과, 이 저융점 도전층상에 상기 저융점 도전층보다도 상대적으로 융점이 높은 제 2 고융점 도전층을 형성하는 공정을 포함하는 것으로 할 수 있다. 또한 상기 저융점 도전층을 알루미늄을 주체로 하는 층으로 하고, 상기 제 2 고융점 도전층을 고순도 금속, 금속 질화물, 금속 산화물 중 어느 하나를 주체로 하는 층으로 할 수 있다. 어느 경우도 제 1 도전층의 에칭 공정에서 차양 형상이 형성되고, 이것을 덮는 절연층을, 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 형성함으로써, 상기와 같은 크랙 발생이 방지 내지 억제되고 있다.
또 상기 절연층을 형성하는 공정에서, 상기 절연층의 두께를 상기 제 1 도전층의 두께보다도 크게 구성할 수 있다. 이 경우, 절연층을 두껍게 하여 각 도전층간의 기생 용량을 저감할 수 있는 한편, 절연층의 두께가 제 1 도전층의 두께보다도 작은 경우에 비하여 네킹이 발생하기 쉽지만, 이 절연층을 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 형성하고 있기 때문에, 상기 네킹의 발생은 적합하게 방지 내지 억제된다.
또한 본 발명의 제조 방법의 중간 생성물로서 얻어지는 이하의 구성도 전자 디바이스로서 적합하게 사용할 수 있다. 즉, 본 발명에 관련되는 전자 디바이스는, 소정 패턴으로 구성된 제 1 도전층과, 그 제 1 도전층을 덮는 형태로 형성된 절연층과, 그 절연층상에 형성된 제 2 도전층을 구비하여 이루어지는 전자 디바이스로서, 상기 절연층은 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성되어 있는 것을 특징으로 한다.
이렇게 제 1 도전층과 제 2 도전층의 층간에 질소 농도가 2 원자% 이상인 산질화규소(조성식 SiXOYNZ로 나타냄 (단, x, y, z 는 자연수))를 주체로 하여 구성된 절연층을 포함하는 전자 디바이스는, 절연층을 두껍게 한 경우에 발생할 수 있는 막 응력이 종래에 비하여 작아진다. 따라서, 상기 서술한 바와 같은 전자 디바이스에 의하면, 예를 들어 각 도전층 간의 기생 용량을 작게 하기 위하여 절연층의 두께를 크게 한 경우에도 발생하는 막 응력을 작게 하는 것이 가능해져, 그 절연층에서의 크랙 발생을 방지 내지 억제하는 것이 가능해진다. 또, 예를 들어 제 1 도전층이 예각 형상을 구비하는 경우에도 그 예각 형상에 대응하여 발생할 수 있는 절연층에서의 네킹의 발생도 저감되어, 그 절연층상에 형성되는 제 2 도전층에서 단락 등이 발생하기 어려워진다.
요컨대, 상기 서술한 전자 디바이스에 의하면, 종래 발생하고 있던 문제점을 수반하지 않고 절연층을 두껍게 할 수 있기 때문에, 신뢰성을 저하시키지 않고 각 도전층간의 기생 용량을 저감할 수 있어, 그 전자 디바이스의 신뢰성을 한 층 더 높일 수 있게 되었다. 특히 두꺼워진 절연층으로 인한 절연층에서의 크랙 발생이나 두꺼워진 절연층으로 인한 도전층에서의 단락 발생 등의 문제가 전부 해소되어, 문제점없이 도전층간의 기생 용량을 저감시킬 수 있게 되었다. 따라서, 상기 전자 디바이스에서는 배리어성이 높고 커버리지 형상이 양호하며 게다가 막 응력이 작은 절연층을 도전층간에 구비한 신뢰성이 높은 전자 디바이스를 제공하는 것이 가능해졌다. 또, 상기 전자 디바이스에 있어서 상기 절연층은 굴절률이 1.5 이상 (측정 파장 632 ㎚) 으로 구성되어 있는 것으로 할 수 있다.
또, 상기 전자 디바이스에 있어서, 상기 제 1 도전층이 상대적으로 융점이 낮은 저융점 도전층과, 상대적으로 융점이 높은 제 1 고융점 도전층이 적층된 구성을 구비하여 이루어지며, 상기 제 1 고융점 도전층이 상기 절연층측에 배치되어 이루어지는 것으로 할 수 있다. 이 경우, 예를 들어 제 1 도전층을 에칭에 의해 소정 패턴으로 형성할 때 저융점 도전층이 사이드 에칭에 의해 상대적으로 얇아지기 쉽고, 고융점 도전층이 차양 형상이 되기 쉽기 때문에, 이러한 제 1 도전층을 덮는 형태로 종래의 산화규소로 이루어지는 절연층을 형성한 경우에는, 상기 서술한 바와 같은 네킹이 한 층 더 발생하기 쉽다. 그러나, 상기 전자 디바이스의 구성에서는 이러한 차양 형상을 구비한 제 1 도전층을 덮는 경우에도 네킹이 발생하기 어려워, 요컨대 도전층 간의 기생 용량을 저감하기 위해 그 절연층을 문제없이 두껍게 할 수 있다.
상기 제 1 도전층의 구체적 구성으로는, 예를 들어 상기 저융점 도전층을 알루미늄을 주체로 하는 층으로 구성하고, 상기 제 1 고융점 도전층은 고순도 금속, 금속 질화물, 금속 산화물 중 어느 하나로 구성할 수 있다. 또, 예를 들어 상기 고융점 도전층과 상기 저융점 도전층과 상기 저융점 도전층보다도 상대적으로 융점이 높은 제 2 고융점 도전층이 이 순서로 상기 절연층측으로부터 적층된 구성을 구비하여 이루어지는 것으로 할 수도 있다. 어느 경우에도 제 1 도전층에서 차양 형상이 형성되는데, 제 1 도전층을 덮는 절연층이 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성된 것이기 때문에, 상기한 바와 같은 크랙 발생이 방지 내지 억제되고 있다.
또, 상기 전자 디바이스에서 절연층의 두께는 제 1 도전층의 두께보다도 크게 구성되어 있는 것으로 할 수 있다. 이 경우, 절연층을 두껍게 함으로써 각 도전층 간의 기생 용량을 저감할 수 있는 한편, 절연층의 두께가 제 1 도전층의 두께보다도 작은 경우에 비하여 네킹이 발생하기 쉬우나, 그 절연층을 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성하고 있기 때문에, 상기 네킹의 발생은 적절하게 방지 내지 억제되고 있다.
이어서, 상기 과제를 해결하기 위하여 본 발명의 반도체 장치의 제조 방법은, 기재에 반도체층을 형성하는 공정과, 그 반도체층상에 게이트 절연층을 형성하는 공정과, 그 게이트 절연층상에 소정 패턴의 게이트 전극을 형성하는 공정과, 그게이트 전극상에 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성되는 층간 절연층을 형성하는 공정과, 그 층간 절연층상에 도전층을 형성하는 공정을 포함하는 적층체 형성 공정을 구비하는 것을 특징으로 한다.
이렇게 게이트 전극과 도전층 간에 질소 농도가 2 원자% 이상인 산질화규소 (조성식 SiXOYNZ로 나타내는 (단, x, y, z 는 자연수)) 를 주체로 하여 구성된 층간 절연층을 형성하였더니, 절연층을 두껍게 한 경우에 발생할 수 있는 막 응력을 저감시킬 수 있었다. 따라서, 본 발명의 반도체 장치의 제조 방법에 의하면, 예를 들어 게이트 전극과 도전층 간의 기생 용량을 작게 하기 위하여 층간 절연층을 두껍게 형성한 경우에도 발생하는 막 응력을 작게 하는 것이 가능해져, 그 층간 절연층에서의 크랙 발생을 방지 내지 억제하는 것이 가능해진다. 또, 예를 들어 게이트 전극이 예각 형상을 구비하는 경우에도 그 예각 형상에 대응하여 발생할 수 있는 층간 절연층에서의 네킹의 발생도 저감되어 그 층간 절연층상에 형성되는 도전층에서 단락 등이 발생하기 어려워져, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
그리고, 이렇게 비교적 질소 농도가 높은 상태로 크랙 발생 등이 적은 안정된 층간 절연막을 형성한 후 어닐링 처리하는 경우에는, 그 층간 절연층의 질소 농도를 저감시키는 것이 가능해지고, 결과적으로 게이트 전극과 도전층 간의 기생 용량을 층간 절연층을 두껍게 함으로써 저감할 수 있는 데다가 층간 절연층의 질소 농도 저감에 수반되는 저유전율화에 의해서도 그 기생 용량이 저감되게 된다.요컨대, 본 발명의 반도체 장치의 제조 방법에 의하면, 종래 발생하던 문제점을 수반하지 않고 층간 절연층을 두껍게 할 수 있고, 또한 그 층간 절연층을 어닐링 처리에 의해 저유전율화할 수 있기 때문에, 신뢰성을 저하시키지 않고 게이트 전극과 도전층 간의 기생 용량을 저감시킬 수 있어, 제조되는 반도체 장치의 신뢰성을 한 층 더 높일수 있게 된다. 특히 두꺼워진 절연층으로 인한 층간 절연층에서의 크랙 발생이나 두꺼워진 절연층으로 인한 도전층에서의 단락 발생 등의 문제가 전부 해소되어, 문제점없이 게이트 전극과 도전층 간의 기생 용량을 저감시킬 수 있게 되었다. 따라서, 본 발명의 제조 방법에 의해 배리어성이 높고 커버리지 형상이 양호하며, 게다가 막 응력이 작은 층간 절연층을 게이트 전극과 도전층 사이에 구비한 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해졌다.
또, 본 발명의 제조 방법에서, 상기 어닐링 처리는 가열을 수반하는 열 어닐 처리로 할 수 있고, 구체적으로는 수증기 분위기하, 산소 분위기하, 수소 분위기하에서 어닐링 처리할 수 있다. 그리고, 이러한 어닐링 처리를 실시함으로써 구체적으로는 절연층의 질소 농도가 0.5 원자% 이하로 저감되게 된다. 다시 말하면, 본 발명의 제조 방법에서는, 질소 농도 2 원자% 이상의 층간 절연층을 형성한 후 그 층간 절연층의 질소 농도가 0.5 원자% 이하가 되는 조건으로 어닐링 처리하는 것으로 한다.
그리고, 상기 반도체 장치의 제조 방법에 있어서, 게이트 전극을 형성하는 공정이, 상대적으로 융점이 낮은 저융점층을 형성하는 공정과, 그 저융점층상에 상대적으로 융점이 높은 고융점층을 형성하는 공정을 포함하는 것으로 할 수 있다.이 경우, 예를 들어 게이트 전극을 에칭에 의해 소정 패턴으로 형성할 때 저융점층이 사이드 에칭에 의해 상대적으로 얇아지기 쉽고 고융점층이 차양 형상이 되기 쉽기 때문에, 이러한 게이트 전극을 덮는 형상으로 종래의 산화규소로 이루어지는 층간 절연층을 형성한 경우에는, 상기 서술한 바와 같은 네킹이 한 층 더 발생하기 쉬워진다. 그러나, 본 발명의 제조 방법에서는 이러한 차양 형상을 구비한 게이트 전극상에 층간 절연층을 형성하는 경우에도 네킹이 발생하기 어려워, 요컨대 질소 농도가 2 원자% 이상인 층간 절연층을 형성하는 것으로 하고 있기 때문에, 그 층간 절연층에 네킹 등이 발생하기 어렵게 되어 있다. 구체적으로는, 예를 들어 상기 저융점층을 알루미늄을 주체로 하는 층으로 형성하고 상기 고융점층을 금속 질화물을 주체로 하는 층으로 형성할 수 있다.
또, 층간 절연층의 형성 공정에 있어서, 그 층간 절연층의 층 두께를 게이트 전극의 층 두께보다도 크게 형성할 수 있다. 이 경우, 층간 절연층을 두껍게 함으로써 게이트 전극과 도전층 간의 기생 용량을 저감시킬 수 있는 한편, 층간 절연층의 층 두께가 게이트 전극의 층 두께보다도 작은 경우에 비하여 네킹이 발생하기 쉽지만, 그 층간 절연층을 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성하고 있기 때문에, 상기 네킹의 발생은 적합하게 방지 내지 억제된다.
또, 이러한 방법에 의해 제조한 반도체 장치에 있어서, 각 층의 적층 방향을 상하 방향으로 하고 게이트 전극의 좌우 주변의 층간 절연층은 게이트 전극의 상층에 있는 층간 절연층보다도 질소 함유율이 높은 것이 된다. 구체적으로는 게이트 전극 상층에 있는 층간 절연막은 0.5 원자% 미만의 질소 함유율이 되는 한편,게이트 전극 좌우 주연의 층간 절연층은 0.5 원자% 이상의 질소 함유율이 된다. 이러한 질소 원자의 함유율은, 예를 들어 원소 분석(ESCA (SIMS, AES, XPS 등) 에너지 분산형 X 선 해석)을 사용하여 측정할 수 있다.
또, 본 발명의 제조 방법의 중간 생성물로서 얻어지는 이하의 구성도 반도체 장치로서 사용할 수 있다. 요컨대, 본 발명에 관한 반도체 장치는 기판상에 형성된 반도체층과, 그 반도체층상에 형성된 게이트 절연층과, 그 게이트 절연층상에 형성된 소정 패턴의 게이트 전극과, 그 게이트 전극상을 덮도록 형성된 층간 절연층과, 그 층간 절연층상에 형성된 도전층을 구비하고, 상기 층간 절연층이 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성되어 있는 것을 특징으로 한다.
이 경우, 층간 절연층을 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성하였기 때문에, 게이트 전극과 도전층 간의 기생 용량을 작게 하기 위하여 층간 절연층의 두께를 크게 한 경우에도 그 층간 절연층에 발생하는 막 응력을 작게 하는 것이 가능해져, 예를 들어 층간 절연층에서의 크랙의 발생을 방지 내지 억제하는 것이 가능해진다. 또, 예를 들어 게이트 전극이 예각 형상을 구비하는 경우에도 그 예각 형상에 대응하여 발생할 수 있는 절연층에서의 네킹의 발생도 저감되어, 그 결과 그 층간 절연층상에 형성되는 도전층에서 단락 등이 발생하기 어려워져, 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다.
요컨대, 상기 반도체 장치에 의하면, 종래 발생하고 있던 문제점을 수반하지 않고 층간 절연층을 두껍게 할 수 있기 때문에, 신뢰성을 저하시키지 않고 게이트전극과 도전층 간의 기생 용량을 저감할 수 있으며, 그 반도체 장치의 신뢰성을 한층 더 높일 수 있게 되어 있었다. 특히 두꺼워진 절연층으로 인한 층간 절연층에서의 크랙 발생이나 두꺼워진 절연층으로 인한 도전층에서의 단락 발생 등의 문제가 전부 해소되어, 문제점없이 게이트 전극과 도전층 간의 기생 용량을 저감할 수 있게 되었다. 따라서, 상기 반도체 장치에서는 배리어성이 높고 커버리지 형상이 양호하며, 게다가 막 응력이 작은 층간 절연층을 구비한 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해졌다. 또, 상기 반도체 장치에 있어서 상기 층간 절연층은 굴절률이 1.5 이상으로 구성되어 있는 것으로 할 수 있다.
또, 상기 반도체 장치에 있어서 게이트 전극이 상대적으로 융점이 낮은 저융점층과, 상대적으로 융점이 높은 고융점층을 각각 적층한 형태를 구비하여 이루어지고, 상기 고융점층이 상기 층간 절연층측에 배치되어 이루어지는 것으로 할 수 있다. 이 경우, 예를 들어 게이트 전극을 에칭에 의해 소정 패턴으로 형성할 때 저융점층이 사이드 에칭에 의해 상대적으로 얇아지기 쉽고 고융점층이 차양 형상이 되기 쉽기 때문에, 이렇게 게이트 전극을 덮는 형태로 층간 절연층을 형성한 경우에는 상기 서술한 바와 같은 네킹이 발생하기 쉬워진다. 그러나, 상기 반도체 장치의 구성에서는 이러한 차양 형상을 구비한 게이트 전극을 덮는 경우에도 네킹이 발생하기 어려워, 요컨대 케이트 전극과 도전층 간의 기생 용량을 저감시키기 위해 그 층간 절연층을 문제없이 두껍게 할 수 있다.
상기 게이트 전극의 구체적 구성으로는, 예를 들어 상기 저융점층을 알루미늄을 주체로 하는 층으로 구성하고, 상기 고융점층을 금속 질화물을 주체로 하는층으로 구성할 수 있다.
또, 예를 들면 상기 고융점층과, 상기 저융점층과, 상기 저융점층보다도 상대적으로 융점이 높은 고융점 금속층이, 이 순서대로 상기 층간 절연층측으로부터 적층된 구성을 구비하여 이루어지는 것으로 할 수도 있다. 어느 경우나 게이트전극에 있어서 차양 형상이 형성되지만, 이것을 덮는 층간 절연층이 질소 농도가 2원자% 이상인 산질화규소를 주체로 하여 구성된 것이기 때문에, 상기한 바와 같은 크랙의 발생이 방지 내지 억제되어 있다.
또한, 층간 절연층의 층 두께가 게이트 전극의 층 두께보다도 크게 구성되어 있는 것으로 할 수 있다. 이 경우, 층간 절연층을 두껍게 함으로써 게이트 전극과 도전층 사이의 기생 용량을 저감할 수 있는 한편으로, 층간 절연층의 층 두께가 게이트 전극의 층 두께보다도 작은 경우에 비하여 네킹이 발생하기 쉽지만, 이 층간 절연층을 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성하고 있기 때문에 상기 네킹의 발생이 적절하게 방지 내지 억제되어 있다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명에 관한 실시형태에 대해서 도면을 참조하면서 설명한다.
도 1 은 본 발명의 제조 방법에 의해 얻어지는 전자 디바이스의 일 실시형태로서, 박막 트랜지스터(반도체 장치)의 개략 구성을 나타내는 단면 모식도이고, 도 2 는 비교예의 박막 트랜지스터의 개략 구성을 나타내는 단면 모식도이다. 또, 각 도면에 있어서는, 각 층이나 각 부재를 도면상에서 인식가능한 정도의 크기로 하기 위해 각 층이나 각 부재마다 축척을 다르게 하고 있다.
도 1 에 나타내는 박막 트랜지스터(TFT: 100)는, n 채널형의 다결정 실리콘 TFT 로서, 유리 기판(기재: 10)상에 하지 보호막(11)을 사이에 두고 다결정 실리콘막(22)을 구비하고 있고, 그 다결정 실리콘막(22)은 고농도 소스 영역(22d), 저농도 소스 영역(22b), 채널 영역(22a), 저농도 드레인 영역(22c), 고농도 드레인 영역(22e)를 포함하여 구성되어 있다.
고농도 소스 영역(22d)에는 컨택트 홀(34)을 통하여 소스 전극(36)이 전기적으로 접속되어 있고, 고농도 드레인 영역(22e)에는 컨택트 홀(35)을 통하여 드레인 전극(37)이 전기적으로 접속되어 있다. 또한, 다결정 실리콘막(22)의 채널 영역(22a)의 상층에는, 게이트 절연막(31)을 사이에 두고 게이트 전극(32)이 형성되어 있다. 이러한 TFT(100)는, 예를 들어 액정 장치로 대표되는 전기 광학 장치의 화소 스위칭 소자로서 적합한 것으로, 그 경우, 드레인 전극(37)이 화소 전극으로서 구성되게 된다.
여기서, 소스 전극(36) 및 드레인 전극(37)은, 게이트 전극(32)에 대하여 층간 절연막(33)을 사이에 두고 대향 배치된 구성을 구비하여 이루어진다. 따라서, 이들 대향 배치된 전극 사이에는 기생 용량이 생기고, 그 기생 용량에 의해 트랜지스터 특성이 저하되는 등의 문제 발생이 우려된다. 그래서, 이 기생 용량을 저감하기 위해서는, 예를 들어 소스 전극(36)과 게이트 전극 (32), 및 드레인 전극(37)과 게이트 전극(32) 사이에 배치된 층간 절연막(33)을 두껍게 하는 것이 효과적이다.
그래서, 예를 들어 도 2 에 나타내는 바와 같이, 종래부터 일반적으로 사용되고 있는 산화실리콘을 주체로 하여 구성된 층간 절연막(33a)을 두껍게 하면, 막 응력이 증대하여 해당 층간 절연막(33a)에 있어서 크랙이 생성되거나, 또는 게이트 전극(32)의 주위에 있어서는 그 게이트 전극(32)의 존재에 의한 단차 형상에 따라서 해당 층간 절연막(33a)에 네킹(36a, 37a)이 발생하는 경우가 있다. 이렇게 층간 절연막(33a)에 네킹(36a, 37a)이 형성된 경우에는, 그 네킹(36a, 37a)을 따라서 그 층간 절연막(33a)상에 형성된 소스 전극(36) 및 드레인 전극(37)에 단락이 생길 우려가 있다.
그러나, 본 실시형태의 TFT(100)에서는 전극 사이의 기생 용량을 저감하기 위해 층간 절연막(33)을 두껍게 하고 있지만, 그 층간 절연막(33)이 질소 농도가 2원자% 이상인 산질화실리콘을 주체로 하여 구성되어 있기 때문에 해당 층간 절연막(33)에는 큰 막 응력이 발생하지 않도록 되어 있다. 또한, 본 실시형태와 같이 예각 형상을 구비하는 게이트 전극(32)상에 층간 절연막(33)을 형성하는 경우에도 이 예각 형상에 대응하여 발생할 수 있는 네킹의 발생도 저감되어, 그 층간 절연막(33)상에 형성된 소스 전극(36) 및 드레인 전극(37)에 있어서 단락 등이 발생되기 어렵고, 높은 신뢰성을 구비한 TFT(100)로 되어 있다.
또, 도 3 에 나타내는 바와 같이, 게이트 전극(32)을 구성 성분이 상이한 복수층을 구비한 다층 구조로 구성한 경우, 상술한 네킹 억제 효과는 한층 더 현저해진다. 구체적으로는, 게이트 절연막(31)측으로부터, 예를 들어 티탄 등의 상대적으로 융점이 높은 고융점 금속층(32c)과, 알루미늄을 주체로 하는 저융점 금속층(32b)과, 질화 티탄 등의 금속 질화물을 주체로 하는 고융점 도전층(32a)으로 구성되어 있다. 이 경우, 게이트 전극(32)을 에칭에 의해 소정 패턴으로 형성할 때에, 저융점 금속층(32b)이 사이드 에칭에 의해 상대적으로 가는 폭으로 되기 쉬워, 그 결과 고융점 절연층(32a)에 의한 차양 형상이 형성되게 된다.
또, 제 1 고융점 도전층 및 제 2 고융점 도전층으로서, 티탄 외에 텅스텐, 탄탈, 몰리브덴, 크롬을 채용해도 된다. 또한, 고융점 금속의 질화물이나 산화물을 채용해도 되고, 해당 고융점 금속을 갖는 막의 적층 구조를 형성해도 된다.
이와 같이 게이트 전극(32)에 차양 형상이 부여된 경우에는, 일반적으로 층간 절연층(33)에 있어서 상기 서술한 바와 같은 네킹이 발생하기 쉬워진다. 그러나, 본 실시형태의 구성을 구비한 층간 절연막(33)에 의해, 이러한 차양 형상을 구비한 게이트 전극(32)을 덮는 경우에도 상기 서술한 네킹이 생기기 어려워, 결국 소스 전극(36) 및 드레인 전극(37)에 있어서 단락이 발생하기 어렵게 된다.
또한, 본 실시형태에 있어서, 층간 절연막(33)의 막 두께(예를 들어 800 ㎚) 가 게이트 전극(32)의 막 두께(예를 들어 400 ㎚) 보다도 크게 구성되어 있다. 즉, 전극 사이의 기생 용량을 저감하기 위해 층간 절연막(33)의 막 두께를 크게 구성하는 한편, 이와 같이 게이트 전극(32) 보다도 두꺼운 막으로 함으로써 네킹이 생기기 쉬워지는 문제에 대해서도, 층간 절연막(33)을 질소 농도가 2 원자% 이상인 산질화실리콘을 주체로 하여 구성함으로써 해소하고 있다.
이상과 같은 본 실시형태의 TFT(100)는, 예를 들어 이하에 서술하는 프로세스에 의해 제조할 수 있다. 이하, TFT(100)의 제조 방법에 관해서 도 4∼도 6 을 참조하면서 설명한다.
우선, 도 4(a) 에 나타내는 바와 같이, 초음파 세정 등에 의해 청정화한 유리 기판(10)을 준비한 후, 기판 온도가 150∼450℃ 가 되는 조건하에 유리 기판(10)의 전체면에 실리콘산화막 등의 절연막으로 이루어지는 하지 보호막(완충막: 11)을 형성한다. 구체적으로는, 플라즈마 CVD 법 등에 의해 10 ㎛ 미만(예를 들어 500 ㎚ 정도)의 두께로 형성한다. 이 공정에서 사용하는 원료 가스로는, 모노실란과 일산화이질소의 혼합 가스나, TEOS (테트라에톡시실란, Si(OC2H5)4) 와 산소, 디실란과 암모니아 등이 적합하다.
다음에, 도 4(b) 에 나타내는 바와 같이, 기판 온도가 150∼450℃ 가 되는 조건하에 하지 보호막(11)을 형성한 유리 기판(10)의 전체면에 비정질 실리콘막(비정질 반도체막: 21)을 플라즈마 CVD 법 등에 의해 예를 들어 30∼100㎚ 의 두께로 형성한다. 이 공정에서 사용하는 원료 가스로는, 디실란이나 모노실란이 적합하다.
다음으로, 이 비정질 실리콘막(21)에 대하여, 도 4(c) 에 나타내는 바와 같이 엑시머 레이저광(L: XeCl 엑시머 레이저의 경우는 파장 308 ㎚, KrF 엑시머 레이저의 경우는 파장 249 ㎚)을 조사하여 레이저 어닐링하여, 다결정 실리콘막(22)을 생성한다.
다음으로, 도 4(d) 에 나타내는 바와 같이, 다결정 실리콘막(22)을 포토리소그래피법에 의해, 형성하는 능동층의 형상으로 패터닝한다. 즉, 다결정 실리콘막(22)상에 포토레지스트를 도포한 후, 포토레지스트의 노광, 현상, 다결정 실리콘막(22)의 에칭, 포토레지스트의 제거를 행함으로써 다결정 실리콘막(22)을 패터닝한다. 또, 비정질 실리콘막(21)을 패터닝한 다음, 레이저 어닐링하여 다결정 실리콘막(22)을 형성해도 된다.
다음으로, 도 5(a) 에 나타내는 바와 같이, 350℃ 이하의 온도 조건하에, 다결정 실리콘막(22)을 형성한 유리 기판(10)의 전체면에 실리콘산화막 및/또는 실리콘질화막 등으로 이루어지는 게이트 절연막(31)을 예를 들어 50∼150㎚ 의 두께 (본 실시형태에서는 50㎚) 로 형성한다. 이 공정에서 사용하는 원료 가스로는, TEOS 와 산소 가스의 혼합 가스 등이 적합하다.
다음으로, 도 5(b) 에 나타내는 바와 같이, 게이트 절연막(31)을 형성한 유리 기판(10)의 전체면에 스퍼터링법 등에 의해 알루미늄, 탄탈, 몰리브덴 등의 금속, 또는 이들 금속 중 어느 하나를 주성분으로 하는 합금 등의 도전성 재료를 막형성한 후, 포토리소그래피법에 의해 패터닝하여 300∼800㎚ 두께의 게이트 전극(32)을 형성한다.
즉, 도전성 재료를 막형성한 유리 기판(10)상에 포토레지스트를 도포한 후, 포토레지스트의 노광, 현상, 도전성 재료의 에칭, 포토레지스트의 제거를 행함으로써 도전성 재료를 패터닝하여, 게이트 전극(32)을 형성한다.
다음으로, 도 5(c) 에 나타내는 바와 같이, 게이트 전극(32)을 마스크로 하여 약 0.1 ×1013∼약 10 ×1013/cm2의 도즈량으로 저농도의 불순물 이온(인 이온)을 주입하고, 게이트 전극(32)에 대하여 자기 정합적으로 저농도 소스 영역(22b),저농도 드레인 영역(22c)을 형성한다. 여기서, 게이트 전극(32)의 바로 아래에 위치하고, 불순물 이온이 도입되지 않은 부분은 채널 영역(22a)으로 된다.
또한, 도 5(d) 에 나타내는 바와 같이, 게이트 전극(32) 보다 폭이 넓은 레지스트 마스크(도시 생략)를 형성하여 고농도의 불순물 이온(인 이온)을 약 0.1 ×1015∼약 10 ×1015/cm2의 도즈량으로 주입하여, 고농도 소스 영역(22d) 및 고농도 드레인 영역(22e)을 형성한다.
이어서, 도 5(d) 에 나타낸 다결정 실리콘막(22)을 구비한 유리 기판(10)에 대하여, 도 6(a) 에 나타낸 바와 같이 램프광(SL)을 조사하여 어닐링한다. 구체적으로는, 감압 분위기하, 질소 분위기중에서 엑시머 레이저 어닐링함으로써 소스 영역(22b, 22d) 및 드레인 영역(22c, 22e)에 주입된 불순물을 활성화시킨다.
다음으로, 도 6(b) 에 나타내는 바와 같이, 게이트 전극(32)의 표면측(유리기판(10)과는 다른 측)에 CVD 법 등에 의해 산질화실리콘막으로 이루어지는 층간 절연막(33)을 예를 들어 400∼900 ㎚ 의 두께로 형성한다. 구체적으로는, 원료 가스로서 모노실란과 일산화이질소의 혼합 가스를 사용하고, 각 가스의 유량비를 적절히 설정함으로써 소정의 질소 농도(본 실시형태에서는 2원자% 이상)의 산질화실리콘막을 얻는 것으로 하고 있다. 막형성 후, 소정 패턴의 레지스트 마스크(도시 생략)를 형성하고, 그 레지스트 마스크를 통하여 층간 절연막(33)을 건식 에칭하여, 층간 절연막(33) 에 있어서 고농도 소스 영역(22d) 및 고농도 드레인 영역(22e)에 대응하는 부분에 컨택트 홀(34, 35)을 각각 형성한다.
다음으로, 도 6(c) 에 나타내는 바와 같이, 층간 절연막(33)의 전체면에, 알루미늄, 티탄, 질화티탄, 탄탈, 몰리브덴, 또는 이들 금속 중 어느 하나를 주성분으로 하는 합금 등의 도전성 재료를 스퍼터링법 등에 의해 막형성한 후, 포토리소그래피법에 의해 패터닝하고, 예컨대 400 ∼ 800 ㎚ 두께의 소스 전극(36) 및 드레인 전극(37)을 형성한다. 즉, 도전성 재료를 막형성한 유리 기판(10)상에 포토레지스트를 도포한 후, 포토리소그래피의 노광, 현상, 도전성 재료의 에칭, 포토레지스트의 제거를 행함으로써, 도전성 재료를 패터닝하고, 소스 전극(36) 및 드레인 전극(37)을 형성한다. 이상과 같이 하여 n 채널형 다결정 실리콘 TFT(반도체 장치)(100)를 제조할 수 있다.
또, 얻어진 TFT(반도체 장치)(100)에 대해 도 7 에 나타내는 바와 같이 어닐링 처리(예컨대 레이저 어닐링 처리)(AN)를 행하는 것으로 해도 된다. 이 어닐링 처리(AN)에 의해 층간 절연막(33)의 질소 농도가 저감되고, 구체적으로는 도 8 에 나타내는 바와 같이 질소 농도가 0.5 원자% 이하의 층간 절연막(33c)을 구비한 n 채널형 다결정 실리콘 TFT(반도체 장치)(400)를 제조할 수 있다. 이 경우의 어닐링 처리(AN)는 수증기 중, 산소 중, 수소 중 등의 분위기에서 실시할 수 있다. 또 예컨대 300℃ 정도의 조건에서 CVD 법으로 층간 절연막(산질화실리콘막)(33)을 형성하고, 동일하게 300℃ 정도의 조건에서 어닐링 처리를 실시하면 그 절연막(33)의 막형성 공정과 어닐링 공정을 동일 챔버내에서 실시할 수 있어 예컨대 유입 가스를 전환하여 간편한 연속 프로세스를 실시할 수 있게 된다.
이러한 어닐링 처리를 포함하는 제조 방법에 의해 다음과 같은 효과를 실현할 수 있다.
요컨대 본 실시형태의 제조 방법에서는 그 층간 절연막(33)을 형성함에 있어, 질소 농도가 2 원자% 이상인 산질화실리콘막을 형성한 후, 이것을 어닐링 처리하여 질소 농도를 저감하는 공정을 거치고 있으므로, 두꺼운 절연막을 막형성할 때의 문제점(크랙이나 네킹 등의 발생)을 해소함과 동시에, 층간 절연막(33) 자체의 저유전율화를 실현한 것이다. 즉, 막형성시에는 도 6(b) 에 나타내는 바와 같이 질소 농도가 높은 층간 절연막(33)을 형성하고 있기 때문에 큰 막 응력이 발생하지 않고, 또한 게이트 전극(32)을 따라 발생될 수 있는 네킹의 발생도 저감되어 그 절연막(33)상에 형성된 소스 전극(36) 및 드레인 전극(37)에 있어서 단락 등이 발생되기 어렵다.
또한, 절연층을 두껍게 하는 것을 가능하게 한 구성의 중간 생성물에 대해 어닐링 처리를 실시함으로써 질소 농도를 저감시켜 더 한층의 저유전율화를 도모하고 있다. 구체적으로는 어닐링 처리에 의해 질소 농도를 0.5 원자% 이하로 할 수 있어 저유전율화에 의한 기생 용량의 저감을 실현하고 있다. 요컨대 도 8 에 나타낸 TFT(반도체 장치)(400)는 중간 생성물로서의 TFT(반도체 장치)(100)(도 6(c) 참조) 보다 게이트 전극(32)과 소스 전극(36)(또는 드레인 전극(37)) 사이의 기생 용량을 저감할 수 있어 한층 신뢰성이 높은 것으로 된다. 또, 구체적으로는 절연막(33)의 유전률은 4.6 ∼ 4.9 정도인 데 비해, 어닐링 후의 층간 절연막(33c)의 유전률은 3.9 ∼ 4.2 정도가 된다. 한편, 본 실시형태의 제조 방법에 의하면 절연막(33)의 질소 농도를 높였기 때문에, 어닐링 처리시에 다결정실리콘막(22)의 수소가 빠져나가기 어려워 효율적으로 어닐링을 실시할 수도 있게 되어 있다.
(실시예)
이하, 본 발명의 효과를 확인하기 위해 다음과 같은 평가를 하였다.
즉, 도 1 에 나타낸 구성을 구비하고, 상기 기술한 제조 방법에 있어서, 층간 절연막(33)을 막형성할 때의 모노실란과 일산화이질소의 유량비를 적절히 설정함으로써, 표 1 에 나타내는 바와 같은 각 질소 농도(N 농도: 단위 원자%)의 층간 절연막(33)을 구비한 비교예 1 ∼ 3, 및 실시예 1, 2의 TFT 를 각각 준비하였다.
이 비교예 1 ∼ 3, 및 실시예 1, 2 의 TFT 에 대해 각각 층간 절연막(33)의 굴절률을 평가함과 동시에, 소스 전극(36)과 드레인 전극(37)에 있어서의 단락 발생률(비교예 1의 발생률을 1.0 으로 한 상대값으로 나타냄)과 막 응력(비교예 1의 막 응력을 1.0으로 한 상대값으로 나타냄)에 대해서도 평가하였다. 결과를 표 1 에 나타낸다.
| N 농도 | 굴절률 | 단락 발생률 | 막 응력 | |
| 비교예 1 | 0.5 | 1.47 | 1.0 | 1.0 |
| 비교예 2 | 1.0 | 1.48 | 0.7 | 0.5 |
| 비교예 3 | 1.5 | 1.49 | 0.3 | 0.4 |
| 실시예 1 | 2.0 | 1.52 | 0.0 | 0.4 |
| 실시예 2 | 5.0 | 1.55 | 0.0 | 0.3 |
이렇게 층간 절연막(33)의 질소 농도(N 농도)에 따라 단락 발생률과 막 응력이 다른 값을 나타내고, 구체적으로는 층간 절연막(33)의 질소 농도(N 농도)가 0.5 원자% ∼ 1.5 원자% 인 비교예 1 ∼ 3 에서는 단락이 발생하는 경우가 있음과 동시에 막 응력도 커 층간 절연막(33)에 있어서의 크랙 발생 등이 우려된다. 한편, 층간 절연막(33)의 질소 농도(N 농도)가 2 원자% 이상인 실시예 1, 2 에서는 단락 발생을 회피할 수 있고, 막 응력도 작은 것으로 되었다.
이상의 결과를 통해, 층간 절연막(33)을 질소 농도가 2 원자% 이상인 산질화실리콘으로 구성함으로써, 당해 층간 절연막(33)을 두껍게 했을 때에 발생될 수 있는 단락의 문제나 크랙 발생 등의 문제를 회피할 수 있고, 따라서 게이트 전극(32)과 소스 전극(36), 및 게이트 전극(32)과 드레인 전극(37) 사이에 발생되는 기생 용량을 문제없이 저감할 수 있음을 알 수 있다.
이상, 본 발명의 일 실시형태를 나타내었지만, 본 발명이 이에 한정되는 것은 아니며, 각 청구항에 기재된 범위를 벗어나지 않는 한, 각 청구항의 기재문언에 한정되지 않고 당업자가 그것들을 쉽게 바꿔놓을 수 있는 범위도 포함되고, 또한 당업자가 통상적으로 갖는 지식에 기초하여 적절한 개량을 부가할 수 있다. 예컨대 본 실시형태에서는 n 채널형 TFT 를 제조하는 경우를 예로 들어 설명하였으나, p 채널형 TFT 를 제조하는 경우에도 동일하게 본 발명의 제조 방법을 적용할 수 있다. 또한, 본 발명의 대상은 TFT 에 한정되지 않고 한쌍의 전극이 절연층을 통해 배치되는 일반 전자 디바이스에 대해 본 발명의 구성을 채용할 수 있다.
본 발명에 따르면, 층간 절연막을 통해 적층한 배선간의 기생 용량을 저감시킬 수 있는 전자 디바이스 또는 반도체 장치가 제공될 수 있다. 특히 기생 용량을 저감할 때에 발생할 수 있는 문제점을 제거하고, 간편한 구성으로 또한 신뢰성이 높은 전자 디바이스 및 반도체 장치의 제조 방법이 제공될 수 있다.
Claims (11)
- 기재에 소정 패턴의 제 1 도전층을 형성하는 공정과, 이 제 1 도전층상에 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성되는 절연층을 형성하는 공정과, 이 절연층상에 제 2 도전층을 형성하는 공정을 포함하는 적층체 형성 공정을 구비하여 이루어지는 것을 특징으로 하는 전자 디바이스의 제조 방법.
- 제 1 항에 있어서, 상기 적층체 형성 공정에 추가하여, 이 형성한 적층체를 어닐링 처리하는 공정을 포함하는 것을 특징으로 하는 전자 디바이스의 제조 방법.
- 제 2 항에 있어서, 상기 어닐링 처리가 가열을 수반하는 열 어닐링 처리인 것을 특징으로 하는 전자 디바이스의 제조 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 어닐링 처리를 수증기 분위기하에서 행하는 것을 특징으로 하는 전자 디바이스의 제조 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 어닐링 처리에 의해 상기 절연층의 질소 농도를 0.5 원자% 이하로 낮추는 것을 특징으로 하는 전자 디바이스의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 제 1 도전층을 형성하는 공정이, 기재상에 상대적으로 융점이 낮은 저융점 도전층을 형성하는 공정과, 이 저융점 도전층상에 상대적으로 융점이 높은 제 1 고융점 도전층을 형성하는 공정을 포함하는 것을 특징으로 하는 전자 디바이스의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 제 1 도전층을 형성하는 공정이, 기재에 상대적으로 융점이 높은 제 1 고융점 도전층을 형성하는 공정과, 이 제 1 고융점 도전층상에 상대적으로 융점이 낮은 저융점 도전층을 형성하는 공정과, 이 저융점 도전층상에 상기 저융점 도전층보다도 상대적으로 융점이 높은 제 2 고융점 도전층을 형성하는 공정을 포함하는 것을 특징으로 하는 전자 디바이스의 제조 방법.
- 제 7 항에 있어서, 상기 저융점 도전층이 알루미늄을 주체로 하는 층으로, 상기 제 2 고융점 도전층이 고순도 금속, 금속 질화물, 금속 산화물 중 어느 하나인 것을 특징으로 하는 전자 디바이스의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 절연층을 형성하는 공정에 있어서, 상기 절연층의 두께를 상기 제 1 도전층의 두께보다도 크게 형성하는 것을 특징으로 하는 전자 디바이스의 제조 방법.
- 기재에 반도체층을 형성하는 공정과,이 반도체층상에 게이트 절연층을 형성하는 공정과,이 게이트 절연층상에 소정 패턴의 게이트 전극을 형성하는 공정과,이 게이트 전극상에 질소 농도가 2 원자% 이상인 산질화규소를 주체로 하여 구성되는 층간 절연층을 형성하는 공정과,이 층간 절연층상에 도전층을 형성하는 공정을 포함하는 적층체 형성 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항에 있어서, 상기 적층체 형성 공정에 추가하여, 이 형성한 적층체를 어닐링 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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