KR20040104683A - 고 전압 스위칭 디바이스 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 쇼트키 다이오드(10), P-N 다이오드 및 P-I-N 다이오드를 포함하는 다양한 스위칭 디바이스(device) 구조물에 관한 것으로서, 상기 스위칭 디바이스 구조물은 전도성 GaN 층(14) 상에 성장되고 낮은 도펀트 농도(<1E16㎝-3)를 갖는 낮은 결함 밀도, 크랙 밀도, 피트 밀도 및 충분한 두께(>2.5㎛)의 GaN 층(16)을 가지는 것을 특징으로 할 수 있다. 상기 디바이스는 헤테로-에피택셜 기판(<2KV) 및 호모-에피택셜 기판(>2KV)상에 고 항복전압을 가능하게 한다.

Description

고 전압 스위칭 디바이스 및 이의 제조 방법{HIGH VOLTAGE SWITCHING DEVICES AND PROCESS FOR FORMING SAME}
본 출원은 2002년 4월 30일자로 출원된 미국 가출원 제60/376,629호의 "쇼트키 다이오드 구조물 및 이의 제조 MOVPE 방법"을 우선권으로 한 것이다.
본 발명의 종래기술로써 사용된 하기 문헌들은 본 발명에서 각각 오로지 참고로써 개시된다:
브란딕 등(Brandic et al.), "고전압(450V) GaN 쇼트키 정류기", Appl.Phys. Lett., Vol.74, No.9, pp.1266-1268 (1999년 3월 1일).
트리베디(Trivedi) 등, "고전력 와이드 밴드-갭 반도체 정류기의 효율 평가", J.Appl.Phys., Vol.85, No.9, pp.6889-6897 (1999년 5월 1일).
로버트 P. 바우도 등에 의한 미국공개특허 제6,156,581호(2000년 12월 5일),"두껍고 (Ga, Al, In)N 기본층을 사용하는 GaN에 기반한 디바이스"
로버트 P. 바우도 등에 의한 미국공개특허 제6,440,823호(2002년 8월 27일), "낮은 결점 밀도(Ga, Al, In)N 및 이의 제조 HVPE 방법"
제퍼리 S. 필린(Jeffrey S.Flynn) 등에 의한 미국공개특허 제6,447,604호(2002년 9월 10일), "옵토-엘렉트로닉(opto-electronic) 및 엘렉트로닉 디바이스를 위한 프리-스탠딩(Al, Ga, In) 질소화물((Al, Ga, In)N) 기판에 향상된 에피택시 품질(표면 구성 및 결점 농도)을 얻기 위한 방법"
(Ga, Al, In)N-기반한 물질들은, 본 발명에서 특별한 언급이 없을 경우, "GaN"으로 언급되어지며, 상기 (Ga, Al, In)N-기반한 물질은 고 전압, 고 전력 마이크로엘렉트로닉 스위칭 디바이스를 제조하기 위한 전도 유망한 반도체 물질이고, 상기 고 전압, 고 전력 마이크로엘렉트로닉 스위칭 디바이스는 쇼트키 다이오드 정류기, P-N 다이오드, P-I-N 다이오드, P-N-P-N 접합을 갖는 사이리스터, 및 N+-P-I-P+접합을 갖는 IMPATTs(impact ionization avalanche transit time devices)를 포함하나, 이에 의해 제한되지는 않는다.
하기 표 1에 보여진 바와 같이, GaN은 고 전력 스위칭 응용에서의 사용에 이점을 주는 다수의 본질적인 특성들을 가지고 있다. GaN의 와이드 밴드 갭(wide band gap)은 4H-SiC와 비교하여, 고도의 이론적인 항복 분야이다. 더욱이, GaN은 4H-SiC 보다 높은 전자 이동성 및 최대속도를 가진다. GaN의 열 전도성은, 4H-SiC 보다 낮은 반면, 일반적으로 고 전력 스위칭 디바이스의 제조에 사용되는 가장 보편적인 물질인 Si의 전도성과는 유사하다.
300K에서의 Si, 4H-SiC, GaN의 특성
Si 4H-SiC GaN
밴드갭(Bandgap)(eV) 1.1 3.3 3.4
항복(Ec, Breakdown field (105V/㎝) 2 30 50*
전자 이동성(μ, Electron velocity (㎠/Vs) 1400 800 900
최대 속도(V, Maximum velocity (107㎝/s) 1 2 3
써멀 전도성(Thermal conductivity (W/㎝ K) 1.5 4.9 1.7
이론적인 최대 값(*theoretical maximum value)
따라서, 상기 반도체에서 반도체 층이 두꺼울수록 그리고 도펀트 농도가 낮을수록, 상기 반도체 층을 사용하여 제조되는 스위칭 디바이스의 항복전압을 높일 수 있다. 그러므로, 고 항복전압을 유지할 수 있는 스위칭 디바이스를 제조하기 위하여 두께가 굵고, 낮게-도핑된 에피택셜 반도체 층이 요구된다.
고 항복전압을 유효하게 얻기 위한, GaN 층에 대한 두께 및 도핑의 필요성은 Si 또는 SiC 층의 경우보다 작아지게 된다. 특히, 도 1은 GaN-기반한 정류기에서 예상되는 도핑 및 두께의 필요성을 플랏한 것이다. 예를 들면, 5kV의 역방향 항복전압을 가진 정류기를 제조하기 위해서는, n=1×1016원자/㎤의 도핑 농도와 약 20㎛ 의 두께를 갖는 GaN 층이 요구되어진다. GaN 물질보다 더 넓은 밴드 갭 및 더 높은 이론적인 항복전압을 갖는, AlGaN 합금은 고 항복전압을 가지는 정류기 및 다른 스위칭 기기의 제조를 가능하게 한다.
고 항복전압의 GaN-기반한 스위칭 디바이스를 제조하기 위해서는, 상기 서술한 바와 같이, 저항과 접촉하고 고 전도성을 가지는 GaN 바닥층의 상면에 바람직한 두께 및 도핑 농도를 가지는 두껍고, 낮게-도핑된 GaN 반도체 층을 침전시키는 것이 필요하다.
그러나, GaN은 높은 열팽창 계수(TCE) 미스매치, TDs(threading dislocation)의 형성 및 다른 결점들로 인하여, 헤테로-에피택셜 기판 상에서 2 미크론(micron) 보다 두껍게 침전시키는 것을 어렵다. 그러므로, 엘렉트로닉 디바이스의 제조에서도 요구되는 바와 같이, 적당한 두께로 GaN 층을 침전시키는데 응용되는 신규한 성장 방법, 구조 및/또는 기판이 요구된다. 또한, 에피택셜 층은 높은 균일성 및 품질, 그리고 알맞은 에피택셜 구조와 배열 및 방향(예를 들어, C-평면, r-평면, m-평면, 오프-축, 온-축 그리고 오프컷 방향 및 각)을 가지는 적당한 크기의 기판 상에 침전되어야 하며, 이로써 특정 기기의 응용에서 적절한 비용, 산출량 및 효율을 수득할 수 있다.
일반적으로, Si, 사파이어, SiC, HVPE/사파이어, 및 프리-스탠딩 벌크 GaN 기판은 다양한 고 전압 다이오드의 응용에서 요구되는 필요에 적합한 다양한 크기 및 배열로 유효하게 이용될 수 있다. 대체로, 낮은 비용, 낮은 전력(<1kV) 기기들은 Si 및 사파이어와 같은 헤테로-에피택셜 기판을 적용하며, 반면, 고 비용, 고 전력(>1kV) 기기들은 SiC,HVPE/사파이어, 및 프리-스탠딩 벌크 GaN과 같은 좀더 나은 격자 매치를 갖는 기판을 사용한다. 헤테로-에피택셜 기판과 상기 기판에서 성장되는 GaN 층과의 열팽창 계수 및 격자 미스매치의 차이로 인하여, 헤테로-에피택셜에 적합한 에피택시 품질을 공급하는 것은 어려우며, 이로 인하여 고 전위 결함밀도(high dislocation defect density) 및 GaN 에피택셜 층의 심각한 크래킹이 유발된다. GaN 또는 HVPE/사파이어 기판 상의 에피택셜 GaN 층의 성장은 TCE 및 격자 미스매치에 의해 덜 영향받으나, GaN 기판 및 에피택셜 층 사이의 인터페이스 전하량 소거와 같은 다른 문제들을 극복하여야 할 필요성이 여전히 남게된다. 모든 경우에 있어서, 고 항복전압 기기에서 고 전도성 n-타입 GaN 층을 형성시키기 위하여 GaN 에피택셜 층이 Si로 도핑될 경우 크래킹의 문제는 악화되어 진다.
그러므로 본 발명의 목적은 고 항복전압을 가지는 GaN-기반한 스위칭 기기의 제조를 위하여 형성될 수 있는 두껍고, 낮게-도핑된 GaN 층에, 낮은 크래킹 밀도, 낮은 피팅 밀도, 높은 n-층 전도성을 가지는 적당한 헤테로-에피택셜 또는 호모-에피택셜 기판 상에서 넓은 직경의 고 품질 및 고 균일성의 MOVPE 에피택셜 층을 제공하는데 있다.
발명의 요약
일 관점에서 본 발명은 고 수직 전도성 사파이어 기판 또는 SiC 또는 Si 기판과 같은, 헤테로-에피택셜 기판 상에 제조되고 충분한 전류 흐름을 가지는 고 전압 항복 디바이스에 관한 것이다. 일반적으로 심각한 크래킹은 상기 헤테로-에피택셜 기판에 형성되는 에피택셜 GaN 층에서 관찰되어 지며, 상기 크래킹은 높은 도핑 레벨(>5E18㎝-3및 <3E19㎝-3) 또는 상기 에피택셜 GaN 층의 델타(delta) 도핑에 의해 부분적으로는 억제될 수 있으나, 전적으로 제거되지는 않는다.
일 구현예로 본 발명은 GaN 층에 형성되는 도핑되지 않은 에피택셜 GaN 층의 크래킹을 방지하기 위하여 상대적으로 높은 도핑 농도와 상대적으로 낮은 도핑 농도를 가지는 두 개의 고 전도성 GaN 층을 적용할 수 있다.
다른 구현예로 본 발명은 고 전도성 GaN 층의 도핑되지 않은 GaN 층 하부를 제공하며, 상기 도핑되지 않은 GaN 층 하부는 물질의 품질을 향상시키고 상기 고 전도성 GaN 층에 형성되는 도핑되지 않은 GaN 층의 피팅 및 크래킹을 감소시키는 기능을 한다.
또 다른 구현예로 본 발명은 전도성 GaN 층의 n-타입 도핑에 사용되는 종래의 Si 대신에 게르마늄과 같은 변형-축소 도펀트 물질을 이용할 수 있다. 왜냐하면, 게르마늄은 Si 보다 Ga 싸이트에 꼭 들어맞으며, 게르마늄을 이용한 전도성 GaN 층의 도핑은 크래킹을 상당히 줄일 수 있기 때문이다.
또 다른 관점에서 본 발명은 프리-스탠딩 호모-에피택셜 GaN 기판, 또는 HVPE/사파이어 기본 구조물 상에 제조되는 고 전압 항복 기기에 관한 것이다.
본 발명에서 "HVPE/사파이어 기본 구조물"이란 용어는 본 발명에서 다만 참고로써 사용되는 로버트 P. 바우도 등에 의해 2000년 12월 5일 공개된 미국특허 제6,156,581호의 "두꺼운 (Ga, Al, In)N 기본 층을 사용한 GaN에 기반한 디바이스"에서도 기술된 바와 같이, 기기의 품질, 약 10㎛ 두께의 크랙 프리 GaN 기본 층을 포함하는 기본 구조물로 정의된다.
본 발명의 일 구현예에서, 프리-스탠딩 GaN 기판 또는 HVPE/사파이어 기본 구조물은 도핑되지 않은 GaN 상층을 포함하고, 상기 에피택셜 GaN 층의 품질 및 효율은 본 발명에서 다만 참고로써 인용되는 제프레이 S. 프린 등에 의해 2002년 9월 10일자로 공개된 미국특허 제6,447,604호의 "옵토-엘렉트로닉 및 엘렉트로닉 디바이스의 프리-스태딩 질화물 기판 상에서 향상된 에피택시 품질을 달성하는 방법"에서도 기술된 바와 같이, 택일적인 성장 방위, 오프컷 각, 및 오프컷 방향을 적용함에 의해 더욱 향상될 수 있다.
또 다른 관점에서 본 발명은 다음을 포함하는 마이크로엘렉트로닉 디바이스에 관한 것이다:
(a) 약 5×106/㎤ 이하의 전위 결함 밀도에 로 특징되는 상부 표면을 가지는 1차 전도성 GaN 기본 층;
(b) 상기 1차 전도성 GaN 기본 층의 상부층 위에 형성되는 약 1×1016/㎤ 이하의 도펀트 농도를 가지는 2차 GaN 층; 및
(c) 상기 1차 전도성 GaN 층위에 금속-대-반도체 접점을 형성하는 적어도 하나 이상의 금속접점.
본 발명에서 사용되는 "GaN"이란 용어는, 특별한 언급이 없다면, GaN, AlxGa1-xN, AlxInyGa1-x-yN, InyGa1-yN 등을 포함하는 어떠한 AlxInyGa(1-x-y)N-기반한 물질들을 광범위하게 포함하는 것으로 정의될 수 있으나, 이에 의해 제한되지는 않는다.
본 발명에서 전위 결함 밀도의 단위는 제곱 센티미터 당 측정되어지는 전위 결함의 갯수로 나타낼 수 있다.
상기 마이크로엘렉트로닉 디바이스는 바람직하게는 쇼트기 접점 및 저항 접점을 가지는 쇼트기 다이오드 정류기인것을 특징으로 할 수 있다.
다른 관점에서 본 발명은 다음을 포함하는 마이크로엘렉트로닉 디바이스에 관한 것이다:
(a) 외부 기판;
(b) 상기 외부 기판에 적층되는 핵형성 버퍼 층;
(c) 상기 핵형성 버퍼 층에 적층되는 약 1×1016/㎤ 이하의 도펀트 농도를 가지는 1차 GaN 층;
(d) 상기 1차 GaN 층에 적층되는 2차 전도성 GaN 층;
(e) 상기 2차 전도성 GaN 층에 적층되고, 약 1×1016/㎤ 이하의 도펀트 농도를 가지는 3차 GaN 층; 및
(f) 상기 3차 GaN 층위에 금속-대-반도체 접합을 형성하는 적어도 하나 이상의 금속접점.
본 발명에서 상기 마이크로엘렉트로닉 디바이스는 바람직하게는 쇼트기 접점 및 저항 접점을 가지는 쇼트기 다이오드 정류기인것을 특징으로 할 수 있다.
또 다른 관점에서 본 발명은 다음을 가지는 마이크로엘렉트로닉 디바이스 구조물에 관한 것이다:
(a) 약 5×106/㎤ 이하의 전위 결함 밀도로 특징되는 상부 표면을 갖는 n-타입 전도성 1차 GaN 층;
(b) 상기 1차 GaN 층의 상부 층에 형성되는, 약 1×1015/㎤ 이하의 도펀트 농도를 갖는 2차 GaN 층;
(c) 상기 2차 GaN 층에 형성되는, p-타입 전도성 3차 GaN 층; 및
(d) 상기 3차 GaN 층에 적층되는 적어도 하나 이상의 금속 접점.
상기 마이크로엘렉트로닉 디바이스 구조물은 바람직하게는 p-타입 접점 및 n-타입 접점을 포함하는 적어도 두 개 이상의 저항 접점을 가지는 P-I-N 다이오드인것을 특징으로 할 수 있다.
본 발명의 다른 특징 및 구현에는 다음의 상세한 설명 및 첨부된 특허청구범위로부터 더욱 명백해질 것이다.
본 발명은 다양한 고 항복전압(breakdown voltage)을 갖는 스위칭 디바이스 및 이의 제조를 위한 방법에 관한 것이다.
도 1은 GaN-기반한 정류기에서 예상되는 도펀트 농도 및 두께의 정도를 플랏한 것이다.
도 2A는 본 발명의 일실시예에 따른, GaN-기반한 메사(mesa) 쇼트키(Schottky) 다이오드 정류기의 개략도이다.
도 2B는 본 발명의 일실시예에 따른, GaN-기반한 평면 쇼트키(Schottky) 다이오드 정류기의 개략도이다.
도 3은 도 2A의 GaN-기반한 메사(mesa) 쇼트키(Schottky) 다이오드 정류기의 전류-전압 곡선을 나타낸 것이다.
도 4는 전기적 항복 후에 도 2A의 GaN-기반한 메사(mesa) 쇼트키(Schottky) 다이오드 정류기의 쇼트키 접점의 전자현미경 결과를 스캐닝하여 나타낸 것이다.
도 5는 본 발명의 일실시예에 따른, 외부 기판의 프리-스탠딩(free-standing) GaN-기반한 쇼트키 정류기를 나타낸 것이다.
도 6A는 본 발명의 일실시예에 따른, GaN-기반한 메사 쇼트키 정류기 그룹의 개략도이다.
도 6B는 본 발명의 일실시예에 따른, GaN-기반한 평면 쇼트키 정류기 그룹의 개략도이다.
도 7A는 본 발명의 일실시예에 따른, GaN-기반한 쇼트키 정류기를 형성하기 위한 질화물의 중심을 32.5X 집광기로 관찰한 결과를 나타낸 것이다.
도 7B는 도 7A의 GaN-기반한 쇼트키 정류기를 형성하기 위한 질화물의 가장자리를 32.5X 집광기로 관찰한 결과를 나타낸 것이다.
도 8A는 본 발명의 일 실시예에 따른, GaN-기반한 쇼트키 정류기를 형성하기 위한 질화물의 중심을 32.5X 집광기로 관찰한 결과를 나타낸 것이다.
도 8B는 도 8A의 GaN에 기반한 쇼트키(Schottky) 정류기 형성을 위한 질화 물질의 가장자리를 32.5X 집광기로 관찰한 결과를 보여주는 도면이다.
도 9A는 본 발명의 일 실시예에 따른, GaN-기반한 쇼트키 정류기를 형성하기 위한 질화물의 중심을 32.5X 집광기로 관찰한 결과를 나타낸 것이다.
도 9B는 도 9A의 GaN-기반한 쇼트키 정류기를 형성하기 위한 질화물의 가장자리를 32.5X 집광기로 관찰한 결과를 나타낸 것이다.
도 10은 본 발명의 일 실시예에 따른, GaN-기반한 메사 쇼트키 정류기의 개략도이다.
도 11은 본 발명의 일 실시예에 따른, GaN-기반한 P-I-N 다이오드의 개략도이다.
도 12는 도11의 GaN-기반한 P-I-N 다이오드의 전류-전압 곡선을 나타낸 것이다.
도 13은 본 발명의 일 실시예에 따른, GaN-기반한 P-I-N 다이오드, 프리-스탠딩(free-standing)의 개략도이다.
상대적으로 낮은 항복전압(i.e.,<2kV)의 마이크로엘렉트로닉 스위칭 디바이스를 제조하기 위하여, 얇은 GaN 층이 유기 금속 기상 성장법(MOVPE)에 의하여 사파이어, Si, SiC와 같은 외부 기판에 직접적이게 침전되어 질 수 있다. 상기 직접적으로 침전된 GaN 층은 상대적으로 얇음에도 불구하고(i.e.,<10㎛), 외부 기판 및 GaN 층과의 열팽창 차이로 인해 발생되는 GaN 층의 변형은 중대한 크래킹, 피팅 및 불량품을 초래한다. 2kV 이하이하을 갖는 쇼트기 정류기를 제조에 있어, 외부 기판의 얇은, 전도성 GaN 층의 상부에 상기의 두께(i.e.,<10㎛)를 갖는 낮게-도핑된 GaN 층을 침전시키는 것은 어렵다. 하기 혁신적이고 바람직한 구현예들은 이러한 한계들을 제시한다;
MOVPE에 의한 하나 또는 그 이상의 경계층위에 형성되는 전도성 GaN기본 층
본 발명은 외부 기판 상에 형성되고, 결함 밀도를 감소시키기 위하여 하나 또는 그 이상의 경계층을 가지는 n-타입의 전도성 GaN 기본 층을 제공한다.
n-타입 도펀트로 사용되는 실리콘(silicon) 및 다른 불순물은 헤테로에피택셜(heteroepitaxial) 성장 동안에 핵형성 및 유착공정을 방해할 수 있으므로, 알루미늄을 함유하는 핵형성(nucleation) 버퍼(buffer) 층은 전도성 GaN 기본 층에 적절한 핵형성이 이루어지도록 하기 위하여 전도성 GaN 기본 층이 형성되기 이전에, 1차적으로 외부 기판에 제공된다.
핵형성을 더욱 향상시키기 위하여, 얇고(i.e,≒0.1㎛), 낮게 도핑된(i.e., 1×1016/㎤이하의 도펀트 농도) GaN 층은 전도성 GaN 기본 층이 형성되기 이전에 상기 핵형성 버퍼 층의 상부 표면에 침전될 수 있다.
도 6A는 외부 기판(32) 상에 형성된 전도성 GaN 기본층(34)과 이들 사이에 경계층으로 핵형성 버터 층(42) 및 얇고, 낮게-도핑된 GaN 층(44)을 갖는 메사-타입 쇼트키 다이오드 구조물(30)의 개요도를 나타낸 것이다. 두껍고, 낮게-도핑된 GaN 층(36)은 전도성 GaN 기본층(34)에 형성되는 쇼트키 접점(38) 및 저항 접점(39A 및 39B)을 가지고 전도성 GaN 기본 층(34)에 형성된다.
도 6B는 평면 쇼트기 다이오드 30'의 저항 접점 39A' 및 39B'가 전도성 GaN 기본 층(36')에 직접적으로 형성되는 것만 제외하고, 상기 도A에 나타낸 메사-타입 쇼트기 다이오드(30')와 유사한 구조를 가지는 평면 쇼트키 다이오드 구조물(30)의개요도를 나타낸 것이다.
도 6A에 도시된 바와 같이 우묵한 접점을 갖는 쇼트키 다이오드 구조물은, 에칭(etching) 공정에서 전도성 GaN 층(34)의 언더샷(undershoot) 및 오버샷(overshoot)을 방지하여 구조 상부에서의 에칭을 쉽게할 수 있을 뿐만 아니라, 높은 측면 전도성과 전류 흐름, 낮은 접점 레지스턴스(resistance) 및 충분한 저항 접점을 갖는 두껍고, 전도성 GaN 층(34)(Si로 도핑된)에 이점이 있다. 향상된 저항 접점 및 전도성 GaN 층(34)은 쇼트키 다이오드의 전류-전압 특성을 향상시킬 수 있다. 예를 들면, 순방향 턴-온(turn-on) 레지스턴스(순방향 전류-전압 곡선의 기울기)는 층(34)에서의 저항력 또는 접점 레지스턴스가 감소함에 따라 증가될 수 있다. 상기 디바이스에서의 다른 이점은 낮게-도핑된 GaN 층(36)에 가장 근접한 전도성 기본 층(34)의 영역을 변경함에 의해서 달성될 수 있다. 예를 들어, 낮게-도핑된 층(36)에 가까운 도핑 레벨은 낮게-도핑된 GaN 층(36) 상에서 바람직한 소모가 일어날 수 있도록 디자인될 수 있다. 더욱이, 낮게-도핑된 층의 품질, 도핑 레벨, 결함 밀도는 항복전압 및 누출 전류를 포함하는, 상기 쇼트키 다이오드의 역방향 전류-전압 특성을 향상시키기 위하여 변경되어질 수 있다.
하기는 다양한 층 두께 및 도펀트 농도를 가지는 도 6A에 도시된 쇼트키 다이오드를 예시한 것으로서, 상기 다이오드의 품질에 영향을 주는 층 두께 및 도펀트 농도를 설명한 것이다:
구조물 A
층 (1) - 2.5㎛ 도핑되지 않은 GaN (또는 1×1016/㎤이하의 n-타입 도펀트 농도)
층 (2) - 2.0㎛ Si-도핑된 전도성 GaN (3×1019/㎤)
층 (3) - 0.1㎛ 도핑되지 않은 GaN (또는 1×1016/㎤이하의 n-타입 도펀트 농도)
층 (4) - 핵형성 버퍼
층 (5) - 사파이어 기판
상기 쇼트키 다이오드 구조물 A는 높은 피팅(high pitting) 및 크래킹 밀도(cracking density)를 나타낸다.
구조물 B
층 (1) - 2.5㎛ 도핑되지 않은 GaN (또는 1×1016/㎤이하의 n-타입 도펀트 농도)
층 (2) - 1.0㎛ Si로 도핑된 전도성 GaN (1×1019/㎤)
층 (3) - 0.1㎛ 도핑되지 않은 GaN (또는 1×1016/㎤이하의 n-타입 도펀트 농도)
층 (4) - 핵형성 버퍼
층 (5) - 사파이어 기판
상기 쇼트키 다이오드 구조물 B는 구조물 A와 비교하여, 감소된 두께 및 도펀트 농도를 갖는 전도성 GaN 층을 가진다. 도 7A와 7B에서 도시된 바와 같이, 상기 쇼트키 다이오드 구조물 B에서 중대한 크래킹 및 피팅이 여전히 관찰되어진다.
구조물 C
층 (1) - 2.5㎛ 도핑되지 않은 GaN (또는 1×1016/㎤ 이하의 n-타입 도펀트 농도)
층 (2) - 2.0㎛ Si로 도핑된 전도성 GaN (1.5×1019/㎤)
층 (3) - 0.6㎛ 도핑되지 않은 GaN (또는 1×1016/㎤ 이하의 n-타입 도펀트 농도)
층 (4) - 핵형성 버퍼
층 (5) - 사파이어 기판
상기 쇼트키 다이오드 구조물 C는 구조물 A와 비교하여, 전도성 GaN 층 하부에 증가된 두께를 갖는 도핑되지 않거나 혹은 낮게 도핑된 GaN 계면층(interfacial layer)을 가진다. 도 8A 및 8B에서 도시된 바와 같이, 상기 쇼트키 다이오드 구조물 C에서 감소된 피팅 밀도가 관찰되어진다.
구조물 D
층 (1) - 2.5㎛ 도핑되지 않은 GaN (또는 1×1016/㎤ 이하의 n-타입 도펀트 농도)
층 (2) - 0.5㎛ Si로 도핑된 전도성 GaN (1.5×1019/㎤)
층 (3) - 0.6㎛ 도핑되지 않은 GaN (또는 1×1016/㎤ 이하의 n-타입 도펀트 농도)
층 (4) - 핵형성 버퍼
층 (5) - 사파이어 기판
상기 쇼트키 다이오드 구조물 D는 구조물 A와 비교하여, 감소된 두께와 도펀트 농도를 갖는 전도성 GaN 층을 가지며, 전도성 GaN 층 하부에 증가된 두께의 도핑되지 않거나, 낮게 도핑된 GaN 계면층(interfacial layer)을 가진다. 도 9A 및 9B에서 도시된 바와 같이, 상기 쇼트키 다이오드 구조물 D에서 중대한 크래킹 또는 피팅은 관찰되지 않는다.
하기에 나타낸 바와 같이, 혼성 구조물 E는 디바이스의 낮은 저항력은 여전히 유지하는 반면, 감소된 크래킹 및 피팅 품질을 제공하기 위하여 고안되어질 수 있다.
구조물 E
층 (1) - 2.5㎛ 도핑되지 않은 GaN (또는 1×1016/㎤ 이하의 n-타입 도펀트 농도)
층 (2) - 0.1㎛ Si로 도핑된 전도성 GaN 하부 층(sub-layer)(1.5×1019/㎤)
층 (3) - 1.9㎛ Si로 도핑된 전도성 GaN 하부 층(sub-layer)(2×1018/㎤)
층 (4) - 0.6㎛ 도핑되지 않은 GaN (또는 1×1016/㎤ 이하의 n-타입 도펀트 농도)
층 (4) - 핵형성 버퍼
층 (5) - 사파이어 기판
도 10(구조물 50으로써)에서 도시되는, 상기 구조물 E는 도핑되지 않거나 혹은 낮게 도핑된 GaN 층(56)의 접점-형성에 인접하며 더 얇은 두께 및 높은 도펀트 농도를 가지는 1차 GaN 하부-층(54A) 및 경계선상의 도핑되지 않거나 혹은 낮게 도핑된 GaN 층(44)에 인접하며, 더 굵은 두께 및 낮은 도펀트 농도를 가지는 2차 GaN 하부-층(54B)을 포함할 수 있다.
상기 쇼트키 다이오드 구조물은 구조물 A의 14 옴(ohm)/스퀘어(square) 쉬트 저항과 밀접한 36 옴(ohm)/스퀘어(square)의 평면 저항을 나타낸다. 또한, 전도성 GaN 하부-층 그리고 두께 및 도핑 레벨과 관련있는 경계선상의 도핑되지 않거나 혹은 낮게 도핑된 GaN 계면층의 최적화는 심각한 크래킹 또는 피팅 밀도의 증가없이, 14옴/스퀘어에 도달하기 위하여 실행될 수 있다.
일반적으로, 전도성 GaN 기본 층 아래의 두껍게, 도핑되지 않거나 혹은 낮게 도핑된 GaN 계면층의 위치는 구조 전체에 걸쳐서 크래킹 및 피팅을 감소시킨다. 또한 다른 계면층 또는 합금들은 변형 감소 또는 열적 팽창 계수(TCE) 경감을 위하여사용될 수 있으며, 마찬가지로 상기 다른 계면층 또는 합금들은 쇼트키 다이오드 구조물에 형성되는 크래킹 및피팅의 감소, 그리고 디바이스 품질을 향상키기 위하여 사용될 수 있다.
상기 언급되어진 구조물들에서 n-타입의 전도성을 가지는 전도성 GaN 기본 층은 Si로 도핑되어진다. 대체적으로, 상기 구조물들은 게르마늄(Ge) 또는 탄성(elasticity), 변형률 또는 TCE 효과를 조절할 수 있는 AlInGaN 원자와 유사한 원자 크기를 가지는 다른 n-타입 도펀트에 의해서 도핑될 수 있다.
본 발명에서 다만 참고로써 인용되는, 제프리 S. 프린 및 조지 R. 브란데스에 의해 2002년 3월 25일자로 출원된 미국 동시계속특허출원 제10/107,001호의 "도핑된 그룹 Ⅲ-Ⅴ 질화 물질, 마이크로엘렉트로닉 디바이스 및 이를 포함하는 디바이스 선조체 구조물"에서 기술된 바와 같이, 델타 도핑은 도 10의 쇼트키 다이오드 구조물(50)의 전도성을 갖는 하부-층 54A 및 54B에서와 같이 평균적으로 낮은 저항 물질의 두꺼운 적층을 제공하기 위하여 도핑된 층으로 혼합될 수 있다.
HVPE에 의해 형성된 전도성 GaN 기본 층
예를 들어, 도 2A 및 2B에 도시된 바와 같이, 본 발명은 사파이어 기판 상에 대략 10㎛ 두께 GaN 층을 GaN에 기반한 쇼트키 다이오드를 형성에 사용되는 수소화물 증기 상 에피택시(HVPE)에 의해 직접적으로 성장시킬 수 있다. 에피 층의 낮은 변형으로 귀착되는 팽창 차이로 인한 열적 계수, 더욱 진하고 다량의 전위 버퍼 및 다른 경계상의 결함 등의 감소로 인하여, MOVPE와 비교하여 HVPE에 의해 더욱 두꺼운 두께를 수득할 수 있다.
도 2A의 GaN에 기반한 메사-타입 쇼트키 다이오드(10)는 GaN/사파이어 인터페이스에 존재하며, 낮은 도펀트 농도의 약 10㎛ GaN 층(16)으로 제조되어 지는 사파이어 기판(12), n-타입 전도성을 갖는 고 전도성 GaN 층(14)을 포함할 수 있다. 금은 쇼트키 접점(18)을 형성하기 위하여 사용되고, Ti/Al/Ni/Au는 저항 접점19A 및 19B를 형성하기 위하여 사용되어진다. GaN에 기반한 메사-타입 쇼트키 다이오드의 전류-전압 곡선은 도3에서 보여진다. 상기 GaN에 기반한 메사 스토키 다이오드의 역방향 항복전압은 약 450V로 측정되어진다. 도 4는 전기적 항복 후의 도 2A에서의 GaN에 기반한 메사 스토키 다이오드의 스토키 접점(18)을 전자현미경으로 관찰한 결과를 스캐닝하여 나타낸 것이다. 가장자리의 녹인 금은 패시베이션(passivation) 또는 가드 링(guard ring)의 사용 또는 유사한 단계없이 상기 스토키 다이오드의 총괄적인 역방향 항복을 제한하는 조급한 가장자리 항복을 나타낸다.
도 2B는 옴 접점 19A' 및 19B'이 고 전도성을 갖는 GaN 층(14) 대신에, 낮은 도펀트 농도를 갖는 10㎛ 두께의 GaN 층(16') 상에 형성되는 점만 제외하고, 도 2A에서 도시된 메사 다이오드(10)와 유사한 구조물을 가지는 평면 쇼토키 다이오드(10')를 나타낸 것이다.
그러므로 도 2A 및 도 2B에 도시된 GaN에 기반한 쇼트키 다이오드는 오직 상대적으로 낮은 전압(i.e.,<2kV)에서의 스위칭 응용에 적합하다. 그러나, 많은 산업적인 응용은 고 전압(≥2kV)에서 작동가능한 스위칭 디바이스를 요구한다. 그런 까닭에 본 발명의 주된 목적은 약 2kV보다 고 항복전압을 갖는 GaN에 기반한 쇼트키 다이오드를 제공하는데 있다.
고 전압 GaN에 기반한 스위칭 디바이스를 제공하기 위해서는, 도 1의 예상 플랏에 보여진 바와 같이, 증가된 두께와 낮은 도펀트 농도를 갖는 GaN 층이 요구되어 진다. MOVPE에 의해 외부 기판 상에 형성된 GaN 층에서, 격자 미스매치 및 외부 기판과 GaN 층 사이의 열적 팽창 계수의 차이는 높은 수준의 변형율을 가진 상기 GaN 층의 고 전위 결함 밀도로 귀착될 수 있다. 상기 GaN 층의 두께가 충분히 증가될 경우, 변형율 상기 GaN 층에서 디바이스의 제조에 부적합한 심각한 크래킹을 유발할 수 있다.
본 발명은 또한 약 1×1016/㎤ 이하의 도펀트 농도의 낮게 도핑된 GaN 층 상에서 형성될 수 있는 매우 낮은 전위 결함 밀도(i.e.,≤5×106/㎠)의 상부 표면을 갖는 전도성 GaN 층을 포함하는 신규한 쇼트키 다이오드 구조물을 제공한다. 낮은 전위 결합 밀도, 변형-감소, 낮게 도핑된 GaN 상부 표면을 갖는 전도성 GaN 기본 층이 크래킹없이 충분한 두께로 성장될 수 있기 때문에, 결과적으로 고 항복전압의 스위칭 디바이스의 제조에 사용될 수 있다.
프리-스탠딩 전도성 GaN 기본 층
낮은 전위 결함 밀도(i.e., ≤5×106/㎠)를 갖는 두껍운, 전도성 GaN 층은 감소되는 성장 온도((i.e., 약 985℃에서 약 1010℃까지)외부 기판(예를 들어, 사파이어, Si, SiC와 같은)상에 수소화물 증기 상 에피택시(HVPE)에 의하여 1차적으로 성장될 수 있다. 상기 감소되는 HVPE 성장 온도에서, GaN 층은 외부 기판 및 GaN 층 사이의 열적 팽창 계수의 차이로 인해 유발되는 변형을 덜 받게 되며, 결과적으로 본 발명에서 다만 참고로써 인용되는 2002년 8월 27일 발행된 미국특허 제6,440,823호의 "낮은 결함 밀도(Ga, Al, In)N 및 이를 달성하기 위한 HVPE 방법"에서도 기술된 바와 같이, 감소되 전위 결합 밀도로 귀착된다. 프리-스탠딩 전도성 GaN 기본 층을 생성하기 위하여 낮은 전위 결함 밀도를 갖는 두꺼운, 전도성 GaN 층은 외부 기판으로부터 분리될 수 있다.
또한, 본 발명에서 다만 참고로써 인용되는 제프리 S. 프린 등에 의해 발행된 미국특허 제6,447,604호의 "옵토-엘렉트로닉 및 엘렉트로닉 디바이스를 위한 프리-스탠딩(알루미늄, 인듐, 갈륨) 질화물((Al, In, Ga)N) 기판 상의 에피택시 품질(표면 구조 및 결함 밀도)을 향상시키는 방법"에서도 기술된 바와 같이, 상기 전도성 GaN 층이 에피택시 품질은 다양한 기술에 의해 더욱 향상될 수 있다. 미국특허 제6,447,604호에 개시된 바와 같이, 상기 전도성 GaN 층의 에피택시 품질 및 고 항복전압 디바이스의 수행 효율의 더 나은 향상을 위하여, 낮은 온도의 계면층, 선택적인 결정 방위(예를 들어, m-평면, r-평면, c-평면), 다양한 오프컷(offcut) 각 및 방향은 결정 성장 품질의 조절, 결함의 소멸, 점결함 밀도(point defect density)와 불순물 혼합의 조절, 결정 극성의 변환, 결정 이동성의 조절, 항복전압의 증가, 누출 전류의 감소 등에 적용될 수 있다.
프리-스탠딩 GaN 기판은 초기의 도핑되지 않은 GaN 층을 제공하기 위해서 유용하게 적용될 수 있으며, 이때 기판의 성장은 두께의 증가, 전위 밀도의 감소, 항복전압의 향상을 위하여 MOVPE 성장 방법에 의해 지속적으로 이루어질 수 있다. 상기 MOVPE에 의한 도핑되지 않은 GaN 층의 지속적인 성장을 위하여는, 미국특허 제6,447,604호에서도 개시된 바와 같이, 기판의 세정, 히트-업(heat-up) 조건 및 기판에서의 핵형성을 조절함에 의해 성장 인터페이스에서 전기적으로 활성인 불순물 및 결함이 감소되는 것이 중요하다.
도 5는 본 발명의 일 실시예에 따른, 고전압 쇼트키 정류기(20)의 개요도를 나타낸 것이다. 상기 쇼트키 정류기(20)의 두께는 약 50㎛ 이상이고, 약 5×106/㎠ 이하인 낮은 전위 결함 농도로 특징되는 상부 표면을 갖는 프리-스탠딩 전도성 GaN 기본 층(22)을 포함할 수 있다. 상기 프리-스탠딩 전도성 GaN 기본 층(22)에 성장된 낮게 도핑된 GaN 층(24)은 약 1×1016/㎤ 이하의 도펀트 농도 및 약 10㎛ 이상의 두께를 가지는 것을 특징으로 할 수 있다. 상기 쇼트키 정류기(20)는 어떠한 외부 기판과도 결여되어 있으므로, 쇼트키 접점(26)은 낮게 도핑된 GaN 층(24)의 한쪽 면에 형성될 수 있으며, 저항 접점(28)은 프리-스탠딩, 전도성 GaN 기본 층(22)의 반대쪽 면에 형성될 수 있다.
GaN에 기반한 P-N 및 P-I-N 다이오드 구조물
또한 고 항복전압을 갖는 GaN에 기반한 P-N 및 P-I-N 다이오드는 고 전력 디바이스 응용에 중요하다. 고 항복전압을 갖는 PN 또는 P-I-N 접합을 제조할 수 있는 능력은 사이리스터와 같은 전력 기기의 발달에 중요한 발판을 마련할 수 있다.
일 관점에서 본 발명은 에피층/기판 인터페이스 가까이에 고 전도성 n-타입 GaN 층을 갖는 HVPE GaN 층상에 MOVPE를 이용하여 GaN에 기반한 P 및 I를 성장시킴에 의해 제조되는 약 320V 및 450V의 항복전압을 갖는 GaN P-I-N 다이오드를 제공한다.
AlGaN P-I-N 구조를 포함하는 택일적인 P-N 및 P-I-N 구조와 에피택시 및 디바이스에서 기판 물질로써 GaN을 사용하는 것은 본 발명에서 예상될 수 있다.
도 11은 개략적인 GaN P-I-N 다이오드 구조물을 나타낸 것으로서, 사파이어 기판(72) 상에 HVPE에 의해 성장되어진 약 10㎛ 두께의 n-타입 전도성 GaN 층을 포함한다. 상기 n-타입 GaN 층은 N-접합으로 작용하는 전도성을 갖는 2㎛ 두께의 GaN 하부-층(74) 및 약 1×1016/㎤의 이하의 전도성을 갖는 8㎛ 두께의 GaN 하부-층(76)을 추가로 포함할 수 있다. I-접합으로 작용하는 약 0.5㎛ 두께의 낮게 도핑된 GaN 층(77)은 1×1015/㎤의 항복 도펀트 농도 조건하에서, MOVPE에 의해 GaN 하부-층(76)에서 성장된다. P-접합으로 작용하는 약 0.5㎛ 두께의 p-타입 GaN 층(78)은 약 1×1017/㎤의 양공(hole) 농도 조건하에서 MOVPE에 의해 낮게 도핑된 GaN 층(77)에서 성장된다. P-타입 저항 접합(79A) 및 n-타입 저항 접합(79B 및 79C)이 형성됨으로써, 완벽한 P-I-N 다이오드를 제공할 수 있다.
도 11에 도시된 바와 같은 메사-구조를 제공하기 위하여, 반응적인 이온 에칭에 의해 상기 타입의 P-I-N 다이오드 구조물가 형성될 수 있으며, p-타입 및 n-타입 저항 접점을 제공하기 위하여 공인된 금속화가 수행된다. 도 12는 상기 P-I-N 다이오드 구조물의 전류-전압 곡선을 나타낸 것이다. 상기 P-I-N 디바이스에서 약 320V의 항복전압이 측정되어 진다. 이와 비슷한 구조를 가진 다른 P-I-N 디바이스에서는 450V의 항복전압이 수득된다. 상기 두 가지 경우에서, 코너 및 가장자리에서 디바이스가 물질의 품질에 의해 제한되기 보다는 디바이스의 디자인에 의해 제한됨을 나타내는 조기(premature) 항복이 나타날 수 있다.
고 항복전압을 갖는 P-N 또는 P-I-N 다이오드는 향상된 가장자리 말단 및 두꺼운 I-층을 사용하여 제조될 수 있다. 상기 GaN에 기반한 쇼트키 다이오드 구조물에서 서술한 바와 같이, P-I-N 구조에서 GaN 층의 두께는 상기 GaN 층의 두께가 대략 10㎛ 이상일 경우, 사파이어와 같은 외부 기판에 성장된 GaN 층에서 관찰되어 지는 변형-유도된 크래킹에 의해서 제한된다.
특히, 낮은 전위 결함 밀도, 프리-스탠딩 GaN 기판을 생산하기 위한 기술은2002년 8월 27일 발행된 미국특허 제6,440,823호의 "낮은 결함 밀도(Ga, Al, In)N 및 이의 제조를 위한 HVPE 방법"와 미챌 A. 티쉴러, 토마스 F. 쿠엑 및 로버트 P. 바우도에 의해 1997년 10월 21일 출원된 미국동시계속출원 제08/955,168호의 "벌크 단일 결정 갈륨 질화물 및 이의 제조를 위한 방법" 및 1997년 10월 21일자로 발행된 미국특허 제5,679,152호: 1997년 11월 3일자로 출원된 미국특허출원 제08/984,473; 로버트 P. 바우도,존 M. 레드윙, 미챌 A. 티쉴러 및 던칸 W. 브라운에 의해 1996년 11월 3일자로 출원된 미국가출원 제60/031,555호에서 개시되어 있다.
도 13은 본 발명의 고전압 P-I-N 구조(80)를 도시한 것이고, 5×106/㎠ 이상의 전위 결함 밀도 및 약 50㎛ 이상의 두께에 의해 특징되는 n-타입 전도성 프리-스탠딩 전도성 GaN 기본 층(86)에 의하여 형성된 N-접합을 포함한다. 상기 낮은 전위 결함 밀도, 프리-스탠딩 GaN 기본 층은 쇼트키 다이오드 구조물을 위해서 상기와 유사한 방법으로 형성될 수 있다. 1×1015/㎤ 이하의 도펀트 농도를 가지는 두껍고, 낮게 도핑된 GaN 층(87)을 포함하는 I-접합은 상기 전도성있는 GaN 기본 층(86)에 형성된다. GaN 기본 층(86)은, 낮게 도핑된 GaN 층(87)이 형성되기 이전에 혹은 이후에 외부 기판으로부터 제거될 수 있다. 전도성 GaN 기본 층(86)은 낮은 전위 결함 밀도를 가지므로, 그 위에 형성되는 낮게 도핑된 GaN 층(87)은 P-I-N 구조(80)의 전체적인 항복전압을 향상시키기 위하여, 10㎛ 이상의 충분한 두께로 성장할 수 있다. p-타입 전도성 GaN 층(88) 및 0.25㎛ 이상의 두께을 포함하는 P-접합은 낮게 도핑된 GaN 층(87)에 형성될 수 있다.
p-타입 저항 접합(89A)은 p-타입 GaN 층(88)에 형성될 수 있으고, 반면 n-타입 저항 접합(89B)은 n-타입 전도성 GaN 기본 층(86)에 형성될 수 있고, I-층(87)의 두께는 항복전압을 증가시키기 위하여 10㎛ 이상일 수 있다. 도 13에서 도시된 수직(vertical) 구조는 도 11에서 도시한 측면 디바이스와는 상반되게, n-타입 층의 전류 혼잡을 최소화하는 이점이 있다. 또한, n-타입 전도성 GaN 층(86)에서의 감소된 전위 결함 밀도는 디바이스에서 감소된 누출 전류를 유도한다.
또한, (Al, Ga)N 또는 (Al, Ga, In)N 합금을 포함하는 P-I-N 다이오드 구조물이 형성될 수 있다. 예를 들어, GaN보다 넓은 밴드(band) 갭(gap)을 가지는, (Al, Ga)N의 사용은 디바이스 구조물에서 더욱 고 항복전압 및 더욱 얇고, 낮게 도핑된 층의 사용을 을 유도할 수 있다.
본 발명에서 기술된 P-N 및 P-I-N 다이오드 기술은 사이리스터(p-n-p-n) 및 IMPATTs(n+-p-i-p+)와 같은 더욱 복잡한 양극성의 GaN에 기반한 전력 디바이스를 제조하기 위하여 사용될 수 있다.
본 발명이 참고로써 서술된 구현예 및 특징들에 의해 다양하게 개시되어 있을지라도, 본 발명에 기재된 구현예 및 특징들은 본 발명을 제한하고자 함이 아니며, 다른 변형, 변경 및 그 외의 구현예들이 본 발명의 기술분야에서의 당업자에 의해 제시될 수 있다. 그러므로 본 발명은 다음의 특허청구범위에 따라 광범위하게 구성된다.

Claims (47)

  1. 다음을 포함하는 마이크로엘렉트로닉(microelectronic) 디바이스(device) 구조물:
    (a) 약 5×106/㎠이하의 전위 결함 밀도를 가지는 상부 표면을 갖는 1차 전도성 GaN 기본 층;
    (b) 상기 전도성 GaN 기본 층의 상부 표면에 형성되고, 약 1×1016/㎤이하의 도펀트 농도를 갖는 2차 GaN 층; 및
    (c) 상기 1차 GaN 층에 금속-대-반도체 접점을 형성하는 적어도 하나 이상의 금속 접점.
  2. 제1항에 있어서, 상기 1차 전도성 GaN 기본 층은 프리-스탠딩 GaN 구조물을 포함하는 것을 특징으로 하는 마이크로엘렉트릭 디바이스 구조물.
  3. 제2항에 있어서, 상기 프리-스탠딩 GaN 구조물은 다음을 포함하는 단계에 의해 형성되는 것을 특징으로 하는 마이크로엘렉트릭 디바이스 구조물:
    (1) 외부 기판 상에 전도성 GaN 구조물을 성장시키는 단계; 및
    (2) 상기 프리-스탠딩 GaN 구조물을 형성하기 위하여, 외부 기판으로부터 GaN 구조물을 제거하는 단계.
  4. 제3항에 있어서, 상기 1차 전도성 GaN 구조물은 수소화물 증기 상 에피택시에 의해 외부 기판 상에 성장되고, 2차 GaN 층이 형성되기 이전에 분리에 의해서 외부 기판으로부터 제거되며, 상기 2차 GaN 층은 1차 전도성 GaN 구조물 상에 수소화물 증기 상 에피택시 또는 금속 유기 증기 상 에피택시에 의해서 형성되는 것을 특징으로 하는 마이크로엘렉트릭 디바이스 구조물.
  5. 제3항에 있어서, 상기 1차 전도성 GaN 구조물은 수소화물 증기 상 에피택시에 의해 외부 기판상에 성장되고, 1차 GaN 층의 형성후에 분리에 의해서 외부 기판으로부터 제거되며, 상기 2차 GaN 층은 수소화물 증기 상 에피택시(epitaxy)에 의해서 상기 전도성 GaN 구조물에 형성되는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  6. 제2항에 있어서, 상기 1차 전도성 GaN 기본 층의 두께는 약 50㎛이상이고, 상기 2차 GaN 층의 두께는 약 10㎛이상인 것을 특징으로 하는 마이크로엘렉트로닉디바이스 구조물.
  7. 제2항에 있어서, 상기 1차 금속 접점은 상기 2차 GaN 층과 쇼트키 접점을 형성하며, 상기 2차 금속 접점은 상기 1차 전도성 GaN 기본 층과 저항 접점을 형성하는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  8. 제6항에 있어서, 2000V 이상의 항복전압을 가지는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  9. 제1항에 있어서, 사파이어 기판을 더 포함하고, 상기 1차 전도성 GaN 기본 층은 수소화물 증기 상 에피택시(HVPE)에 의해서 상기 사파이어 기판 상에 형성되며, 상기 사파이어 기판 및 상기 1차 전도성 GaN 기본 층은 HVPE/사파이어 기본 구조물을 형성하는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  10. 제1항에 있어서, 상기 2차 GaN 층은 게르마늄으로 도핑되는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  11. 제1항에 있어서, 상기 1차 전도성 GaN 기본 층의 상부 표면은 도핑되지 않으며, 상기 2차 GaN 층은 2차 GaN 층과 상기 도핑되지 않은 1차 전도성 GaN 기본 층의 상부 표면과의 인터페이스에서 도펀트(dopant) 또는 전도성을 제거함에 의해 균일하게 성장되는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  12. 다음을 포함하는 마이크로엘렉트로닉 디바이스 구조물:
    (a) 외부 기판;
    (b) 상기 외부 기판에 적층되는 핵형성 버퍼 층;
    (c) 상기 핵형성 버퍼 층에 적층되는 약 1×1016/㎤ 이하의 도펀트 농도를 가지는 1차 GaN 층;
    (d) 상기 1차 GaN 층에 적층되는 2차 전도성 GaN 층;
    (e) 상기 2차 전도성 GaN 층에 적층되고, 약 1×1016/㎤ 이하의 도펀트 농도를 가지는 3차 GaN 층; 및
    (f) 상기 3차 GaN 층에 금속-대-반도체 접합을 형성하는 적어도 하나 이상의 금속접점.
  13. 제12항에 있어서, 상기 외부 기판은 사파이어, Si, 및 SiC로 이루어진 그룹으로부터 선택된 하나 이상의 물질을 포함하는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  14. 제12항에 있어서, 외부 기판은 사파이어인 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  15. 제12항에 있어서, 상기 3차 GaN 층의 두께는 10㎛ 이하인 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  16. 제12항에 있어서, 상기 3차 GaN 층의 두께는 20㎛ 이하인 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  17. 제12항에 있어서, 상기 3차 GaN 층의 두께는 50㎛ 이하인 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  18. 제12항에 있어서, 상기 2차 전도성 GaN 층은 변형-감소 도펀트로 도핑되는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  19. 제12항에 있어서, 상기 2차 전도성 GaN 층은 게르마늄(germanium)으로 도핑되는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  20. 제12항에 있어서, 상기 1차 GaN 층은 약 0.6㎛의 두께를 가지고, 상기 2차 전도성 GaN 층은 약 2.0㎛ 두께 및 약 1.5×1019/㎤의 도펀트 농도를 가지며, 상기 3차 GaN 층은 적어도 약 2.5㎛의 두께를 가지는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  21. 제12항에 있어서, 상기 1차 GaN 층은 약 0.6㎛의 두께를 가지고, 상기 2차 전도성 GaN 층은 약 0.5㎛의 두께 및 약 1.5×1019/㎤의 도펀트 농도를 가지며, 상기 3차 GaN 층은 적어도 약 2.5㎛의 두께를 가지는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  22. 제12항에 있어서, 상기 2차 전도성 GaN 층은 1차 도펀트 농도를 갖는 1차 전도성 GaN 하부-층과, 2차 도펀트 농도를 갖는 2차 전도성 GaN 하부-층을 포함하고, 상기 1차 전도성 GaN 하부-층은 1차 GaN 층에 근접하며, 상기 2차 전도성 GaN 하부-층은 상기 3차 GaN 층에 근접하고, 상기 1차 도펀트 농도는 2차 도펀트 농도보다 낮은 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  23. 제22항에 있어서, 상기 1차 GaN 층은 약 0.6㎛의 두께를 가지고, 상기 1차 전도성 GaN 하부-층은 약 1.9㎛의 두께 및 약 2.0×1018/㎤의 도펀트 농도를 가지며, 상기 2차 전도성 GaN 하부-층은 약 0.1㎛ 및 약 1.5×1019/㎤의 도펀트 농도를 가지고, 상기 3차 GaN 층은 적어도 약 2.5㎛의 두께를 가지는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  24. 다음을 포함하는 마이크로엘렉트로닉 구조물:
    (a) 약 5×106/㎤ 이하의 전위 결함 밀도로 특징되는 상부 표면을 갖는 n-타입 전도성 1차 GaN 층;
    (b) 상기 1차 GaN 층의 상부 층에 형성되는, 약 1×1015/㎤ 이하의 도펀트 농도를 갖는 2차 GaN 층;
    (c) 상기 2차 GaN 층에 형성되는, p-타입 전도성 3차 GaN 층; 및
    (d) 상기 3차 GaN 층에 적층되는 적어도 하나 이상의 금속 접점.
  25. 제24항에 있어서, 상기 1차 GaN 층은 프리-스탠딩 GaN 구조물을 포함하는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  26. 제24항에 있어서, 상기 프리-스탠딩 GaN 구조물은 다음을 포함하는 단계에 의하여 형성되는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물:
    (1) 외부 기판 상에 n-타입 전도성 GaN 구조물을 성장시키는 단계; 및
    (2) 프리-스탠딩 GaN 구조물을 형성하기 위하여, 상기 외부 기판으로부터 n-타입 전도성 GaN 구조물을 제거하는 단계.
  27. 제26항에 있어서, 상기 n-타입 전도성 GaN 구조물은 수소화물 증기 상 에피택시(epitaxy)에 의해서 외부 기판 상에 성장되고, 상기 n-타입 전도성 GaN 구조물은 2차 GaN 층이 형성되기 이전에 분리에 의해서 외부 기판으로부터 제거되며, 상기 2차 GaN 층은 수소화물 증기 상 에피택시 또는 금속-유기 증기 상 에피택시에 의해서 프리-스탠딩 GaN 구조물 상에 형성되는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  28. 제26항에 있어서, 상기 n-타입 전도성 GaN 구조물은 수소화물 증기 상 에피택시에 의해서 외부 기판 상에 성장되고, 상기 n-타입 전도성 GaN 구조물은 2차 GaN 층이 형성된 후에 분리에 의해서 외부 기판으로부터 제거되며, 상기 2차 GaN 층은 수소화물 증기 상 에피택시에 의해서 프리-스탠딩 GaN 구조물 상에 형성되는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  29. 제25항에 있어서, 상기 n-타입 전도성 1차 GaN 구조물의 두께는 약 50㎛ 이상이고, 상기 2차 GaN 층의 두께는 약 10㎛ 이상이며, 상기 3차 P-타입 전도성 GaN 층의 두께는 약 0.25㎛ 이상인 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  30. 제24항에 있어서, 1차 금속 접점은 상기 n-타입 전도성 1차 GaN 층과 1차 저항 접점을 형성하고, 상기 2차 금속 접점은 상기 p-타입 전도성 3차 GaN 층과 2차 저항 접점을 형성하는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  31. 제24항에 있어서, 사파이어 기판을 더 포함하고, 상기 n-타입 전도성 1차 GaN 층은 수소화물 증기 상 에피택시(HVPE)에 의해서 상기 사파이어 기판 상에 형성되며, 상기 사파이어 기판과 상기 n-타입 전도성 1차 GaN 층은 HVPE/사파이어 기본 구조물을 형성하는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  32. 제24항에 있어서, 상기 2차 GaN 층은 게르마늄으로 도핑되는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  33. 제24항에 있어서, 상기 n-타입 전도성 1차 GaN 층의 상부 표면은 도핑되지 않으며, 상기 2차 GaN 층은 2차 GaN층 및 n-타입 전도성 1차 GaN 층의 도핑되지 않은 상부 표면과의 인터페이스에서 도펀트 및 전도성을 제거함에 따라 균일하게 성장되는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  34. 다음을 포함하는 마이크로엘렉트로닉 디바이스 구조물:
    (a) 외부 기판;
    (b) 상기 외부 기판에 적층되는 핵형성 버퍼 층;
    (c) 상기 핵형성 버퍼 층에 적층되고, 약 1×1016/㎤ 이하의 도펀트 농도를 가지는 1차 GaN 층;
    (d) 상기 1차 GaN 층에 적층되는 n-타입 전도성 2차 GaN 층;
    (e) 상기 n-타입 전도성 2차 GaN 층위에 적층되고, 약 1×1016/㎤이하의 도펀트 농도를 가지는 3차 GaN 층; 및
    (f) 상기 3차 GaN 층에 형성되는, p-타입 전도성 4차 GaN 층; 및
    (g) 상기 4차 GaN 층에 적층되는 적어도 하나 이상의 금속 접점.
  35. 제34항에 있어서, 상기 외부 기판은 사파이어, Si, 및 SiC로 이루어진 그룹으로부터 선택되는 하나 이상의 물질인 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  36. 제34항에 있어서, 상기 외부 기판은 사파이어인 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  37. 제34항에 있어서, 상기 3차 GaN 층의 두께는 10㎛ 이하인 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  38. 제34항에 있어서, 상기 3차 GaN 층의 두께는 20㎛ 이하인 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  39. 제34항에 있어서, 상기 3차 GaN 층의 두께는 50㎛ 이하인 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  40. 제34항에 있어서, 상기 n-타입 전도성 2차 GaN 층은 변형-감소 도펀트로 도핑되는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  41. 제34항에 있어서, 상기 n-타입 전도성 2차 GaN 층은 게르마늄으로 도핑되는것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  42. 제34항에 있어서, 상기 1차 GaN 층은 약 0.6㎛의 두께를 가지고, 상기 n-타입 전도성 2차 GaN 층은 약 2.0㎛의 두께 및 약 1.5×1019/㎤의 도펀트 농도를 가지며, 상기 3차 GaN 층은 적어도 약 2.5㎛의 두께를 가지는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  43. 제34항에 있어서, 상기 1차 GaN 층은 약 0.6㎛의 두께를 가지고, 상기 n-타입 전도성 2차 GaN 층은 약 0.5㎛의 두께 및 약 1.5×1019/㎤의 도펀트 농도를 가지며, 상기 3차 GaN 층은 적어도 약 2.5㎛의 두께를 가지는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  44. 제34항에 있어서, 상기 n-타입 전도성 2차 GaN 층은 첫번째 도펀트 농도를 갖는 1차 전도성 GaN 하부-층과 두번째 도펀트 농도를 갖는 2차 전도성 GaN 하부-층을 포함하고, 상기 1차 전도성 GaN 하부-층은 1차 GaN 층에 근접하며, 상기 2차 전도성 GaN 하부-층은 상기 3차 GaN 층에 근접하고, 상기 첫번째 도펀트 농도는 상기 두번째 도펀트 농도보다 낮은 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  45. 제44항에 있어서, 상기 1차 GaN 층은 약 0.6㎛의 두께를 가지고, 상기 1차 전도성 GaN 하부-층은 약 1.9㎛의 두께 및 약 2.0×1019/㎤의 도펀트 농도를 가지며, 상기 2차 전도성 GaN 하부-층은 약 0.1㎛의 두께 및 약 1.5×1019/㎤의 도펀트 농도를 가지고, 상기 3차 GaN 층은 적어도 약 2.5㎛ 두께를 가지는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  46. 제1항에 있어서, 메사-타입 쇼트키 다이오드 및 평면 타입 쇼트키 다이오드로 이루어진 그룹으로부터 선택된 쇼트기 다이오드를 포함하는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
  47. 제12항에 있어서, 메사-타입 쇼트키 다이오드 및 평면 타입 쇼트키 다이오드로 이루어진 그룹으로부터 선택된 쇼트키 다이오드를 포함하는 것을 특징으로 하는 마이크로엘렉트로닉 디바이스 구조물.
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