JP3355334B2 - 可変容量ダイオードの製造方法 - Google Patents
可変容量ダイオードの製造方法Info
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Description
路を構成するための可変容量素子等として用いられる可
変容量ダイオードの製造方法に関する。
しては、印加電圧の変化に対する容量比が大きい特性で
ある。容量比が大きい可変容量ダイオードを作るには、
半導体層の表面から不純物濃度が漸次薄くなる不純物濃
度特性(超階段特性)を持たせればよいことが良く知ら
れている。
示すように、例えばGaAs(ガリウム砒素)から成る
基板1の一方の面にエピタキシャル成長法によって半導
体層2を形成する(図7A)。このエピタキシャル成長
法により半導体層2を形成する際に、エピタキシャル層
に混入させる不純物の量を漸次変化させることにより、
表面側から不純物濃度を漸次薄くする方向の傾斜付けを
することができる。
表面に表面電極3を被着形成し、更に基板1の裏面に裏
面電極4を被着形成し(図7B)、これら表面電極3と
裏面電極4との間に電圧を印加することにより半導体層
2内に空乏層が発生し、この空乏層によって静電容量が
形成される。
純物濃度に超階段構造を与えるために、エピタキシャル
成長方法を用いたから、その製造が面倒である。つま
り、エピタキシャル成長法により不純物濃度を超階段構
造とするには、エピタキシャル成長時に時間の経過に従
って不純物を混入する量を制御しなければならないから
である。
層2の不純物濃度の平面方向の濃度分布に均一性が欠け
るため、容量値に大きな固体差が発生する欠点もある。
この発明の目的は、容量値に固体差を発生させることが
なく、また製造方法も簡単な可変容量ダイオードの製造
方法を提案しようとするものである。
可変容量ダイオードに適用する場合には、基板の一方の
面に不純物濃度が均一な半導体層をエピタキシャル成長
法によって形成すると共に、この半導体層にイオン注入
法により不純物を注入する。イオン注入法によって不純
物を注入することにより半導体層には厚み方向にガウス
分布特性を持つ不純物濃度分布が形成される。
して超階段構造を得るように構成するものである。この
ために、この発明ではガウス分布特性の最大濃度位置ま
で半導体層の表面をエッチング除去し、半導体層の表面
に最大濃度面を露出させる。この最大濃度面に表面電極
を形成すると共に、基板の裏側に裏面電極を形成して可
変容量ダイオードを構成したものである。
ドに適用する場合には、半絶縁基板の一方の面に比較的
不純物濃度が高い第1半導体層をエピタキシャル成長法
によって形成すると共に、この第1半導体層の上面に第
1半導体層より不純物濃度が低い第2半導体層を形成
し、この第2半導体層にイオン注入法によって不純物を
注入する。
により、第2半導体層内にはガウス分布特性を持つ不純
物の濃度分布を得ることができる。このガウス分布特性
の最大濃度位置を特定し、その厚み方向の位置までエッ
チングして第2半導体層の最大濃度面を表面に露出させ
る。この後、第2半導体層の一部を除去し、第1半導体
層の一部を露出させ、この第1半導体層の露出部分と、
第2半導体層の面に電極を形成してプレーナ型の可変容
量ダイオードを形成する。
層の内部に不純物濃度の超階段構造を得るためにイオン
注入法を用いたから、イオン注入法によれば面方向の不
純物濃度の均一性がよいため、静電容量値が均一に揃っ
た可変容量ダイオードを得ることができる。また、イオ
ン注入法によれば、不純物の注入量を精度よく制御する
ことができる。よって、ガウス分布特性も固体差なく均
一に揃えることができる。従って、電圧対静電容量比の
揃った可変容量ダイオードを容易に作ることができる利
点が得られる。
イオードの製造方法によって両面電極型のショットキー
型可変容量ダイオードを製造する工程を示す。図1Aに
示すように、基板1の一方の面にエピタキシャル成長法
によって半導体層2を形成する。基板1としてはGaA
sから成る基板を用いることができる。従って、この基
板1の面に形成される半導体層2はGaAsから成る半
導体層が成長形成される。半導体層2には、例えばシリ
コンのような不純物を1×1015/cm3 程度の濃度で添
加されている。また半導体層2の厚みは、この例では0.
38μm とした場合を示す。なお、基板1のシリコン濃
度はこの例では1×1018/cm3 とした。
で成長した後、図1Bに示すように半導体層2に例えば
シリコンから成る不純物をイオン注入する。イオン注入
の条件としては、この例では加速電圧が150KeV ,イ
オンのドーズ量を2×1013/cm2 とした。図2にイオ
ン注入時における加速電圧V1 ,V2 ,V3 …と、半導
体層2に形成されるイオン濃度の分布の関係を示す。図
から明らかなように、加速電圧Vが低い程注入されたイ
オンの停止位置は浅い位置に集中し、加速電圧Vが高く
なるに伴ってイオンの停止位置は深い位置に移動する。
イオンの停止位置の分散はガウス分布特性を呈する。ま
た、加速電圧Vが低い程イオンの停止位置の集中度が高
いことが解る。従って、この実施例では加速電圧VをV
=150KeV に選定しイオンの注入を実施した。
の不純物濃度の分布を示す。図3において、11は基板
1の不純物濃度、12A,12B,12Cはイオン注入
によって形成された半導体層2内の不純物濃度を示す。
12A,12B,12Cはイオン注入時のドーズ量の違
いによって発生する濃度の違いを示す。つまり、12
A,12B,12Cの順にドーズ量を大きくした場合を
示す。この点からドーズ量の違いによって濃度が最大と
なる深さ位置は変化しないことが解る。イオン注入後、
注入したイオンを活性化するために半導体層2に熱を加
え活性アニール処理を施す。
を正確に規定して不純物濃度が最大になる深さ位置を特
定し、そのピーク濃度位置まで半導体層2をエッチング
除去する。つまり、図3に示すハッチングを付して示す
部分を除去する。エッチングにより残された半導体層を
図1Cに示すように符号22を付して示す。基板1の面
に残された半導体層22の表面はガウス分布特性のピー
ク点に相当する最大濃度の部分が露出される。
ミック電極4を被着形成(図1D)してオーミック処理
し、更に半導体層22の上面にショットキー電極3を被
着して図1Eに示す可変容量ダイオードが完成する。シ
ョットキー電極3に負電位、オーミック電極4に正電位
を与えることにより半導体層2内に空乏層が形成され、
電極3と4の間に静電容量が構成される。
オードの製造方法を採ることにより、得られた可変容量
ダイオードの半導体層22は図3に示したようにショッ
トキー電極3との接合面が最大不純物濃度となっている
ため、容量比を最大限に得ることができる。図4にその
様子を示す。図4は横軸にエッチング量、縦軸に印加電
圧OVと6Vの容量比を採りエッチング量が異なる可変
容量素子を複数作って取得したデータである。この図4
から明らかなように、エッチング量を図3に示した不純
物濃度の最大値位置に合致させた場合に、容量比が最大
になることが解る。図5にイオン注入時における不純物
のドーズ量と加速電圧を変化させて作られた可変容量ダ
イオードの容量比の分布を示す。図5に示す曲線Aは加
速電圧を150Kevに設定し、ドーズ量を変化させて
作られた複数の可変容量ダイオードの容量比の分布をプ
ロットして求めた曲線、曲線Bは加速電圧を100Ke
vに設定し、ドーズ量を変化させて作られた複数の可変
容量ダイオードの容量比の分布をプロットして求めた曲
線、曲線Cは加速電圧を200Kevに設定し、ドーズ
量を変化させて作られた可変容量ダイオードの容量比の
分布をプロットして求めた曲線である。容量比2の位置
に示した直線Dは従来の技術で得られる容量比の上限値
を示す。図5に示す集計の結果から加速電圧を100〜
200Kev付近に設定し、ドーズ量を(1〜4)×1
013/cm2 の範囲に採ることにより従来の技術で得ら
れる容量比2より大きい容量比が得られることが解か
る。従って、この発明ではイオン注入時のドーズ量を
(1〜4)×1013/cm2 に採る点を特徴とするもの
である。
ーナ型のショットキー型可変容量ダイオードを製造する
場合の実施例を示す。図6Aに示すように、半絶縁基板
1の一方の面にエピタキシャル成長法により半導体層2
Aと2Bを形成する。下側の半導体層2Aは、例えばシ
リコンから成る不純物の濃度が1×1018/cm3 で、厚
みが約1μm とされる。上側の半導体層2Bはシリコン
から成る不純物の濃度が1×1015/cm3 で、厚みが約
0.38μm とされる。
イオン注入法により、例えばシリコンイオンを注入す
る。この注入条件は加速電圧V=150KeV,ドーズ量を
2×1013/cm2 とする。イオン注入後、半導体層2B
を加熱し、活性化アニール処理を施す。イオン注入後、
半導体層2Bの表面をエッチングし、その表面に不純物
濃度の最大部分を露出させる(図6C)。
を被せた部分を除いて半導体層2Bをエッチング除去
し、不純物濃度の高い半導体層2Aを露出させる(図6
D)。露出された半導体層2Aの面にオーミック電極5
を被着形成(図6E)し、更に半導体層2B上にショッ
トキー電極3を形成して図6Fに示すプレーナ構造の可
変容量ダイオードを得る。
位、電極5に正電位を与えることにより、半導体層2B
内に空乏層が形成され、この空乏層により電極3と5の
間に静電容量が形成され、その印加電圧を変化させるこ
とにより静電容量を変化させることができる。なお、上
述の実施例では、基板1としてGaAsを用いた場合を
説明したが、基板1をシリコン基板とすることができ
る。この場合には、基板1の上面に形成されるシリコン
から成る半導体層にリンをイオン化して注入すれば上述
と同様に可変容量ダイオードを作ることができる。
量ダイオードについて説明したが、PN接合の可変容量
ダイオードについてもこの発明による製造方法を利用出
来ることは容易に理解できよう。
不純物濃度の分布を超階段構造とするために、イオン注
入法を利用したから、エピタキシャル法により超階段構
造の不純物濃度の分布を形成する場合より製造が容易で
ある。また、不純物濃度の最大位置をイオン注入時の加
速電圧によって正確に規定することができるから、超階
段構造を容易に作ることができる。この結果、容量比が
大きい可変容量ダイオードを容易に作ることができる利
点が得られる。
ン注入密度も均一性がよい。このため、静電容量のバラ
ツキも小さくでき、静電容量値を揃えることができる。
また容量比のバラツキも小さく抑えることができる利点
が得られる。
を説明するための工程図。
に用いるイオン注入法によって形成される不純物濃度の
分布特性を説明するためのグラフ。
の特徴とする部分を説明するためのグラフ。
において、エッチング量を変化させて作られた可変容量
ダイオードの容量比を説明するためのグラフ。
において、加速電圧とドーズ量を変化させて作られた可
変容量ダイオードの容量比の分布をプロットして求めた
曲線図。
をプレーナ型の可変容量ダイオードに適用した場合の工
程図。
るための図。
Claims (3)
- 【請求項1】 基板の一方の面にエピタキシャル成長法
により半導体層を形成し、この半導体層の表面からイオ
ン注入法により不純物を注入して、上記半導体層の厚み
方向にガウス分布特性に従って変化する不純物濃度分布
を形成すると共に、この不純物濃度分布の最大濃度付近
までの深さ位置まで上記半導体層をエッチング除去し、
このエッチングにより形成された上記半導体層の最高濃
度を持つ面に表面電極を形成し、上記基板の裏面に裏面
電極を形成することを特徴とする可変容量ダイオードの
製造方法。 - 【請求項2】 基板の一方の面にエピタキシャル成長法
により不純物濃度が大きい第1半導体層を形成し、この
第1半導体層の上面に不純物濃度が小さい第2半導体層
を形成し、この第2半導体層にイオン注入法により不純
物を注入して、上記第2半導体層の厚み方向にガウス分
布特性に従って変化する不純物濃度分布を形成すると共
に、この不純物濃度分布の最大濃度付近までの深さ位置
まで上記第2半導体層をエッチング除去すると共に、上
記第2半導体層の一部を除去して上記第1半導体層を露
出させ、この第1半導体層の露出面と上記第2半導体層
の面の双方に電極を形成してプレーナ型の可変容量ダイ
オードを形成することを特徴とする可変容量ダイオード
の製造方法。 - 【請求項3】 請求項1又は2記載の可変容量ダイオー
ドの製造方法の何れかにおいて、上記イオン注入時のド
ーズ量を(1〜4)×1013/cm2 に選定したことを
特徴とする可変容量ダイオードの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31224596A JP3355334B2 (ja) | 1996-02-07 | 1996-11-22 | 可変容量ダイオードの製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2107096 | 1996-02-07 | ||
JP8-21070 | 1996-02-07 | ||
JP31224596A JP3355334B2 (ja) | 1996-02-07 | 1996-11-22 | 可変容量ダイオードの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09275217A JPH09275217A (ja) | 1997-10-21 |
JP3355334B2 true JP3355334B2 (ja) | 2002-12-09 |
Family
ID=26358084
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31224596A Expired - Fee Related JP3355334B2 (ja) | 1996-02-07 | 1996-11-22 | 可変容量ダイオードの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3355334B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE511701T1 (de) | 2000-03-03 | 2011-06-15 | Nxp Bv | Verfahren zur herstellung einer schottky varicap diode |
CA2483403A1 (en) | 2002-04-30 | 2003-11-13 | Jeffrey S. Flynn | High voltage switching devices and process for forming same |
-
1996
- 1996-11-22 JP JP31224596A patent/JP3355334B2/ja not_active Expired - Fee Related
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---|---|
JPH09275217A (ja) | 1997-10-21 |
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