KR20090127035A - 쇼트키 배리어 다이오드 및 그 제조 방법 - Google Patents

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barrier diode
schottky barrier
schottky
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mesa
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도미히토 미야자키
마코토 기야마
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스미토모덴키고교가부시키가이샤
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Abstract

쇼트키 배리어 다이오드는, 기판 위에 형성된 메사부를 갖는 에피택셜 성장층과, 메사부 위에 형성된 쇼트키 전극을 구비하고, 쇼트키 전극의 단부와, 메사부의 상면 단부 사이의 거리는 2 ㎛ 이하이며, 거리(x)가 2 ㎛ 이하이기 때문에 누설 전류가 현저히 저감되고, 브레이크다운 전압이 향상되며, 내압 특성이 우수한 쇼트키 배리어 다이오드를 제공한다.

Description

쇼트키 배리어 다이오드 및 그 제조 방법{SCHOTTKY BARRIER DIODE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 쇼트키 배리어 다이오드에 관한 것으로서, 특히, 내압 특성의 개선 대책에 관한 것이다.
종래부터, 고전압 스위칭 소자(파워 소자)로서 예컨대 특허 문헌 1의 도 6a 및 도 6b에 개시된 바와 같이 사파이어 기판 상에 GaN층을 에피택셜 성장시키고, 에피택셜 성장층 위에 메사형이나 플래너형 쇼트키 배리어 다이오드를 설치하는 기술이 알려져 있다. 그 문헌의 도 1에는 에피택셜 성장층의 도핑 농도를 저감함으로써, 이론적으로 예측되는 GaN 정류기의 역내압 특성이 개시되어 있다.
특허 문헌 1: 일본 특허 공표 제2005-530334호 공보
발명의 해결하고자 하는 과제
그러나, 그 문헌에는, 현실적으로 어떠한 역내압을 얻을 수 있는지가 개시되어 있지 않고, 또한, 플래너 다이오드와, 메사 다이오드의 차이에 대해서도 명확히 언급되어 있지 않다. 즉, 파워용 쇼트키 배리어 다이오드, 특히, 메사 구조를 마련한 쇼트키 배리어 다이오드에 대해서 특성 개선을 위한 의미 있는 제안은 이루지고 있지 않는 것이 현상이다.
본 발명의 목적은 메사 구조와 쇼트키 전극과의 구조 개선에 의해 내압 특성이 양호한 쇼트키 배리어 다이오드를 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명의 쇼트키 배리어 다이오드는, 메사부를 갖는 n형 화합물 반도체층 위에 형성된 쇼트키 전극을 구비하고 있고, 쇼트키 전극의 측단부와 메사부의 상면 단부 사이의 거리를 소정값 이하로 제한한 것이다.
본 발명의 쇼트키 배리어 다이오드에 의해 메사부의 상면 단부에 있어서 전계의 완화 작용을 얻을 수 있다. 그리고, 도 5a에 도시된 바와 같이, 쇼트키 전극의 단부와 메사부의 단부와의 거리가 작을수록 누설 전류가 저감되고, 누설 전류값으로 규정되는 브레이크다운 내압이 향상되는 것을 알 수 있었다. 따라서, 쇼트키 배리어 다이오드의 종류에 따라 쇼트키 전극의 단부와 메사부의 단부와의 거리를 소정값 이하로 제한함으로써, 내압 특성의 향상을 도모할 수 있다.
특히, 도 5a에 도시된 바와 같이, 쇼트키 전극의 단부와 메사부의 단부와의 거리를 2 ㎛ 이하로 제한함으로써, 현저한 내압의 향상이 가능해진다.
도 6에 도시된 바와 같이, 메사부의 단차가 0.2 ㎛보다도 크기 때문에 내압이 더욱 높은 쇼트키 배리어 다이오드를 얻을 수 있다.
본 발명의 제1 쇼트키 배리어 다이오드의 제조 방법(제법 1)은 쇼트키 전극을 형성하고 나서, 마스크막을 이용하여 메사부 형성을 위한 에칭을 행하는 방법이다.
이 방법에 의해, 마스크막과 쇼트키 전극과의 오버랩량을 작게 하면, 상기 본 발명의 쇼트키 배리어 다이오드의 구조를 용이하게 실현할 수 있다.
특히, 마스크막과 쇼트키 전극과의 오버랩량을 2 ㎛ 이하로 함으로써 내압 특성이 특히 우수한 쇼트키 배리어 다이오드를 얻을 수 있다.
본 발명의 제2 쇼트키 배리어 다이오드의 제조 방법(제법 2)은 메사부를 형성하고 나서, 이면 전극을 형성하고, 그 후, 쇼트키 전극을 형성하는 방법으로서, 이 제법 2에 의해 도 5b에 도시된 바와 같이, 쇼트키 전극의 단부와 메사부의 단부와의 거리가 소정값 이하인 경우에, 제1 제조 방법과 동일한 작용 효과를 얻을 수 있다.
상기 제법 1 또는 제법 2에 있어서, 메사부를 형성할 때에는 플라즈마 에칭에 의해 메사부의 외형을 형성한 후, 웨트 에칭에 의해 표면층을 제거함으로써, 플라즈마 에칭에 의해 비교적 정확한 메사 형상을 능률적으로 마무리하고, 플라즈마에칭에 의해 형성되는 손상층을 웨트 에칭에 의해 제거할 수 있다.
메사부의 표면부에 손상층이 잔존하고 있으면, 손상층 내의 결함 준위 등에 기인하여 누설 전류가 발생하기 쉬운 것을 알 수 있게 되었다. 특히, 제법 1과 같이 쇼트키 전극의 측단부와 메사부의 상면 단부 사이의 거리를 소정값 이하로 제한한 경우, 손상층에 의한 누설 전류가 발생하기 쉽다. 그래서, 웨트 에칭에 의해 손상층을 제거함으로써, 누설 전류의 발생을 억제할 수 있고, 내압이 더욱 높은 쇼트키 배리어 다이오드를 얻을 수 있다.
발명의 효과
본 발명의 쇼트키 배리어 다이오드 또는 그 제조 방법에 따르면, 내압 특성의 향상을 도모할 수 있다.
도 1은 실시 형태에 따른 쇼트키 배리어 다이오드의 단면도이다.
도 2a는 제법 1-1에 따른 쇼트키 배리어 다이오드의 제조 공정(버퍼층, 에피택셜층 및 이면 전극을 형성)을 도시한 단면도이다.
도 2b는 제법 1에 따른 쇼트키 배리어 다이오드의 제조 공정(쇼트키 전극을 형성)을 도시한 단면도이다.
도 2c는 제법 1에 따른 쇼트키 배리어 다이오드의 제조 공정(쇼트키 전극의 상면 및 측면을 덮는 레지스트 마스크를 형성)을 도시한 단면도이다.
도 2d는 제법 1에 따른 쇼트키 배리어 다이오드의 제조 공정(에피택셜 성장층을 에칭한 후, 레지스트 마스크를 제거)을 도시한 단면도이다.
도 3a는 제법 1-1에 따른 쇼트키 배리어 다이오드의 제조 공정(버퍼층 및 에피택셜층을 형성)을 도시한 단면도이다.
도 3b는 제법 1-1에 따른 쇼트키 배리어 다이오드의 제조 공정(쇼트키 전극을 형성)을 도시한 단면도이다.
도 3c는 제법 1-1에 따른 쇼트키 배리어 다이오드의 제조 공정(쇼트키 전극의 상면 및 측면을 덮는 레지스트 마스크를 형성)을 도시한 단면도이다.
도 3d는 제법 1-1에 따른 쇼트키 배리어 다이오드의 제조 공정(에피택셜 성장층을 에칭)을 도시한 단면도이다.
도 3e는 제법 1-1에 따른 쇼트키 배리어 다이오드의 제조 공정(이면 전극을 형성)을 도시한 단면도이다.
도 4a는 제법 2-1 및 2-2에 따른 쇼트키 배리어 다이오드의 제조 공정(에피택셜 성장층에 메사부를 형성한 후, 레지스트 마스크를 제거)을 도시한 단면도이다.
도 4b는 제법 2-1 및 2-2에 따른 쇼트키 배리어 다이오드의 제조 공정(레지스트 마스크를 제거, 이면 전극을 형성)을 도시한 단면도이다.
도 4c는 제법 2-1 및 2-2에 따른 쇼트키 배리어 다이오드의 제조 공정(쇼트키 전극을 형성)을 도시한 단면도이다.
도 5a는 제법 1-1에 따른 쇼트키 배리어 다이오드의 누설 전류 특성의 실측 데이터를 도시한 도면이다.
도 5b는 제법 2-1에 따른 쇼트키 배리어 다이오드의 누설 전류 특성의 실측 데이터를 도시한 도면이다.
도 6은 제법 1-1, 2-1에 따라 형성된 쇼트키 배리어 다이오드의 메사 단차에 대한 내압값의 실측 데이터를 도시한 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 쇼트키 배리어 다이오드
11 : GaN 기판
11a : 상부
13 : 에피택셜 성장층
13a : 메사부
13b : 상면 단부
15 : 쇼트키 전극
15a : 단부
16 : 이면 전극
20 : 레지스트 마스크
발명의 실시하기 위한 최량의 형태
이하, 본 발명의 실시 형태를 설명한다. 또한, 도면의 설명에 있어서는, 동일 요소에는 동일 부호를 붙이고, 중복하는 설명을 생략한다. 또한, 도면의 치수 비율은 설명한 것과 반드시 일치하는 것은 아니다.
실시예
(제1 실시 형태)
-쇼트키 배리어 다이오드의 구조-
도 1은 본 발명의 실시 형태에 따른 쇼트키 배리어 다이오드의 구조를 도시한 단면도이다.
도 1에 도시된 바와 같이, 본 실시 형태에 따른 쇼트키 배리어 다이오드(10)는 두께 약 400 ㎛의 자립 GaN 기판(11)과, GaN 기판(11) 위에 형성된 두께 약 7 ㎛의 에피택셜 성장층(13)을 구비하고 있다. 에피택셜 성장층(13)은 바닥부로부터 상측으로 돌출된 메사부(13a)를 갖고 있다. 본 실시 형태에 있어서는, 메사부(13a) 의 측면은 경사진 형상을 갖고 있지만, 측면이 수직인 벽이어도 좋다. 그리고, 메사부(13a)의 상면 위에는 Au로 이루어진 쇼트키 전극(15)이 설치되어 있다. 쇼트키 전극(15)의 평면 형상은 직경이 약 200 ㎛의 원형이다. 또한, GaN 기판(11)의 이면에는 Ti/Al/Ti/Au로 이루어진 오믹(ohmic) 이면 전극(16)이 형성되어 있다.
GaN 기판(11)의 본체부는 약 3×1018 cm-3의 비교적 고농도의 n형 도펀트를 함유하고 있다. 또한, 에피택셜 성장층(13)(드리프트층)은 5×1015 cm-3 정도의 저농도의 n형 도펀트를 함유하고 있다. 에피택셜 성장층(13)과 GaN 기판(11) 사이의 두께 1 ㎛ 정도의 영역은 버퍼층(14)으로서, 1×1017 cm-3 정도의 비교적 저농도의 도펀트를 함유하고 있다.
그리고, 본 실시 형태에 있어서의 쇼트키 배리어 다이오드(10)에 있어서는, 쇼트키 전극(15)의 단부(15a)와, 메사부(13a)의 상면 단부(13b) 사이의 거리(x)가 2 ㎛ 이하로 되어 있다. 이러한 구조는 후술하는 제법 1 또는 제법 2에 의해 실현된다. 또한, 본 실시 형태에 있어서의 메사부(13a)와 바닥부의 단차인 메사(d)(=메사 두께)는 0.2 ㎛ 이상, 예컨대 약 1 ㎛이다.
-쇼트키 배리어 다이오드의 제조 공정-
(제법 1-1)
도 2a 내지 도 2d는 제법 1에 따른 쇼트키 배리어 다이오드의 제조 공정을 도시한 단면도이다.
우선, 도 2a에 도시된 공정에서, GaN 기판(11) 위에 버퍼층(14) 및 에피택셜 성장층(13)을 성장시킨다. 성장에 있어서는, 주지의 유기 금속 성장법을 이용하며, 버퍼층(14)에는 캐리어 농도가 약 1×1017 cm-3인 n형 도펀트를 함유시키고, 에피택셜 성장층(13)에는 캐리어 농도가 약 5×1015 cm-3(1×1016 cm-3 이하)인 n형 도펀트를 함유시킨다. 또한, 에피택셜 성장층(13)은 언도프층이어도 좋다. 다음에, 유기세정을 행하고, 10% 염산으로 3분간의 세정을 더 행한 후, GaN 기판(11)의 이면에 다층막인 Ti/Al/Ti/Au막(두께 20/100/20/200 ㎚)을 증착법에 의해 퇴적시켜 600℃, 2분간의 합금화 열처리를 행함으로써, GaN 기판(11)에 오믹 접촉하는 이면 전극(16)을 형성한다.
다음에, 도 2b에 도시된 공정에서, 유기 세정을 행하고, 10% 염산으로 3분간의 세정을 더 행한 후, 에피택셜 성장층(13) 위에 주지의 리프트 오프법에 의해 두께 약 400 ㎚의 증착에 의한 Au막으로 이루어진 쇼트키 전극(15)을 형성한다. 쇼트키 전극(15)의 평면 형상은 전술한 바와 같이 직경이 200 ㎛의 원형이다.
다음에, 도 2c에 도시된 공정에서, 쇼트키 전극(15)의 상면 및 측면을 덮는 레지스트 마스크(20)를 형성한다. 레지스트 마스크(20)는 노볼락 수지 등의 포토레지스트 수지로 이루어지며, 쇼트키 전극(15)보다도 2 ㎛ 큰 직경을 갖고 있다. 따라서, 마스크의 얼라이먼트 오차를 고려하여도, 쇼트키 전극(15)의 전체 둘레에 있어서, 레지스트 마스크(20)로 쇼트키 전극(15)은 확실하게 덮여 있다. 그리고, 쇼트키 전극(15)의 어느 부위에 있어서나 레지스트 마스크(20)와 쇼트키 전극(15)의 단부와의 거리(x)는 2 ㎛ 이하이다. 단, 쇼트키 전극(15)의 적어도 상면이 덮여져 있으면 좋다. 에칭 마스크를 구성하는 재료로서 포토레지스트 수지 이외에 SiN, SiON, SiO2, Au, Pt, W, Ni, Ti 등을 이용할 수 있다. 또한, 쇼트키 전극 자체를 에칭 마스크로서 이용할 수도 있다. 그 경우에는, 셀프 얼라이먼트에 의해 거리(x)를 제로로 할 수 있다.
그리고, 레지스트 마스크(20)를 부착한 상태에서 평행 평판형 플라즈마 장치(RIE)를 이용하여 에칭 가스로서 Cl2 및 BCl2를 흐르게 하면서, 에피택셜 성장층(13)을 에칭한다. 본 예의 에칭 조건은 전력 밀도가 0.004 W/㎟, 챔버내 압력이 10 mTorr∼200 mTorr, 전극 온도가 25℃∼40℃, 가스 유량은 Cl2가 40 sccm, BCl2가 4 sccm이다. 단, 이상의 조건에 한정되는 것은 아니다.
또한, 에칭 가스로서, Cl2 단체라도 좋고, Cl2와 Ar, Cl2와 N2, Cl2와 BCl2, N2 등을 이용하여도 좋다. 이들 에칭 가스를 이용함으로써, 에피택셜 성장층(13)에 부여하는 손상을 극력 억제할 수 있다. 또한, 플라즈마 발생 장치는 RIE 타입에 한정되지 않고, ICP 등, 다른 타입의 장치를 이용하는 것도 가능하다.
다음에, 도 2d에 도시된 공정에서, 에피택셜 성장층(13)을 깊이 1 ㎛까지 에칭한 시점에서 에칭을 종료하고, 애싱 등에 의해 레지스트 마스크(20)를 제거한다. 이에 따라, 메사부(13a)의 외형이 형성된다. 그리고, 쇼트키 배리어 다이오드의 제조 공정을 종료한다. 이 상태에서 메사부(13a)의 상면 단부(13b)와 쇼트키 전극(15)의 단부(15a)의 거리(x)는 쇼트키 전극(15)의 전체 둘레에 있어서, 2 ㎛ 이하로 되어 있다.
(제법 1-2)
도 3a 내지 도 3e는 제법 1-2에 따른 쇼트키 배리어 다이오드의 제조 공정을 도시한 단면도이다.
우선, 도 3a에 도시된 공정에서, 제법 1-1과 동일한 조건으로 GaN 기판(11) 위에 버퍼층(14) 및 에피택셜 성장층(13)을 성장시킨다. 단, 이면 전극(16)은 형성하지 않는다.
다음에, 도 3b 및 도 3c에 도시된 공정에서, 제법 1-1과 동일한 조건으로 Au막 또는 Ni/Au막으로 이루어진 쇼트키 전극(15)을 형성한 후, 쇼트키 전극(15)의 상면 및 측면을 덮는 레지스트 마스크(20)를 형성한다.
단, 도 3c에 도시된 거리(x)는 적어도 다음 웨트 에칭에 의한 제거량 이상인 것이 바람직하다.
그리고, 레지스트 마스크(20)를 부착한 상태에서 평행 평판형 플라즈마 장치(RIE)를 이용하여 에피택셜 성장층(13)을 플라즈마 에칭한다. 이 때, 제법 1-1과 동일한 에칭 가스를 동일한 조건으로 이용할 수 있다. 또한, 사용하는 플라즈마 발생 장치는 RIE 타입에 한정되지 않고, ICP 등, 다른 타입의 플라즈마 발생 장치를 이용하는 것도 가능하다.
다음에, 도 3d에 도시된 공정에서, 에피택셜 성장층(13)을 깊이 1 ㎛까지 에칭한 시점에서 플라즈마 에칭을 종료하고, 애싱 등에 의해 레지스트 마스크(20)를 제거한다. 이 플라즈마 에칭에 의해 메사부(13a)의 외형이 형성된다.
그 후, 기판 전체를 25% TMAH 수용액(수산화테트라메틸암모늄 수용액)에 침 지하여 온도 약 85℃에서 GaN의 웨트 에칭을 행한다. 이 처리에 의해 상기 플라즈마 에칭에 의해 에피택셜 성장층(13)의 표면부에 발생한 손상층을 제거한다. 이용하는 플라즈마 발생 장치나 플라즈마 에칭의 조건에 따라 다르지만, 메사부(13a)를 포함하는 에피택셜 성장층(13a)의 표면부에는 깊이 수 ㎚(1 ㎚∼20 ㎚ 정도)에 걸쳐 에칭 손상층이 발생하고 있다. 이 웨트 에칭 공정은 에칭 손상층이 실질적으로 제거될 때까지 행해진다. 「실질적으로 제거된다」란, 에칭 손상층이 완전히 제거되어 있지 않아도, 후술하는 누설 전류에 영향을 미치지 않을 정도까지 제거되어 있으면 되는 것을 의미하고 있다.
또한, 도 3d에 도시된 공정에서는, 애싱 등에 의해 레지스트 마스크(20)를 제거하는 처리는 반드시 필요한 것은 아니다. 25% TMAH 수용액에 의한 웨트 에칭의 시간에 따라서는 레지스트 마스크(20)를 제거하는 것도 가능하기 때문이다.
또한, 상기 웨트 에칭을 행하기 위한 에칭액은 TMAH 수용액에 한정되지 않고, 기판의 재질(본 실시 형태에서는, GaN)에 따라 적절한 것을 이용할 수 있다. TMAH 수용액을 이용하는 경우에도, 그 농도는 25%로 한정되지 않고, 온도 등의 조건도 포함시켜 적절하게 선택할 수 있다.
다음에, 도 3e에 도시된 공정에서, 유기 세정을 행하고, 10% 염산으로 3분간의 세정을 더 행한 후, GaN 기판(11)의 이면에 다층막인 Ti/Al/Ti/Au막(두께 20/100/20/200 ㎚)을 증착법에 의해 퇴적시켜 450℃, 2분간(주: 이 조건을 확인하기 바람)의 합금화 열처리를 행함으로써, GaN 기판(11)에 오믹 접촉하는 이면 전극(16)을 형성한다. 이 때, 쇼트키 전극(15)과, 에피택셜 성장층(13)과의 쇼트키 접촉이 유지되는 온도, 시간, 이면 전극(16)의 합금화 처리를 행한다.
(제법 2-1)
도 4a∼도 4c는 제법 2-1에 따른 쇼트키 배리어 다이오드의 제조 공정을 도시한 단면도이다.
우선, 도 4a에 도시된 공정에서, 에피택셜 성장층을 제법 1-1과 동일한 조건으로 성장시킨 후, 메사부(13a)에 제법 1-1과 동일한 레지스트 마스크(20)를 형성하고, 레지스트 마스크(20)를 부착한 상태에서 에피택셜 성장층(13)을 플라즈마 에칭한다. 이용하는 플라즈마 발생 장치 및 플라즈마 에칭 조건은 제법 1-1과 동일하다.
다음에, 도 4b에 도시된 공정에서, 레지스트 마스크(20)를 제거한 후, GaN 기판(11)의 이면 위에 이면 전극(16)을 형성한다. 이면 전극(16)의 형성 조건, 재질, 합금화 처리 조건은 제법 1-1과 동일하다.
또한, 도 4c에 도시된 공정에서, 레지스트 마스크(20)보다도 직경이 2 ㎛ 작은 쇼트키 전극(15)을 형성한다. 형성 방법은 제법 1-1과 동일하다.
즉, 제법 2-1에서는, 처리 순서만을 제법 1-1과 바꾸고 있다.
이상의 처리에 의해 메사부(13a)의 상면 단부(13b)와 쇼트키 전극(15)의 단부(15a)와의 거리(x)가 2 ㎛ 이하인 쇼트키 배리어 다이오드가 형성된다.
단, 후술하는 데이터에 나타내는 바와 같이, 제법 2-1의 제조 공정을 채용한 경우도, 메사부(13a)의 상면 단부(13b)와 쇼트키 전극(15)의 단부(15a)와의 거리(x)가 소정값(이 예에서는 2 ㎛) 이하로 함으로써 누설 전류를 억제하는 것이 가 능하다.
(제법 2-2)
제법 2-2에 있어서는, 제법 2-1에 있어서의 도 4a 내지 도 4c에 도시된 처리와 기본적으로 동일한 처리를 행한다.
단, 제법 2-2에 있어서는, 도 4b에 도시된 공정에서, 이면 전극(16)을 형성하기 전에 제법 1-2와 동일한 조건으로 25% TMAH 수용액에 의한 웨트 에칭을 행함으로써, 플라즈마 에칭에 의해 에피택셜 성장층(13)의 표면부에 발생한 손상층을 제거한다.
또한, 이면 전극(16)을 형성하고 나서 25% TMAH 수용액에 의한 웨트 에칭을 행하여도 좋다. 그 경우, GaN 기판(11)의 이면에 이면 전극(16)을 덮도록 에칭 보호막을 형성하는 것이 바람직하다. 에칭 보호막으로서는, 25% TMAH 수용액에 대한 내성을 갖는 절연막, 예컨대 실리콘 산화막이나 실리콘 질화막을 이용할 수 있다. 그 후, 상기 절연막을 그 재질에 따른 주지의 에칭액에 의해 제거하고 나서, 도 4c에 도시된 공정을 실시하면 된다.
-쇼트키 배리어 다이오드의 특성-
도 5a 및 도 5b는 차례로 제법 1-1 및 제법 2-1에 의한 쇼트키 배리어 다이오드의 누설 전류 특성의 실측 데이터를 도시한 도면이다. 도 5a 및 도 5b에 있어서, 횡축은 메사부(13a)의 상면 단부(13b)와 쇼트키 전극(15)의 단부(15a)와의 거리(x)를 나타내고, 종축은 역전압 200 V를 인가했을 때의 누설 전류(A)를 나타내고 있다.
도 5a에 도시된 바와 같이, 제법 1-1에 의해 형성된 쇼트키 배리어 다이오드의 경우, 거리(x)가 작아질수록 누설 전류가 저감되는 경향이 현저히 나타나고 있다. 누설 전류는 방전 전압(브레이크다운 전압)을 판단하는 임계값의 파라미터로 되어 있기 때문에, 누설 전류가 작은 것은 내압이 높은 것을 의미한다. 따라서, 본 발명과 같이, 메사부(13)의 상면 단부(13b)와 쇼트키 전극(15)의 단부(15a) 사이의 거리(x)를 소정값 이하로 제한함으로써, 쇼트키 배리어 다이오드의 내압의 향상을 도모할 수 있다.
특히, 거리(x)를 2 ㎛ 이하로 제한함으로써, 누설 전류가 현저히 저감되고 있기 때문에, 내압도 대폭 향상되는 것을 알 수 있다.
한편, 특허 문헌 1과 같이, 자립 GaN 기판이 아니라, 다른 기판(예컨대 사파이어 기판) 위에 에피택셜 성장된 반도체층을 이용한 경우는, 전위 등의 결함을 많이 포함하고 있기 때문에, 메사 구조나 쇼트키 전극의 구조를 개선하여도, 충분한 특성의 향상으로 이어지지 않는 경우도 있을 수 있다. 그것에 대하여, 자립 GaN 기판(벌크 기판)을 이용함으로써 본 발명의 효과를 보다 현저히 발휘할 수 있다.
또한, 도 5b에 도시된 바와 같이, 제법 2-1에 따라 형성된 쇼트키 배리어 다이오드의 경우에도, 거리(x)가 작아질수록 누설 전류가 저감되는 경향이 나타나고 있다. 따라서, 제법 2에 따라 제조된 쇼트키 배리어 다이오드도 제법 1의 경우와 마찬가지로 내압의 향상 효과를 발휘할 수 있다.
도 6은 제법 1-1, 2-1에 따라 형성된 쇼트키 배리어 다이오드의 메사 단차(d)에 대한 내압값의 실측 데이터를 도시한 도면이다. 동 도면에 도시한 바와 같 이, 메사 단차(d)가 0일 때에 비하여 모두 내압이 향상되며, 클수록 내압은 향상되고 있다. 즉, 플래너형 쇼트키 배리어 다이오드에 비하여 메사형 구조를 채용함으로써, 내압이 향상되는 것을 알 수 있다. 그리고, 메사 단차(d)가 0.2 ㎛ 이상인 경우에는, 내압이 800(V) 정도 내지 그 이상이 되고 있어 현저한 내압의 향상을 볼 수 있다.
그런데, 제법 1-1, 2-1에 있어서는, 메사부(13a)를 형성하기 위한 플라즈마 에칭을 행했을 때에, 메사부(13a)를 포함하는 에피택셜 성장층(13)의 표면부에 플라즈마 에칭에 의한 손상층이 잔존하고 있다. 이 손상층 내의 결함 준위에 의해 누설 전류가 발생되기 쉬운 상태로 되어 있다. 또한, 본 발명과 같이, 메사부(13a)의 상면 단부(13b)와 쇼트키 전극(15)의 단부(15a) 사이의 거리(x)를 소정값 이하로 제한한 경우, 손상층에 의한 누설 전류가 발생되기 쉬운 것을 알 수 있다.
그래서, 손상층을 제거함으로써, 도 5a 및 도 5b에 도시된 누설 전류를 더욱 저감하는 것을 기대할 수 있다.
즉, 상기 제법 1-2, 2-2와 같이, 플라즈마 에칭에 의한 손상층을 제거하기 위한 웨트 에칭을 행함으로써, 내압이 더욱 높은 쇼트키 배리어 다이오드의 제공을 도모할 수 있다.
또한, 메사부(13a)를 형성하기 위한 플라즈마 에칭은 에칭 능률을 높게 하려고 하면, 손상층도 깊어지고, 손상 깊이를 억제하려고 하면, 플라즈마 에칭을 완화된 조건으로 행하기 때문에, 에칭 능률이 악화된다. 따라서, 플라즈마 에칭 후에 웨트 에칭을 도입함으로써, 메사부(13a)를 형성하기 위한 능률을 향상시킬 수도 있 다.
상기 실시 형태에 있어서는, 반도체층으로서 GaN 기판 및 GaN 에피택셜 성장층을 형성한 예에 대해서 설명하였지만, 본 발명의 쇼트키 배리어 다이오드는 SiC, Si에 대해서도 적용할 수 있다.
또한, 상기 실시 형태, 특히 제법 2에 있어서, 쇼트키 전극(15)이 메사부(13)의 상면으로부터 돌출된 구조로 되어 있어도 좋다.
상기 개시된 본 발명의 실시 형태의 구조는 어디까지나 예시로서, 본 발명의 범위는 이들 기재의 범위에 한정되는 것은 아니다. 본 발명의 범위는 특허청구범위의 기재에 의해 표시되며, 또한, 특허청구범위의 기재와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것이다.
본 발명은 휴대전화 등의 전기기기에 탑재되는 다심 동축 케이블과 다른 배선판과의 배선간의 전기 접속을 행하는 커넥터로서 이용할 수 있다.

Claims (8)

  1. 메사부를 갖는 반도체층과,
    상기 메사부의 상면 위에 형성된 쇼트키 전극
    을 구비하고,
    상기 쇼트키 전극의 측단부와 상기 메사부의 상면 단부 사이의 거리는 소정값 이하인 것인 쇼트키 배리어 다이오드.
  2. 제1항에 있어서, 상기 소정값은 2 ㎛인 것인 쇼트키 배리어 다이오드.
  3. 제1항 또는 제2항에 있어서, 상기 메사부의 단차는 0.2 ㎛보다도 큰 것인 쇼트키 배리어 다이오드.
  4. 반도체층 위에 쇼트키 전극을 형성하는 공정 A와,
    상기 공정 A 후에, 쇼트키 전극 또는 마스크막을 이용하여 상기 반도체층을 에칭하고, 메사 형상을 형성하는 공정 B
    를 포함하는 쇼트키 배리어 다이오드의 제조 방법.
  5. 제4항에 있어서, 상기 공정 B에서는, 상기 마스크막으로서, 상기 쇼트키 전극과의 오버랩량이 2 ㎛ 이하인 레지스트막을 이용하는 것인 쇼트키 배리어 다이오 드의 제조 방법.
  6. 제4항 또는 제5항에 있어서, 상기 공정 A에서는, 플라즈마 에칭에 의해 메사부의 외형을 형성한 후, 웨트 에칭에 의해 표면층을 제거하는 것인 쇼트키 배리어 다이오드의 제조 방법.
  7. 기판 주요면측의 반도체층을 에칭하고, 메사부를 형성하는 공정 A와,
    상기 공정 A 후에, 상기 기판의 이면 위에 이면 전극을 형성하는 공정 B와,
    상기 공정 B 후에, 상기 메사부 위에 쇼트키 전극을 형성하는 공정 C
    를 포함하는 쇼트키 배리어 다이오드의 제조 방법.
  8. 제7항에 있어서, 상기 공정 A에서는, 플라즈마 에칭에 의해 메사부의 외형을 형성한 후, 웨트 에칭에 의해 표면층을 제거하는 것인 쇼트키 배리어 다이오드의 제조 방법.
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