TWI459555B - 化合物半導體裝置，其製造方法及電源供應器 - Google Patents

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Description

化合物半導體裝置，其製造方法及電源供應器
本發明係關於一種化合物半導體裝置，一種製造該化合物半導體裝置的方法，以及一種電源供應器。
氮化物半導體裝置具有適合作為高崩潰電壓且高速的電子裝置之物理性質，且預期可應用至例如伺服器系統。有包含由例如矽(Si)與碳化矽(SiC)所構成的基板之前高崩潰電壓半導體裝置，稱為垂直氮化物半導體裝置。此類垂直氮化物半導體裝置包含藉由離子佈植p型雜質而形成在該半導體層表面中的p型半導體區域，用於抑制由於該半導體層的區域中電場強度所造成的反向崩潰電壓的降低，該區域位於該半導體層與該絕緣層之間的介面處，並且增進突波電流容量。該p型半導體區域稱為接面終端延伸(junction termination extension；JTE)結構。
現有的JTE結構的範例包含多區塊結構(multizone structure)與防護圈結構(guard ring structure)。該多區塊結構係藉由將p型雜質離子佈植進入化合物半導體層中而形成，使得該p型雜質的濃度自該主動區向該切割區逐漸遞減。該防護圈結構係藉由將p型雜質離子佈植進入化合物半導體層中而形成，使得該p型雜質的佈植區間自該主動區向該切割區變化。因此，藉由離子佈植p型雜質而形成JTE結構，以逐漸降低電場強度。
下列為參考文件。
[文件1]Tantraporn et.al,IEEE Tran. ED34,2200,1987
[文件2]Yilmaz,IEEE Tran. ED38,1666,1991
[文件3]Pe’rez et al.,IEEE Tran. ED52,2309,2005
[文件4]Lee et al.,IEEE EDL ,28,1007,2007
[文件5]Lee et al.,IEEE Tran. ED55,1894,2008
[文件6]Bolotnikov et al.,IEEE Tran. ED57,1930,2010
[文件7]O.Ambacher et al.,J.Appl.Phys. Vol.85,3222,1999
[文件8]M.H.Wong et al.,J.Appl.Phys. Vol.04,093710,2008
根據本發明的實施例的態樣，一種化合物半導體裝置，包含基板；形成於該基板上方的第一化合物半導體層；形成於該第一化合物半導體層上方的第二化合物半導體層；以及形成於該第一化合物半導體層上方的上側電極，其中，二維電洞氣體(two-dimentional hole gas)係產生於該第一化合物半導體層的區域中，該區域係位於該第一化合物半導體層與該第二化合物半導體層之間的介面，以便具有隨著與該上側電極的距離增加而降低的電洞濃度。
在以下說明書內容中，將參照附加圖式詳細描述各個實施例。以下實施例揭露具有JTE結構的化合物半導體裝 置，且將描述該等裝置的組構與製造方法。
在附加圖式中，為了清楚起見，零件的尺寸不必依照實際比例繪示。
第一實施例
該第一實施例揭露蕭基障壁二極體(Schottky barrier diode；SBD)作為具有JTE結構的化合物半導體裝置。
第1A圖至第5圖係依序描繪製造根據第一實施例的SBD的方法的步驟之示意剖面圖。
請參照第1A圖，n-GaN層2與AlGaN層3依序形成於n-GaN基板1的表面上。更具體而言，例如，該n-GaN基板1係用以作為生長基板。該n-GaN基板1含有預定濃度(例如，大約1×1018 /cm3 )的n型雜質(如矽)。
該n-GaN層2與AlGaN層3係藉由例如有機金屬化學氣相沈積(metal organic chemical vapor deposition；MOCVD)依序形成於該n-GaN基板1的表面(本說明書的(000-1)面，亦即，氮面)上。該n-GaN層2係形成為具有氮(N)面表面；厚度例如大約5微米；並且具有濃度大約1×1016 /cm3 的n型雜質(如矽)。該AlGaN層3係形成於該n-GaN層2的氮(N)面上，以便具有大約10%的鋁含量以及例如大約20奈米的厚度。舉例而言，可採用分子束磊晶(molecular beam epitaxy；MBE)，而非MOCVD。
GaN與AlGaN係利用來源氣體(source gas)進行生長，該來源氣體係三甲基鋁(trimethylaluminum；TMA)氣體、 三甲基鎵(trimethylgallium；TMG)氣體、以及氨(NH3 )氣體的氣體混合物。根據欲生長的化合物半導體層，可適當地決定作為鋁來源的TMA氣體與作為鍺來源的TMG氣體的流量。用以生長GaN與AlGaN的NH3 氣體的流量係設定為大約100ccm至10LM。生長壓力係設定為大約50至300托(Torr)。生長溫度係設定為大約1000℃至1200℃；於該第一實施例中，大約為1000℃。
當生長n型GaN時，例如含有矽作為n型雜質的預定流量SiH4 氣體係與該來源氣體混合，使得GaN摻雜有矽。
又或者，可於該n-GaN層2上形成InAlN層或InAlGaN層，而非形成該AlGaN層3。當藉由例如MOCVD或MBE生長InAlN層時，可使用作為銦來源的三甲基銦(trimethylindium；TMI)氣體、作為鋁來源的三甲基鋁(TMA)氣體、以及氨(NH3 )氣體的的氣體混合物作為來源氣體。當藉由例如MOCVD生長InAlGaN層時，可使用作為銦來源的三甲基銦(TMI)氣體、作為鋁來源的三甲基鋁(TMA)氣體、作為鎵來源的三甲基鎵(TMG)氣體、以及氨(NH3 )氣體的氣體混合物作為來源氣體。又或者，可藉由例如MBE生長InAlGaN層。
可於該n-GaN基板1的表面上形成n-AlGaN層，而非形成該n-GaN層2。在此情況下，宜將n-AlGaN層的鋁含量製造為高於形成在該n-AlGaN層上的AlGaN層3的鋁含量。當AlGaN層3的鋁含量為大約10%時，則該n-AlGaN層的鋁含量為例如大約20%。
請參照第1B圖，陰極4接著形成於該n-GaN基板1的背面上。具體而言，電極材料(例如：鈦與鋁)係藉由例如真空沉積(vacuum deposition)而沉積於該n-GaN基板1的背面上，使得所形成的鈦薄膜的厚度為大約30奈米以及鋁薄膜的厚度為大約300奈米。所沉積的鈦與鋁薄膜於大約600℃接受快速熱退火(rapid thermal annealing；RTA)。因此，形成覆蓋該n-GaN基板1的背面之陰極4。
請參照第1C圖，阻擋圖案(resist pattern)11a接著形成於該AlGaN層3上的主動區(active area)中。具體而言，阻擋材(resist)係施加至該AlGaN層3且所施加的阻擋材係藉由微影製程施加，使得該阻擋材保留在該AlGaN層3上的主動區中。因此，形成該阻擋圖案11a。
請參照第2A圖，接著蝕刻該AlGaN層3以形成第一階梯形部位(stepped portion)3a。具體而言，透過該阻擋圖案11a作為遮罩(mask)以蝕刻氣體(如以氯為基礎的氣體)對該AlGaN層3進行乾式蝕刻(dry-etched)達例如大約5奈米的預定深度。以例如大約10奈米/分鐘的速率蝕刻該AlGaN層3。因此，在該AlGaN層3中，所形成的第一階梯形部位3a相對於該經蝕刻的表面具有大約5奈米的高度以及例如大約10微米的寬度。
該阻擋圖案11a係由例如電漿清洗(ashing)利用氧電漿(oxygen plasma)所移除。
請參照第2B圖，接著在該AlGaN層3中形成第二階梯形部位3b。具體而言，阻擋材係施加至該AlGaN層3且所 施加的阻擋材係藉由微影製程施加，使得該阻擋材保留在包含該AlGaN層3中第一階梯形部位3a的預定區中。因此，形成阻擋圖案11b。
透過該阻擋圖案11b作為遮罩以蝕刻氣體(如以氯為基礎的氣體)對該AlGaN層3進行乾式蝕刻達例如大約5奈米的預定深度。因此，在該AlGaN層3中，所形成的第二階梯形部位3b相對於該經蝕刻的表面具有大約5奈米的高度以及例如大約10微米的寬度。
該阻擋圖案11b係由例如電漿清洗利用氧電漿所移除。
請參照第2C圖，接著在該AlGaN層3中形成第三階梯形部位3c。具體而言，阻擋材係施加至該AlGaN層3且所施加的阻擋材係藉由微影製程施加，使得該阻擋材保留在包含該AlGaN層3中第一階梯形部位3a與第二階梯形部位3b的預定區中。因此，形成阻擋圖案11c。
透過該阻擋圖案11c作為遮罩以蝕刻氣體(如以氯為基礎的氣體)對該AlGaN層3進行乾式蝕刻達例如大約5奈米的預定深度。因此，在該AlGaN層3中，所形成的第三階梯形部位3c相對於該經蝕刻的表面具有大約5奈米的高度以及例如大約10微米的寬度。
該阻擋圖案11c係由例如電漿清洗利用氧電漿所移除。
請參照第3A圖，接著在該AlGaN層3中形成第四階梯形部位3d。具體而言，阻擋材係施加至該AlGaN層3且所 施加的阻擋材係藉由微影製程施加，使得該阻擋材保留在包含該AlGaN層3中第一階梯形部位3a、第二階梯形部位3b、以及第三階梯形部位3c的預定區中。因此，形成阻擋圖案11d。
透過該阻擋圖案11d作為遮罩以蝕刻氣體(如以氯為基礎的氣體)對該AlGaN層3進行乾式蝕刻，直到該n-GaN層2的表面曝露出來。因此，在該AlGaN層3中，所形成的第四階梯形部位3d相對於該經蝕刻的表面(亦即，該n-GaN層2的表面)具有大約5奈米的高度以及例如大約10微米的寬度。
該阻擋圖案11d係由例如電漿清洗利用氧電漿所移除。
因此，該AlGaN層3經過處理，以在該n-GaN層2上具有階梯形結構，該階梯形結構的厚度自該第一階梯形部位3a、第二階梯形部位3b、第三階梯形部位3c，至該第四階梯形部位3d逐步縮減。儘管在該第一實施例中該AlGaN層3四次經蝕刻達5奈米厚度，但是可自由決定所實施的蝕刻次數以及蝕刻深度。
請參照第3B圖，接著形成鈍化薄膜(passivation film)5。具體而言，如氮化矽(SiN)的絕緣基板係藉由電漿CVD沉積於該n-GaN層2上，以便形成覆蓋該AlGaN層3且厚度大約400奈米的薄膜。因此，形成覆蓋該AlGaN層3的鈍化薄膜5。
請參照第3C圖，接著形成阻擋圖案12。具體而言， 阻擋材係施加至該鈍化薄膜5且所施加的阻擋材係藉由微影製程施加，以便形成開口(opening)，透過該開口曝露出欲在該鈍化層5上的主動區中形成有陽極之區域。因此，形成阻擋圖案12。
請參照第4A圖，形成其中供形成該陽極之開口6，以便延伸穿過該AlGaN層3與該鈍化薄膜5。具體而言，透過該阻擋圖案12作為遮罩對該鈍化薄膜5與該AlGaN層3進行乾式蝕刻。以蝕刻氣體(如SF6 /CHF3 )對該鈍化薄膜5進行乾式蝕刻。以例如大約0.24微米/分鐘的速率蝕刻該鈍化薄膜5。以蝕刻氣體(如以氯為基礎的氣體)對該AlGaN層3進行乾式蝕刻。以例如大約10奈米/分鐘的速率蝕刻該AlGaN層3。因此，形成該開口6(供形成陽極於其中)，以便延伸穿過該AlGaN層3與該鈍化薄膜5。此時，該AlGaN層3因此經過處理而形成JTE結構10。
該阻擋圖案12係由例如電漿清洗利用氧電漿所移除。
請參照第4B圖，接著形成用於形成該陽極的阻擋圖案13。具體而言，阻擋材係施加至該鈍化薄膜5與該開口6，且所施加的阻擋材係藉由微影製程施加。如此一來，形成具有開口13a的阻擋圖案13，該開口6與該開口6周圍的鈍化薄膜5區域透過該開口13a曝露出來。
請參照第4C圖，接著形成陽極7。具體而言，電極材料(例如，鎳與金)係沉積於該阻擋圖案13上，以便藉由真空沉積(vacuum deposition)填充該開口13a，形成厚度大約100奈米的鎳薄膜以及厚度大約300奈米的金薄膜。 藉由剝離製程(liftoff process)將該阻擋圖案13連同位於其上的電極材料一併移除。因此，形成該陽極7，以便填充該開口6並且突出於該開口6周圍的鈍化薄膜5區域達例如大約2微米。該陽極7在該開口6的底部與該n-GaN層2相接觸，且亦在該開口6的側表面與該JTE結構10相接觸。
請參照第5圖，接著沿著切割線(DL)將該n-GaN基板1分割成為多個晶片。因此，形成如第一實施例所述的SBD。
第6圖描繪其中一個因此而形成的SBD之平面圖。在第6圖中，省略該鈍化薄膜5。沿著第6圖的線A-A的剖面圖對應於第1A圖至第4C圖以及第5圖的左邊部份。於該SBD中，在該n-GaN層2的中央區形成實質上為矩形的陽極7，以在該陽極7的周圍形成框架形的JTE結構10。該JTE結構10包含第一階梯形部位3a、第二階梯形部位3b、第三階梯形部位3c以及第四階梯形部位3d。這些部位形成階梯形結構，其厚度隨著與該陽極7的距離增加而逐步縮減。
舉例而言，當形成GaN層且AlGaN層形成於該GaN層的(0001)面(亦即，Ga面)上時，通常於該GaN層位於該GaN層與該AlGaN層之間介面的區域中產生二維電子氣體(2DEG)。相較之下，當AlGaN層形成於GaN層的氮(N)面上時，由於自然極化(spontaneous polarization)與壓電極化(piezoelectric polarization)，二維電洞氣體(2DHG)係產生於該GaN層位於該GaN層與該AlGaN層之間的介面 的區域中。
將描述關於該第一實施例的SBD的半導體接近表面部位(semiconductor near-surface portion)中電場強度的分布與對照範例的比較模擬結果。
第7圖係描繪根據至SBD的陽極端點(電極端)的距離(微米)與電場強度(V/cm)間的關係之圖式。
在第7圖中，“範例”代表該第一實施例具有JTE結構10且由上述步驟所製造的SBD；“對照範例1”代表不具有JTE結構10的SBD；以及“對照範例2”代表具有大約20奈米均勻厚度與大約10微米寬度的AlGaN層(而非具有JTE結構10)的SBD。第7圖描繪在施加反向電壓-100伏特的情況下在半導體接近表面部位中的電場強度分布的模擬結果。該半導體接近表面部位在範例中定義為距離該JTE結構10的表面1奈米遠的部位；在對照範例1中定義為距離該n-GaN層2的表面1奈米遠的部位；以及在對照範例2中定義為距離該AlGaN層的表面1奈米遠的部位。在範例與對照範例2中，於該AlGaN/GaN介面設定有負固定電荷-5.38×1012 /cm2 。
第7圖描繪以下電場強度分布。在對照範例1中，電場集中於接近電極端點的區域，且該電極端點的最大電場非常高。在對照範例2中，電場分布於自該電極端點至距離該電極端點大約10微米的位置之區域，該區域對應於該AlGaN層的寬度，且最大電場遠低於對照範例1的電場強度。在範例中，電場強度隨著該JTE結構10的第一至第四 階梯形部位3a至3d與該電極端點的距離增加而逐步溫和地遞減；以及最大電場強度遠低於對照範例2的電場強度。
該模擬結果指出相較於對照範例1與2，在範例中達到達到高崩潰電壓且較不可能發生衝擊離子化(impact ionization)。請參照第8圖(未顯示陰極4)，在範例(亦即，該第一實施例)中，於該n-GaN層2的區域中產生2DHG，該區域位於該n-GaN層2與該JTE結構10之間的區域。2DHG的電洞濃度隨著該JTE結構10的第一至第四階梯形部位3a至3d與該電極端點的距離增加而逐步遞減。這意指位於該n-GaN層2上預定位置的JTE結構10的厚度越小，則於該對應位置的2DHG的電洞濃度越低。藉由產生2DHG使得電洞濃度隨著與該電極端點的距離增加而逐漸遞減，可逐漸地降低電場強度。
於在該n-GaN層2上(而非該AlGaN層3)形成InAlN層或InGaAlN層的情況以及在該n-GaN基板的表面上(而非該n-GaN層2)形成n-AlGaN層的情況下亦可達到此類優點。具體而言，在這些情況下，亦產生2DHG，使得2DHG的電洞濃度隨著與該電極端點的距離增加而逐漸降低，且電場強度可逐漸降低。尤其是，InAlN較AlGaN具有更高的自然極化傾向以及更大的能帶間隙。因此，藉由在該n-GaN層2上形成由InAlN所組成的JTE結構，能夠可靠地形成具有上述分布的2DHG。
如上所述，根據該第一實施例，可得到高度可靠的SBD，無須離子佈植而輕易且可靠地達到預期的2DHG濃度 分布，且逐漸地降低電場強度。
變化實施例
在以下說明書內容中，將描述該第一實施例的變化實施例。
第一變化實施例
該第一變化實施例揭露一種SBD，該SBD係具有如第一實施例的JTE結構的化合物半導體裝置；然而，該SBD不同於該第一實施例的地方在於多個化合物半導體層係堆疊於該n-GaN基板1的鎵面(Ga face)上。
第9圖與第10圖係依序描繪製造根據該第一實施例的第一變化實施例的SBD的方法的步驟之示意剖面圖。
在該第一變化實施例中，請參照第9圖，n-GaN層21與InGaN層22依序形成於該n-GaN基板1的(0001)面(鎵面)上。具體而言，例如，該n-GaN基板1係用以作為生長基板。該n-GaN基板1含有預定濃度(例如：大約1×1018 /cm3 )的n型雜質，如矽。
該n-GaN層21與該InGaN層22藉由例如MOCVD依序地生長於該n-GaN基板1的表面(於本說明書中為Ga面)上。所形成的n-GaN層21具有鎵面表面；具有例如大約5微米的厚度；以及含有濃度大約1×1016 /cm3 的n型雜質(如矽)。該InGaN層22係形成於該n-GaN層2的鎵面上，以具有例如大約10%的銦含量以及例如大約20奈米的厚度。
又或者，可於該n-GaN層21上形成InAlN層或InAlGaN層，而不形成該InGaN層22。
如第一實施例，接著藉由第1B圖所示步驟形成該陰極4。藉由第1C圖至第3A圖的步驟透過微影製程對該InGaN層22進行乾式蝕刻。藉由第3B圖所示的步驟形成該鈍化薄膜5，以覆蓋該InGaN層22。藉由第3C圖至第4A圖所示的步驟對該鈍化薄膜5與該InGaN層22進行乾式蝕刻，以形成JTE結構20。該陽極7係由第4B圖至第4C圖所示的步驟所形成。請參照第10圖，接著沿著切割線(DL)將該n-GaN基板1分割成為多個晶片。因此，形成如第一變化實施例所述的SBD。
第10圖的SBD在該n-GaN層21上具有由InGaN所組成的JTE結構20。如同第一實施例中的JTE結構10，所形成的n-GaN層21上的JTE結構20具有階梯形結構，其中，該InGaN層22的第一、第二、第三、及第四階梯形部位22a,22b,22c,22d以此順序逐步遞減。如同該AlGaN層3的情況，儘管該InGaN層22在該第一變化實施例中亦經四次蝕刻達5奈米深度，但是可自由地決定所實施的蝕刻次數與蝕刻深度。當InGaN層形成於該GaN層的鎵面上時，由於自然極化與壓電極化，2DHG通常產生於位在該GaN層與該InGaN層之間的介面區域中。
請參照第11圖，在該第一變化實施例的SBD中，2DHG係產生於位在該n-GaN層21與該JTE結構20之間的介面區域中。2DHG的電洞濃度隨著該JTE結構20的第一至第四階梯形部位22a至22d與該電極端點之距離的增加而逐步降低。這意指位於該n-GaN層21上預定位置的JTE結構 20的厚度越小，則於該對應位置的2DHG的電洞濃度越低。藉由產生2DHG使得電洞濃度隨著與該電極端點的距離增加而逐漸遞減，可逐漸地降低電場強度。如上所述，根據該第一變化實施例，可得到高度可靠的SBD，無須離子佈植而輕易且可靠地達到預期的2DHG濃度分布，且逐漸地降低電場強度。
第二變化實施例
該第二變化實施例揭露一種SBD，該SBD係具有如第一實施例的JTE結構的化合物半導體裝置；然而，該SBD不同於該第一實施例的地方在於具有浮動電極(floating e1ectrode)。
第12A圖至第14圖係依序描繪製造根據該第一實施例的第二變化實施例的SBD的方法的步驟之示意剖面圖。
如同第一實施例，第1A圖至第3B圖所描繪的步驟係實施於該第二變化實施例中。因此，形成該鈍化薄膜5，以覆蓋該AlGaN層3。
請參照第12A圖，接著形成阻擋圖案23。具體而言，阻擋材係施加至該鈍化薄膜5且所施加的阻擋材係由微影製程圖案化以形成開口，透過該開口曝露出供形成陽極的區域以及欲在該鈍化層5上的主動區中形成浮動電極之區域(浮動電極形成區域)。因此，形成阻擋圖案23。
請參照第12B圖，形成其中供形成該陽極之開口6，以便延伸穿過該鈍化薄膜5與該AlGaN層3；以及形成其中供形成該浮動電極之開口24，以便延伸穿過該鈍化薄膜 5。具體而言，透過該阻擋圖案23作為遮罩對該鈍化薄膜5與該AlGaN層3進行乾式蝕刻。以蝕刻氣體(如SF6 /CHF3 )對該鈍化薄膜5進行乾式蝕刻。以例如大約0.24微米/分鐘的速率蝕刻該鈍化薄膜5。以蝕刻氣體(如以氯為基礎的氣體)對該AlGaN層3進行乾式蝕刻。以例如大約10奈米/分鐘的速率蝕刻該AlGaN層3。由於此乾式蝕刻，在該浮動電極形成區域中，蝕刻該n-GaN層2的表面的一部份。因此，形成該開口6(供形成陽極於其中)，以便延伸穿過該鈍化薄膜5與該AlGaN層3；以及形成該開口24(供形成浮動電極於其中)，以便延伸穿過該鈍化薄膜5。此時，該AlGaN層3因此經過處理而形成JTE結構10。
該阻擋圖案23係由例如電漿清洗利用氧電漿所移除。
請參照第13A圖，接著形成用於形成該陽極與該浮動電極的阻擋圖案25。具體而言，阻擋材係施加至該鈍化薄膜5與該開口6和24，且所施加的阻擋材係藉由微影製程施加。如此一來，形成具有開口25a的阻擋圖案25，該開口6與該開口6周圍的鈍化薄膜5區域透過該開口25a曝露出來。如同該開口25a，可形成該開口25b，使得該開口24與該開口24周圍的鈍化薄膜5區域透過該開口25b曝露出來。
請參照第13B圖，接著形成陽極7與浮動電極26。具體而言，電極材料(例如，鎳與金)係沉積於該阻擋圖案25上，以便藉由例如真空沉積填充該開口25a與25b，形成厚度大約100奈米的鎳薄膜以及厚度大約300奈米的金薄 膜。
藉由剝離製程將該阻擋圖案25連同位於其上的電極材料移除。因此，形成該陽極7，以便填充該開口6並且突出於該開口6周圍的鈍化薄膜5區域達例如大約2微米；以及形成浮動電極26，以便填充該開口24並且突出於該鈍化薄膜5上方。該陽極7在該開口6的底部與該n-GaN層2相接觸，且亦在該開口6的側表面與該JTE結構10相接觸。如同該陽極7，可形成該浮動電極26，以便填充該開口24並且突出於該開口24周圍的鈍化薄膜5的區域。
請參照第14圖，接著沿著切割線(DL)將該n-GaN基板1分割成為多個晶片。因此，形成如第二變化實施例所述的SBD。第15圖描繪其中一個因此而形成的晶片之平面圖。在第15圖中，省略該鈍化薄膜5。沿著第15圖的線B-B的剖面圖對應於第12A圖至第13B圖以及第14圖的左邊部份。所形成的浮動電極26，以在該JTE結構10的周圍具有框架形狀。該浮動電極26在該開口24的底部與該n-GaN層2相接觸，且亦在該開口24的側表面與該JTE結構10相接觸。不同於該陽極7，該浮動電極26的表面並未連接至例如引線，且該浮動電極26係電性浮接者(electrically floated)。
如上所述，根據該第二變化實施例，可得到高度可靠的SBD，無須離子佈植而輕易且可靠地達到預期的2DHG濃度分布，且逐漸地降低電場強度。此外，由於此類SBD包 含浮動電極26，故該JTE結構10的電位係穩定的。由於該浮動電極26係由形成該陽極7的步驟所形成，故形成該浮動電極26無須額外的步驟。
第二實施例
該第二實施例揭露一種SBD，該SBD係具有如第一實施例的JTE結構的化合物半導體裝置；然而，該SBD不同於該第一實施例的地方在於該JTE結構具有不同組構。
第16A圖至第19圖係依序描繪製造根據該第二實施例的SBD的方法的步驟之示意剖面圖。在該第二實施例中，請參照第16A圖，n-GaN層2係形成於該n-GaN基板1的表面上。該n-GaN層2係形成於該n-GaN基板1的氮(N)面上，如同第1A圖的第一實施例所述的n-GaN層2。
請參照第16B圖，接著於該n-GaN層2上形成用於形成該JTE結構之遮罩31。具體而言，遮罩材料(如氧化矽)係藉由例如熱CVD沉積於該n-GaN層2上，以便形成厚度大約5微米的薄膜。阻擋材係施加至該氧化矽薄膜且所施加的阻擋材係由微影製程進行圖案化。因此，形成具有對應於欲將JTE結構形成在該n-GaN層2上的區域之開口。以該阻擋圖案作為遮罩，利用氫氟酸對該氧化矽薄膜進行濕式蝕刻。該阻擋圖案11a係由例如電漿清洗所移除。因此，形成具有開口31a的遮罩31，透過該開口31a曝露出欲在該n-GaN層2的表面上形成JTE結構的區域(JTE結構形成區域)。如第一實施例所述，該JTE結構形成區域係框架形區域，圍繞欲在稍後步驟中形成於該n-GaN層2上的 陽極。在該遮罩31中，屏蔽部位(shielding portion)31A覆蓋供形成該陽極的區域，該區域位於該框架形區域的內部區；屏蔽部位31B覆蓋該框架形區域的外部區；以及該開口31a係形成於該屏蔽部位31A與31B之間。較佳的情況是，該遮罩材料形成遮罩，該遮罩上沉積有如多晶矽AlGaN的化合物半導體。除了氧化矽以外，亦可使用氮化矽或氮氧化矽作為遮罩材料。
請參照第16C圖，接著生長AlGaN層32。具體而言，AlGaN係藉由例如電漿輔助分子束磊晶(plasma assist molecular beam epitaxy；PAMBE)生長成為化合物半導體。
在電漿輔助分子束磊晶中，作為來源的鋁、鎵、及氮在極高真空中經入射於該n-GaN層2與該遮罩31的表面上。在極高真空中，來源分子具有很長的平均自由路徑(mean free path)，因此可直線移動而不至互相碰撞，而到達該n-GaN層2的表面。因此，當相對於該n-GaN層2表面的入射角度接近180°(平行)時，該遮罩31防止來源分子在該遮罩31的屏蔽下到達該n-GaN層2的表面。因此，藉由改變來源分子的入射角度，可變動到達該n-GaN層2的表面之來源分子數量。在第二實施例中，此類技術係用以在該AlGaN層中形成鋁含量分布。
具體而言，鋁係以相對於該n-GaN層2表面的法線L向該遮罩31的屏蔽部位31B傾斜的入射角度(第一角度)θ1 入射，同時，鎵係以相對於該法線L向屏蔽部位31A傾斜的入射角度(第二角度)θ2 入射。入射鎵的第二角度θ2 大於入射鋁的第一角度θ1 。舉例而言，第一角度大約為20°(此為電漿輔助分子束磊晶的常用角度)，而第二角度大約為85°。由於該遮罩31的厚度大約為5微米，故鋁含量可於大約50微米的寬度上進行變動。
電漿輔助分子束磊晶中的生長溫度大約為270°。包含鋁的來源通量(flux of sources)經過調整，使得鋁含量隨著與該屏蔽部位31A的距離增加而降低：舉例而言，在接近該屏蔽部位31A的區域中，鋁含量大約為0.15；以及在接近該屏蔽部位31B的區域中，鋁含量大約為0.05。
因此，厚度大約20微米且為單晶的AlGaN層32係生長於該遮罩31的開口31a中以及該n-GaN層2的表面上。於該AlGaN層32中，鋁含量隨著與該遮罩31的屏蔽部位31A的距離增加而逐漸降低。多晶的AlGaN層33係沉積於該遮罩31上。
又或者，可於該n-GaN層2的氮面上生長InAlN層或InAlGaN層，而非形成AlGaN層32。
在生長InAlN層的情況下，以相同於第16C圖的方式實施PAMBE。具體而言，鋁係以相對於該n-GaN層2表面的法線L向該遮罩31的屏蔽部位31B傾斜的第一角度入射，同時，銦係以相對於該法線L向該屏蔽部位31A傾斜的第二角度入射。該第二角度大於該第一角度。因此，形成InAlN層，使得鋁含量隨著與該陽極7的距離增加而逐漸降低，換句話說，銦含量隨著與該陽極7的距離增加而逐漸上升。
在生長InAlGaN層的情況下，以相同於第16C圖的方式實施PAMBE。具體而言，鋁係以相對於該n-GaN層2表面的法線L向該遮罩31的屏蔽部位31B傾斜的第一角度入射，同時，銦與鎵係以相對於該法線L向該屏蔽部位31A傾斜的第二角度入射。該第二角度大於該第一角度。因此，形成InAlGaN層，使得鋁含量隨著與該陽極7的距離增加而逐漸降低，換句話說，銦與鎵含量隨著與該陽極7的距離增加而逐漸上升。
又或者，可於該n-GaN基板1的表面上形成n-AlGaN層，而非形成n-GaN層2。在此情況下，該n-AlGaN層的鋁含量高於形成於其上的AlGaN層32的鋁含量，也就是說，高於該AlGaN層32接近該陽極7的區域之鋁含量。
請參照第17A圖，接著形成JTE結構30。具體而言，藉由濕式蝕刻以例KOH溶液移除多晶的AlGaN層33，且藉由濕式蝕刻以例如氫氟酸移除該遮罩31。因此，在該n-GaN層2上形成包含AlGaN層32的JTE結構30。
請參照第17B圖，陰極4接著形成於該n-GaN基板1的背面上。具體而言，電極材料(例如：鈦與鋁)係藉由例如真空沉積而沉積於該n-GaN基板1的整體背面上，形成厚度大約30奈米的鈦薄膜以及厚度大約300奈米的鋁薄膜。所沉積的鈦與鋁薄膜係於例如大約600℃經RTA處理。因此，形成覆蓋該該n-GaN基板1背面的陰極4。
請參照第17C圖，接著形成該鈍化薄膜5。具體而言，藉由電漿CVD將如氮化矽(SiN)的絕緣物質沉積於該n-GaN 層2上，以便形成覆蓋該JTE結構30且厚度大約400奈米的薄膜。因此，形成覆蓋該JTE結構30的鈍化薄膜5。
請參照第18A圖，接著形成供形成陽極於其中的開口6，以便延伸穿過該鈍化薄膜5與該JTE結構30。具體而言，阻擋材係施加至該鈍化薄膜5，且所施加的阻擋材係藉由微影製程施加，以便形成開口，透過該開口將欲在該鈍化薄膜5上的主動區中形成陽極的區域曝露出來。
接著，透過該阻擋圖案12作為遮罩對該鈍化薄膜5與該JTE結構30進行乾式蝕刻。以蝕刻氣體(如SF6 /CHF3 )對該鈍化薄膜5進行乾式蝕刻。以例如大約0.24微米/分鐘的速率蝕刻該鈍化薄膜5。以蝕刻氣體(如以氯為基礎的氣體)對該JTE結構30進行乾式蝕刻。以例如大約10奈米/分鐘的速率蝕刻該JTE結構30。因此，形成該開口6(供形成陽極於其中)，以便延伸穿過該鈍化薄膜5與該JTE結構30。
該阻擋圖案12係由例如電漿清洗利用氧電漿所移除。
請參照第18B圖，接著形成該陽極7。具體而言，阻擋材係施加至該鈍化薄膜5與該開口6，且所施加的阻擋材係藉由微影製程施加。如此一來，形成具有開口的阻擋圖案13，該開口6與該開口6周圍的鈍化薄膜5區域透過該開口曝露出來。
接下來，電極材料(例如，鎳與金)係沉積於該阻擋圖案上，以便藉由例如真空沉積填充該開口6，形成厚度大約100奈米的鎳薄膜以及厚度大約300奈米的金薄膜。
藉由剝離製程將該阻擋圖案連同位於其上的電極材料一併移除。因此，形成該陽極7，以便填充該開口6並且突出於該開口6周圍的鈍化薄膜5區域達例如大約2微米。該陽極7在該開口6的底部與該n-GaN層2相接觸，且亦在該開口6的側表面與該JTE結構30相接觸。
請參照第19圖，接著沿著切割線(DL)將該n-GaN基板1分割成為多個晶片。因此，形成如第二實施例所述的SBD。
請參照第20圖(其中省略該陰極4)，於該第二實施例中，該n-GaN層2的氮面上的JTE結構30係由AlGaN所組成，使得鋁容量隨著與該陽極7的距離增加而逐漸降低。在此組構中，由於極化藉由固定電荷在該n-GaN層2的區域中引發2DHG，該區域位於該n-GaN層2與該JTE結構30之間的介面處。2DHG的電洞濃度隨著該JTE結構30的鋁含量降低而遞減，亦即，隨著與該陽極7的距離增加而遞減。藉由產生2DHG使得其電洞濃度隨著與該陽極7的距離增加而溫和遞減，可逐漸地降低電場強度。
如上所述，根據該第二實施例，可得到高度可靠的SBD，無須離子佈植而輕易且可靠地達到預期的2DHG濃度分布，且逐漸地降低電場強度。此外，在該第二實施例中，在形成該JTE結構30的AlGaN層32的生長中達到上述鋁容量分布，藉此增加產品良率。
該第一實施例的變化實施例亦可應用於該第二實施例。
當應用該第一變化實施例時，n-GaN層(具有鎵面表面) 係形成於該n-GaN基板1的鎵面上，且由InGaN所組成的JTE結構係形成於該n-GaN層上。該InGaN層係藉由與第16C圖相同方式實施的PAMBE所形成，且銦係以相對於該n-GaN層表面的法線L向該遮罩31的屏蔽部位31B傾斜的第一角度入射，同時，鎵係以相對於該法線L向該屏蔽部位31A傾斜的第二角度入射。入射鎵的第二角度大於入射銦的第一角度。如此一來，形成由InGaN所組成的JTE結構，使得銦含量隨著與該陽極7的距離增加而逐漸降低。
當應用該第二變化實施例時，同時形成該陽極7與該浮動電極。
第三實施例
該第三實施例揭露一種SBD，該SBD係具有如第一實施例的JTE結構的化合物半導體裝置；然而，該SBD不同於該第一實施例的地方在於該JTE結構具有不同組構。
第21A圖至第24圖係依序描繪製造根據該第三實施例的SBD的方法的步驟之示意剖面圖。
請參照第21A圖，n-GaN層2與AlGaN層41依序形成於該n-GaN基板1的表面上。更具體而言，例如，該n-GaN基板1係用以作為生長基板。該n-GaN基板1含有預定濃度(例如，大約1×1018 /cm3 )的n型雜質(如矽)。
該n-GaN層2與AlGaN層41係藉由例如有機金屬化學氣相沈積(MOCVD)依序形成於該n-GaN基板1的表面(本說明書中所述的氮面)上。該n-GaN層2係形成為具有氮(N)面表面；厚度例如大約5微米；並且具有濃度大約1×1016 / cm3 的n型雜質(如矽)。該AlGaN層41係形成於該n-GaN層2的氮(N)面上，以便具有例如大約10%的鋁含量以及例如大約20奈米的厚度。
該n-GaN層2與AlGaN層41的生長條件相同於第1A圖所描述的第一實施例的n-GaN層2與AlGaN層3的生長條件。
又或者，可於該n-GaN層2上形成InAlN層或InAlGaN層，而非形成該AlGaN層41。
又或者，可於該n-GaN基板1的表面上形成n-AlGaN層，而非形成該n-GaN層2。在此情況下，宜將n-AlGaN層的鋁含量製造為高於形成在該n-AlGaN層上的AlGaN層41的鋁含量。當AlGaN層41的鋁含量為大約10%時，則該n-AlGaN層的鋁含量為例如大約20%。
參照第21B圖，陰極4接著形成於該n-GaN基板1的背面上。具體而言，電極材料(例如：鈦與鋁)係藉由例如真空沉積而沉積於該n-GaN基板1的整體背面上，使得所形成的鈦薄膜的厚度為大約30奈米以及鋁薄膜的厚度為大約300奈米。所沉積的鈦與鋁薄膜於大約600℃接受快速熱退火(rapid thermal annealing；RTA)。因此，形成覆蓋該n-GaN基板1的背面之陰極4。
請參照第21C圖，阻擋圖案42接著形成於該AlGaN層41上。具體而言，阻擋材係施加至該AlGaN層41且所施加的阻擋材係藉由微影製程施加。因此，該阻擋圖案42形成於該AlGaN層41上。該阻擋圖案42形成有多個開口， 使得該阻擋圖案42的遮罩部位的寬度隨著與位於第21C圖左側的主動區的距離增加而逐步遞減。該阻擋圖案42的遮罩部位係以42A、42B、42C、42D、42E、以及42F表示。該阻擋圖案42的開口係以42a、42b、42c、42d、以及42e表示。
請參照第22A圖，接著蝕刻該AlGaN層41以形成厚膜部位(thick-film portion)41A至41F。具體而言，透過該阻擋圖案42作為遮罩以蝕刻氣體(如以氯為基礎的氣體)對該AlGaN層41進行乾式蝕刻達例如大約15奈米的預定深度。以例如大約10奈米/分鐘的速率蝕刻該AlGaN層41。於該AlGaN層41中，依據該阻擋圖案42的開口42a、42b、42c、42d、以及42e形成溝槽(grooves)41a、41b、41c、41d、以及41e。因此，該等厚膜部位41A、41B、41C、41D、41E以及41F係形成於該AlGaN層41中，使得該厚膜部位的寬度隨著與第22A圖左側的距離增加而逐步遞減。
該阻擋圖案42係由例如電漿清洗利用氧電漿所移除。
請參照第22B圖，接著形成鈍化薄膜43。具體而言，如氮化矽(SiN)係藉由電漿CVD所沉積，以便形成覆蓋該AlGaN層41且厚度大約400奈米的薄膜。因此，形成覆蓋該AlGaN層41的鈍化薄膜43。
請參照第22C圖，接著形成該鈍化薄膜43。具體而言，阻擋材係施加至該鈍化薄膜43且所施加的阻擋材係由微影製程圖案化以(在該鈍化薄膜43上的主動區中)形成開口，透過該開口曝露出供形成陽極的區域以及供形成浮動 電極之區域(浮動電極形成區域)。因此，形成阻擋圖案44。
接著，透過該阻擋圖案44作為遮罩以蝕刻氣體(如SF6 /CHF3 )對該鈍化薄膜43進行乾式蝕刻，直到該AlGaN層41的表面曝露出來。以例如大約0.24微米/分鐘的速率蝕刻該鈍化薄膜43。
請參照第23A圖，接著蝕刻該AlGaN層41，以形成JTE結構40。具體而言，透過該阻擋圖案44作為遮罩以蝕刻氣體(如以氯為基礎的氣體)對該AlGaN層41進行完全乾式蝕刻。以例如大約10奈米/分鐘的速率蝕刻該AlGaN層41。在此乾式蝕刻製程中，由於該浮動電極形成區域中的AlGaN層41的厚度為大約5奈米，故蝕刻此區域中n-GaN層2的一部份表面層。
因此，形成的JTE結構40的全部表面皆為該鈍化薄膜43所覆蓋。該JTE結構40包含厚膜部位41A至41F，其寬度隨著與該陽極形成區域(anode-forming region)的距離增加而逐步遞減。
該阻擋圖案44係由例如電漿清洗利用氧電漿所移除。
請參照第23B圖，接著形成陽極7與浮動電極45。具體而言，阻擋材係施加至該n-GaN層2，以覆蓋該JTE結構40與該鈍化薄膜43，且所施加的阻擋材係藉由微影製程進行圖案化。因此，所形成的阻擋圖案具有曝露出該陽極形成區域與該陽極形成區域附近的鈍化薄膜43區域之開口以及曝露出該浮動電極形成區域之開口。如同前者開口，可形成後者開口，使得該浮動電極形成區域與該浮動 電極形成區域附近的鈍化薄膜43區域透過該開口曝露出來。
接著將電極材料(例如，鎳與金)沉積於該阻擋圖案上，以便藉由真空沉積填充該開口，形成厚度大約100奈米的鎳薄膜以及厚度大約300奈米的金薄膜。藉由剝離製程將該阻擋圖案連同位於其上的電極材料一併移除。因此，形成該陽極7，以便填充該陽極形成區域並且突出於該陽極形成區域周圍的鈍化薄膜43區域達例如大約2微米；以及形成浮動電極45，以便填充該浮動電極形成區域並且突出於該鈍化薄膜43上方。如同該陽極7，可形成該浮動電極45，以便填充該浮動電極形成區域並且突出於該浮動電極形成區域周圍的鈍化薄膜43的區域。
該陽極7在該n-GaN層2的底部與該n-GaN層2相接觸，且亦在該JTE結構40的側表面與該JTE結構40相接觸。所形成的浮動電極45具有圍繞該JTE結構40的框架形狀。該浮動電極45在該n-GaN層2的底部與該n-GaN層2相接觸，且亦在該JTE結構40的側表面與該JTE結構40相接觸。不同於該陽極7，該浮動電極45的表面並未連接至例如引線，且該浮動電極45係電性浮接者。
在該第三實施例中，描述形成有該陽極7與該浮動電極45的情形作為範例。然而，可忽略該浮動電極45的形成。
請參照第24圖，接著沿著切割線(DL)將該n-GaN基板1分割成為多個晶片。因此，形成如第三實施例所述的SBD。
請參照第25圖(其中省略該陰極4)，於該第三實施例中，該JTE結構40係由包含厚膜部位41A至41F的AlGaN層所構成，其寬度隨著與該陽極7的距離增加而逐步遞減。在此組構中，由於極化藉由固定電荷在該n-GaN層2的區域中引發2DHG，該區域位於該n-GaN層2與該JTE結構40之間的介面處。2DHG的電洞濃度隨著該JTE結構40的部位寬度降低而遞減，亦即，隨著與該陽極7的距離增加而遞減。藉由產生2DHG使得其電洞濃度隨著與該陽極7的距離增加而逐步遞減，可逐漸地降低電場強度。
如上所述，根據該第三實施例，可得到高度可靠的SBD，無須離子佈植而輕易且可靠地達到預期的2DHG濃度分布，且逐漸地降低電場強度。此外，在該第三實施例中，可藉由該AlGaN層41的一次圖案化(one-time patterning)形成該厚膜部位41A至41F，藉此增加產品良率。
該第一實施例的第一變化實施例亦可應用於該第三實施例。
在此情況下，n-GaN層(具有鎵面表面)與InGaN層係形成於該n-GaN基板1的鎵面上。該InGaN層係經過第21C圖與第22A圖所示的步驟處理，以包含寬度隨著與該陽極形成區域的距離增加而逐步遞減的厚膜部位。
該InGaN層連同該鈍化薄膜43進行乾式蝕刻。因此，形成由包含厚膜部位的InGaN層所構成的JTE結構，該厚膜部位的寬度隨著與該陽極7的距離增加而逐步遞減。
該第一至第三實施例以及變化實施例之JTE結構可應 用於SBD以及其他化合物半導體裝置(如U型金屬氧化物半導體場效電晶體(UMOSFET))。
在此類UMOSFET中，當該JTE結構由AlGaN所形成時，該JTE結構宜形成於漂移層(drift layer)(例如：具有氮面表面的n-GaN漂移層)上。
在此UMOSFET中，2DHG係產生於該n-GaN漂移層的區域中，該區域係位於該n-GaN漂移層與該JTE結構之間的介面處。2DHG係產生於該JTE結構下方與邊緣，且該2DHG的電洞濃度隨著與該電極端點的距離增加而逐步遞減。藉由產生具有此類電洞濃度分布的2DHG，可逐漸降低電場強度。因此，可得到高度可靠的UMOSFET，無須離子佈植而輕易且可靠地達到預期的2DHG濃度分布，且逐漸地降低電場強度。
如該第一至第三實施例與變化實施例所述之SBD晶片以及該UMOSFET晶片係應用於“離散組件(discrete component)”。該離散組件包含如該第一至第三實施例與變化實施例所述之SBD晶片以及該UMOSFET晶片。於以下說明書內容中，將描述如該第一至第三實施例與變化實施例所述之SBD晶片(以下稱為SBD晶片51)作為範例。
第26圖係離散組件之示意平面圖。電極墊片51a係形成於該SBD晶片51的表面上。該電極墊片51a係電性連接至該SBD晶片51的陽極。
該離散組件係以以下方式製造。該SBD晶片51首先以晶粒附接劑(die-attaching agent)53(如焊料)固定於引 線框架(leadframe)52上。
該電極墊片51a藉由打線(bonding)透過鋁導線54電性連接至陽極引線52a。形成於該基板背面上的陰極藉由將該SBD晶片51固定於該引線框架52上而與該引線框架52導通；以及陰極引線52b作為引線電極。
該SBD晶片51係藉由轉移成形(transfer molding)而以成形樹脂(molding resin)55密封，且分隔該引線框架52。因此，形成該離散組件。
如第一至第三實施例與變化實施例的SBD以及該UMOSFET係施加至例如功率因數修正(power factor correction；PFC)電路。
第27圖係PFC電路之連接圖。PFC電路60包含開關元件(電晶體)61、二極體62、扼流線圈(choke coil)63、電容器64與65、以及二極體橋(diode bridge)66。如第一至第三實施例與變化實施例的其中一個SBD係應用於該二極體62。上述UMOSFET可應用於該開關元件61。如第一至第三實施例與變化實施例的其中一個SBD亦適宜應用於二極體62，而上述UMOSFET宜應用於該開關元件61。
在該PFC電路60中，該開關元件61的汲極電極係連接至該二極體62的陽極端以及該扼流線圈63的一端。該開關元件61的源極電極係連接至該電容器64的一端以及該電容器65的一端。該電容器64的另一端係連接至該扼流線圈63的另一端。該電容器65的另一端係連接至該二極體62的陰極端。交流電源供應器(AC)係經由二極體橋 66連接於該電容器64的兩端之間。直流電源供應器(DC)係連接於該電容器65的兩端之間。
請參照第28圖，該PFC電路60係併入例如伺服器電源供應器70。該伺服器電源供應器包含將AC轉換成為DC之第一方塊、增進該第一方塊的功率因子之第二方塊、以及將分布至基板的DC轉換成為適合電路方塊的電壓之第三方塊。在該伺服器電源供應器70中，該PFC電路60係應用於該第二方塊。如同在該伺服器電源供應器70中，該PFC電路60可使用於其他高可靠性電源供應器。
因此，將如第一至第三實施例與變化實施例的SBD及/或該UMOSFET應用至PFC電路60能夠達到適用於高崩潰電壓應用之高可靠度電源供應器。
本說明書所記載的所有範例與條件性語言係出於教示的目的，幫助讀者理解本發明以及發明人對於本領域所貢獻的概念，且並未限定在此類明確記載的範例或條件，且本說明書的範例也並非規範本發明的優點與缺點。儘管已詳細描述本發明的實施例，但是應理解到，本發明可作出各種不同的變化、替換、或取代，而不背離本發明的精神與範疇的前提
1‧‧‧基板
2‧‧‧n-GaN層
3‧‧‧AlGaN層
3a‧‧‧第一階梯形部位
3b‧‧‧第二階梯形部位
3c‧‧‧第三階梯形部位
3d‧‧‧第四階梯形部位
4‧‧‧陰極
5‧‧‧鈍化薄膜
6‧‧‧開口
7‧‧‧陽極
10‧‧‧JTE結構
11a‧‧‧阻擋圖案
11b‧‧‧阻擋圖案
11c‧‧‧阻擋圖案
11d‧‧‧阻擋圖案
12‧‧‧阻擋圖案
13‧‧‧阻擋圖案
13a‧‧‧開口
20‧‧‧JTE結構
21‧‧‧n-GaN層
22‧‧‧InGaN層
22a‧‧‧第一階梯形部位
22b‧‧‧第二階梯形部位
22c‧‧‧第三階梯形部位
22d‧‧‧第四階梯形部位
23‧‧‧阻擋圖案
24‧‧‧開口
25a‧‧‧開口
25b‧‧‧開口
26‧‧‧浮動電極
31‧‧‧遮罩
31a‧‧‧開口
31A‧‧‧屏蔽部位
31B‧‧‧屏蔽部位
32‧‧‧AlGaN層
33‧‧‧AlGaN層
40‧‧‧JTE結構
41‧‧‧AlGaN層
41a、41b、41c、41d、41e‧‧‧溝槽
41A、41B、41C、41D、41E、41F‧‧‧厚膜部位
42‧‧‧阻擋圖案
42a、42b、42c、42d、42e‧‧‧開口
42A、42B、42C、42D、42E、42F‧‧‧遮罩部位
43‧‧‧鈍化薄膜
44‧‧‧阻擋圖案
45‧‧‧浮動電極
51‧‧‧SBD晶片
51a‧‧‧電極墊片
52‧‧‧引線框架
52a‧‧‧陽極引線
52b‧‧‧陰極引線
53‧‧‧晶粒附接劑
54‧‧‧鋁導線
55‧‧‧成形樹脂
60‧‧‧PFC電路
61‧‧‧開關元件
62‧‧‧二極體
63‧‧‧扼流線圈
64‧‧‧電容器
65‧‧‧電容器
66‧‧‧二極體橋
70‧‧‧伺服器電源供應器
DICING LINE(DL)‧‧‧切割線
N FACE‧‧‧氮面
第1A圖至第1C圖係依序描繪製造根據第一實施例的SBD的方法的步驟之示意剖面圖；第2A圖至第2C圖係依序描繪製造根據第一實施例的SBD的方法的步驟(接續第1C圖的步驟)之示意剖面圖； 第3A圖至第3C圖係依序描繪製造根據第一實施例的SBD的方法的步驟(接續第2C圖的步驟)之示意剖面圖；第4A圖至第4C圖係依序描繪製造根據第一實施例的SBD的方法的步驟(接續第3C圖的步驟)之示意剖面圖；第5圖係依序描繪製造根據第一實施例的SBD的方法的步驟(接續第4C圖的步驟)之示意剖面圖；第6圖係根據該第一實施例的SBD之示意平面圖；第7圖係描繪至根據該第一實施例的SBD與對照範例的SBD的陽極端點(電極端)的距離與電場強度(V/cm)間的關係之圖式；第8圖係描繪在根據該第一實施例的SBD中產生2DGH之示意剖面圖；第9圖係描繪製造根據該第一實施例的第一變化的SBD的方法的步驟之示意剖面圖；第10圖係描繪製造根據該第一實施例的第一變化的SBD的方法的步驟(接續第9圖的步驟)之示意剖面圖；第11圖係描繪在根據該第一實施例的第一變化的SBD中產生2DGH之示意剖面圖；第12A圖及第12B圖係係依序描繪製造根據該第一實施例的第二變化的SBD的方法的步驟之示意剖面圖；第13A圖及第13B圖係係依序描繪製造根據該第一實施例的第二變化的SBD的方法的步驟(接續第12B圖的步驟)之示意剖面圖；第14圖係描繪製造根據第一實施例的第二變化的SBD 的方法的步驟(接續第13B圖的步驟)之示意剖面圖；第15圖係根據該第一實施例的第二變化的SBD之示意平面圖；第16A圖至第16C圖係依序描繪製造根據該第二實施例的SBD的方法的步驟之示意剖面圖；第17A圖至第17C圖係依序描繪製造根據該第二實施例的SBD的方法的步驟(接續第16C圖的步驟)之示意剖面圖；第18A圖至第18B圖係依序描繪製造根據該第二實施例的SBD的方法的步驟(接續第17C圖的步驟)之示意剖面圖；第19圖係描繪製造根據該第二實施例的SBD的方法的步驟(接續第18B圖的步驟)之示意剖面圖；第20圖係描繪在根據該第二實施例的SBD中產生2DGH之示意剖面圖；第21A圖至第21C圖係依序描繪製造根據第三實施例的SBD的方法的步驟之示意剖面圖；第22A圖至第22C圖係依序描繪製造根據該第三實施例的SBD的方法的步驟(接續第21C圖的步驟)之示意剖面圖；第23A圖至第23B圖係依序描繪製造根據該第三實施例的SBD的方法的步驟(接續第22C圖的步驟)之示意剖面圖；第24圖係描繪製造根據該第三實施例的SBD的方法的 步驟(接續第23B圖的步驟)之示意剖面圖；第25圖係描繪在根據該第三實施例的SBD中產生2DGH之示意剖面圖；第26圖係離散組件之示意平面圖；第27圖係PFC電路之連接圖；以及第28圖係伺服器電源供應器之示意圖。
1‧‧‧基板
2‧‧‧n-GaN層
3a‧‧‧第一階梯形部位
3b‧‧‧第二階梯形部位
3c‧‧‧第三階梯形部位
3d‧‧‧第四階梯形部位
4‧‧‧陰極
5‧‧‧鈍化薄膜
6‧‧‧開口
7‧‧‧陽極
10‧‧‧JTE結構
24‧‧‧開口
26‧‧‧浮動電極

Claims (12)

  1. 一種化合物半導體裝置，包括：基板；第一化合物半導體層，係形成於該基板上方；第二化合物半導體層，係形成於該第一化合物半導體層上方；以及上側電極，係形成於該第一化合物半導體層上方，其中，該第二化合物半導體層具有階梯形結構(stepped structure)，其中，該第二化合物半導體層的厚度隨著與該上側電極的距離增加而逐步(stepwise)縮減，其中，二維電洞氣體(two-dimentional hole gas)係產生於該第一化合物半導體層的區域中，該區域係位於該第一化合物半導體層與該第二化合物半導體層之間的介面，以便具有隨著與該上側電極沿平行於該基板之方向的增加的距離而降低的電洞濃度。
  2. 如申請專利範圍第1項所述之化合物半導體裝置，其中，該第二化合物半導體層係包括含有鋁或銦的化合物半導體，且該第二化合物半導體層的鋁或銦的含量隨著與該上側電極的距離增加而降低。
  3. 如申請專利範圍第1項所述之化合物半導體裝置，其中，該第二化合物半導體層包含由複數個溝槽(grooves)所分隔的複數個厚膜部位，且該複數個厚膜部位的寬度隨著與該上側電極的距離增加而逐步縮減。
  4. 如申請專利範圍第1項所述之化合物半導體裝置，其中，該第一化合物半導體層係包括以氮化鎵為基礎的半導體，且該第二化合物半導體層係包括選自含有鋁的以氮化鎵為基礎的半導體、含有銦的以氮化鎵為基礎的半導體、以及含有鋁及銦的以氮化鎵為基礎的半導體的其中一種半導體。
  5. 如申請專利範圍第1項所述之化合物半導體裝置，復包括：形成於該基板的背面上的下側電極。
  6. 一種製造化合物半導體裝置之方法，包括下列步驟：於基板上方形成第一化合物半導體層；於該第一化合物半導體層上方形成第二化合物半導體層；以及於該第一化合物半導體層上方形成上側電極，其中，該第二化合物半導體層係形成為具有階梯形結構，其中，該第二化合物半導體層的厚度隨著與該上側電極的距離增加而逐步縮減，其中，二維電洞氣體係產生於該第一化合物半導體層的區域中，該區域係位於該第一化合物半導體層與該第二化合物半導體層之間的介面，以便具有隨著與該上側電極沿平行於該基板之方向的增加的距離而降低的電洞濃度。
  7. 如申請專利範圍第6項所述之方法，其中，該第二化合物半導體層係包括含有鋁或銦的化合物半導體，且該第 二化合物半導體層的鋁或銦的含量隨著與該上側電極的距離增加而降低。
  8. 如申請專利範圍第7項所述之方法，其中，該形成該第二化合物半導體層之步驟包含：於供該第二化合物半導體層形成的區域形成具有開口的遮罩，以及藉由分子束磊晶(molecular beam epitaxy)，使得鋁或銦以相對於該基板之法線遠離該上側電極傾斜之第一角度入射，並使得另一材料成分以相對於該法線向該上側電極傾斜之第二角度入射，以及該第二角度係大於該第一角度。
  9. 如申請專利範圍第6項所述之方法，其中，該第二化合物半導體層中形成有複數個溝槽，使得該第二化合物半導體層包含由該複數個溝槽所分隔的複數個厚膜部位，且該複數個厚膜部位的寬度隨著與該上側電極的距離增加而逐步縮減。
  10. 如申請專利範圍第6項所述之方法，其中，該第一化合物半導體層係包括以氮化鎵為基礎的半導體，且該第二化合物半導體層係包括選自含有鋁的以氮化鎵為基礎的半導體、含有銦的以氮化鎵為基礎的半導體、以及含有鋁及銦的以氮化鎵為基礎的半導體的其中一種半導體。
  11. 如申請專利範圍第6項所述之方法，復包括：於該基板的背面上形成下側電極。
  12. 一種電源供應器，包括：PFC電路，包含二極體與開關元件，該二極體與該開關元件的其中至少一者係化合物半導體裝置，該化合物半導體裝置包含：基板；第一化合物半導體層，係形成於該基板上方；第二化合物半導體層，係形成於該第一化合物半導體層上方；以及上側電極，係形成於該第一化合物半導體層上方，其中，二維電洞氣體係產生於該第一化合物半導體層的區域中，該區域係位於該第一化合物半導體層與該第二化合物半導體層之間的介面，以便具有隨著與該上側電極的距離增加而降低的電洞濃度。
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