JP5135686B2 - Ｉｉｉ族窒化物半導体素子 - Google Patents

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Description

本発明は、III族窒化物半導体素子およびエピタキシャル基板に関する。
非特許文献１には、高電子移動度トランジスタ(ＨＥＭＴ：High ElectronMobility Transistor)が記載されている。この高電子移動度トランジスタは、サファイア基板上にエピタキシャル成長されたＡｌＧａＮ／ＧａＮヘテロ構造を有する。この高電子移動度トランジスタを作製するためには、サファイア基板上に形成された低温ＧａＮ層を形成した後に、２〜３マイクロメートルのｉ型ＧａＮ膜を形成する。このＧａＮ膜上に、７ｎｍのｉ型ＡｌＧａＮ層、１５ｎｍのｎ型ＡｌＧａＮ層、３ｎｍのｉ型ＡｌＧａＮ層を順に形成する。ショットキ電極は、Ｎｉ（３ｎｍ）／Ｐｔ（３０ｎｍ）／Ａｕ（３００ｎｍ）から成る。
"Improvement ofDC Characteristics of AlGaN/GaN High Electron MobilityTransistors ThermallyAnnealed Ni/Pt/Au Schottky Gate" Japanese Journal ofApplied Physics Vol.43, No.4B, 2004, pp.1925-1929
従来技術で作製された高電子移動度トランジスタは、サファイア製の支持体上に順に設けられたＧａＮ層およびＡｌＧａＮ層を備える。ショットキゲートは最表面ＡｌＧａＮ層の表面に形成される。発明者らの検討によれば、サファイア製基板上にＧａＮ膜およびＡｌＧａＮ膜を備えるエピタキシャル基板を用いて作製された高電子移動度トランジスタでは、ゲート−ドレイン間の耐圧が低く、目標としている高出力化が達成されない。この原因としては、ゲート電極からのリーク電流が大きいためと考えられる。また、発明者らの実験によれば、このＡｌＧａＮ膜には多数の貫通転位が存在する。このＡｌＧａＮ膜の表面にゲート電極を作製すると、これらの貫通転位に起因する界面準位によりショットキ障壁が低くなり、この結果、ゲート電極からのリーク電流が大きくなる。
界面準位を低減するためには、ＡｌＧａＮ膜の結晶品質を向上させることが必要と考えられるが、結晶品質の向上がそれほど容易に達成されるわけでもない。発明者らは、ＡｌＧａＮ膜のどのような種類の結晶品質がゲート電極からのリーク電流に関連しているかを調べるために様々な実験を行った。
本発明は、このような事情を鑑みてなされたものであり、ショットキ電極からのリーク電流が低減されるIII族窒化物半導体素子を提供することを目的とし、またこのIII族窒化物半導体素子を作製するためのエピタキシャル基板を提供することを目的とする。
本発明の一側面によれば、III族窒化物半導体素子は、（ａ）ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）からなる支持基体と、（ｂ）１５０ｓｅｃ以下である（０００２）面ＸＲＤの半値全幅を有するＡｌＹＧａ１−ＹＮエピタキシャル層（０＜Ｙ≦１）と、（ｃ）前記支持基体とＡｌＹＧａ１−ＹＮエピタキシャル層との間に設けられたＧａＮエピタキシャル層と、（ｄ）前記ＡｌＹＧａ１−ＹＮエピタキシャル層上に設けられたショットキ電極と、（ｅ）前記窒化ガリウムエピタキシャル層上に設けられたソース電極と、（ｆ）前記窒化ガリウムエピタキシャル層上に設けられたドレイン電極とを備える。
発明者らの実験によれば、ＡｌＹＧａ１−ＹＮエピタキシャル層（０＜Ｙ≦１）に接触するショットキ電極からのリーク電流は、（０００２）面ＸＲＤの半値全幅に関連していることを見いだした。この発明によれば、（０００２）面ＸＲＤの半値全幅が１５０ｓｅｃ以下であるので、ショットキ電極のリーク電流が低減される。
本発明に係るIII族窒化物半導体素子では、前記ＡｌＹＧａ１−ＹＮエピタキシャル層のアルミニウム組成Ｙは、０．１以上であり、且つ０．７以下であることが好ましい。
アルミニウム組成Ｙが０．１より少ないと、バンドオフセットが小さくなりＡｌＧａＮ／ＧａＮ界面に充分な密度の二次元電子ガスが形成されない。アルミニウム組成Ｙが０．７より大きいと、ＡｌＧａＮ層にクラックが発生する可能性が高くなる。クラックの発生により、ＡｌＧａＮ／ＧａＮ界面に二次元電子ガスが形成されない。
本発明に係るIII族窒化物半導体素子では、前記ＡｌＹＧａ１−ＹＮエピタキシャル層の厚さは、５ｎｍ以上であり、且つ５０ｎｍ以下であることが好ましい。
ＡｌＹＧａ１−ＹＮエピタキシャル層の厚さが５ｎｍより少ないと、ＡｌＧａＮ／ＧａＮ界面における歪みが小さくなり二次元電子ガスが形成されない。ＡｌＹＧａ１−ＹＮエピタキシャル層の厚さが５０ｎｍより大きいと、ＡｌＧａＮ層にクラックが発生する可能性が高くなる。クラックの発生により、ＡｌＧａＮ／ＧａＮ界面に二次元電子ガスが形成されない。
本発明に係るIII族窒化物半導体素子では、前記支持基体は窒化ガリウムからなることが好ましい。低い転位密度の支持基体を用いたIII族窒化物半導体素子が提供される。
本発明の別の側面は、III族窒化物半導体素子のためのエピタキシャル基板に係る。エピタキシャル基板は、（ａ）ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）からなる基板と、（ｂ）（０００２）面ＸＲＤの半値全幅が１５０ｓｅｃ以下であるＡｌＹＧａ１−ＹＮエピタキシャル膜（０＜Ｙ≦１）と、（ｃ）前記基板とＡｌＹＧａ１−ＹＮエピタキシャル膜との間に設けられた窒化ガリウムエピタキシャル膜とを備える。
発明者らの実験によれば、ＡｌＹＧａ１−ＹＮエピタキシャル膜（０＜Ｙ≦１）に接触するショットキ電極からのリーク電流は、（０００２）面ＸＲＤの半値全幅に関連していることを見いだした。このエピタキシャル基板によれば、（０００２）面ＸＲＤの半値全幅が１５０ｓｅｃ以下であるので、このＡｌＹＧａ１−ＹＮエピタキシャル膜に形成されるショットキ電極は小さいリーク電流を示す。これ故に、例えば、高電子移動度トランジスタに好適なエピタキシャル基板が提供される。
本発明に係るエピタキシャル基板では、前記ＡｌＹＧａ１−ＹＮエピタキシャル膜のアルミニウム組成Ｙは０．１以上であり、且つ０．７以下であることが好ましい。
ＡｌＹＧａ１−ＹＮエピタキシャル膜のアルミニウム組成Ｙが０．１より少ないと、バンドオフセットが小さくなりＡｌＧａＮ／ＧａＮ界面に充分な密度の二次元電子ガスが形成されない。ＡｌＹＧａ１−ＹＮエピタキシャル膜のアルミニウム組成Ｙが０．７より大きいと、ＡｌＧａＮ膜にクラックが発生する可能性が高くなる。クラックの発生により、ＡｌＧａＮ／ＧａＮ界面に二次元電子ガスが形成されない。
本発明に係るエピタキシャル基板では、前記ＡｌＹＧａ１−ＹＮエピタキシャル膜の厚さは、５ｎｍ以上であり、且つ５０ｎｍ以下であることが好ましい。
ＡｌＹＧａ１−ＹＮエピタキシャル膜の厚さが５ｎｍより少ないと、ＡｌＧａＮ／ＧａＮ界面における歪みが小さくなり二次元電子ガスが形成されない。ＡｌＹＧａ１−ＹＮエピタキシャル膜の厚さが５０ｎｍより大きいと、ＡｌＧａＮ膜にクラックが発生する可能性が高くなる。クラックの発生により、ＡｌＧａＮ／ＧａＮ界面に二次元電子ガスが形成されない。
本発明に係るエピタキシャル基板では、前記基板は窒化ガリウム基板であることが好ましい。低い転位密度の基板を用いたIII族窒化物半導体素子のためのエピタキシャル基板が提供される。
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
以上説明したように、本発明によれば、ショットキ電極からのリーク電流が低減されるIII族窒化物半導体素子が提供される。また、本発明によれば、III族窒化物半導体素子を作製するためのエピタキシャル基板が提供される。
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のIII族窒化物半導体素子およびエピタキシャル基板に係る実施の形態を説明する。実施の形態では、III族窒化物半導体素子として高電子移動度トランジスタを説明する。可能な場合には、同一の部分には同一の符号を付する。
（第１の実施の形態）
図１は、第１の実施の形態に係る高電子移動度トランジスタを示す図面である。高電子移動度トランジスタ１１は、支持基体１３と、ＡｌＹＧａ１−ＹＮエピタキシャル層（０＜Ｙ≦１）１５と、ＧａＮエピタキシャル層１７と、ショットキ電極１９と、ソース電極２１と、ドレイン電極２３とを備える。支持基体１３は、ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）からなり、具体的には、ＡｌＮ、ＡｌＧａＮ、ＧａＮからなる。ＡｌＹＧａ１−ＹＮエピタキシャル層１５は、１５０ｓｅｃ以下である（０００２）面ＸＲＤの半値全幅を有する。ＧａＮエピタキシャル層１７は、窒化ガリウム支持基体とＡｌＹＧａ１−ＹＮエピタキシャル層１５との間に設けられている。ショットキ電極１９は、ＡｌＹＧａ１−ＹＮエピタキシャル層１５上に設けられている。ソース電極２１およびドレイン電極２３は、ＧａＮエピタキシャル層１７上に設けられている。本実施の形態の一実施例として、ソース電極２１をＡｌＹＧａ１−ＹＮエピタキシャル層１５上に設けることができる。また、ドレイン電極２３をＡｌＹＧａ１−ＹＮエピタキシャル層１５上に設けることができる。この例では、ソース電極２１はＡｌＹＧａ１−ＹＮエピタキシャル層１５に接触しており、またドレイン電極２３はＡｌＹＧａ１−ＹＮエピタキシャル層１５に接触している。ショットキ電極１９は、高電子移動度トランジスタ１１のゲート電極である。
発明者らの実験によれば、ＡｌＹＧａ１−ＹＮエピタキシャル層１５に接触するショットキ電極１９からのリーク電流は、（０００２）面ＸＲＤの半値全幅に関連していることを見いだした。（０００２）面ＸＲＤの半値全幅が１５０ｓｅｃ以下であるので、ショットキ電極１９のリーク電流が低減される。
図２（Ａ）は、実施例に係る高電子移動度トランジスタ（ＨＥＭＴ）の構造を示す図面である。図２（Ｂ）は実験例に係るＨＥＭＴの構造を示す図面である。
（実施例１）
ＭＯＶＰＥ装置のリアクタに窒化ガリウム基板３１を置く。水素、窒素、アンモニアを含むガスをリアクタ内に供給すると共に、窒化ガリウム基板３１を摂氏１１００度において２０分間の熱処理を行う。次いで、窒化ガリウム基板３１の温度を摂氏１１３０度に昇温する。アンモニアとトリメチルガリウム（ＴＭＧ）をリアクタに供給して、厚さ１．５μｍの窒化ガリウム膜３３を窒化ガリウム基板３１上に成長する。トリメチルアルミニウム（ＴＭＡ）、ＴＭＧ、アンモニアをリアクタに供給して、３０ｎｍのＡｌＧａＮ膜３５を窒化ガリウム膜３３上に成長する。これらの工程により、エピタキシャル基板Ａを作製する。このエピタキシャル基板Ａの表面にＴｉ／Ａｌ／Ｔｉ／Ａｕからなるソース電極３７ａおよびドレイン電極３７ｂを形成すると共に、エピタキシャル基板Ａの表面にＡｕ／Ｎｉからなるゲート電極３９を形成する。これらの工程により、図２（Ａ）に示されるＨＥＭＴ−Ａが作製される。
（実験例１）
ＭＯＶＰＥ装置のリアクタにサファイア基板４１を置く。水素、窒素、アンモニアを含むガスをリアクタ内に供給して、サファイア基板４１の温度を摂氏１１７０度で１０分間の熱処理を行う。次いで、サファイア基板４１上に種付け層４２を成長する。この後に、実施例と同様にして、窒化ガリウム膜４３とＡｌＧａＮ膜４５を成長して、エピタキシャル基板Ｂを作製する。このエピタキシャル基板Ｂの表面にＴｉ／Ａｌ／Ｔｉ／Ａｕからなるソース電極４７ａおよびドレイン電極４７ｂを形成すると共に、エピタキシャル基板Ｂの表面にＡｕ／Ｎｉからなるゲート電極４９を形成する。これらの工程により、図２（Ｂ）に示されるＨＥＭＴ−Ｂが作製される。
図３は、高電子移動度トランジスタのために作製されたエピタキシャル基板（試料Ａ）およびエピタキシャル基板（試料Ｂ）におけるＡｌＧａＮ層における（０００２）面ＸＲＤのスペクトルを示す図面である。試料Ａは、窒化ガリウム基板上に順に形成されたＧａＮ膜およびＡｌＧａＮ膜を有する。試料Ｂは、サファイア基板上に順に形成された、種付け膜、ＧａＮ膜およびＡｌＧａＮ膜を有する。それぞれのＡｌＧａＮ膜上には、リーク電流を測定するためにショットキ電極が設けられている。ショットキ電極の面積は、例えば７．８５×１０−５ｃｍ２であり、印加電圧は、例えば−５ボルトである。
試料Ａ
ＸＲＤのＦＷＨＭ：２２．４（ｓｅｃ）
リーク電流密度：１．７５×１０−６（Ａ／ｃｍ２）
試料Ｂ
ＸＲＤのＦＷＨＭ：２１４．４（ｓｅｃ）
リーク電流密度：１．７９×１０−２（Ａ／ｃｍ２）
試料Ａのリーク電流は試料Ｂのリーク電流に比べ大幅に低減される。これは、ＡｌＧａＮ層のＸＲＤに関して試料ＡのＦＷＨＭは試料ＢのＦＷＨＭに比べて鋭いからである。
（０００２）面のＸＲＤは、ＡｌＧａＮ層に含まれる貫通転位が多いほど半値全幅が広くなるので、その半値全幅を小さくすることによりショットキ電極のリーク電流を低減することができる。ＨＥＭＴのゲート電極の順方向電流は約０．１Ａ／ｃｍ−２であり、リーク電流は順方向電流と比較して１／１０００以下の１×１０−４Ａ／ｃｍ２以下に抑える必要がある。下記の図４に示すとおり、ＡｌＹＧａ１−ＹＮエピタキシャル層の（０００２）面のＸＲＤ半値全幅を１５０ｓｅｃ以下にすることで、リーク電流を１×１０−４Ａ／ｃｍ２以下にすることが可能である。（０００２）面以外にも（０００４）面、（０００６）面のＸＲＤでもＡｌＧａＮ層の結晶品質の評価は原理的に可能であるが、ＸＲＤ強度は（０００２）面が最も大きいため、ＡｌＧａＮ層の結晶品質の評価には（０００２）面が適している。
図４は、窒化ガリウム層の（０００２）面ＸＲＤ特性の半値全幅とリーク電流密度との対応を示す図面である。参照符合５１ａ〜５１ｈで示されるシンボルは、窒化ガリウム基板を用いて形成されたＡｌＧａＮ層上にショットキ電極を作製した構造を測定した値を示す。参照符合５３ａ〜５３ｆで示されるシンボルは、サファイア基板を用いて形成されたＡｌＧａＮ層上にショットキ電極を作製した構造を測定した値を示す。
（実施例２）
具体例を示せば、
参照符合５１ａで示される試料
半値全幅：２２．４ｓｅｃ
リーク電流密度：１．７５×１０−６Ａ／ｃｍ２
参照符合５１ｂで示される試料
半値全幅：７０．３ｓｅｃ
リーク電流密度：４．３７×１０−５Ａ／ｃｍ２
参照符合５１ｃで示される試料
半値全幅：７０．３ｓｅｃ
リーク電流密度：１．１１×１０−５Ａ／ｃｍ２
参照符合５１ｄで示される試料
半値全幅：７０．９ｓｅｃ
リーク電流密度：９．０１×１０−７Ａ／ｃｍ２
参照符合５１ｅで示される試料
半値全幅：７０．９ｓｅｃ
リーク電流密度：２．７２×１０−８Ａ／ｃｍ２
参照符合５１ｆで示される試料
半値全幅：１１０．１ｓｅｃ
リーク電流密度：２．４５×−６Ａ／ｃｍ２
参照符合５１ｇで示される試料
半値全幅：１２４．８ｓｅｃ
リーク電流密度：３．０５×−５Ａ／ｃｍ２
参照符合５１ｈで示される試料
半値全幅：１４１．３ｓｅｃ
リーク電流密度：９．７０×１０−６Ａ／ｃｍ２
である。
（実験例２）
具体例を示せば、
参照符合５３ａのショットキダイオード構造（最も半値全幅およびリーク電流密度が小さい）
半値全幅：１８２．６ｓｅｃ
リーク電流密度：２．１５×１０−３Ａ／ｃｍ２
である。
高電子移動度トランジスタ１１では、窒化物からなる支持基体１３は、導電性、あるいは半絶縁性を有する窒化ガリウムから成る。この形態では、窒化ガリウム領域は、窒化ガリウム支持基体上にホモエピタキシャル成長される。窒化ガリウム支持基体のキャリア濃度は１×１０１９ｃｍ−３以下である。ＧａＮ層１７の厚さは０．１μｍ以上１０００μｍ以下であり、ＧａＮ層１７のキャリア濃度は１×１０１７ｃｍ−３以下である。ＡｌＧａＮ層１５の厚さは５ｎｍ以上５０ｎｍ以下であり、ＡｌＧａＮ層１５のキャリア濃度は１×１０１９ｃｍ−３以下である。
高電子移動度トランジスタ１１では、ＡｌＹＧａ１−ＹＮエピタキシャル層１５のアルミニウム組成Ｙは、０．１以上であることが好ましい。アルミニウム組成Ｙが０．１より少ないと、バンドオフセットが小さくなりＡｌＧａＮ／ＧａＮ界面に充分な密度の二次元電子ガスが形成されない。また、アルミニウム組成Ｙは、０．７以下であることが好ましい。アルミニウム組成Ｙが０．７より大きいと、ＡｌＧａＮ層にクラックが発生する可能性が高くなる。クラックの発生により、ＡｌＧａＮ／ＧａＮ界面に二次元電子ガスが形成されない。
高電子移動度トランジスタ１１では、ＡｌＹＧａ１−ＹＮエピタキシャル層１５の厚さは５ｎｍ以上であることが好ましい。ＡｌＹＧａ１−ＹＮエピタキシャル層１５の厚さが５ｎｍより少ないと、ＡｌＧａＮ／ＧａＮ界面における歪みが小さくなり二次元電子ガスが形成されない。また、ＡｌＹＧａ１−ＹＮエピタキシャル層１５の厚さは５０ｎｍ以下であることが好ましい。ＡｌＹＧａ１−ＹＮエピタキシャル層の厚さが５０ｎｍより大きいと、ＡｌＧａＮ層にクラックが発生する可能性が高くなる。クラックの発生により、ＡｌＧａＮ／ＧａＮ界面に二次元電子ガスが形成されない。
高電子移動度トランジスタ１１のためのＡｌＸＧａ１−ＸＮ支持基体としては窒化ガリウムからなることが好ましい。低い転位密度の支持基体を用いたIII族窒化物半導体素子が提供される。
（第２の実施の形態）
図５（Ａ）〜図５（Ｃ）は、第２の実施の形態に係るエピタキシャル基板の作製を示す図面である。図５（Ａ）に示されるように、例えば導電性の窒化ガリウム自立基板８３を反応炉８０内に置く。引き続く結晶成長は、ＭＯＶＰＥ法で行われることが好ましい。窒化ガリウム自立基板８３は１×１０１９ｃｍ−３以下のキャリア濃度を有する。図５（Ｂ）に示されるように、ＴＭＧおよびＮＨ３を供給してＧａＮエピタキシャル膜８５を窒化ガリウム自立基板８３の第１の面８３ａ上に堆積する。ＧａＮエピタキシャル膜８５は、好ましくはアンドープである。ＧａＮエピタキシャル膜８５の成膜温度は６００℃以上１２００℃以下であり、炉内の圧力は、１ｋＰａ以上１２０ｋＰａ以下である。窒化ガリウムエピタキシャル膜８５の厚さは０．５マイクロメートル以上１０００マイクロメートル以下である。ＧａＮエピタキシャル膜８５のキャリア濃度は１×１０１７ｃｍ−３以下である。必要な場合には、ＧａＮエピタキシャル膜８５の成長に先立ち、バッファ層を成長させることができる。バッファ層は、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮのいずれかからなることができる。バッファ層により、ＧａＮエピタキシャル層の８５に窒化ガリウム自立基板８３の欠陥、不純物の影響が及ぼすのを抑制することができ、ＧａＮエピタキシャル層８５の品質向上を図ることができる。
次いで、図５（Ｃ）に示されるように、ＴＭＡ、ＴＭＧおよびＮＨ３を供給して、アンドープ又はｎ型ＡｌＧａＮエピタキシャル膜８７をアンドープＧａＮエピタキシャル膜８５上に堆積する。ＡｌＧａＮエピタキシャル膜８７の成膜温度は６００℃以上１２００℃以下であり、炉内の圧力は、１ｋＰａ以上１２０ｋＰａ以下である。ＡｌＧａＮエピタキシャル膜８７のアルミニウム組成は０．１以上０．７以下である。ＡｌＧａＮエピタキシャル膜８７の厚さは５ｎｍ以上５０ｎｍ以下である。ＡｌＧａＮエピタキシャル膜８７のキャリア濃度は１×１０１９以下である。これによって、エピタキシャル基板８１が得られる。この基板を利用して、第１の実施の形態に示されたＨＥＭＴを作製できる。
発明者らは、ＡｌＹＧａ１−ＹＮエピタキシャル膜８７（０＜Ｙ≦１）に接触するショットキ電極からのリーク電流は、（０００２）面ＸＲＤの半値全幅に関連していることを見いだした。このエピタキシャル基板によれば、このＡｌＹＧａ１−ＹＮエピタキシャル層に形成されるショットキ電極は小さいリーク電流を示す。これ故に、例えば、高電子移動度トランジスタに好適なエピタキシャル基板が提供される。特に、（０００２）面ＸＲＤの半値全幅が１５０ｓｅｃ以下であれば、図４から分かるように、１５０ｓｅｃ以上の場合と比べてショットキ電極のリーク電流を低減することが可能である。
このエピタキシャル基板８１のＡｌＧａＮエピタキシャル膜８７の表面に、ゲート電極のためのショットキ電極膜並びにソース電極およびドレイン電極のためのオーミック電極膜を堆積する。ショットキ電極膜およびオーミック電極膜から、それぞれ、ショットキ電極およびオーミック電極が形成される。なお、ショットキ電極直下のＡｌＧａＮエピタキシャル膜８７を部分的に薄くした後に、当該部分上にショットキ電極を形成してもよい。これによりソース抵抗、相互コンダクタンス向上、ノーマリオフ化などを図ることができる。また、ｎ型ドーパントを添加してｎ型半導体領域をソース電極および／またはドレイン電極の直下に形成するようにしてもよい。さらに、ｎ型ドーパントを添加したｎ型半導体領域をコンタクト層として、ＡｌＧａＮエピタキシャル膜８７の表面上に成長し、そのコンタクト層上にソース電極および／またはドレイン電極形成してもよい。これにより、コンタクト抵抗低減を図ることができる。また、ＡｌＧａＮ層を部分的に薄くして、当該部分上にソースおよび／またはドレイン電極を形成してもよい。これにより、やはりコンタクト抵抗低減を図ることができる。或いは、ソースおよび／またはドレイン電極は、ＡｌＧａＮ層を除去して、ＡｌＧａＮのバンドギャップより小さいバンドギャップを有するＧａＮ層に接触するように形成してもよい。これにより、やはりコンタクト抵抗低減を図ることができる。ＡｌＧａＮ領域の（０００２）面ＸＲＤの半値全幅を結晶品質の指標に用いて、ショットキ電極がショットキ接合を成すＡｌＧａＮ膜の品質をモニタすることにより、ショットキ電極とオーミック電極との間に電圧を印加したときにショットキ接合に流れる逆方向リーク電流を低減可能な半導体素子のためのエピタキシャル基板が提供される。
図６は、第１および第２の実施の形態のための窒化ガリウム自立基板における高転位領域および低転位領域の一配置を示す図面である。エピタキシャル基板８１のための窒化ガリウム自立基板８２の第１の面８２ａは、比較的大きい貫通転位密度を有する高転位領域８２ｃが現れた第１のエリアと、比較的小さい貫通転位密度を有する低転位領域８２ｄが現れた第２のエリアとを有する。高転位領域８２ｃは低転位領域８２ｄに囲まれており、第１の面８２ａにおいて、第１のエリアは、第２のエリア内にドット状にランダムに分布している。全体として貫通転位密度は、例えば１×１０８ｃｍ−２以下である。このエピタキシャル基板８１によれば、低転位領域８２ｄ上に転位密度の低減されたエピタキシャル層が得られる。これ故に、逆方向リーク電流が減少しまた逆方向の耐圧が向上する。
図７は、第１および第２の実施の形態のための窒化ガリウム自立基板における高転位領域および低転位領域の別の一配置を示す図面である。エピタキシャル基板８１のための窒化ガリウム自立基板８４の第１の面８４ａは、比較的大きい貫通転位密度を有する高転位領域８４ｃが現れた第１のエリアと、比較的小さい貫通転位密度を有する低転位領域８４ｄが現れた第２のエリアとを有する。高転位領域８４ｃは低転位領域８４ｄに囲まれており、第１の面８４ａにおいて、第１のエリアは、第２のエリア内にストライプ状に分布している。全体として貫通転位密度は、例えば１×１０８ｃｍ−２以下である。このエピタキシャル基板８１によれば、低転位領域８２ｄ上に転位密度の低減されたエピタキシャル層が得られる。これ故に、逆方向リーク電流が減少しまた逆方向の耐圧が向上する。
本実施の形態では、第１の実施の形態と同様に、自立基板として、ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）基板を用いることができ、具体的には、自立基板は、ＡｌＮ、ＡｌＧａＮまたはＧａＮからなることができる。
図８は、第１の実施の形態の一変形例に係る高電子移動度トランジスタを示す図面である。図８を参照すると、高電子移動度トランジスタ１１ａは、ＧａＮエピタキシャル層１７と窒化ガリウム支持基体１３との間に設けられた追加の窒化ガリウム系半導体層１４を設けることができる。窒化ガリウム系半導体層１４は、例えば、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮからなる。窒化ガリウム系半導体層１４により、支持基体の欠陥および支持基体上の不純物の影響が上層へ伝播することを抑制し、ＧａＮエピタキシャル層１７の品質向上を図ることができる。
図９は、第１の実施の形態の別の変形例に係る高電子移動度トランジスタを示す図面である。高電子移動度トランジスタ１１ｂは、高電子移動度トランジスタ１１ａのＡｌＧａＮ層１５に替えて、ＡｌＧａＮ層１５ａを備えることができる。ＡｌＧａＮ層１５ａは、第１の部分１５ｂ、第２の部分１５ｃおよび第３の部分１５ｄを含む。第１の部分１５ｂは、第２の部分１５ｃと第３の部分１５ｄとの間に位置している。第１の部分１５ｂの厚みは第２の部分１５ｃの厚みおよび第３の部分１５ｄの厚みより小さく、これにより、ＡｌＧａＮ層１５ａにはリセス構造が形成される。第１の部分１５ｂ上には、ゲート電極１９ａが設けられている。リセス構造は、例えばエッチングによりＡｌＹＧａ１−ＹＮエピタキシャル層１５をエッチングなどで薄くすることにより形成される。このリセスゲート構造により、ソース抵抗低減、相互コンダクタンス向上、ノーマリオフ化などを図ることができる。
図１０は、第１の実施の形態の別の変形例に係る高電子移動度トランジスタを示す図面である。高電子移動度トランジスタ１１ｃは、高電子移動度トランジスタ１１ａのＡｌＧａＮ層１５に替えて、ＡｌＧａＮ層１５ｅを備えることができる。ＡｌＧａＮ層１５ｅは、第１の部分１５ｆ、第２の部分１５ｇおよび第３の部分１５ｈを含む。第１の部分１５ｆは、第２の部分１５ｇと第３の部分１５ｈとの間に位置している。第１の部分１５ｆの厚みは第２の部分１５ｇの厚みおよび第３の部分１５ｈの厚みより大きく、これにより、ＡｌＧａＮ層１５ｅにはリセス構造が形成される。リセス構造は、例えばエッチングによりＡｌＹＧａ１−ＹＮエピタキシャル層１５をエッチングなどで薄くすることにより形成される。第２の部分１５ｇ上には、ソース電極２１ａが設けられている。第３の部分１５ｈ上には、ソース電極２３ａが設けられている。このリセスオーミック構造により、コンタクト抵抗低減を図ることができる。
図１１は、第１の実施の形態の別の変形例に係る高電子移動度トランジスタを示す図面である。高電子移動度トランジスタ１１ｄは、ソース電極およびドレイン電極のためのコンタクト層１６を更に備えることができる。コンタクト層１６は、高電子移動度トランジスタ１１ａのＡｌＧａＮ層１５上に設けられている。コンタクト層１６は、窒化ガリウム系半導体からなることができる。窒化ガリウム系半導体としては、ＧａＮ、ＩｎＮ、ＩｎＧａＮからなることができる。コンタクト層１６のバンドギャップは、ＡｌＧａＮ層１５のバンドギャップより小さいことが好ましい。また、コンタクト層１６のキャリア濃度は、ＡｌＧａＮ層１５のキャリア濃度より大きいことが好ましい。ゲート電極１９はＡｌＧａＮ層１５にショットキ接合を成し、ソース電極２１ｂおよびドレイン電極２３ｂは、コンタクト層にオーミック接触を成す。コンタクト層追加構造により、コンタクト抵抗低減を図ることができる。
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
図１は、第１の実施の形態に係る高電子移動度トランジスタを示す図面である。 図２（Ａ）は、実施例に係る高電子移動度トランジスタ（ＨＥＭＴ）の構造を示す図面である。図２（Ｂ）は、実験例に係るＨＥＭＴの構造を示す図面である。 図３は、高電子移動度トランジスタのために作製されたエピタキシャル基板（試料Ａ）およびエピタキシャル基板（試料Ｂ）におけるＡｌＧａＮ層の表面における（０００２）面ＸＲＤのスペクトルを示す図面である。 図４は、窒化ガリウム層の（０００２）面ＸＲＤ特性の半値全幅とリーク電流密度との対応を示す図面である。 図５（Ａ）〜図５（Ｃ）は、第２の実施の形態に係るエピタキシャル基板の作製を示す図面である。 図６は、第１および第２の実施の形態のための窒化ガリウム自立基板における高転位領域および低転位領域の一配置を示す図面である。 図７は、第１および第２の実施の形態のための窒化ガリウム自立基板における高転位領域および低転位領域の他の一配置を示す図面である。 図８は、第１の実施の形態の一変形例に係る高電子移動度トランジスタを示す図面である。 図９は、第１の実施の形態の別の変形例に係る高電子移動度トランジスタを示す図面である。 図１０は、第１の実施の形態の別の変形例に係る高電子移動度トランジスタを示す図面である。 図１１は、第１の実施の形態の別の変形例に係る高電子移動度トランジスタを示す図面である。
符号の説明
１１、１１ａ、１１ｂ、１１ｃ、１１ｄ…高電子移動度トランジスタ、１３…支持基体、１４…追加の窒化ガリウム系半導体層、１５…ＡｌＹＧａ１−ＹＮエピタキシャル層（０＜Ｙ≦１）、１６…コンタクト層、１７…ＧａＮエピタキシャル層、１９、１９ａ…ショットキ電極、２１、２１ａ、２１ｂ…ソース電極、２３、２３ａ、２３ｂ…ドレイン電極、３１…窒化ガリウム基板、３３…窒化ガリウム膜、３５…ＡｌＧａＮ膜、Ａ…エピタキシャル基板、３７ａ…ソース電極、３７ｂ…ドレイン電極、３９…ゲート電極、４１…サファイア基板、４２…種付け層、４３…窒化ガリウム膜、４５…ＡｌＧａＮ膜、４７ａ…ソース電極、４７ｂ…ドレイン電極、４９…ゲート電極、８０…反応炉、８１…エピタキシャル基板、８２…窒化ガリウム自立基板、８２ｃ…高転位領域、８２ｄ…低転位領域、８３…窒化ガリウム自立基板、８５…ＧａＮエピタキシャル膜、８７…ＡｌＧａＮエピタキシャル膜、８４…窒化ガリウム自立基板、８４ｃ…高転位領域、８４ｄ…低転位領域

Claims (4)

  1. III族窒化物半導体素子であって、
    ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）から成る支持基体と、
    １５０ｓｅｃ以下である（０００２）面ＸＲＤの半値全幅を有するＡｌＹＧａ１−ＹＮエピタキシャル層（０＜Ｙ≦１）と、
    前記支持基体と前記ＡｌＹＧａ１−ＹＮエピタキシャル層との間に設けられた窒化ガリウムエピタキシャル層と、
    前記ＡｌＹＧａ１−ＹＮエピタキシャル層上に設けられたショットキ電極と、
    前記窒化ガリウムエピタキシャル層上に設けられたソース電極と、
    前記窒化ガリウムエピタキシャル層上に設けられたドレイン電極と、
    を備え、
    前記窒化ガリウムエピタキシャル層は前記支持基体上に直接に成長されており、
    前記ショットキ電極は前記Ａｌ Ｙ Ｇａ １−Ｙ Ｎエピタキシャル層に接触を成し、
    前記III族窒化物半導体素子は、高電子移動度トランジスタを備え、
    前記Ａｌ Ｙ Ｇａ １−Ｙ Ｎエピタキシャル層（０＜Ｙ≦１）と前記窒化ガリウムエピタキシャル層とは、前記高電子移動度トランジスタのための二次元電子ガスを形成可能な界面を構成する、ことを特徴とするIII族窒化物半導体素子。
  2. 前記ＡｌＹＧａ１−ＹＮエピタキシャル層のアルミニウム組成Ｙは、０．１以上であり、且つ０．７以下である、ことを特徴とする請求項１に記載されたIII族窒化物半導体素子。
  3. 前記ＡｌＹＧａ１−ＹＮエピタキシャル層の厚さは、５ｎｍ以上であり、且つ５０ｎｍ以下である、ことを特徴とする請求項１または２に記載されたIII族窒化物半導体素子。
  4. 前記支持基体は窒化ガリウムからなる、ことを特徴とする請求項１〜３のいずれか一項に記載されたIII族窒化物半導体素子。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
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KR101495381B1 (ko) * 2007-11-21 2015-02-24 미쓰비시 가가꾸 가부시키가이샤 질화물 반도체의 결정 성장 방법
JP5453780B2 (ja) 2008-11-20 2014-03-26 三菱化学株式会社 窒化物半導体
JP5564842B2 (ja) 2009-07-10 2014-08-06 サンケン電気株式会社 半導体装置
KR20120027988A (ko) 2010-09-14 2012-03-22 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법
PL398149A1 (pl) * 2012-02-17 2013-08-19 Isos Technologies Sarl Heterostruktura tranzystora HEMT i sposób wytwarzania heterostruktury tranzystora HEMT
KR101922117B1 (ko) 2012-08-16 2018-11-26 삼성전자주식회사 트랜지스터를 포함하는 전자소자 및 그 동작방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4033519B2 (ja) * 1997-06-27 2008-01-16 シャープ株式会社 窒化ガリウム系化合物半導体発光素子
US6372041B1 (en) * 1999-01-08 2002-04-16 Gan Semiconductor Inc. Method and apparatus for single crystal gallium nitride (GaN) bulk synthesis
US6592663B1 (en) * 1999-06-09 2003-07-15 Ricoh Company Ltd. Production of a GaN bulk crystal substrate and a semiconductor device formed on a GaN bulk crystal substrate
JP3836697B2 (ja) * 2000-12-07 2006-10-25 日本碍子株式会社 半導体素子
JP2002289528A (ja) * 2001-03-23 2002-10-04 Yasuhiko Arakawa 窒化ガリウム系化合物半導体の結晶成長法、および窒化ガリウム系化合物半導体を備えた電子デバイス
JP4906023B2 (ja) * 2001-08-14 2012-03-28 古河電気工業株式会社 ＧａＮ系半導体装置
JP2005530334A (ja) * 2002-04-30 2005-10-06 クリー・インコーポレーテッド 高電圧スイッチング素子およびそれを形成するためのプロセス
JP2004327882A (ja) * 2003-04-28 2004-11-18 Ngk Insulators Ltd エピタキシャル基板、半導体素子および高電子移動度トランジスタ
US20070184671A1 (en) 2003-05-30 2007-08-09 Showa Denko K.K. Method for production of group lll nitride semiconductor device
JP2005244207A (ja) * 2004-01-30 2005-09-08 Showa Denko Kk 窒化ガリウム系化合物半導体発光素子
US7687827B2 (en) * 2004-07-07 2010-03-30 Nitronex Corporation III-nitride materials including low dislocation densities and methods associated with the same

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