KR20030071553A - 반도체 장치의 제조 방법 - Google Patents
반도체 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20030071553A KR20030071553A KR10-2003-0012277A KR20030012277A KR20030071553A KR 20030071553 A KR20030071553 A KR 20030071553A KR 20030012277 A KR20030012277 A KR 20030012277A KR 20030071553 A KR20030071553 A KR 20030071553A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- conductive film
- etching
- capacitor
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 109
- 239000003990 capacitor Substances 0.000 claims abstract description 77
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims abstract description 74
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims abstract description 37
- 239000012298 atmosphere Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 31
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000001301 oxygen Substances 0.000 claims abstract description 28
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 28
- 229910052794 bromium Inorganic materials 0.000 claims abstract description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 13
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 claims abstract description 12
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000003989 dielectric material Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 19
- 229910000510 noble metal Inorganic materials 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 5
- 239000007772 electrode material Substances 0.000 abstract description 10
- 229910052799 carbon Inorganic materials 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 297
- 239000007789 gas Substances 0.000 description 51
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 33
- 239000011229 interlayer Substances 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 239000012535 impurity Substances 0.000 description 16
- 229910052741 iridium Inorganic materials 0.000 description 15
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 14
- 229910052697 platinum Inorganic materials 0.000 description 14
- 230000008569 process Effects 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000004544 sputter deposition Methods 0.000 description 10
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- 238000000137 annealing Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000009257 reactivity Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 239000010970 precious metal Substances 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 229910000457 iridium oxide Inorganic materials 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 230000003064 anti-oxidating effect Effects 0.000 description 5
- 239000000460 chlorine Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000002474 experimental method Methods 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000006837 decompression Effects 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000003963 antioxidant agent Substances 0.000 description 3
- 230000003078 antioxidant effect Effects 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000013077 target material Substances 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- JFWLFXVBLPDVDZ-UHFFFAOYSA-N [Ru]=O.[Sr] Chemical compound [Ru]=O.[Sr] JFWLFXVBLPDVDZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
- C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Materials Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Manufacturing & Machinery (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
강유전체 또는 고유전체를 이용하는 캐패시터를 구성하는 전극 재료막의 에칭 공정을 포함하는 반도체 장치의 제조 방법에 관한 것으로, 캐패시터의 측면에 펜스를 형성시키지 않고 그 측면을 기초 절연막에 대하여 수직에 가까운 형상으로 에칭한다. 반도체 기판(1)의 상측에 형성되는 캐패시터 Q의 전극(15a)으로 되는 도전막(15)의 에칭은 브롬을 포함하는 분위기 내에서 행해지며 또한 반도체 기판(1)의 가열 온도를 300℃∼600℃의 범위로 설정하거나, 또는 적어도 도전막(15)의 에칭은 브롬화 수소와 산소만을 외부로부터 공급한 분위기 내에서 행해지는 것을 포함한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 강유전체 또는 고유전체를 이용하는 캐패시터를 구성하는 전극 재료막의 에칭 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 강유전체 캐패시터나 고유전체 캐패시터를 이용한 반도체 메모리가 유망시되고 있다. 예를 들면, 강유전체 캐패시터는 다음과 같은 공정에 의해 형성된다.
우선, 도 1의 (a)에 도시한 바와 같이, 절연막(101) 위에 제1 금속막(102), 강유전체막(103) 및 제2 금속막(104)을 순서대로 형성한 후에, 제2 금속막(104) 위에 캐패시터 형상의 레지스트 패턴(105)을 형성한다.
이어서, 레지스트 패턴(105)을 마스크로 하여, 제2 금속막(104), 강유전체막(103), 제1 금속막(102)을 순서대로 에칭한다. 이 패터닝에 의해, 도 1의 (b)에 도시한 바와 같이, 제2 금속막(104)은 캐패시터(106)의 상부 전극(104a)으로 되고, 강유전체막(103)은 캐패시터(106)의 유전체막(103a)으로 되고, 제1 금속막(102)은 캐패시터(106)의 하부 전극(102a)으로 된다.
그런데, 하부 전극(102a)을 구성하는 제1 금속막(102)은 이리듐, 백금 등의 귀금속이나 그 산화물로 구성되기 때문에 상온에서의 반응성이 부족하여, 주로 스퍼터 반응에 의해 에칭하였다. 스퍼터시의 에칭 가스로는 주로 아르곤 등의 불활성 가스와 염소의 혼합 가스를 사용하였다.
그와 같은 금속막을 스퍼터 반응에 의해 에칭하면, 캐패시터(106)의 측면에 도전성이 강고한 측벽 데포지션(펜스)이 부착된다.
그래서, 펜스의 형성을 억제하기 위해, 레지스트 패턴(105)의 측면을 후퇴시킴에 따라 캐패시터(106) 측면의 경사 각도를 완만하게 하거나, 캐패시터(106)의 형상을 계단 형상으로 하는 등의 구조가 채용되고 있다.
그러나, 캐패시터의 하부 전극 측면의 경사 각도를 완만하게 하거나 캐패시터를 계단 형상으로 하는 것은 원하는 용량을 얻기 위한 캐패시터의 치수가 커지므로, 캐패시터를 갖는 반도체 장치의 미세화에 지장을 초래한다.
본 발명의 목적은 캐패시터의 측면에 펜스를 형성시키지 않고, 캐패시터의 하부 전극의 측면을 기초 절연막에 대하여 보다 수직에 가까운 형상으로 하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
도 1의 (a), (b)는 종래의 캐패시터의 형성 공정을 도시한 단면도.
도 2의 (a)∼(c)는 본 발명의 실시예에 따른 반도체 장치의 형성 공정을 도시한 단면도(그 1).
도 3의 (a)∼(c)는 본 발명의 실시예에 따른 반도체 장치의 형성 공정을 도시한 단면도(그 2).
도 4의 (a)∼(c)는 본 발명의 실시예에 따른 반도체 장치의 형성 공정을 도시한 단면도(그 3).
도 5의 (a)∼(c)는 본 발명의 실시예에 따른 반도체 장치의 형성 공정을 도시한 단면도(그 4).
도 6은 본 발명의 실시예에 따른 반도체 장치의 형성에 이용되는 에칭 장치의 일례를 도시한 구성도.
도 7은 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 전극에 사용되는 이리듐의 에칭 레이트와 스테이지 온도와의 관계를 도시한 도면.
도 8은 본 발명의 실시예에 따른 반도체 장치의 캐패시터를 HBr와 산소의 혼합 가스 플라즈마에 노출된 경우의 분극 전하량과 산소 농도의 관계를 도시한 도면.
도 9는 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 전극에 사용되는 이리듐막, 산화이리듐막 및 백금막과, 절연막으로서 사용되는 실리콘 산화막의 각각을 HBr와 산소의 혼합 가스 플라즈마로 에칭한 경우의 에칭 레이트와 HBr 농도의 관계를 도시한 도면.
도 10은 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 전극에 사용되는 이리듐막, 산화이리듐막 및 백금막과, 절연막으로서 사용되는 실리콘 산화막의 각각을 HBr과 산소의 혼합 가스 플라즈마로 에칭한 경우의 에칭 레이트와 바이어스 파워의 관계를 도시한 도면.
도 11은 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 전극에 사용되는 이리듐막, 산화이리듐막 및 백금막과, 절연막으로서 사용되는 실리콘 산화막의 각각을 HBr와 산소의 혼합 가스 플라즈마로 에칭한 경우의 에칭 레이트와 웨이퍼 스테이지 온도의 관계를 도시한 도면.
도 12는 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 전극에 사용되는 이리듐막, 산화이리듐막 및 백금막을 HBr와 O2의 혼합 가스 플라즈마로 에칭한 경우의 에칭 측면의 테이퍼각과 웨이퍼 스테이지 온도의 관계를 도시한 도면.
도 13의 (a)는 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 전극에 사용되는 이리듐막의 에칭 후의 사진에 기초하여 도시한 사시도이고, 도 13의 (b)는 그 단면도.
도 14의 (a)는 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 전극에사용되는 산화이리듐막의 에칭 후의 사진에 기초하여 도시한 사시도이고, 도 14의 (b)는 그 단면도.
도 15의 (a)는 본 발명의 실시예에 따른 반도체 장치의 캐패시터용 전극에 사용되는 백금막의 에칭 후의 사진에 기초하여 도시한 사시도이고, 도 15의 (b)는 그 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘(반도체) 기판
2 : 소자 분리 절연막
3 : 게이트 절연막
4a, 4b : 게이트 전극
5a, 5b, 5c : 불순물 확산 영역
6 : 측벽 스페이서
7 : 커버 절연막
8 : 층간 절연막
9 : 도전성 플러그
10a : 산화 방지 절연막
10b : 기초 절연막
11a, 11b : 도전성 플러그
15 : 제1 도전막
15a : 하부 전극
16 : 강유전체막
상기한 과제는 반도체 기판 위에 절연막을 형성하는 공정과, 상기 절연막 위에 귀금속 또는 그 산화물로 이루어지는 도전막을 형성하는 공정과, 상기 반도체 기판을 가열하면서, 브롬을 포함하는 분위기에서 상기 도전막을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법으로 해결된다.
또한, 상기한 과제는 반도체 기판의 상방에 절연막을 형성하는 공정과, 상기절연막 위에 제1 도전막을 형성하는 공정과, 상기 제1 도전막 위에 강유전체 재료와 고유전체 재료로 이루어지는 유전체막을 형성하는 공정과, 상기 유전체막 위에 제2 도전막을 형성하는 공정과, 상기 제2 도전막 위에 캐패시터 형상의 마스크를 형성하는 공정과, 상기 마스크로부터 노출되어 있는 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 순서대로 에칭함으로써, 상기 제2 도전막을 캐패시터 상부 전극으로 하고, 상기 제1 도전체막을 캐패시터 하부 전극으로 하는 공정을 포함하며, 적어도 상기 제1 도전막의 에칭은 브롬을 포함하는 분위기 내에서 행해지며 또한 상기 반도체 기판의 가열 온도를 300℃∼600℃의 범위로 설정하는 것을 특징으로 하거나, 또는 적어도 상기 제1 도전막의 에칭은 브롬화 수소와 산소만을 외부로부터 공급한 분위기 내에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법으로 해결된다.
이어서, 본 발명의 작용에 대하여 설명한다.
본 발명에 따르면, Br2의 단체 가스 또는 HBr 및 O2의 혼합 가스를 에칭 가스로서 에칭 분위기에 공급함과 함께, 반도체 웨이퍼를 300℃ 이상으로 가열하여 반응성을 높임으로써, 귀금속 혹은 귀금속의 산화물 등을 이용한 도전막을 마스크와 에칭을 이용하여 전극으로 패터닝하고 있다.
이에 따라, 도전막의 패터닝에 의해 형성되는 전극의 측면을 기초면에 대하여 77도 이상으로, 수직에 가까운 형상이 얻어진다.
또한, 본 발명에 따르면, HBr와 O2만의 혼합 가스 또는 Br2만의 단체 가스를반응 분위기에 공급하도록 하고 있다. 이에 따라, 강유전체 또는 고유전체 캐패시터를 열화시키지 않고 또한 캐패시터 측벽에 도전성 펜스를 형성시키지 않고 귀금속이나 그 산화물을 이용한 전극을 수직 또는 종래보다도 수직에 가까운 형상으로 할 수 있다.
이하에 본 발명의 실시예를 도면에 기초하여 설명한다.
도 2∼도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도이다.
우선, 도 2의 (a)에 도시한 단면 구조를 형성하기까지의 공정을 설명한다.
도 2의 (a)에 도시한 바와 같이, n형 또는 p형의 실리콘(반도체) 기판(1)의 트랜지스터 형성 영역의 주위에 포토리소그래피법으로 소자 분리용 홈을 형성한 후에, 소자 분리용 홈 내에 산화 실리콘(SiO2)을 매립하여 소자 분리 절연막(2)을 형성한다. 그와 같은 구조의 소자 분리 절연막(2)은 STI(Shallow Trench Isolation)라고 한다. 또, LOCOS(Local Oxidation of Silicon)법으로 형성한 절연막을 소자 분리 절연막으로서 채용해도 된다.
이어서, 실리콘 기판(1)의 트랜지스터 형성 영역에 p형 불순물을 도입하여 p 웰(1a)을 형성한다. 또한, 실리콘 기판(1)의 트랜지스터 형성 영역 표면을 열 산화하여, 게이트 절연막(3)이 되는 실리콘 산화막을 형성한다.
이어서, 실리콘 기판(1)의 상측 전면에 비정질 또는 다결정의 실리콘막 및 텅스텐 실리사이드막을 순차적으로 형성하고, 이들 실리콘막 및 텅스텐 실리사이드막을 포토리소그래피법으로 패터닝하여, 게이트 전극(4a, 4b)을 형성한다.
또, 하나의 p 웰(1a) 위에는 2개의 게이트 전극(4a, 4b)이 병렬로 형성되고, 이들 게이트 전극(4a, 4b)은 워드선의 일부를 구성한다.
이어서, p 웰(1a) 내에 게이트 전극(4a, 4b)의 양측에 n형 불순물을 이온 주입하여 소스/드레인이 되는 제1∼제3 n형 불순물 확산 영역(5a∼5c)을 형성한다.
또한, CVD법으로 절연막, 예를 들면 산화 실리콘(SiO2)막을 실리콘 기판(1)의 전면에 형성한 후에, 그 절연막을 에치백하여 게이트 전극(4a, 4b)의 양측 부분에 절연성의 측벽 스페이서(6)로서 남긴다.
이어서, 게이트 전극(4a, 4b)과 측벽 스페이서(6)를 마스크로 사용하여, 제1∼제3 n형 불순물 확산 영역(5a∼5c)에 다시 n형 불순물을 이온 주입함으로써, 제1∼제3 n형 불순물 확산 영역(5a∼5c)을 LDD 구조로 한다.
또, 하나의 트랜지스터 형성 영역에서의 2개의 게이트 전극(4a, 4b) 사이의 제1 n형 불순물 확산 영역(5a)은 비트선에 전기적으로 접속되고, 트랜지스터 형성 영역의 양단측의 제2, 제3 n형 불순물 확산 영역(5b, 5c)은 캐패시터의 하부 전극에 전기적으로 접속된다.
이상의 공정에 의해, p 웰(1a)에는 게이트 전극(4a, 4b)과 LDD 구조의 n형 불순물 확산층(5a∼5c)을 갖는 2개의 MOS 트랜지스터 T1, T2가 형성된다.
이어서, MOS 트랜지스터 T1, T2를 피복하는 커버 절연막(7)으로서 약 200㎚ 두께의 산 질화 실리콘(SiON)막을 플라즈마 CVD법으로 실리콘 기판(1)의 전면에 형성한다. 그 후, TEOS 가스를 이용하는 플라즈마 CVD법으로, 막 두께 1.0㎛ 정도의 산화 실리콘(SiO2)을 제1 층간 절연막(8)으로서 커버막(7) 위에 형성한다.
이어서, 제1 층간 절연막(8)의 치밀화 처리로서, 예를 들면 상압의 질소 분위기 내에서 제1 층간 절연막(8)을 700℃의 온도로 30분간 열 처리한다. 그 후에, 제1 층간 절연막(8)의 상면을 화학 기계 연마(CMP)법으로 평탄화한다.
이어서, 도 2의 (b)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 포토리소그래피법으로 커버 절연막(7)과 제1 층간 절연막(8)을 패터닝하여, 제1 불순물 확산 영역(5a)에 도달하는 깊이의 제1 컨택트홀(8a)을 형성한다. 그 후, 제1 층간 절연막(8) 상면과 컨택트홀(8a) 내면에 글루막으로서 막 두께 30㎚의 티탄(Ti)막과 막 두께 50㎚의 질화 티탄(TiN)막을 스퍼터법으로 순서대로 형성한다. 또한, WF6을 이용하는 CVD법으로 텅스텐(W)막을 TiN막 위에 성장하여 제1 컨택트홀(8a) 내를 완전하게 매립한다.
이어서, W막, TiN막 및 Ti막을 CMP법으로 연마하여 제1 층간 절연막(8)의 상면 위에서 제거한다. 제1 컨택트홀(8a) 내에 남겨진 텅스텐막, TiN막 및 Ti막은 제1 도전성 플러그(9)로서 사용된다.
그 후에, 도 2의 (c)에 도시한 바와 같이, 제1 층간 절연막(8) 위와 제1 도전성 플러그(9) 위에 막 두께 100㎚의 질화 실리콘(Si3N4)으로 이루어지는 산화 방지 절연막(10a)과 막 두께 100㎚의 SiO2로 이루어지는 기초 절연막(10b)을 플라즈마CVD법으로 순서대로 형성한다. 그 SiO2막은 TEOS를 이용하여 플라즈마 CVD에 의해 성장된다. 산화 방지 절연막(10a)은 이후의 어닐링 등에 의한 열 처리시에 플러그(9)가 이상 산화하여 컨택트 불량을 일으키지 않도록 하기 위해 형성되고, 그 막 두께를 예를 들면 70㎚ 이상으로 하는 것이 바람직하다.
이어서, 도 3의 (a)에 도시한 바와 같이, 레지스트 패턴(도시되지 않음)을 이용하여 산화 방지 절연막(10a), 기초 절연막(10b) 및 제1 층간 절연막(8)을 에칭함으로써, 제2 및 제3 불순물 확산 영역(5b, 5c) 위에 제2 및 제3 컨택트홀(8b, 8c)을 형성한다.
또한, 기초 절연막(10b) 상면과 제2, 제3 컨택트홀(8b, 8c) 내면에 글루막으로서 막 두께 30㎚의 Ti막과 막 두께 50㎚의 TiN막을 스퍼터법으로 순서대로 형성한다. 또한, CVD법으로 W 막을 TiN 막 위에 성장하여 제2, 제3 컨택트홀(8b, 8c) 내를 완전하게 매립한다.
계속해서, 도 3의 (b)에 도시한 바와 같이, W막, TiN막 및 Ti막을 CMP법으로 연마하여 기초 절연막(10b)의 상면 위에서 제거한다. 이에 따라 제2, 제3 컨택트홀(8b, 8c) 내에 남겨진 텅스텐막, TiN막 및 Ti막을 각각 제2, 제3 도전성 플러그(11a, 11b)로 한다.
이어서, 도 3의 (c)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제2, 제3 도전성 플러그(11a, 11b) 위와 기초 절연막(10b) 위에 제1 도전막(15)으로서 예를 들면 막 두께 300㎚의 이리듐(Ir)막, 백금(Pt)막,산화백금(PtO)막, 산화이리듐(IrOx) 막, 또는 SRO(스트론튬 루테늄 산소)막을 형성한다.
또, 제1 도전막(15)을 형성하기 전 또는 후에 예를 들면 막 박리 방지를 위해 기초 절연막(10b)을 어닐링한다. 어닐링 방법으로서, 예를 들면 아르곤 분위기 내에서 600∼750℃의 RTA(rapid thermal annealing)를 채용한다.
이어서, 제1 도전막(15) 위에 강유전체막(16)으로서 예를 들면 막 두께 100㎚의 PZT 막을 스퍼터법으로 형성한다. 강유전체막(16)의 형성 방법은 그 외에 MOD(metal organic deposition)법, MOCVD(유기 금속 CVD)법, 졸·겔법 등이 있다. 또한, 강유전체막(16)의 재료로는 PZT 외에 PLCSZT, PLZT와 같은 다른 PZT계 재료나, SrBi2Ta2O9, SrBi2(Ta, Nb)2O9등의 Bi층 형상 구조의 화합물 재료, 그 밖의 금속 산화물 강유전체라도 된다.
이어서, 산소 분위기 내에서 강유전체막(16)을 어닐링에 의해 결정화한다. 어닐링으로서, 예를 들면 아르곤과 산소의 혼합 가스 분위기 내에서 기판 온도 600℃, 시간 90초의 조건을 제1 단계, 산소 분위기 내에서 기판 온도 750℃, 시간 60초의 조건을 제2 단계로 하는 2단계의 RTA 처리를 채용한다.
또한, 강유전체막(16) 위에 제2 도전막(17)으로서 예를 들면 막 두께 200㎚의 산화이리듐(IrO2)을 스퍼터법으로 형성한다.
이 후에, 제2 도전막(17) 위에 하드 마스크(18)로서 TiN막과 SiO2막을 순서대로 형성한다. 그 하드 마스크(18)는 포토리소그래피법으로 제2 및 제3 도전성플러그(11a, 11b)의 상방에 캐패시터 평면 형상으로 되도록 패터닝된다.
이어서, 도 4의 (a)에 도시한 바와 같이, 하드 마스크(18)에 피복되지 않은 영역의 제2 도전막(17), 강유전체막(16), 제1 도전막(15)을 순차적으로 에칭한다. 이 경우, 강유전체막(16)은 염소와 아르곤을 포함하는 분위기 내에서 스퍼터 반응에 의해 에칭된다. 또한, 제2 도전막(17)과 제1 도전막(15)은 브롬(Br2) 도입 분위기 내에서, Br을 포함하는 분위기 내에서, 또는 HBr와 산소만을 도입한 분위기 내에서 스퍼터 반응에 의해 에칭된다.
이상에 의해, 산화 방지 절연막(10a) 위에는, 제1 도전막(15)으로 이루어지는 캐패시터 Q의 하부 전극(15a)과, 강유전체막(16)으로 이루어지는 캐패시터 Q의 유전체막(16a)과, 제2 도전막(17)으로 이루어지는 캐패시터 Q의 상부 전극(17a)이 형성된다. 그리고, 트랜지스터 형성 영역에서 하나의 하부 전극(15a)은 제2 도전성 플러그(11a)를 통해 제2 불순물 확산 영역(5b)에 전기적으로 접속되고, 또한 다른 하부 전극(15a)은 제3 도전성 플러그(11b)를 통해 제3 불순물 확산 영역(5c)에 전기적으로 접속된다. 또한, 하부 전극(15a)과 캐패시터 Q의 측면의 테이퍼각θ은 약 80도로 되었다.
그 후에, 하드 마스크(18)를 제거한다.
이어서, 에칭에 의한 강유전체막(16)의 손상을 회복하기 위해, 회복 어닐링을 행한다. 이 경우의 회복 어닐링은 예를 들면 기판 온도 650℃, 60분간의 조건으로 산소 분위기 내에서 행해진다.
이어서, 도 4의 (b)에 도시한 바와 같이, 캐패시터 Q를 피복하는 보호막(19)으로서 막 두께 50㎚의 알루미나를 스퍼터에 의해 기초 절연막(10b) 위에 형성한 후에, 산소 분위기 내에서 650℃에서 60분간의 조건으로 캐패시터 Q를 어닐링한다. 이 보호막(19)은 프로세스 손상으로부터 캐패시터 Q를 보호하는 것이다.
그 후, TEOS 가스를 이용하는 플라즈마 CVD법으로, 제2 층간 절연막(20)으로서 막 두께 1.0㎛ 정도의 산화 실리콘(SiO2)을 보호막(19) 위에 형성한다.
또한, 제2 층간 절연막(20)의 상면을 CMP법으로 평탄화한다. 이 예에서는, CMP 후의 제2 층간 절연막(20)의 잔류 막 두께는 캐패시터 Q의 상부 전극(17a) 위에서 300㎚ 정도로 한다.
이어서, 레지스트 마스크(도시되지 않음)를 이용하여, 도 5의 (a)에 도시한 바와 같이, 제2 층간 절연막(20), 보호막(19), 산화 방지 절연막(10a) 및 기초 절연막(10b)을 에칭함으로써 제1 도전 플러그(9) 위에 홀(20a)을 형성한다.
또한, 홀(20a) 내와 제2 층간 절연막(20) 위에 글루막으로서 막 두께 50㎚의 TiN막을 스퍼터법으로 형성한다. 또한, CVD법으로 W막을 글루층 위에 성장함과 함께 홀(20a) 내를 완전하게 매립한다.
이어서, W 막 및 TiN 막을 CMP법으로 연마하여 제2 층간 절연막(20)의 상면 위에서 제거한다. 그리고, 홀(20a) 내에 남겨진 텅스텐막 및 글루층을, 제4 도전성 플러그(21)로 한다. 이 제4 도전성 플러그(21)는 제1 도전성 플러그(9)를 통해 제1 불순물 확산 영역(5a)에 전기적으로 접속된다.
이어서, 도 5의 (b)에 도시한 구조를 형성하기까지의 공정을 설명한다.
우선, 제4 도전성 플러그(21) 위와 제2 층간 절연막(20) 위에, 제2 산화 방지막(도시되지 않음)으로서 SiON막을 CVD법으로 형성한다. 또한, 제2 산화 방지막과 제2 층간 절연막(20)을 포토리소그래피법으로 패터닝하여 캐패시터 Q의 상부 전극(17a) 위에 컨택트홀(20b)을 형성한다.
컨택트홀(20b)을 형성함으로써 손상을 받는 캐패시터 Q는 어닐링에 의해 회복된다. 그 어닐링은 예를 들면 산소 분위기 내에서 기판 온도 550℃로서 60분간 행해진다.
그 후에, 제2 층간 절연막(20) 위에 형성된 산화 방지막을 에치백에 의해 제거함과 함께, 제4 도전성 플러그(21)의 표면을 노출시킨다.
이어서, 캐패시터 Q의 상부 전극(17a) 위의 컨택트홀(20b) 내와 제2 층간 절연막(20) 위에 다층 금속막을 형성한다. 그 후에, 다층 금속막을 패터닝함으로써, 컨택트홀(20b)을 통해 상부 전극(17a)에 접속되는 제1 금속 배선(21a)과 제4 도전성 플러그(21)에 접속되는 도전성 패드(21b)를 형성한다. 그 다층 금속막으로서, 예를 들면 막 두께 60㎚의 Ti, 막 두께 30㎚의 TiN, 막 두께 400㎚의 Al-Cu, 막 두께 5㎚의 Ti, 및 막 70㎚의 TiN을 순서대로 형성한 구조를 채용한다.
또한, 다층 금속막의 패터닝 방법으로서, 다층 금속막 위에 반사 방지막을 형성하고, 또한 반사 방지막 위에 레지스트를 도포한 후에, 레지스트를 노광, 현상하여 배선 형상 등의 레지스트 패턴을 형성하고, 그 레지스터 패턴을 이용하여 반사 방지막과 다층 금속막을 에칭하는 방법을 채용한다.
또한, 제2 층간 절연막(20), 제1 금속 배선(21a) 및 도전성 패드(21b) 위에 제3 층간 절연막(22)을 형성한다. 계속해서, 제3 층간 절연막(22)을 패터닝하여 도전성 패드(21b) 위에 홀(22a)을 형성하고, 그 홀(22a) 내에 아래로부터 순서대로 TiN 막 및 W막으로 이루어지는 제5 도전성 플러그(23)를 형성한다.
그 후에, 특별히 도시하지는 않았지만, 비트선을 포함하는 제2 배선을 제3 층간 절연막(22) 위에 형성한다. 그 비트선은 제5 도전성 플러그(23), 도전성 패드(21b), 제4 도전성 플러그(21) 및 제1 도전성 플러그(9)를 통해 제1 불순물 확산 영역(5a)에 전기적으로 접속된다. 그것에 연속하여, 제2 배선층을 피복하는 절연막 등이 형성되지만, 그 상세한 내용은 생략한다.
이상의 공정은 FeRAM의 메모리 셀 영역의 형성 공정이다. 이어서, 캐패시터의 하부 전극으로 되는 제1 도전막의 에칭을 중심으로 하여 상세히 설명한다.
제1 도전막(15)의 에칭된 측면을 기초 절연막(10b) 상면에 대하여 수직에 가까운 형상으로 하기 위해서는 에칭 가스와 피에칭 재료와의 화학 반응성을 높이는 것이 유효하다고 생각되어진다.
에칭 가스의 플라즈마 내에서 에칭 가스와 피에칭 재료가 화학 반응을 일으켜 휘발성 물질을 생성하여 배기되는 것으로 피에칭 재료가 에칭된다. 휘발성 반응 생성물은 에칭 측면에 부착되지 않고 배기되기 때문에 수직에 가까운 에칭 형상이 얻어진다.
한편, 스퍼터 작용을 이용하면 에칭된 막 측면(에칭 측면)에 에칭 생성물이 부착되고, 그 에칭 생성물이 마스크로 되기 때문에 에칭 측면이 수직 형상으로 되기 어렵다. 특히, 제1 도전막(15), 강유전체막(16) 및 제2 도전막(17)을 스퍼터 작용에 의해 에칭하여 에칭 측면을 수직에 가까운 형상으로 하려면, 도전성 펜스가 에칭 측면에 형성되어 캐패시터의 특성을 현저히 저하시키게 된다.
따라서, Ir, Pt 등의 귀금속이나 그 산화물로 이루어지는 제1, 제2 도전막(15, 17)을 수직에 가까운 형상으로 하고 또한 에칭 측면에 펜스를 형성시키지 않고 에칭하기 위해서는 실리콘 기판(1)을 고온에서 하는 등의 방법으로 에칭 가스와 피에칭 재료와의 화학 반응성을 높이는 것이 중요하다. 실리콘 기판(1)을 고온으로 하는 경우, 포토레지스트는 내열성이 부족하기 때문에 마스크 재료로서는 포토레지스트 이외의 재료로 이루어지는 하드 마스크를 사용하여, 최적의 에칭 가스를 이용할 필요가 있다.
우선, 캐패시터를 구성하는 막의 패터닝에 사용되는 에칭 장치를 도 6에 기초하여 설명한다.
도 6에 도시한 장치는 ICP 플라즈마 에칭 장치이다.
도 6에서, 감압실(31) 내에는 웨이퍼 스테이지(32)가 배치되어 있다. 그 웨이퍼 스테이지(32)는 히터(32a) 위에 정전 척(32b)을 탑재한 구조를 갖고, 그 정전 척(32b)에는 제1 고주파 전원(33)이 접속되어 있다.
또한, 감압실(31) 내에는 웨이퍼 스테이지(32)를 둘러싼 대략 원통형의 방착판(34)이 배치되고, 그 방착판(34)의 상부는 석영판(34a)에 의해 막혀 있다. 또한, 석영판(34a) 위에는 제2 고주파 전원(35)이 인가되는 안테나 코일(36)이 부착되어 있고, 안테나 코일(36)에 고주파 전력을 인가함으로써 방착판(34) 내에서 플라즈마가 발생된다. 그와 같은 방착판(34)과 석영판(34a)으로 둘러싸인 에칭 분위기 내에는 가스 도입관(40)이 접속되어 있고, 도 3의 (c)와 도 4의 (a)에 도시한 바와 같은 에칭 공정에서 제1 도전막(15), 강유전체막(16), 제2 도전막(17) 각각의 에칭에 적합한 가스가 도입된다. 또, 제1 도전막(15), 제2 도전막(17)을 구성하는 재료로는 화학적으로 안정된 Ir, Pt 등의 귀금속이나 그 산화물이 이용되고 있다.
또한, 감압실(31)에는 배기관(31a)이 접속되고, 또한 방착판(34) 중 배기관(31a)에 가까운 부분에는 개구(34b)가 형성되어 있다. 감압실(31)에는 게이트 밸브(37)를 통해 로드 로크 챔버(38)가 인접되어 있다. 그리고, 방착판(34) 중 로드로크 챔버(38)에 가까운 부분에는 셔터(34c)에 의해 개폐되는 웨이퍼 반송구(34d)가 형성되어 있다.
이어서, 그와 같은 에칭 장치를 사용하여 전극 재료막을 에칭하는 것에 대하여 설명한다.
우선, 전극 재료로 되는 이리듐(Ir)막을 에칭하여 에칭 레이트와 온도의 관계를 조사하였다. 그 에칭 조건은 방착판(34) 내의 압력을 0.5Pa로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하고, 제1 고주파 전원(33)으로부터의 바이어스 파워를 300watt로 하여, 웨이퍼 스테이지(32)의 온도를 250℃∼400℃까지 변화시켰다.
도 7에는 할로겐을 포함한 가스, 즉 HBr와 Ar의 혼합 가스, SF6과 Ar의 혼합 가스 및 Cl2와 Ar의 혼합 가스의 각각에 의한 Ir막의 에칭 레이트와 그 스테이지 온도 의존성을 도시한다.
HBr와 SF6에 대해서는 Ir막의 에칭 레이트의 온도 의존성이 있었지만, Cl2에 대해서는 에칭 레이트의 온도 의존성은 없었다. 이에 따라 Cl2에 대해서는 웨이퍼 스테이지(32)를 고온으로 해도 화학 반응성의 향상은 기대할 수 없지만, SF6이나 HBr에 대해서는 웨이퍼 스테이지(32)를 고온으로 함으로써 화학 반응성을 향상시킬 수 있다고 할 수 있다.
따라서, SF6또는 HBr를 이용하여 웨이퍼 스테이지(32)를 고온으로 함으로써 Ir, Pt 등의 귀금속이나 그 산화물을 수직에 가까운 형상으로 화학 반응에 의한 에칭이 가능하다고 생각되어진다. 그러나 SF6은 반응성이 너무 강하여 하드 마스크 재료가 에칭되어 유지되지 않거나, 에칭 레이트를 안정적으로 제어하는 것이 어렵다는 등의 문제점이 있었다. 그래서 HBr 가스에 주목하여 실험을 행하였다. 이하에 실험의 내용을 나타낸다.
에칭 가스로서 HBr 등의 수소를 포함한 가스를 이용하면, 에칭 가스에 함유하는 수소의 영향에 의해, 강유전체막(16)을 구성하는 PZT 등의 강유전체 재료의 캐패시터 성능을 열화시킬 우려가 있다.
그래서, 본원 발명자들은 수소의 영향에 대해서는, 수소를 산소와 반응시켜 물로 함으로써 제거할 수 있다고 생각하였다. 물은 비점이 낮아 감압 하에서 고온으로 함으로써 용이하게 휘발된다. 그 때문에 수소가 강유전체 캐패시터에 유입되지 않게 된다고 생각하였다.
그래서 다른 에칭 장치를 이용하여 작성한 강유전체 캐패시터 특성 측정용 샘플을 웨이퍼 스테이지(32) 위에 재치하고, 웨이퍼 스테이지(32)를 400℃의 온도로 설정하여 HBr 플라즈마에 노출시킴에 따라 캐패시터의 성능을 조사하였다.
이 경우, 원통 형상의 방착판(34) 내의 압력을 0.5Pa로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하며, 제1 고주파 전원(33)으로부터 전극(36)으로의 바이어스 파워를 0watt로 하여, 방착판(34) 내에 공급되는 산소의 농도를 0%∼50%까지 변화시킨 바, 도 8에 도시한 바와 같은 결과가 얻어졌다.
도 8은 HBr-O2가스 내의 O2의 농도와 강유전체 캐패시터의 성능을 나타내는 분극 전하량 Qsw의 관계를 나타내고, HBr 플라즈마에 노출됨으로써 강유전체 캐패시터의 성능이 현저히 저하하는 것을 알 수 있다. 그러나, O2를 10%이상 첨가함으로써 캐패시터의 열화가 억제되는 것을 알았다. 또, 도 8에 도시한 분극 전하량 Qsw는 캐패시터에 인가하는 전압을 ±5V로 하여 얻을 수 있었다.
여기서 에칭 가스인 HBr에 O2를 혼합시키면, 에칭 레이트의 극단적인 저하가 우려된다. 그래서 HBr-O2가스 내의 O2의 농도를 변화시켜 도 6에 도시한 에칭 장치를 이용하여 에칭 레이트를 측정하였다.
그 측정은 원통 형상의 방착판(34) 내의 압력을 0.5Pa로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하며, 제1 고주파전원(33)의 바이어스 파워를 300watt로 하여, 방착판(34) 내에 흐르는 HBr-O2가스 내의 O2의 농도를 50%∼90%까지 변화시켰다.
도 9에 HBr-O2가스 내의 O2의 농도를 변화시킨 경우의 Ir, IrOx, Pt, SiO2의 각각의 에칭 레이트를 나타낸다. O2농도를 80% 이상으로 해도 충분한 에칭 레이트가 얻어졌으므로, 우려된 바와 같은 에칭 레이트의 극단적인 저하는 없었다. 이에 따라 HBr와 O2의 혼합 가스는 에칭제로서 충분한 능력이 있는 것을 알았다.
도 10에 에칭 분위기 내에서 발생시키는 HBr-O2플라즈마 내의 O2농도를 80%로 고정하여 바이어스 파워를 변화시킨 경우의 Ir, IrOx, Pt, SiO2각각의 에칭 레이트를 나타낸다.
그 에칭 레이트의 측정에서는, 에칭 분위기 내의 압력을 0.5Pa로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하고, 원통 형상의 방착판(34) 내에 흐르는 HBr-O2가스 내의 O2의 농도를 80%로 하고, 제1 고주파 전원(33)의 바이어스 파워를 200watt로부터 400watt까지 변화시켰다. 이에 따라, 바이어스 파워의 증가에 의해 Ir, IrOx, Pt 각각의 에칭 레이트가 향상되었다.
바이어스 파워를 증가시키면 실리콘 산화막(SiO2)의 에칭 레이트가 증가하여 실리콘 산화막에 대한 도전막의 에칭 선택비의 저하가 우려되었지만, 도 10으로부터 알 수 있듯이 바이어스 파워를 증가시켜도 실리콘 산화막의 에칭 레이트는 그만큼 증가하지 않았다. 그 결과, 바이어스 파워를 증가시킴에 따라 실리콘 산화막에 대한 선택비가 향상하는 것을 알았다.
통상의 에칭에서는 바이어스 파워를 증가시키면 실리콘 산화막에 대한 도전막의 에칭 선택비는 현저히 저하한다.
도 10에 도시한 바이어스 파워와 실리콘 산화막에 대한 도전막의 에칭 선택비의 관계는 통상과는 반대의 현상이 되었지만, 이것에 대해서도 고온 에칭의 특징이라고 생각할 수 있다.
그와 같은 결과로부터 HBr와 O2의 혼합 가스를 이용하여 바이어스 파워 등을 조정함으로써 귀금속이나 그 산화물이 고속이면서 고선택의 에칭이 가능한 것을 알 수 있다. HBr-O2혼합 가스 내의 O2의 농도는 캐패시터의 성능의 열화 억제의 관점으로부터 보면 적어도 10%로 설정할 필요가 있다. 또한, 에칭 레이트의 관점으로부터 보면 O2의 농도를 90% 이하로 하는 것이 바람직하다고 생각되어진다.
이상에 의해, HBr와 O2를 포함하는 가스를 이용하여 스테이지 온도를 300℃ 이상의 고온으로 하면, 강유전체 캐패시터나 고유전체 캐패시터의 전극 재료로서 사용되고 있는 Ir, Pt 등의 귀금속이나 그 산화물을 고에칭 레이트로, 또한 SiO2에 대하여 선택적으로 에칭하는 것이 가능해지는 것을 알았다.
HBr와 O2의 혼합 가스에 의해 전극 재료를 에칭할 수 있는 것을 알았으므로, 실제의 전극 재료에 대하여 에칭을 행하였다. 이 경우, HBr-O2가스 내의 O2의 농도로서는 캐패시터 성능의 열화 억제의 관점에 의해 적어도 10%로 할 필요가 있다.
실험을 행한 과정에서 산소를 첨가함으로써, 패터닝된 도전막의 펜스나 측벽 데포지션의 부착도 억제할 수 있는 것을 발견하여 산소의 농도가 높을수록 펜스나 측벽 데포지션의 억제 효과가 큰 것을 알았다.
펜스나 측벽 데포지션의 억제 효과의 관점으로부터 보면 HBr-O2혼합 가스 내의 O2의 농도를 80% 이상으로 하는 것이 바람직하다. 에칭 레이트의 관점으로부터 보면 O2의 농도를 90% 이하로 하는 것이 바람직하다. 따라서, HBr-O2혼합 가스 내의 O2의 농도로서는 80%∼90%이 적합하다고 생각되어진다.
도 11에 HBr-O2플라즈마 내의 O2농도를 80%로 고정하여 스테이지 온도를 변화시킨 경우의 Ir, IrOx, Pt, SiO2각각의 에칭 레이트를 나타낸다.
도 6에 도시한 ICP 에칭 장치를 사용하여, 원통 형상의 방착판(34) 내의 압력을 0.5Pa로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하고, 제1 고주파 전원(33)의 바이어스 파워를 300watt로 하고, 에칭 분위기 내에 흐르는 HBr-O2가스 내의 O2의 농도를 80%로 설정하여, 웨이퍼 스테이지(32)의 온도를 250℃∼400℃까지 변화시켰다. 그 결과, Ir와 Pt의 각각의 에칭 레이트에는 스테이지 온도 의존성이 있으므로, 화학 반응적인 에칭을 기대할 수 있다.
HBr와 O2의 혼합 가스에 의해 전극 재료를 화학 반응적으로 에칭할 수 있는것을 알았으므로, 막 두께 300㎚의 Ir막, 막 두께 200㎚의 IrOx막, 막 두께 300㎚의 Pt 막을 샘플로 하여 순차적으로 에칭을 행하고, 이들 막의 에칭 부분의 테이퍼 각도와 웨이퍼 스테이지 온도의 관계를 조사하였다. 그 결과가 도 12이다.
도 12의 실험에서, 원통형의 방착판(34) 내의 압력을 0.5Pa로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하고, 제1 고주파 전원(33)의 바이어스 파워를 700watt로 하고, 방착판(34) 내에 흐르는 HBr-O2가스 내의 O2의 농도를 80%로 설정하여, 웨이퍼 스테이지(32)의 온도를 250℃∼400℃까지 변화시켜 에칭한 후에 각 막의 에칭 부분의 테이퍼 각도를 측정하였다. Ir막, IrOx막, Pt 막 각각에 대한 테이퍼 각도에는 스테이지 온도 의존성이 있었다. Ir 막과 IrOx막 각각에 대해서는 스테이지 온도를 250℃ 이상으로 함으로써 테이퍼 각도가 77도 이상으로 되어 목표값인 80도에 근접하였다. Pt 막에 대해서는 300℃ 이상으로 할 필요가 있었다. 웨이퍼 스테이지(34)의 온도를 400℃로 함으로써 어떤 재료막에도 거의 80도의 테이퍼 각도가 얻어졌다. 웨이퍼 스테이지 온도를 400℃보다도 크게 함으로써, 테이퍼각은 또한 90도에 근접하는 것을 알았다.
이상의 실험으로부터 HBr와 O2의 플라즈마를 이용하여 웨이퍼 스테이지(32)의 온도를 고온으로 함으로써, 강유전체 캐패시터나 고유전체 캐패시터의 전극 재료로서 사용되고 있는 Ir, Pt 등의 귀금속이나 그 산화물에 대하여 펜스를 형성시키지 않고 수직에 가까운 형상으로 에칭하는 것이 가능해졌다.
스테이지 온도를 250℃ 이하로 하면 전극 재료의 에칭 레이트가 저하하고, 또한 에칭 선택비가 저하하므로 마스크가 유지되지 않고, 테이퍼 형상도 완만해진다. 스테이지 온도를 450℃ 이상으로 하면 웨이퍼를 정전 척(35)에 의해 안정적으로 유지할 수 없는 등의 문제가 있다. 따라서 스테이지 온도의 온도 범위로서는 300∼450℃가 바람직하다고 생각되어진다. 각 재료에 대하여 스테이지 온도의 최적값을 구하고, 각 재료마다 에칭 챔버를 변경하여 에칭하는 방법도 생각되어진다.
또, 에칭 장치는 상기한 바와 같은 ICP형에 한정되지 않고, 또한 정전 척을 사용하는 것에 한정되는 것은 아니다. 정전 척을 사용하지 않은 에칭 장치에서는 스테이지 온도의 상한은 450℃로 되지 않고, 600℃이다. 유전체막을 PZT계의 재료를 사용하는 경우에는, 그 막 내의 Pb가 600℃로 휘발하므로, 상부 전극에 피복되어 있는 것 등을 고려하여 유전체막의 막질 열화의 방지 관점에 의해 웨이퍼 스테이지의 온도를 600℃를 상한으로 하는 것이 바람직하다.
이상의 실험 결과에 기초하여, 도 3의 (c)에 도시한 상태에서, 하드 마스크(18)를 사용하여 Ir, IrOx, Pt 등의 재료로 이루어지는 도전막(15, 16)을 에칭하는 공정에서는 웨이퍼 스테이지(34)의 온도를 고온, 예를 들면 300∼450℃로 하여 HBr 가스 혹은 HBr와 O2의 혼합 가스를 이용하여 도전막(15, 16)을 에칭한다. 에칭 조건에 대해서는 막의 종류나 막 두께에 따라 최적화한다.
이어서, 이하와 같이 조건을 조정한 예와 그 조건에서의 에칭 레이트를 나타낸다. 이 경우의 에칭 장치로서, 도 6에 예시한 ICP 형의 플라즈마 에칭 장치를사용하였다.
에칭 조건에 대해서는, 에칭 분위기의 압력을 0.5Pa로 하고, 제2 고주파 전원(35)으로부터 안테나 코일(36)로의 소스 파워를 800watt로 하고, 제1 고주파 전원(33)의 바이어스 파워를 700watt로 하며, 또한 에칭 분위기 내에 HBr를 10sccm, O2를 40ccm의 유량으로 흘리고, 웨이퍼 스테이지(32)의 온도를 400℃로 설정한다. 이 경우, 오버 에칭량을 100%로 한다. 이러한 에칭 조건에 따르면, IrOx막의 에칭 레이트는 372㎚/min, Pt 막의 에칭 레이트는 331㎚/min, Ir 막의 에칭 레이트는 322㎚/min, SiO2막의 에칭 레이트는 49㎚/min이 되었다.
도 13, 도 14, 도 15는 그와 같은 조건에 의해 기초 절연막(41) 위의 Ir막(42), IrOx막(43), Pt막(44)을 따로따로 에칭했을 때의 형상을 나타낸다.
또, 상기한 실시예에서는 캐패시터를 구성하는 제1 도전막, 강유전체막, 제2 도전막은 하나의 하드 마스크(18)에 의해 연속적으로 에칭했지만, 복수의 마스크를 이용하여 따로따로 에칭해도 된다. 또한, 캐패시터의 형상은 단차를 갖는 캐패시터의 형상으로 해도 된다.
상기한 실시예에서는 FeRAM 메모리 셀의 형성에 대하여 설명했지만, 고유전체 재료를 유전체막으로 하는 캐패시터의 전극을 형성하는 경우에도 상기한 에칭 방법을 이용해도 된다.
(부기 1)
반도체 기판 위에 절연막을 형성하는 공정과,
상기 절연막 위에 귀금속 또는 그 산화물로 이루어지는 도전막을 형성하는 공정과,
상기 반도체 기판을 가열하면서, 브롬을 포함하는 분위기에서 상기 도전막을 에칭하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
상기 브롬을 포함하는 분위기는 브롬화 수소와 산소로 이루어지는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3) 상기 반도체 기판의 가열은 300℃로부터 600℃의 범위인 것을 특징으로 하는 부기 1 또는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 4)
반도체 기판의 상방에 절연막을 형성하는 공정과,
상기 절연막 위에 제1 도전막을 형성하는 공정과,
상기 제1 도전막 위에 강유전체 재료와 고유전체 재료 중 하나로 이루어지는 유전체막을 형성하는 공정과,
상기 유전체막 위에 제2 도전막을 형성하는 공정과,
상기 제2 도전막 위에 캐패시터 형상의 마스크를 형성하는 공정과,
상기 마스크로부터 노출되어 있는 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 순서대로 에칭함으로써, 상기 제2 도전막을 캐패시터 상부 전극으로 하고, 상기 제1 도전체막을 캐패시터 하부 전극으로 하는 공정을 포함하고,
적어도 상기 제1 도전막의 에칭은 브롬을 포함하는 분위기 내에서 행해지며 또한 상기 반도체 기판의 가열 온도를 300℃∼600℃의 범위로 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 5)
상기 분위기에는 브롬, 브롬화 수소 및 산소 중 하나만이 외부로부터 공급되는 것을 특징으로 하는 부기 4에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 가열 온도는 350℃∼450℃인 것을 특징으로 하는 부기 4 또는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 7)
반도체 기판의 상방에 절연막을 형성하는 공정과,
상기 절연막 위에 제1 도전막을 형성하는 공정과,
상기 제1 도전막 위에 강유전체 재료와 고유전체 재료 중 하나로 이루어지는 유전체막을 형성하는 공정과,
상기 유전체막 위에 제2 도전막을 형성하는 공정과,
상기 제2 도전막 위에 캐패시터 형상의 마스크를 형성하는 공정과,
상기 마스크로부터 노출되어 있는 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 순서대로 에칭함으로써, 상기 제2 도전막을 캐패시터 상부 전극으로 하고, 상기 제1 도전체막을 캐패시터 하부 전극으로 하는 공정을 포함하며,
적어도 상기 제1 도전막의 에칭은 브롬화 수소와 산소만을 외부로부터 공급한 분위기 내에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8)
상기 분위기에 공급되는 상기 브롬화 수소와 상기 산소 중, 상기 산소의 농도는 10%∼90%의 범위 내에 있는 것을 특징으로 하는 부기 4 내지 부기 7 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 제1 도전막은 귀금속 또는 그 산화물로부터 형성되어 있는 것을 특징으로 하는 부기 4 내지 부기 8 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 마스크는 하드 마스크인 것을 특징으로 하는 부기 4 내지 부기 9 중 어느 하나에 기재된 반도체 장치의 제조 방법.
이상 설명한 바와 같이 본 발명에 따르면, 반도체 웨이퍼를 가열하여 반응성을 높임으로써 귀금속 혹은 귀금속의 산화물을 이용한 도전막을 마스크와 에칭을 이용하여 전극으로 패터닝할 때에, 전극의 측면을 77도 이상으로, 수직 또는 수직에 가까운 형상을 얻을 수 있다.
또한, 본 발명에 따르면, HBr와 O2만의 혼합 가스 또는 Br2가스를 반응 분위기에 공급하도록 했으므로, 강유전체 또는 고유전체 캐패시터를 열화시키지 않고 또한 캐패시터 측벽에 도전성 펜스를 형성시키지 않고 귀금속이나 그 산화물을 이용한 전극의 측면을 수직 또는 수직에 가까운 형상으로 할 수 있어, 반도체 디바이스의 고집적화를 촉진할 수 있다.
Claims (10)
- 반도체 기판 위에 절연막을 형성하는 공정과,상기 절연막 위에 귀금속 또는 그 산화물로 이루어지는 도전막을 형성하는 공정과,상기 반도체 기판을 가열하면서, 브롬을 포함하는 분위기에서 상기 도전막을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 브롬을 포함하는 분위기는 브롬화 수소와 산소로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 반도체 기판의 가열은 300℃로부터 600℃의 범위인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판의 상방에 절연막을 형성하는 공정과,상기 절연막 위에 제1 도전막을 형성하는 공정과,상기 제1 도전막 위에 강유전체 재료와 고유전체 재료 중 하나로 이루어지는유전체막을 형성하는 공정과,상기 유전체막 위에 제2 도전막을 형성하는 공정과,상기 제2 도전막 위에 캐패시터 형상의 마스크를 형성하는 공정과,상기 마스크로부터 노출되어 있는 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 순서대로 에칭함으로써, 상기 제2 도전막을 캐패시터 상부 전극으로 하고, 상기 제1 도전체막을 캐패시터 하부 전극으로 하는 공정을 포함하고,적어도 상기 제1 도전막의 에칭은 브롬을 포함하는 분위기 내에서 행해지며 또한 상기 반도체 기판의 가열 온도를 300℃∼600℃의 범위로 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서,상기 분위기에는 브롬, 브롬화 수소 및 산소 중 하나만이 외부로부터 공급되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항 또는 제5항에 있어서,상기 가열 온도는 350℃∼450℃인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판의 상방에 절연막을 형성하는 공정과,상기 절연막 위에 제1 도전막을 형성하는 공정과,상기 제1 도전막 위에 강유전체 재료와 고유전체 재료 중 하나로 이루어지는 유전체막을 형성하는 공정과,상기 유전체막 위에 제2 도전막을 형성하는 공정과,상기 제2 도전막 위에 캐패시터 형상의 마스크를 형성하는 공정과,상기 마스크로부터 노출되어 있는 상기 제2 도전막, 상기 유전체막 및 상기 제1 도전막을 순서대로 에칭함으로써, 상기 제2 도전막을 캐패시터 상부 전극으로 하고, 상기 제1 도전체막을 캐패시터 하부 전극으로 하는 공정을 포함하며,적어도 상기 제1 도전막의 에칭은 브롬화 수소와 산소만을 외부로부터 공급한 분위기 내에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제7항에 있어서,상기 분위기에 공급되는 상기 브롬화 수소와 상기 산소 중, 상기 산소의 농도는 10%∼90%의 범위 내에 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항 내지 제8항 중 어느 한 항에 있어서,상기 제1 도전막은 귀금속 또는 그 산화물로부터 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항 내지 제9항 중 어느 한 항에 있어서,상기 마스크는 하드 마스크인 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002054439A JP4865978B2 (ja) | 2002-02-28 | 2002-02-28 | 半導体装置の製造方法 |
| JPJP-P-2002-00054439 | 2002-02-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030071553A true KR20030071553A (ko) | 2003-09-03 |
| KR100851480B1 KR100851480B1 (ko) | 2008-08-08 |
Family
ID=27678568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030012277A KR100851480B1 (ko) | 2002-02-28 | 2003-02-27 | 반도체 장치의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7763545B2 (ko) |
| EP (1) | EP1341220A3 (ko) |
| JP (1) | JP4865978B2 (ko) |
| KR (1) | KR100851480B1 (ko) |
| TW (1) | TWI233160B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006243579A (ja) * | 2005-03-07 | 2006-09-14 | Seiko Epson Corp | 電気光学装置及びその製造方法、並びに電子機器 |
| JP2007036126A (ja) * | 2005-07-29 | 2007-02-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP4809354B2 (ja) * | 2005-08-15 | 2011-11-09 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP2016037625A (ja) * | 2014-08-06 | 2016-03-22 | キヤノン株式会社 | エッチング方法及び液体吐出ヘッド用基板の製造方法 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4107006A1 (de) * | 1991-03-05 | 1992-09-10 | Siemens Ag | Verfahren zum anisotropen trockenaetzen von aluminium bzw. aluminiumlegierungen enthaltenden leiterbahnebenen in integrierten halbleiterschaltungen |
| KR970004484B1 (ko) * | 1993-12-16 | 1997-03-28 | 금성일렉트론 주식회사 | 반도체 소자의 ldd mosfet 제조방법 |
| JP3460347B2 (ja) * | 1994-03-30 | 2003-10-27 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP3122579B2 (ja) | 1994-07-27 | 2001-01-09 | シャープ株式会社 | Ｐｔ膜のエッチング方法 |
| JP2956485B2 (ja) * | 1994-09-07 | 1999-10-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5605637A (en) * | 1994-12-15 | 1997-02-25 | Applied Materials Inc. | Adjustable dc bias control in a plasma reactor |
| JP2953974B2 (ja) * | 1995-02-03 | 1999-09-27 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JP3108374B2 (ja) * | 1996-01-26 | 2000-11-13 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| KR100413649B1 (ko) * | 1996-01-26 | 2004-04-28 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치의제조방법 |
| TW365691B (en) * | 1997-02-05 | 1999-08-01 | Samsung Electronics Co Ltd | Method for etching Pt film of semiconductor device |
| JP3024747B2 (ja) * | 1997-03-05 | 2000-03-21 | 日本電気株式会社 | 半導体メモリの製造方法 |
| KR100252889B1 (ko) * | 1997-11-14 | 2000-04-15 | 김영환 | 백금식각방법 |
| US6635185B2 (en) * | 1997-12-31 | 2003-10-21 | Alliedsignal Inc. | Method of etching and cleaning using fluorinated carbonyl compounds |
| KR20010034127A (ko) | 1998-01-13 | 2001-04-25 | 조셉 제이. 스위니 | 이방성 플라티늄 프로화일을 위한 에칭 방법 |
| US6265318B1 (en) * | 1998-01-13 | 2001-07-24 | Applied Materials, Inc. | Iridium etchant methods for anisotropic profile |
| KR100269323B1 (ko) * | 1998-01-16 | 2000-10-16 | 윤종용 | 반도체장치의백금막식각방법 |
| US6027861A (en) * | 1998-03-20 | 2000-02-22 | Taiwan Semiconductor Manufacturing Company | VLSIC patterning process |
| KR100319879B1 (ko) * | 1998-05-28 | 2002-08-24 | 삼성전자 주식회사 | 백금족금속막식각방법을이용한커패시터의하부전극형성방법 |
| JP3367600B2 (ja) * | 1998-06-08 | 2003-01-14 | シャープ株式会社 | 誘電体薄膜素子の製造方法 |
| EP1001459B1 (en) * | 1998-09-09 | 2011-11-09 | Texas Instruments Incorporated | Integrated circuit comprising a capacitor and method |
| KR100300053B1 (ko) | 1998-09-30 | 2001-10-19 | 김영환 | 반도체소자의자기정렬콘택홀형성방법 |
| JP4051785B2 (ja) * | 1998-11-24 | 2008-02-27 | ソニー株式会社 | プラズマエッチング法 |
| JP2001036024A (ja) | 1999-07-16 | 2001-02-09 | Nec Corp | 容量及びその製造方法 |
| US6548414B2 (en) * | 1999-09-14 | 2003-04-15 | Infineon Technologies Ag | Method of plasma etching thin films of difficult to dry etch materials |
| US6504203B2 (en) * | 2001-02-16 | 2003-01-07 | International Business Machines Corporation | Method of forming a metal-insulator-metal capacitor for dual damascene interconnect processing and the device so formed |
| JP2003257942A (ja) * | 2002-02-28 | 2003-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
-
2002
- 2002-02-28 JP JP2002054439A patent/JP4865978B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-25 EP EP03251108A patent/EP1341220A3/en not_active Withdrawn
- 2003-02-25 US US10/372,275 patent/US7763545B2/en not_active Expired - Fee Related
- 2003-02-26 TW TW092104069A patent/TWI233160B/zh not_active IP Right Cessation
- 2003-02-27 KR KR1020030012277A patent/KR100851480B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US7763545B2 (en) | 2010-07-27 |
| JP4865978B2 (ja) | 2012-02-01 |
| KR100851480B1 (ko) | 2008-08-08 |
| TWI233160B (en) | 2005-05-21 |
| US20030162401A1 (en) | 2003-08-28 |
| JP2003258203A (ja) | 2003-09-12 |
| TW200305215A (en) | 2003-10-16 |
| EP1341220A3 (en) | 2007-08-01 |
| EP1341220A2 (en) | 2003-09-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8956881B2 (en) | Method of manufacturing a FeRAM device | |
| JP4746357B2 (ja) | 半導体装置の製造方法 | |
| KR100832683B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2003347517A (ja) | 半導体装置及びその製造方法 | |
| KR100848240B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2007273899A (ja) | 半導体装置及びその製造方法 | |
| JP4252537B2 (ja) | 半導体装置の製造方法 | |
| US20070042541A1 (en) | Semiconductor device and its manufacture method | |
| US20030235944A1 (en) | Semiconductor device manufacturing method | |
| KR100851480B1 (ko) | 반도체 장치의 제조 방법 | |
| US6764896B2 (en) | Semiconductor manufacturing method including patterning a capacitor lower electrode by chemical etching | |
| JP2008186926A (ja) | 半導体装置とその製造方法 | |
| JP4551725B2 (ja) | 半導体装置の製造方法 | |
| KR100985085B1 (ko) | 반도체 장치와 그 제조 방법 | |
| KR100477835B1 (ko) | 강유전체캐패시터형성방법 | |
| JP5998844B2 (ja) | 半導体装置およびその製造方法 | |
| JP2008159951A (ja) | 半導体装置の製造方法 | |
| KR20040001901A (ko) | 강유전체 메모리 소자 및 그 제조 방법 | |
| KR20030002883A (ko) | 캐패시터의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120724 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20130719 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140721 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20160630 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20180718 Year of fee payment: 11 |