KR20030038445A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20030038445A
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이이지마다카히로
로쿠가와아키오
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신꼬오덴기 고교 가부시키가이샤
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Abstract

대용량의 커패시터를 용이하게 탑재할 수 있고, 이에 따라 전원 전압의 변동을 억제할 수 있으며, 커패시터와 접속 단자를 접속하는 배선부의 인덕턴스를 감소시킬 수 있는 고주파 특성이 우수한 반도체 패키지, 즉 전원 전압의 변동을 억제하기 위한 커패시터를 탑재하는 반도체 패키지에 있어서, 커패시터는 기판을 두께 방향으로 관통하는 장착 구멍 내에, 일단에서 반도체 칩의 접속 단자에 접속되는 도체선, 미리 정해진 두께로 도체선을 피복하는 고유전율 재료, 및 고유전율 재료의 외주면과 장착 구멍의 내벽 간에 배열된 도전층을 구비하고, 도체선을 그 중심에 갖는 동축 구조로서 설치되어 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF PRODUCTION THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히 고주파 특성이 우수한 반도체 패키지 및 그 제조 방법에 관한 것이다.
마이크로프로세서 등의 고주파 신호를 취급하는 반도체 패키지에서는, 신호 전송 경로에서의 주파수 특성이 문제로 되어 있다. 따라서, 입출력단에서의 신호의 반사를 방지하기 위해서 특성 임피던스를 매칭시키거나 또는 신호선을 가능한 한 짧게 하는 것이 실용화되어 있다. 예를 들면, 특성 임피던스를 매칭시키는 방법으로서, 신호 전송 경로를 코플래너(coplanar) 형상으로 하여 동축 케이블을 의사적으로 형성하는 방법, 회로 기판 내에 오목부를 설치하고 오목부 내에 동축 케이블을 삽입하여 동축 구조를 얻는 방법(일본국 특개평5-167258호) 등이 있다. 또한, 신호선을 짧게 하는 방법으로서, 반도체 칩의 접속 단자를 가능한 한 가깝게 칩 커패시터 및 다른 회로 부품을 배열하는 것이 실용화되어 있다.
그러나, 본 발명이 해결하고자 하는 문제점을 요약하면, 반도체 패키지에 의해 취급되는 신호의 주파수가 1GHz의 높은 주파수로 되면, 전원의 변동이 주파수 특성에 영향을 주게 되어, 신호가 전송될 때 전원 전압의 소정의 강하를 억제하기 위해서 대용량의 커패시터를 전원선에 접속하는 것이 실용화되어 있다. 회로 기판 상에 탑재된 반도체 칩을 구비한 종래 기술의 반도체 장치의 경우, 반도체 칩을 탑재하는 표면에 반대인 회로 기판의 표면에 칩 커패시터를 배열하거나 반도체 칩 부근에 칩 커패시터를 배열하여 회로에 커패시터를 탑재하고 있다. 이는, 칩 커패시터를 반도체 칩의 접속 단자에 가능한 한 가깝게 배열하여, 전송 경로의 인덕턴스를 가능한 한 줄이기 위한 것이다.
그러나, 반도체 장치의 동작 주파수가 높아지고 있다. 동작 시의 인덕턴스값을 수 pH 이하로 줄이는 조건을 충족시킬 필요가 있는 경우, 반도체 칩이 탑재되어 있는 위치의 반대면에서 반도체 칩에 가능한 한 가깝게 칩 커패시터를 배열하는 방법에 의해서도, 기판의 두께나 칩 커패시터의 사이즈에 의해 전극과 접속되는 부분에서의 인덕턴스가 요구값을 초과하게 되어 반도체 장치의 요구 성능이 더 이상 얻어지지 않는 문제가 발생한다.
본 발명의 목적은 대용량의 커패시터를 용이하게 탑재할 수 있고, 이에 따라 전원 전압의 변동을 억제할 수 있으며, 커패시터와 접속 단자를 접속하는 배선부의 인덕턴스를 감소시킬 수 있는 고주파 특성이 우수한 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
도 1은 본 발명에 따른 반도체 칩을 탑재한 반도체 패키지의 상태를 나타낸 단면도.
도 2의 (a)∼(d)는 본 발명에 따른 반도체 패키지의 제조 공정을 나타낸 단면도.
도 3의 (a) 및 (b)는 반도체 패키지의 제조 시에 사용된 커패시터 케이블을 나타낸 사시도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 칩
10a : 접속 단자
20 : 반도체 패키지
22 : 기판
30 : 커패시터
30a, 30b : 커패시터 케이블
32 : 도체선
34 : 고유전율 재료
36, 43 : 도체 피막
40 : 동축 케이블부
41 : 도체선
42 : 저유전율 재료
45 : 신호선
46 : 접지선
47 : 배선 패턴
50 : 외부 접속 단자
52 : 랜드
60, 62 : 장착 구멍
상기 목적을 달성하기 위해서 본 발명의 제1 목적에 따르면, 전원 전압의 변동을 억제하기 위한 커패시터를 탑재하는 반도체 패키지에 있어서, 상기 커패시터는 기판을 두께 방향으로 관통하는 장착 구멍 내에, 일단에서 반도체 칩의 접속 단자에 접속되는 도체선, 미리 정해진 두께로 상기 도체선을 피복하는 고유전율 재료, 및 상기 고유전율 재료의 외주면과 상기 장착 구멍의 내벽 간에 배열된 도전층을 구비하고, 상기 도체선을 그 중심에 갖는 동축 구조로서 설치되어 있다.
바람직하게는, 상기 기판에 설치된 신호선 중의 적어도 하나는 상기 기판을 두께 방향으로 관통하는 장착 구멍 내에, 코어(core)로서의 신호선, 저유전율 재료, 및 도전층을 구비하고, 임피던스를 매칭시킨 동축 케이블로서 형성되어 있다.
본발명의 제2 형태에 따르면, 전원 전압의 변동을 억제하기 위한 커패시터를 탑재하는 반도체 패키지의 제조 방법에 있어서, 기판을 두께 방향으로 관통하는 장착 구멍을 설치하는 단계; 및 상기 장착 구멍 내에, 코어로서의 도체선, 미리 정해진 두께로 상기 도체선을 동축으로 피복하는 고유전율 재료, 및 상기 고유전율 재료의 외주면을 피복하는 도체 피막(sheath)을 구비한 커패시터 케이블을 끼워 넣어(press-fitting) 상기 기판에 상기 커패시터를 장착하는 단계를 포함한다.
본 발명의 제3 형태에 따르면, 전원 전압의 변동을 억제하기 위한 커패시터를 탑재하는 반도체 패키지의 제조 방법에 있어서, 기판을 두께 방향으로 관통하는 장착 구멍을 설치하는 단계; 상기 장착 구멍의 내벽에 도전층을 형성하는 단계; 및 상기 도전층으로 형성된 상기 장착 구멍 내에, 코어로서의 도체선 및 미리 정해진 두께로 상기 도체선을 동축으로 피복하는 고유전율 재료를 구비한 커패시터 케이블을 끼워 넣어 상기 기판에 상기 커패시터를 장착하는 단계를 포함한다.
본 발명의 상기 목적과 특징 및 그 외의 목적 및 특징은 첨부된 도면을 참조하여 주어진 다음의 바람직한 실시예의 설명으로부터 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 구성을 나타낸 단면도이다. 도 1은 반도체 칩(10)이 탑재되는 반도체 패키지(20)의 상태를 나타낸다. 본 실시예의 반도체 패키지의 특징은 반도체 칩(10)의 접속 단자(10a)의 배열 위치와 매칭된 반도체 패키지(20)의 기판(22)을 관통하는 커패시터(30)의 장착에 있다.
커패시터(30)는 도체선(32), 미리 정해진 두께로 도체선(32)을 피복하는 고유전율 재료(34), 및 고유전율 재료(34)의 외주면을 피복하는 도전층으로서 기능하는 도체 피막(36)을 구비한다. 도체선(32) 및 도체 피막(36)은 동심으로 배열된다. 따라서, 도체선(32), 고유전율 재료(34), 및 도체 피막(36)으로 형성된 커패시터(30)는 동축 구조를 갖는다. 고유전율 재료(34)는 도체선(32)과 도체 피막(36) 간에서 요구되는 정전 용량을 얻기 위한 것이다. 도체선(32)과 도체 피막(36)은 커패시터(30)의 전극으로서 작용한다. 고유전율 재료(34)는 요구되는 정전 용량을 얻기 위해서 스트론튬 티타네이트, 바륨 티타네이트, 또는 고유전율 재료가 필러(filler)로서 혼합되는 다른 고유전율 재료나 유기 재료로 형성된다.
본 실시예의 반도체 패키지에서, 커패시터(30)는 전원 전압의 변동을 억제하기 위해서 사용되므로, 도체선(32)은 전원선에 접속되고, 고유전율 재료(34)의 외주면을 피복하는 도체 피막(36)은 접지선에 접속되어 접지 전위로 된다. 이 때문에, 커패시터(30)는 전자 회로의 전원선과 접지선 간에 설치된다.
도 1에 나타낸 바와 같이, 커패시터(30)는 동축 구조로서 기판(22)을 두께 방향으로 관통하는 장착 구멍 내에 끼워진다. 도체선(32)은 반도체 칩(10)의 접속 단자(10a)에 직접 접속된다. 도체선(32)은 커패시터(30)을 수직으로 관통하도록 배열된다. 도체선(32)은 커패시터(30)의 구조체 부분과, 접속 단자(10a)와 전원을 접속하는 배선으로 되어 있다. 이 때문에, 접속 단자(10a) 및 커패시터는 배선의 우회없이 최단 거리로 접속된다. 커패시터(30)와 접속 단자(10a)를 접속하는 배선의 길이가 최단으로 되어, 배선부의 인덕턴스가 최소로 된다. 따라서, 수 GHz의 고주파 신호를 취급할 때에 특성의 열화를 효율적으로 억제할 수 있다. 통상의 반도체 패키지의 구조에서, 인덕턴스는 200∼300pH로 되어 있지만, 본 구조에 따르면, 인덕턴스를 10∼50pH로 줄일 수 있다.
도 1에서, 참조번호 40은 신호선의 접속부에 설치된 임피던스 매칭용 동축 케이블부이다. 참조 번호 41은 신호선으로서 기능하는 도체선이고, 42는 저유전율 재료이며, 43은 저유전율 재료(42)의 외주면을 피복하는 도체 피막이다. 도체 피막(43)은 접지선에 접속되어 접지 전위로 된다. 동축 케이블부(40)는 신호선을 형성하는 도체선(41)의 입출력 단자에서의 임피던스를 특성 임피던스와 매칭시키기 위해서 동축 구조로 형성되는 것을 특징으로 한다. 저유전율 재료(42)는 50Ω의 특성 임피던스를 매칭시키기 위해 사용되는 유전체 재료이다. 커패시터(30)를 형성하는 유전체 재료는 30∼40의 비유전율을 갖는 한편, 저유전율 재료(42)는 약 3의 낮은 비유전율 재료이다.
도시예의 반도체 패키지에서, 참조번호 45는 도체선(41)과 마찬가지로 신호선을 표시하지만, 본 실시예의 반도체 패키지에서는 이 신호선이 저주파 신호의 입출력용이기 때문에 동축 구조로 형성되지 않는다.
참조번호 46은 접지선이다. 접지선(46)은 기판(22)의 내층에 설치된 배선 패턴(47)을 통하여 도체 피막(36, 43)에 전기적으로 접속되어, 도체 피막(36, 43)이 접지 전위로 된다. 참조 번호 50은 기판(22)의 하부에 설치된 외부 접속 단자이다. 외부 접속 단자(50)는 기판(22)의 표면 상에 형성된 랜드(52)에 땜납 볼을 접합하여 형성된다.
도 2의 (a)∼(d)는 상기 반도체 패키지의 제조 공정을 나타낸다.
도 2의 (a)는 신호선(45)과 접지선(46)을 형성하는 도체선 및 배선 패턴(47)으로 형성된 기판(22)을 나타낸다. 기판(22)은 배선층이 절연층을 통하여 적층되는 양 측면 상에 수지로 이루어진 코어 기판을 포함하는 다층 기판으로서 형성될 수 있다.
도 2의 (b)는 기판(22)을 두께 방향으로 관통하여 장착 구멍(60, 62)을 형성한 상태를 나타낸다. 장착 구멍(60, 62)은 상기한 커패시터(30) 및 고주파 신호용 동축 케이블부(40)를 형성하기 위한 부분에 드릴링하여 형성된다. 장착 구멍(60, 62)은 기판(22)에 장착될 커패시터(30) 및 동축 케이블부(40)의 외경 치수에 매칭시킨 내경 치수를 갖도록 형성된다.
도 2의 (c)는 기판(22) 내에 형성된 장착 구멍(60, 62)에 커패시터(30) 및 동축 케이블부(40)를 장착한 상태를 나타낸다. 장착 구멍(60)에 커패시터를 장착하기 위해서, 미리 원통형으로 형성된 커패시터 케이블을 장착 구멍(60) 내에 삽입한다.
도 3의 (a)는 커패시터 케이블(30a)의 사시도이다. 커패시터 케이블(30a)은 상기한 도체선(32), 고유전율 재료(34), 및 도체 피막(36)으로 구성되어, 긴 동축 케이블 형상으로 형성된다. 커패시터(30)는 기판(22)의 장착 구멍(60) 내에 미리 정해진 길이로 절단된 커패시터 케이블(30a)을 끼워 넣어 장착될 수 있다.
장착 구멍(60) 내에 커패시터(30)를 삽입함으로써, 도체 피막(36)은 장착 구멍(60)의 내주면의 벽에 노출된 배선 패턴(47)과 접촉하여, 배선 패턴(47) 및 도체 피막(36)이 전기적으로 접속된다.
장착 구멍(60)에 커패시터(30)를 장착하는 방법으로서, 도 3의 (a)에 나타낸 커패시터 케이블(30a)를 사용하는 방법을 제외하고, 도 3의 (b)에 나타낸 커패시터 케이블(30b)을 사용하는 방법도 가능하다. 도 3의 (b)에 나타낸 커패시터 케이블(30b)은 도 3의 (a)에 나타낸 커패시터 케이블(30a)의 도체 피막(36)이 없다.
도 3의 (b)에 나타낸 커패시터 케이블(30b)을 사용하여 기판(22)에 커패시터(30)를 장착할 때, 우선 기판(22) 내에 장착 구멍(60)을 형성하고, 그 후 장착 구멍(60)의 내벽을 도금하여 장착 구멍(60)의 내벽에 도전층을 형성한 다음에, 도 3의 (b)에 나타낸 커패시터 케이블(30b)을 장착 구멍(60) 내에 끼워 넣는다. 이 경우, 도전층은 접지 전위로 되고, 장착 구멍(60)의 내벽에 설치된 도전층은 커패시터(30) 형성용의 도 3의 (a)에 나타낸 커패시터 케이블(30a)의 도체 피막(36)과 동일한 기능을 수행한다.
기판(22)의 신호선용 동축 케이블부(40)를 장착하는 방법은 기판(22)에 커패시터(30)를 장착하는 방법과 마찬가지이다. 즉, 기판(22) 내에 설치된 장착 구멍(62) 내에 도 3의 (a) 또는 (b)에 나타낸 커패시터 케이블(30a, 30b)과 마찬가지로 형성된 동축 케이블을 끼워 넣어 도 2의 (c)에 나타낸 동축 케이블부(40)를 장착할 수 있다. 동축 케이블은 저유전율 재료(42)의 외표면에 도체 피막이 형성되어 있거나, 또는 도체 피막이 형성되어 있지 않아도 된다. 저유전율 재료(42)의 외표면에 도체 피막을 형성하지 않은 경우에는, 상기와 같이 장착 구멍(62)의 내벽을 도금하여 도전층을 형성해도 된다.
도 2의 (d)는 기판(22)에 커패시터(30) 및 동축 케이블부(40)를 형성한 후에 기판(22) 표면 상에 배선 패턴을 형성한 상태를 나타낸다. 배선 패턴은 도금 등에 의해 기판(22)의 상면 및 하면 상에 도전층을 형성하고, 그 후 도전층을 에칭하여 미리 정해진 패턴을 형성하여 얻어질 수 있다. 참조 번호 52는 외부 접속 단자와의 접속을 위한 랜드이고, 54는 반도체 칩(10)의 범프와의 접속을 위한 패드이다.
이와 같이, 기판(22)을 두께 방향으로 관통하는 구성으로 커패시터(30)를 탑재한 반도체 패키지를 얻을 수 있다. 본 실시예의 반도체 패키지는, 상술한 바와 같이 커패시터(30) 부분으로서 기능하는 전원선을 형성하는 도체선(32)을 갖고, 도체선(32)이 접속 단자(10a)에 직접 접속되어 전원선의 길이가 최단으로 형성되므로, 전원 전압의 변동 억제 및 인덕턴스의 감소를 실현하여, 매우 양호한 고주파 특성을 갖는 패키지가 형성된다. 또한, 고주파 신호를 전송하는 신호선에 대해서는, 특성 임피던스와 매칭시킴으로써 고주파 특성을 향상시킬 수 있다. 이 점에 있어서도, 고주파 특성이 우수한 반도체 패키지가 얻어진다.
본 발명의 효과를 요약하면, 본 발명의 반도체 패키지 및 그 제조 방법에 따르면, 기판에 용이하게 커패시터를 탑재할 수 있어 전원 전압의 변동을 억제할 수 있고, 커패시터와 접속 단자를 접속하는 배선의 길이를 최소로 하여 인덕턴스를 감소시킬 수 있다. 따라서, 고주파 특성이 매우 우수한 반도체 패키지를 제공할 수 있다.
도시를 목적으로 선택된 특정 실시예를 참조하여 본 발명을 설명했지만, 본 발명의 기본 개념 및 범주를 이탈하지 않고서 당 분야에 숙련된 자에 의해 다양한 변형이 이루어질 수 있다.

Claims (4)

  1. 전원 전압의 변동을 억제하기 위한 커패시터를 탑재하는 반도체 패키지에 있어서,
    상기 커패시터는 기판을 두께 방향으로 관통하는 장착 구멍 내에, 일단에서 반도체 칩의 접속 단자에 접속되는 도체선, 미리 정해진 두께로 상기 도체선을 피복하는 고유전율 재료, 및 상기 고유전율 재료의 외주면과 상기 장착 구멍의 내벽 간에 배열된 도전층을 구비하고, 상기 도체선을 그 중심에 갖는 동축 구조로서 설치되어 있는 반도체 패키지.
  2. 제1항에 있어서,
    상기 기판에 설치된 신호선 중의 적어도 하나는 상기 기판을 두께 방향으로 관통하는 장착 구멍 내에, 코어(core)로서의 신호선, 저유전율 재료, 및 도전층을 구비하고, 임피던스를 매칭시킨 동축선으로서 형성되어 있는 반도체 패키지.
  3. 전원 전압의 변동을 억제하기 위한 커패시터를 탑재하는 반도체 패키지의 제조 방법에 있어서,
    기판을 두께 방향으로 관통하는 장착 구멍을 설치하는 단계; 및
    상기 장착 구멍 내에, 코어로서의 도체선, 미리 정해진 두께로 상기 도체선을 동축으로 피복하는 고유전율 재료, 및 상기 고유전율 재료의 외주면을 피복하는도체 피막(sheath)을 구비한 커패시터 케이블을 끼워 넣어(press-fitting) 상기 기판에 상기 커패시터를 장착하는 단계
    를 포함하는 반도체 패키지의 제조 방법.
  4. 전원 전압의 변동을 억제하기 위한 커패시터를 탑재하는 반도체 패키지의 제조 방법에 있어서,
    기판을 두께 방향으로 관통하는 장착 구멍을 설치하는 단계;
    상기 장착 구멍의 내벽에 도전층을 형성하는 단계; 및
    상기 도전층으로 형성된 상기 장착 구멍 내에, 코어로서의 도체선 및 미리 정해진 두께로 상기 도체선을 동축으로 피복하는 고유전율 재료를 구비한 커패시터 케이블을 끼워 넣어 상기 기판에 상기 커패시터를 장착하는 단계
    를 포함하는 반도체 패키지의 제조 방법.
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