JP2018181987A - 多層配線基板 - Google Patents

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Abstract

【課題】スルーホールに導電ピンを挿入して外部回路と接続する場合の信号伝送特性を改善する。【解決手段】多層配線基板１００は、表層１０３及び裏層１０４を有し、内層１０５には複数の層を有する。各層には、導電部１０１があり、裏層１０４には配線１０９が配置される。スルーホール１１０には、外部回路と接続する導電ピン１０７が挿入される。裏層１０４の、スルーホール１１０の周囲にはランド１０６が配置され、ランド１０６と導電ピン１０７が半田１０８により結合される。【選択図】 図１

Description

本発明は、多層配線基板に関し、より具体的には、スルーホールと導電ピンにより外部回路と接続する多層配線基板に関する。
近年、外部機器とのインターフェースの伝送レートは高速化しており、シリアルデジタルインターフェースＳＤＩ(Serial Digital Interface)において、１２Ｇｂｐｓが実用化されている。１０ＧＨｚを超える高速信号を正確に伝送するためには、信号の送り側と受け側の間の、ケーブル、コネクタ及び基板配線で構成される伝送線路のインピーダンスを適切に調整または設定することが重要である。高速インターフェース規格では、基板の特性インピーダンスとリターンロスが規定されており、最低限規格を満足する設計を行う必要がある。
基板に実装するコネクタと基板配線との間の特性インピーダンス不整合を抑制する手段として、コネクタをＳＭＤ（Surface Mount Device）とする構成が知られている。この構成は、コネクタの構造上、ケーブルの挿抜により芯線が移動するので強度面に課題がある。他方、低速時と同様にコネクタを挿入部品とする構成も知られている。この構成では、基板と接合する導電ピンのインピーダンスを調整するには、部品製造メーカの部品単品での調整と基板製造メーカのスルーホールでの調整が必要となり、インピーダンス整合を得るのが非常に困難である。
多層配線基板のスルーホールにおけるインピーダンス不整合を低減する方法として、スルーホールのスタブ部分にドリルで穴をあけることによってスルーホールのスタブ寄生容量を取り除く構成が知られている。
また、２本のスルーホールを併設し、この間をそれぞれのスルーホールの両端部分または片端部分で接続することにより、スルーホールのスタブ部分でのインピーダンスのずれを補正する構成も知られている（例えば、特許文献１参照）。
特開２００５−１８３６４９号公報
特許文献１に記載される技術では、基板製造時にドリルを用いて加工する工程が追加となるため、コスト増につながる。
特許文献２に記載される技術は、スルーホールの導電部と、スルーホールに挿入する導電ピンの嵌合が理想的な状態であることを前提にインピーダンス調整を行っている。しかし、導電ピンとスルーホールの嵌合は半田接合部のみであり、半田の接合状態によっては、嵌合が不安定なものとなる。このとき、インピーダンス整合が完全に行われていることにならない。
図５は、スルーホールに導電ピンを挿入する従来構成の多層配線基板の断面図を示す。図５を参照して、挿入される導電ピンとスルーホールの嵌合における、解決すべき課題を説明する。
多層配線基板５００は、導電部（電気配線層）５０１と絶縁部（絶縁層）５０２を交互に積層した構成からなる。基板５００の表層５０３と裏層５０４のどちらにも、電子回路を配置可能な導電部がある。表層５０３と裏層５０４で挟まれる内層５０５に、導電部５０１と絶縁部５０２が配置される。
基板５００の表層５０３から裏層５０４に貫通するスルーホール５０６が開けられ、スルーホール５０６の内面には、裏層５０４の配線５０９に電気接続する導電体５０６ａが付着されている。スルーホール５０６には、外部回路、表層５０３、裏層５０４及び複数の導電部５０１のいずれかの間での電気接続を実現する導電性のピン（導電ピン）５０７が挿入可能である。導電ピン５０７がどの導電部同士を接続するか、また、外部回路とどの導電部を接続するかは、用途による。
図５に示す例では、導電ピン５０７は外部の回路と裏層５０４の電気配線５０９を電気接続するために、スルーホール５０６に挿入される。スルーホール５０６の裏層５０４側と導電ピン５０７とは、半田５０８を用いて接合される。裏層５０４の配線５０９が、スルーホール５０６とＩＣ等の電気部品とを接続する。図５に示す従来例では、導電ピン５０７とスルーホール５０６を接合する半田５０８が、スルーホール５０６の裏層５０４側のみに位置する。しかし、半田５０８の量と、半田５０８を接合する際の加熱量によっては、半田５０８は、スルーホール５０６の内部に流れ込むことがある。
導電ピン５０７から半田５０８を介して配線５０９に信号５２１が進行波の形態で流入する。他方、導電ピン５０７から半田５０８及びスルーホール５０６の導電体５０６ａを通過して表層５０３で反射される信号成分５２２，５２３が、進行波の形態で最終的に配線５０９に流入する。信号成分５２１に信号成分５２２，５２３が多重することで波形劣化が生じる。また、スルーホール５０６の寄生容量により、導電ピン５０７の接合部にてインピーダンス不整合が起こる。
本発明は、高速信号の伝送特性を改善できる多層配線基板を提示することを目的とする。
上述した課題を解決するために、本発明に係る多層配線基板は、導電部をそれぞれ有する複数の層を貫通し、導電ピンを挿入できるスルーホールを有する多層配線基板であって、裏層に前記スルーホールを周回する導電体からなるランドであって、前記スルーホールに挿入される前記導電ピンとの間で半田付けされるランドを配置することを特徴とする。
本発明によれば、上記ランドを設けることで、信号伝送経路を短縮でき、一部の信号成分の遅延による波形劣化を改善できる。
本発明の一実施例の縦断面図である。 同軸線路を説明する横断面図である。 本実施例の表層及び内層の部分における横断面図である。 本実施例の裏層を裏側からみた平面図である。 従来の多層配線基板の縦断面図である。
以下、図面を参照して、本発明の実施例を詳細に説明する。
図１は、本発明に係る多層配線基板の一実施例の断面図を示す。
多層配線基板１００は、導電部（電気配線層）１０１と絶縁部（絶縁層）１０２を交互に積層した構成からなる。基板１００の表層１０３と裏層１０４のどちらにも、電子回路を配置可能な導電部がある。表層１０３と裏層１０４で挟まれる内層１０５に、導電部１０１と絶縁部１０２が配置される。導電部１０１は、多層配線基板１００の電源及びグランドにそれぞれ個別に接続し、信号を伝送する銅箔からなる。絶縁部１０２は、絶縁材、例えば、プリプレグまたはコア材等からなる。
基板１００には、表層１０３から裏層１０４に貫通するスルーホール１１０が開けられている。スルーホール１１０には、図示しない外部回路、表層１０３、裏層１０４及び複数の導電部１０１のいずれかの間での電気接続を実現する導電性のピン（導電ピン）１０７が挿入可能である。導電ピン１０７がどの導電部同士を接続するか、また、外部回路とどの導電部を接続するかは、用途による。
ここでは、説明例として、導電ピン１０７は、外部回路と裏層１０４の配線１０９とを電気接続するためにスルーホール１１０に挿入される。導電ピン１０７と裏層１０４の配線１０９との間の電気接続のために、裏層１０４の配線１０９のスルーホール１１０に近接して、スルーホールを周回するランド１０６をリング状に設けてある。
導電ピン１０７を裏層１０４の配線１０９に電気接続するために、ランド１０６と導電ピン１０７との間に半田１０８を充填する。導電ピン１０７に接続する図示しない外部回路から配線１０９上の回路素子に１２Ｇｂｐｓ程度の高速信号が供給される。この高速信号のうちの殆どの信号成分１２１は、実線矢印で示すように、半田１０８の当該回路素子に近い側を通過して当該回路素子に入力する。残る信号成分１２２が、破線矢印で示すように、半田１０８の当該回路素子から離れた側で反射して、当該回路素子に流入する。信号成分１２１，１２２は共に進行波であり、反射による信号成分１２２が、回路素子に直接入力する信号成分１２１に対して波形劣化の要因となる。ランド１０６を設けたことにより、信号成分１２２が通過する伝送路の実効断面積を拡げることが可能になる。この結果、反射による信号成分１２２が相対的に小さくなり、反射による遅延が少ないことも相まって、波形劣化度が低下する。
図２、図３及び図４を参照して、導電ピン１０７の近傍におけるインピーダンスを同軸線路により整合させる方法を説明する。スルーホール１１０内において、導電ピン１０７を同軸線路の芯材として機能させ、スルーホール１１０を同軸線路の外部導体として機能させる。そして、詳細は後述するが、表層１０３及び内層１０５と、裏層１０４とで、同軸線路のパラメータを調整することで、インピーダンス整合を取るようにした。
図２は同軸線路の横断面図を示す。同軸線路は、芯材としての内部導体２０１を外部導体２０３に形成される円筒部分に挿入し、内部導体２０１と外部導体２０３の間に誘電体の非導電部２０２を挿入した構成からなる。外部導体２０３は、一定電位、例えば、グランドまたはアースに接続する。内部導体２０１の外径ｄ、外部導体２０３の内径Ｄ及び非導電部２０２の比誘電率εｒにより、この同軸線路の特性インピーダンスＺ０が決定される。外部導体２０３は、表層１０３、裏層１０４及び内層１０５のそれぞれにおいて、導電ピン１０７から半径方向に所定距離離れた位置にリング状に導電体を絶縁層１０２に塗布または付着することで実現される。特性インピーダンスＺ０は、
Ｚ０＝（１３８／εｒ １／２）ｌｏｇ１０（Ｄ／ｄ）
で計算される。
表層１０３及び内層１０５では、図３に示す形状の同軸線路構造を採用し、裏層１０４では、図４に示す形状の同軸線路構造を採用する。図３及び図４のいずれでも、基板１００に、スルーホール１１０の外側に後述する厚みとなる非導電部２０２を設け、非導電部２０２の外側に外部導体２０３に相当する導体を設ける。図３では、導電ピン１０７の外径が内部導体２０１の外径に相当し、ここではｄ１とする。外部導体２０３の内径をＤ１とする。図４では、導電ピン１０７に半田接続されるランド１０６の外径が内部導体２０１の外径に相当し、ここでは、ｄ２とする。外部導体２０３の内径をＤ２とする。ランド１０６の存在により、ｄ１＜ｄ２となる。これによるインピーダンス不整合を解消または低減するために、本実施例では、Ｄ１＜Ｄ２とする。
数値例をあげて説明する。接続インターフェースがＳＤＩである場合、特性インピーダンスは７５Ωである。非導電部２０２にエポキシ樹脂を採用する場合、その比誘電率は４．１である。導電ピン１０７の直径を０．５ｍｍとし、ランド１０６の直径を１．０ｍｍとする。勿論、これらの数値例は、用途に応じて低木々に変更されうる。
表層１０３及び内層１０５では、図３に示す同軸線路構造であり、ｄ１＝０．５ｍｍである。このパラメータ値で７５Ωの特性インピーダンスＺ０を得るには、Ｄ１＝６．２８ｍｍにすればよい。このとき、非導電部２０２の幅は、（６．２８−０．５）／２であり、２．８９ｍｍとなる。すなわち、表層１０３及び内層１０５の各導電部１０１には、外部導体２０３となる内径６．２８ｍｍの導電体のリング１０１ａを塗布する。導電体のリング１０１ａは、アースまたはグランドに接続する。なお、特性インピーダンスの許容範囲を７５Ω±１０％とした場合、非導電部２０２の幅を２．８９ｍｍ±１５％とする。但し、ここでの許容範囲は、導電ピン１０７と多層配線基板１００の製造誤差も含めた範囲である。
他方、裏層１０４では、図４に示す同軸線路構造であり、導電ピン１０７が半田１０８によりランド１０６に接合されるので、内部導体２０１の外径はランド１０６の外径となる。すなわち、ｄ２＝１．０ｍｍとなる。このパラメータ値で７５Ωの特性インピーダンスＺ０を得るには、Ｄ２＝１２．５７ｍｍにすればよい。このとき、非導電部２０２の幅は、（１２．５７−１．０）／２であり、５．７９ｍｍとなる。すなわち、裏層１０４には、外部導体２０３となる内径１２．５７ｍｍの導電体のリング１０１ｂを塗布する。導電体のリング１０１ｂは、アースまたはグランドに接続する。なお、特性インピーダンスの許容範囲を７５Ω±１０％とした場合、非導電部２０２の幅を５．７９ｍｍ±１５％とする。但し、ここでの許容範囲は、導電ピン１０７と多層配線基板１００の製造誤差も含めた範囲である。
このように、基板の裏面部分に導電ピンと半田付けするリング状のランドを設けておくことで、スタブによる多重反射を低減できる。また、多層配線基板の各層において導電ピンから半径方向に所定距離離れてグランドまたはアース接続のリング状導電体を配置し、当該導電ピンの長手方向で所定インピーダンス値になるように導電ピンと各リング状導電体との間の距離を調整する。これにより、インピーダンス不整合を低減できる。ランド１０６及びリング１０１ａ，１０１ｂの形状を修正することで、寄生容量及びインピーダンス不整合を低減することもできる。
本発明の好ましい実施例を説明したが、本発明は、これらの実施例に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

Claims (5)

  1. 導電部をそれぞれ有する複数の層を貫通し、導電ピンを挿入できるスルーホールを有する多層配線基板であって、
    裏層に前記スルーホールを周回する導電体からなるランドであって、前記スルーホールに挿入される前記導電ピンとの間で半田付けされるランドを配置する
    ことを特徴とする多層配線基板。
  2. 前記裏層に、前記ランドを同軸線路の内部導体としたときに、所定の許容範囲で前記同軸線路の所定の特性インピーダンスを示す前記同軸線路の外部導体となるアース接続の導電体を配置し、
    前記複数の層の内の、前記裏層を除く層に、前記導電ピンを前記同軸線路の内部導体としたときに、前記所定の許容範囲で前記所定の特性インピーダンスとなる外部導体となるアース接続の導電体を配置する
    ことを特徴とする請求項１に記載の多層配線基板。
  3. 前記同軸線路において、ｄを前記内部導体の外径、Ｄを前記外部導体の内径、εｒを前記内部導体と前記外部導体の間の非導電部の比誘電率としたとき、前記所定の特性インピーダンスＺ０が、
    Ｚ０＝（１３８／εｒ １／２）ｌｏｇ１０（Ｄ／ｄ）
    で計算されることを特徴とする請求項２に記載の多層配線基板。
  4. 前記所定の特性インピーダンスが７５Ωであることを特徴とする請求項２または３に記載の多層配線基板。
  5. 前記所定の許容範囲が２５％の誤差であることを特徴とする請求項２から４のいずれか１項に記載の多層配線基板。
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