KR20030032819A - 회로기판과 그 제조방법 및 고출력 모듈 - Google Patents

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KR20030032819A
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타토오노브요시
요리타준
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스미토모덴키고교가부시키가이샤
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Abstract

세라믹기판(11) 위에 패턴으로 형성된 제 1금속층(14)과, 제 1금속층 위에 패턴으로 형성된 제 2금속층(16)과, 제 2금속층의 상부면 전체와 측면 및 제 1금속층의 상부면을 피복하는 제 3금속층(17)을 포함하는 회로기판에 있어서, 제 3금속층에 의해 피복되지 않는 제 1금속층의 부분을 에칭함으로써 폭을 좁히는 것을 특징으로 하는 회로기판이다. 회로기판은 배선 패턴과 기판간의 접합 강도가 크고, 높은 신뢰성을 가지는 두꺼운 막의 미세한 배선 패턴을 가지고, 적어도 한 개의 고출력 반도체소자를 실장함으로써 크기는 작고 성능은 양호한 고출력 모듈의 실현을 가능하게 한다.

Description

회로기판과 그 제조방법 및 고출력 모듈{CIRCUIT BOARD, METHOD FOR MANUFACTURING SAME, AND HIGH-OUTPUT MODULE}
본 발명은, 반도체용 세라믹 회로기판과 이 회로기판의 제조방법 및 고출력 모듈에 관한 것이다.
반도체소자로서는, LD(레이저 다이오드 또는 반도체 레이저)나 APD(avalanche photodiode) 등의 광반도체소자; HEMT(high electron mobility transistor)나 HBT(heterobipolar transistor) 등과 같이 고속 동작 할 수 있는 GaAs, InP, Si/SiGe 등을 사용한 반도체소자; IGBT(insulated gate bipolar transistor) 등의 인버터/전력 변환 규소 디바이스; BiTe 등의 열전형 반도체소자를 들 수 있고, 이 분야에서 사용되는 회로기판은, 전기 저항의 저감, 고방열성, 열팽창의 정합성, 고집적화와 고속화를 위한 미세 배선 패턴 등이 요구된다.
종래의 회로기판에 대하여 도 4a 내지 4f를 참조하면서 설명한다. 도 4a 내지 4e에 도시한 바와 같이, 지금까지 다음의 처리를 행하였다. 세라믹기판(1) 위에 금속 마스크 또는 포토마스크(2)를 도포하고(도 4a), 증착 또는 스퍼터링 함으로써 제 1금속층(3)을 형성하고, 금속 마스크나 포토마스크(2)를 제거한 후(도 4b), 레지스트(4)를 형성하고(도 4c), 다음에 증착이나 스퍼터링 함으로써 제 2금속층(5)을 형성하고(도 4d), 레지스트를 제거하여 완성품을 얻는다(도 4e).
세라믹기판(1)은 AlN 또는 알루미나로 형성된다. 이것은, 예를 들면, 일본국 특개평 2-271585호 공보에 개시되어 있다. 제 1금속층은 레지스터로 사용되고, 일반적으로 TaN, NiCr, 또는 텅스텐이 이용된다. 제 2금속층은 배선이나 인덕턴스로 사용되고, Ti/Mo/Au, Ti/Pt/Au, Cr/Mo/Au 또는 Ti/V/Au로 구성된 적층 구조를 가진다. 세라믹기판과 접촉하는 층에 티타늄이나 크롬을 사용하는 이유는, 기판에의 접착강도를 높이는 데 있다. 중간에 위치하는 플래티늄, 몰리브덴, 또는 바나디움은 융점이 높기 때문에, 상기 접촉부분에 사용되는, 예를 들면, 티타늄이나 크롬 등의 금속과 표층부가 합금하는 것을 방지하기 위하여 삽입된다. 금은 표층부에 사용되고, 와이어 본딩 또는 다이 본딩을 양호하게 실시하기 위하여 선택된다. 완성품의 재료조합 일례는 도 4f로 도시되어 있다.
전력 반도체용 기판에서, 구리나 금을 증착, 도금, 또는 융착함으로써 세라믹기판의 상부면 전체에 도포한 후, 에칭에 의해 배선 패턴을 형성한다.
고출력 모듈을 제조하기 위해서는, 반도체소자를 이러한 기판위에 다이 본딩함으로써 실장한다.
최근의 고출력 모듈에서는, 단지 최종 장치의 크기를 줄이기 위하여 모듈을 작게 제조하는 것 외에, 고주파를 취급하기 위하여 작은 크기의 더욱 미세한 배선 패턴을 제조하는 것이 요구된다. 또한, 고주파 특성의 손실을 저감하고, 전력의 소비를 줄이기 위해서는, 배선 금속부분의 저항값을 낮추어야 하므로, 배선패턴의 두께를 늘이기 위하여 두꺼운 막의 제조 기술이 요구되고 있다.
이 2개의 요구를 동시에 만족하기 위해서는, 배선용으로 사용되는 금속층의 두께가 적어도 5㎛이고, 배선의 두께(D㎛)와 인접한 배선 패턴 라인간의 거리(L㎛)사이에서 어스펙트비(D/L)가 D/L>0.4이어야 하지만, 종래의 회로기판은 이들 양자를 만족하도록 제조될 수 없었다.
그 이유는, 종래에 시행된 미세 배선 가공인 금속 마스크나 포토마스크에 의존하는 증착 공정에 의해서는, 두꺼운 막 레지스트가 도포된, 기판 위에 미세한 패턴을 형성할 수 없었고, 두꺼운 막을 얻기 위해 증착 공정이 장시간 계속되어야 하므로, 실질적인 적용이 곤란했기 때문이다. 또한, 에칭에 의해 배선 패턴을 형성하는 경우, 사이드 에칭이 일어나기 때문에 배선 두께보다 작은 패턴의 미세한 공정을 실행하기 곤란했고, 특히 에칭을 제거하는 것이 곤란했다. 따라서, 소형의 고성능, 고출력 모듈은 실현될 수 없었다.
본 발명의 발명자들은, 일본국 특허출원 2001-204457호에, 소형의 고성능, 고출력 모듈 뿐만 아니라, 두꺼운 막과 미세한 배선 패턴을 가지는 회로기판을 제안하였다. 그러나, 이 회로기판은, 배선 패턴과 기판 사이의 접합강도가 충분하지 않았다.
본 발명에 의해 주어진 과제는, 소형의 고성능, 고출력 모듈을 얻는것 뿐만 아니라, 두꺼운 막의 미세한 배선 패턴을 가지는 회로기판을 제공하고, 배선 패턴과 기판 사이에 강한 접합강도와 높은 신뢰성을 실현하는 것이다.
도 1a 및 도 1b는 본 발명의 회로기판의 배선의 일례를 도시한 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 있어서 회로기판을 제조하기 위한 공정을 예시하는 설명도.
도 2j는 도 2a 내지 도 2i에 도시한 바와 같이 얻은 회로기판을 구성하는 각 부분의 재료를 도시하는 설명도.
도 3은 실시예에서 생산되는 고출력 모듈의 구조도.
도 4a 내지 도 4e는 종래의 회로기판을 제조하기 위한 공정 설명도.
도 4f는 완성된 회로기판에서 재료의 조합을 도시한 설명도.
〈도면의 주요부분에 대한 설명〉
1,11: 세라믹기판2,12: 금속마스크(포토마스크)
3,14: 제 1금속층4,15: 레지스트
5,16: 제 2금속층13: 최하층의 금속층
17: 제 3금속층18: LD(반도체 레이저)
19: 본딩와이어20: 배선층
21: 저항층
상기 과제를 해결하기 위하여, 본 발명은 하기와 같이 구성된다.
[1] 세라믹기판 위에 패턴으로 형성된 제 1금속층과, 제 1금속층 위에 패턴으로 형성된 제 2금속층과, 제 2금속층의 상부면 전체와 측면 및 제 1금속층의 상부면 일부를 피복하여 형성된 제 ３금속층을 포함하는 회로기판에 있어서, 제 ３금속층으로 피복되지 않은 제 1금속층 부분을 에칭함으로써 폭이 좁아지는 것을 특징으로 하는 회로기판.
[2] 상기 [1]항에 있어서, 제 1, 제 2 및 제 ３금속층을 합계한 두께(D㎛)와 인접한 패턴 라인간의 거리(L㎛)는,
D/L>0.4
의 관계식을 만족하는 것을 특징으로 하는 회로기판.
[3] 상기 [1]항 또는 [2]항에 있어서, 제 2금속층의 폭(L1)과 제 ３금속층의 폭(L2) 및 제 1금속층과 세라믹기판 간의 접촉하는 부분의 폭(L3)이, L1<L3<L2의 관계를 만족하는 것을 특징으로 하는 회로기판.
[4] 상기 [1]항 내지 [3]항의 어느 한 항에 있어서, 제 1, 제 2 및 제 ３금속층을 합계한 두께(D㎛)가 적어도 5㎛인 것을 특징으로 하는 회로기판.
[5] 상기 [1]항 내지 [4]항의 어느 한 항에 있어서, 제 2금속층이, 구리, 니켈, 은, 및 알루미늄으로 구성된 군으로부터 선택한 적어도 한 종류를 함유하는 것을 특징으로 하는 회로기판.
[6] 상기 [1]항 내지 [5]항의 어느 한 항에 있어서, 제 ３금속층의 최외층이 금인 것을 특징으로 하는 회로기판.
[7] 상기 [1]항 내지 [6]항의 어느 한 항에 있어서, 세라믹기판이 알루미나, AlN 및 Si3N4로 구성된 군으로부터 선택한 적어도 한 종류를 적어도 90중량% 함유하는 것을 특징으로 하는 회로기판.
[8] 상기 [1]항 내지 [6]항의 어느 한 항에 있어서, 세라믹기판이 다이아몬드 또는 cBN인 것을 특징으로 하는 회로기판.
[9] 상기 [1]항 내지 [8]항의 어느 한 항에 기재된 회로기판을 제조하는 방법으로서,
(1) 세라믹기판 위에 제 1금속층을 증착 또는 스퍼터링함으로써 형성하는 공정과;
(2) 레지스트를 형성하고 패턴을 형성하는 공정과;
(3) 레지스트를 마스크로서 사용하여 도금함으로써 제 2금속층을 제 1금속층 위에 도포하는 공정과;
(4) 레지스트를 고온으로 유지하여 수축시키는 공정과;
(5) 도금에 의해 제 3금속층을 제 2금속층의 상부면과 측면 및 제 1금속층의 상부면 일부에 도포하는 공정과;
(6) 레지스트를 제거하는 공정과;
(7) 제 3금속층으로 피복되지 않은 제 1금속층 부분의 폭을 좁히기 위해 제 1금속층을 에칭하는 공정
을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
[10] 상기 [1]항 내지 [8]항의 어느 한 항에 기재된 회로기판을 제조하는 방법으로서,
(1) 세라믹기판 위에 제 1금속층을 증착 또는 스퍼터링함으로써 형성하는 공정과;
(2) 레지스트를 형성하고 패턴을 형성하는 공정과;
(3) 레지스트를 마스크로서 사용하여 도금함으로써 제 2금속층을 제 1금속층 위에 도포하는 공정과;
(4) 레지스트를 고온으로 유지하여 수축시키는 공정과;
(5) 레지스트와 제 2금속층 간의 간격을 넓히는 공정과;
(6) 도금에 의해 제 3금속층을 제 2금속층의 상부면과 측면 및 제 1금속층의 상부면 일부에 도포하는 공정과;
(7) 레지스트를 제거하는 공정과;
(8) 제 3금속층으로 피복되지 않은 제 1금속층 부분의 폭을 좁히기 위해 제 1금속층을 에칭하는 공정
을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
[11] 적어도 10mW의 열을 발생하는 적어도 한 개의 고출력 반도체소자를 땜납 또는 전도성 수지에 의하여 상기 [1]항 내지 [8]항의 어느 한 항에 기재된 회로기판 위에 연결한 것을 특징으로 하는 고출력 모듈.
본 발명의 회로기판은, 이하와 같이 제조된다. 우선, 세라믹기판 위에 밀착도가 높은 Ti/Mo/Ni 등의 제 1금속층을 증착 또는 스퍼터링에 의해 피복한다. 이 제 1금속층위에 포토마스크를 사용하여 포토레지스트 패턴을 형성한다. 이 상태에서는 기판전체면이 전극으로 기능할 수 있고, 포토레지스트가 형성되지 않은 개소에 제 2금속층의 두꺼운 막을 선택적으로 형성할 수 있다.
다음에, 레지스트를 고온하에서 유지한다. 레지스트를 고온으로 유지함으로써 레지스트가 수축하여, 제 2금속층의 측면과 레지스트의 측면간에 틈새가 형성된다. 다음에, 이러한 틈새를 형성시킨 후에, 제 ３금속층을 형성하는 다음의 공정을 실시하면, 제 2금속층의 상부면 및 틈새에 의해 노출한 제 2금속층의 측면 및 제 1금속층의 상부면에 제 ３금속층에 의한 피막을 형성할 수 있다. 이와 같은 방식에 의해, 제 ３금속층의 폭을 제 2금속층의 폭보다 한층 넓게 할 수 있다. 본 출원의 명세서전체에 걸쳐서 "제 ３금속층의 폭"은 제 2금속층의 폭과 제 1금속층에 형성된 제 3금속층의 폭과의 합계의 폭을 의미한다. 이 고온을 유지하는 동안의 분위기는, Cu이나 레지스트를 열화하지 않는 분위기이면 어떤 분위기이어도 되고, 진공 또는 불활성 가스 분위기인 것이 바람직하다. 고온 유지시의 온도는 60∼100℃인 것이 바람직하고, 이 수축에 의해 1∼10㎛의 틈새가 형성된다.
다음에, 제３금속층, 예를 들면 Au, Ni/Au, 또는 Ni와 Au사이에 Pd, Pt, Mo, W, V 등의 중간층(Au의 확산 방지층)을 삽입한 Ni/Pt/Au 등의 다층구조체가 전해 도금에 의해 제 2금속층위에 성장된다. 이 때, 전공정에서의 레지스트의 수축에 의해 형성된 틈새에도 도금액이 들어감으로써, 제 2금속층의 상부면과 측면 및 제 1금속층의 상부면의 일부에 제 3금속층이 형성된다.
다음에, 레지스트를 제거한 후, 제 ３금속층에 의해 피복되지 않은 제 1금속층을 에칭에 의해 제거한다. 여기서, 제 ３금속층의 최외층을 제 1금속층용 애칭액에 의해 에칭되지 않는 재료로 형성함으로써, 제 ３금속층내에 의해 피복된 영역은 에칭시에 에칭되지 않고, 따라서 선택적으로 에칭할 수 있다. 예를 들면, 제３금속층의 최외층을 Au로 형성하고, 제 1금속층을 Ti/Mo/Ni로 형성하면, Ni, Mo용 에칭액에 의해 Au은 에칭되지 않고, 따라서 도금된 Au를 마스크로서 사용하여 에칭할 수 있다. 또한, Ti은 별도의 불산계의 에칭액에 의해서만 용해될 수 있다. 그러나, 이 에칭액에 의해서도 Au는 에칭되지 않고, 따라서 최외측의 Au층은 마스크로서 기능하고, 선택적인 에칭이 가능하다.
이와 같은 방식으로 얻은 회로기판의 금속층의 층 구성의 일례를 도 1a와 도 1b에 도시한다. 제 ３금속층의 Au에 의해 피복되지 않은 제 1금속층의 측면은 완만하게 경사진 하부절단 패턴으로 절단되어, Ti층의 절단면은 보다 크게 된다.
도 1b에 도시한 바와 같이, 상기 제조방법을 사용함으로써, 제 ３금속층의 폭(L2)이 제 2금속층의 폭(L1)보다 크게 형성되고, 즉 L1<L2가 된다. 그 결과, 세라믹기판에 접촉하는 영역에서 제 1금속층의 폭(L3)이 에칭에 의해 좁게 되는 것을 방지할 수 있다. 이와 같은 방식에 의해, 세라믹기판과 제 2금속층(예를 들면, Cu배선)사이의 접합 강도를, 은납땜시에 발생하는 830℃의 고온에서도, 0.5kgf/mm2이상의 강도를 유지할 수 있다.
또한, 본 출원의 명세서에서는, 상기 언급한 "제 2금속층의 폭(L1)"은, 제 2금속층의 측면에 형성되는 제 ３금속층의 두께도 포함한 치수를 의미한다.
상기 언급한 제조방법에서는, 고온에서 기판을 유지하고 레지스트를 수축시킨 후에 제 ３금속층을 형성한다. 그러나, 어떤 경우에는, 레지스트의 수축에 대해서만 적절한 틈새를 형성하기 어렵기 때문에, 제 ３금속층의 폭(L2)을 충분히 크게 할 수 없다. 이와 같은 경우에는, 제 ３금속층의 폭(L2)을 충분히 크게 하기 위해서는, 이 레지스트 수축공정과 제 ３금속층의 형성공정 사이에, 제 2금속층과 레지스트사이의 공간을 넓게 하는 레지스트애싱공정 등의 공정을 부가해도 된다.
이 레지스트애싱에 의해, 레지스트 수축공정으로 형성된 틈새의 크기를 더욱 넓힐 수가 있어 도금에 의해 제 3금속층으로 피복된 제 1금속층의 표면을 보다 증대시키고, 따라서 제 ３금속층의 폭(L2)을 충분히 넓게 할 수 있다. 그 결과, 에칭에 의해 형성되는 제 1금속층과 세라믹기판간의 접합면의 폭(L3)을 제 2금속층의 폭(L1)보다도 넓게 할 수 있고(L1<L3<L2), 또한 제 1금속층을 개재하여 제 2금속층(예를 들면, Cu배선)과 세라믹기판간의 접합 강도를 0.6kgf/mm2이상으로 증대시킬 수 있다.
애싱에 의해, 틈새는 필요한 만큼 크게 할 수 있고, 또한 200㎛까지의 틈새가 형성되는 것을 허용할 수 있다. 실제적으로는 1OO㎛정도의 틈새가 양호하다.
상기 제조방법에서는, 세라믹기판에 직접 제 1금속층을 형성하는 경우에 대해 언급하였다. 그러나, 저항 또는 포토마스크를 위치결정하기 위해 NiCr등의 Cr계재료의 패터닝된 금속피복층(최하층의 금속층)을 세라믹기판위에 미리 형성할 수 있고, 또한 이것도 본 출원의 범위내에 있다. 이 최하층의 금속층은 에칭액에서 에칭되지 않기 때문에, 끝까지 잔류한다. 또한, 세라믹기판과의 밀착성도 양호하다.
본 발명에 의하면, 제 2금속층을 전해 도금에 의해 형성할 수 있으므로, 금속층을 두꺼운 막으로 형성하는 것이 용이하다. 또한, 상기 언급한 바와 같이, 제 1금속층을 애칭하는 에칭액에 의해 에칭되지 않는 최외층을 가지는 제 ３금속층에 의해 제 2금속층의 측면과 상부면을 피복함으로써, 에칭에 의한 배선 패턴을 형성할 수 있다.
또한, 에칭 후에 제 1금속층과 세라믹기판간의 접합면의 폭(L3)을 넓게 형성할 수 있기 때문에, 세라믹기판과 제 2금속층(예를 들면, Cu배선)간의 접합 강도를 제 1금속층에 의해 한층 더 강하게 할 수 있다.
제 1금속층으로서는, Ti/Mo/Ni, Ti/Pt/Ni, Ti/V/Ni, Ti/Pd/Ni 등의 다층의 구조체가 이용되어도 된다. 제 1금속층의 두께는 0.12∼1.2㎛인 것이 바람직하다. 얇으면, 면전체에 대해 균일한 금속화를 달성하기 어려운 반면에, 두꺼우면, 에칭시의 "사이드에칭"이 증가하여, 고 해상도의 미세패턴을 형성하는 것이 어렵다. 제 1금속층이 Ti/Mo/Ni로 구성되는 경우, Ti의 두께는 0.01㎛∼0.3㎛이고, Mo의 두께는 0.01㎛∼0.3㎛이고, Ni의 두께는 0.1㎛∼0.6㎛인 것이 바람직하다.
제 1금속층 위쪽에 형성된 레지스트의 두께는, 제 1, 제 2, 제 ３금속층의 총두께를 5㎛이상으로 형성하도록, 5㎛이상인 것이 바람직하다. 제 2금속층이 레지스트에 놓여서 바람직하지 않은 버섯형상이 레지스트위에 과도하게 형성될 수 있고 그 결과 금속층의 인접부분이 레지스트에 접촉될 수 있기 때문에, 레지스트가 너무 얇게 형성하는 것은 바람직하지 않다. 레지스트의 두께를 두껍게 하는 것은 곤란했지만 노광조건을 최적화함으로써, 두꺼운 막을 달성할 수 있어 측면이 수직이고 일직선인 미세 배선 패턴을 형성할 수 있었다. 노광에는 SOR(Synchrontonorbital radiation)광을 이용하였다. 두꺼운 레지스트막의 형성에 의해, 버섯형상을 형성하는 것을 억제할 수 있다.
전해 도금용 포토레지스트 패턴의 정밀도는 서브 미크론 내지 1Onm이다. 표면활성제를 사용함으로써, 포토레지스트 패턴간의 극히 좁은 부분의 도금도 가능하다.
본 발명에 의한 회로기판에서는, 제 2금속층은 Cu, Ni, Ag 및 Al중에서 선택된 적어도 한 종류를 포함하는 것이 바람직하다. 전해 도금에 의해 두께 5㎛이상을 가진 두꺼운 막을 형성할 수 있다. 예를 들면, 두께 200㎛도 형성할 수 있다. 제 2금속층의 두께를 5㎛이상 형성함으로써, 배선의 저항을 저감시킬 수 있어 예를 들면, 열응력을 완화시키기 위해서 두꺼운 배선이 필요한 펠티어 소자(Peltier element) 등의 열전기 반도체소자에 이상적이다. 제 2금속층의 예로서는, 다음을 유의할 수 있다. 즉, Cu, Cu/Ni, Ni/Cu/Ni, Al, Ni/Al/Ni, Al/Ni, Ag이 있다. 합금처리를 나중에 도입하여 접합강도를 높이면, 단층의 구리가 허용될 수 있고, 또한 0.5㎛이상의 두께를 가지는 Ni층이 구리층의 상부면 위에 형성되면, 제 2금속층이 제 3금속층의 Au 또는 Ni/Au에 접착되는 것이 개선된다.
제 3금속층에 대하여, Au, Ni/Au, 또는 Ni층과 Au층 사이에 Pd, Pt, Mo, W, V 등의 중간층(Au의 확산 방지층)을 삽입한 Ni/Pt/Au 등의 다층구조체가 사용될 수 있다. 제 ３금속층의 최외층으로서는, 제 1금속층의 에칭액에 의해 에칭되지 않는 어떤 재료가 허용 가능하지만, 후속 공정을 용이하게 실시할 수 있기 때문에 최외층이 Au층인 것이 바람직하다.
본 발명의 회로기판에 있어서는, 전해 도금에 의해 제 2금속층을 형성할 수 있기 때문에 두꺼운 막의 금속층을 얻을 수 있고, 또한 레지스트에 의해 측면이 수직인 미세한 배선 패턴을 형성할 수 있기 때문에, 배선의 두께(D㎛)와 배선 패턴라인간의 거리(L㎛)의 어스펙트비(D/L)를 D/L>0.4로 되도록, 구조를 형성할 수 있다. 본 발명에 있어서, 배선의 두께 D는 제 1, 제 2, 제 ３금속층의 총 두께이고, 패턴 라인간의 거리 L는 제 ３금속층에 의해 피복된 제 2금속층의 패턴간의 거리를 나타낸다.
세라믹기판에 대해서는 알루미나를 사용하여도 되지만 고출력 모듈에 대해서는 방열성이 중요하므로, 다이아몬드, cBN, 또는 AlN 및/또는 Si3N4를 90중량%이상 함유한 재료가 바람직하다. AlN은 가장 저렴한 기판이고 또한 누설에 대해 높은 내성을 갖는다. 강도가 필요한 경우에는 Si3N4를 사용하는 것이 바람직하다. 또한, AlN와 Si3N4의 혼합물을 사용하여도 된다. 기판 표면은 너무 거칠면, 기판 위에 형성된 제 1금속층의 두께의 관계에 좌우하여, 단선될 수 있으므로 그것을 방지하기 위해 표면처리를 행하여도 된다.
또한, 본 발명은 상기 설명한 바와 같이 얻은 회로기판에, 납땜 또는 도전성 수지에 의해 10mW이상의 열을 발생하는 적어도 1개의 고출력 반도체소자를 장착한 고출력 모듈을 포함한다.
이하 본 발명의 실시예를 도 1 내지 도 3에 의거하여 설명한다.
도 2a 내지 도 2i는 본 발명의 실시예를 공정순서로 설명한 도면이다. 도2e에 도시된 공정은 실시예 2에서는 채택되지만, 실시예 1에서는 채택되지 않는다.
실시예 1
도 2a에 도시한 바와 같이, 90중량% 이상의 AlN을 함유하고 Y를 부가하여 포함하는 세라믹기판은 세라믹기판(11)으로서 사용된다. 이 기판은 열전도율 170W/(m.k)과 고방열성을 가졌다. 이 위에 금속마스크(12)를 도포하였다. 세라믹기판(11)은 0.8㎛미만의 표면 거칠기 Ra로 표면처리 되었다. 이것은, 다음에 형성될 제 1금속층이 두께 0.5㎛미만으로 되므로, 기판이 너무 거칠면 단선이 발생될 수 있기 때문이다.
다음에, 최하층의 금속층(13)인 NiCr 금속층을 증착에 의해 형성하였다. 이 금속층(13)은 회로기판을 절단하는 후공정에서 위치결정마크나 저항으로서 사용하였고, 여기서 NiCr은 저항으로서 사용하기 위해 선택되었다. 도 2b는 금속마스크(12)를 제거한 후, 최하층의 금속층(13)인 NiCr의 패턴이 세라믹기판(11)의 표면에 형성된 상태를 도시한다.
다음에, 도 2c에 도시한 바와 같이, 세라믹기판(11)의 상부면 전체에 제 1금속층(14)인 Ti/Mo/Ni층을 증착하였다. Ti층의 두께는 0.05㎛, Mo층의 두께는 0.05㎛, Ni층의 두께는 0.3㎛로 형성하였다.
도 2d에 도시한 바와 같이, 금속화된 기판의 위쪽에 포토마스크를 사용하여 레지스트(15)를 형성하였다. 레지스트(15)의 두께는 제 2금속층(16)의 두께에 일치하도록 120㎛로 형성하였다.
다음에, 도 2e에 도시한 바와 같이, Ni/Cu의 다층을 전해 도금에 의해 제 2금속층(16)으로 적층하였다. 도금의 양호한 접착을 위해서는, Ni층의 두께는 0.5㎛로 형성하고, Cu층의 두께는 100㎛로 형성하였다.
다음에, 제 2금속층(16)과 레지스트(15)를 가진 상기 언급한 세라믹기판을, 질소 분위기에서, 85℃의 고온 조건하에서, 30분동안 유지하였다.
상기 가열에 의해, 레지스트가 수축되고, 도 2f에 도시한 바와 같이 제 2금속층(16)의 측면과 레지스트(15)의 측면사이에 5㎛의 틈새가 형성되었다.
다음에, 도 2g에 도시한 바와 같이, 제 ３금속층(17)으로서 Ni/Au의 다층을 도금하고, 제 2금속층의 상부면과, 틈새에 의해 노출된 제 2금속층의 측면 및 제 1금속층의 상부면을 Ni/Au막으로 피복하였다. Ni층의 두께는 1.3㎛, Au층의 두께는 1.O㎛로 형성하였다.
제 ３금속층(17)을 형성한 후에, 도 2h에 도시한 바와 같이 레지스트(15)를 제거하고, 도 2i에 도시한 바와 같이 Ti, Ni, Mo을 에칭하였다. 여기서, 레지스트를 제거할 때 표면에 Ni산화막이 형성되므로, 이것을 제거한 후, 반응성의 에칭액으로 Ni와 Mo을 단일의 공정에서 에칭하고, Ti를 불산계의 에칭액으로 제거했다.
제 1, 제 2, 제 ３금속층의 총두께(D㎛)는 100㎛이고, 패턴라인간의 거리(L㎛)는 40㎛이었다.
이와 같이 얻은 회로기판을 구성하는 각 부분의 재료는 도 2의 도 2j에 도시한 바와 같다. 배선간의 저항값은 1MΩ이상이고, 그것은 절연성이 뛰어난 회로기판을 얻을 수 있는 것을 의미한다. 또한, AlN기판과 Cu배선과의 접합강도는 양호하고, 종래의 0.4 kgf/mm2가 O.5 kgf/mm2로 향상되었다.
실시예 2
레지스트를 고온으로 유지하여 수축시키는 처리공정과 제 ３금속층을 형성하는 처리공정 사이에, 상기 수축에 의해 생긴 틈새가 1OO㎛에 도달될 때까지 산소 애싱하는 처리공정을 행한 것을 제외하고는 실시예 1에서 설명한 것과 동일한 방식으로 실시예 2를 행하였다.
배선간의 저항값은 1MΩ이상이고, 절연성이 뛰어난 회로기판을 얻었다. 또한, AlN기판과 Cu배선간의 접합 강도도 실시예 1의 것보다 우수한 0.6 kgf/mm2로 향상하였다.
실시예 3
상기 언급한 실시예 1에 도시된 프로세스를 이용하여, 도 3에 도시한 패턴을 가지는 회로기판을 제작하였다. 여기서, 배선층(20)에 대해서는 제 1금속층은 Ti/Mo/Ni로 구성되고, 제 2금속층은 Ni/Cu로 구성되고, 제 ３금속층은 Ni/Au로 구성되고, 저항층(21)은 Ni/Cr로 구성하였다. 변조기를 집적하고 발열량 10 mW이상을 가진 고출력 LD(반도체 레이저)(18)를 상기 회로기판에 다이본딩하고, 본딩와이어(19)로 와이어본딩을 행함으로써, 도 3에 도시한 바과 같은 고출력 모듈을 제작하였다. 실장공정 후에, 모듈을 동작시킨 결과, 종래의 회로기판을 사용한 경우에 비해서 변조 특성의 SN비가 0.1 dB만큼 개선되었다. LD를 실장한 회로기판의 크기를 종래 크기의 1/4로 축소할 수 있어서 고속화 한계를 40 Gbps 이상으로 증가시켰다.
금속층은 상기 실시예에 있어서의 세라믹기판의 한쪽의 측면에만 형성되었지만, 동시에 양쪽의 측면에 형성되어도 된다.
본 발명에 의해 두꺼운 막과 배선 패턴과 기판간의 접합강도가 높은 미세 배선패턴 및 높은 신뢰성을 가진 회로기판을 얻을 수 있다. 또한, 소형이고 고성능을 제공하는 고출력 모듈을 실현시킬 수 있다.

Claims (11)

  1. 세라믹기판 위에 패턴으로 형성된 제 1금속층과, 제 1금속층 위에 패턴으로 형성된 제 2금속층과, 제 2금속층의 상부면 전체와 측면 및 제 1금속층의 상부면 일부를 피복하여 형성된 제 ３금속층을 포함하는 회로기판에 있어서, 제 ３금속층으로 피복되지 않은 제 1금속층 부분을 에칭함으로써 폭이 좁아지는 것을 특징으로 하는 회로기판.
  2. 제 1항에 있어서, 제 1, 제 2 및 제 ３금속층을 합계한 두께(D㎛)와 인접한 패턴 라인간의 거리(L㎛)는,
    D/L>0.4
    의 관계식을 만족하는 것을 특징으로 하는 회로기판.
  3. 제 1항에 있어서, 제 2금속층의 폭(L1)과 제 ３금속층의 폭(L2) 및 제 1금속층과 세라믹기판 간의 접촉하는 부분의 폭(L3)이, L1<L3<L2의 관계를 만족하는 것을 특징으로 하는 회로기판.
  4. 제 1항에 있어서, 제 1, 제 2 및 제 ３금속층을 합계한 두께(D㎛)가 적어도 5㎛인 것을 특징으로 하는 회로기판.
  5. 제 1항에 있어서, 제 2금속층이, 구리, 니켈, 은, 및 알루미늄으로 구성된 군으로부터 선택한 적어도 한 종류를 포함하는 것을 특징으로 하는 회로기판.
  6. 제 1항에 있어서, 제 ３금속층의 최외층이 금인 것을 특징으로 하는 회로기판.
  7. 제 1항에 있어서, 세라믹기판이 알루미나, AlN 및 Si3N4로 구성된 군으로부터 선택한 적어도 한 개를 적어도 90중량% 포함하는 것을 특징으로 하는 회로기판.
  8. 제 1항에 있어서, 세라믹기판이 다이아몬드 또는 cBN인 것을 특징으로 하는 회로기판.
  9. 제 1항에 기재된 회로기판을 제조하는 방법으로서,
    세라믹기판 위에 제 1금속층을 증착 또는 스퍼터링함으로써 형성하는 공정과;
    레지스트를 형성하고 패턴을 형성하는 공정과;
    레지스트를 마스크로서 사용하여 도금함으로써 제 2금속층을 제 1금속층 위에 도포하는 공정과;
    레지스트를 고온으로 유지하여 수축시키는 공정과;
    도금에 의해 제 3금속층을 제 2금속층의 상부면과 측면 및 제 1금속층의 상부면 일부에 도포하는 공정과;
    레지스트를 제거하는 공정과;
    제 3금속층으로 피복되지 않은 제 1금속층 부분의 폭을 좁히기 위해 제 1금속층을 에칭하는 공정
    을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
  10. 제 1항에 기재된 회로기판을 제조하는 방법으로서,
    세라믹기판 위에 제 1금속층을 증착 또는 스퍼터링함으로써 형성하는 공정과;
    레지스트를 형성하고 패턴을 형성하는 공정과;
    레지스트를 마스크로서 사용하여 도금함으로써 제 2금속층을 제 1금속층 위에 도포하는 공정과;
    레지스트를 고온으로 유지하여 수축시키는 공정과;
    레지스트와 제 2금속층 간의 간격을 넓히는 공정과;
    도금에 의해 제 3금속층을 제 2금속층의 상부면과 측면 및 제 1금속층의 상부면 일부에 도포하는 공정과;
    레지스트를 제거하는 공정과;
    제 3금속층으로 피복되지 않은 제 1금속층 부분의 폭을 좁히기 위해 제 1금속층을 에칭하는 공정
    을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
  11. 적어도 10mW의 열을 발생하는 적어도 한 개의 고출력 반도체소자를 땜납 또는 전도성 수지에 의하여 제 1항에 기재된 회로기판 위에 연결하는 것을 특징으로 하는 고출력 모듈.
KR1020020037835A 2001-10-17 2002-07-02 회로기판과 그 제조방법 및 고출력 모듈 KR20030032819A (ko)

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