KR100744855B1 - 높은 열적 사이클 전도체 시스템 - Google Patents

높은 열적 사이클 전도체 시스템 Download PDF

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루돌프 존 바처
크리스토퍼 알. 니데스
앤터니 제이. 오르젤
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이 아이 듀폰 디 네모아 앤드 캄파니
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Abstract

본 발명은 표면 탑재 성분이 그의 표면 금속화물(들)에 납땜되었을 때 우수한 접착 특성을 나타내며 완전한 회로가 고온 저장 조건에 노출되었을 때 우수한 안정성을 제공하는 금속화 세라믹 기판의 제조 방법을 제공한다.
금속화 세라믹 기판, 금속 분말, 전자 회로, 무기 결합제

Description

높은 열적 사이클 전도체 시스템{High Thermal Cycle Conductor System}
도 1은 알칼리토류 개질제로서 CaO, MgO 및(또는) SrO을 함유하는 유전체 페이스트 또는 테이프를 함유하는 본 발명의 일 실시양태의 기판에 함유된 유리의 조성 범위를 나타내는 3원상 도표이다.
본 발명은 표면 탑재 성분을 그들의 표면 금속화물에 납땜(solder)하고 완성된 회로를 고열 저장 조건에 노출시킬 때 우수한 접착 특성을 나타내는 금속화 세라믹 기판의 제조 방법에 관한 것이다.
상호 접속 회로판은 전기적으로 및 물리적으로 상호 접속된 수많은 초소형 회로 부재로 제조된 전자 회로 또는 하부 시스템의 물리적 실현이다. 대개, 이들 다양한 전자 부품들을 소정의 배열로 조합하여, 이들이 단일 소형 팩키지에서 서로 물리적으로 격리되고 서로 인접하게 탑재될 수 있고, 전기적으로 서로에게 및(또는) 상기 팩키지로부터 연장된 일반적인 접속체에 접속될 수 있는 것이 바람직하다.
표준 상호 접속 회로판은 다양한 활성 및 수동 전자 부품들이 탑재된 금속화 기판을 포함한다. 회로 어셈블리 또는 서브 어셈블리는 하나 이상의 이들 상호 접속판을 함유하여, 필요한 전자 기능(들)을 제공할 수 있다.
상호 접속 회로판은 유기 또는 세라믹 물질로 제작될 수 있고, 표면 탑재된 부품은 가장 일반적으로 납땜, 전도성 글루, 예컨대 에폭시드, 및(또는) 일부 형태의 와이어 또는 리본 본딩 중 하나 이상으로 부착된다.
매우 밀집되고 복잡한 전자 회로는 일반적으로 금속화 기판을 유전층의 절연에 의해 분리된 수많은 층의 전도체로 제작하는 것을 요한다. 전도성 층은 유전층에서 형성된 비아(via)라고 불리는 전기 전도성 경로에 의한 수준들 사이에서 상호 접속된다. 이러한 다층 구조체는 전통적인 단층 회로의 사용에 의해 달성되는 것보다 더욱 소형인 회로를 가능하게 한다.
본 발명은 단층 (즉, 알루미나 단독) 또는 다층 형태일 수 있는 세라믹 기판 및 납땜된 접속체를 이용하여 제조되는 부품 부착물에 관한 것이다. 본 발명은 또한 통상적인 후막 유전성 물질 또는 LTCC (저온 동시 소성 세라믹)을 이용하여 형성된 다층 회로에 관한 것이다.
상기 물질의 성공적인 사용을 위한 결정적인 한 요소는 표면 전도체(들)이 열적 에이징 (150℃에서 1000 시간 이상 동안 등온 저장) 및 열적 사이클링 (전형적으로 -55℃ 내지 -40℃의 저온과 100℃ 내지 150℃의 고온 사이에서 750 사이클 이상) 조건하에 양호한 납땜 접착성을 갖는 것이다. 또한, 이러한 양호한 납땜 접착성은, 전도체가 알루미나 단독 상에서 뿐만 아니라, 다층 회로의 제작을 위해 사용된 유전성 물질 상에서 가공될 때에도 작동되어야 한다. 이러한 노출의 결과, 표면 탑재된 부품을 금속화 기판에 부착하기 위해 사용되는 납땜 이음매에서 응력이 발생한다. 이러한 응력은 시간이 지남에 따라 정적 (등온 조건) 및 교류 (열적 사이클링 조건) 둘다에서 이음매의 기계적 일체성을 손상시킬 수 있다. 응력 발생에 대한 주요한 이유는, 이음매를 포함하는 다양한 물질들, 즉 세라믹, 전도체 금속, 납땜 금속, 표면 탑재된 소자로의 도선을 포함하는 금속, 및 상기 소자의 제조에 사용되는 물질의 열적 팽창에서의 불일치이다. 물질들을 주의해서 선택하고 독특한 디자인 특성을 이용하며 순응성 언더필(compliant underfill) 물질을 숙련되게 적용함으로써, 응력을 보다 고르게, 즉, 임의의 한 납땜 이음매 상에 덜 집중적으로 분포시킬 수 있으며, 이로써 이음매의 기계적 결함을 덜 야기시킬 수 있다.
본 발명은 열적 사이클링 접착 강도 또는 납땜 이음매의 기계적 결함에 대한 내성을 개선시키는 수단으로서 상단 전도체 물질 및 이들의 조합물을 선택하는 것에 주안을 둔다.
미국 특허 제5,033,666호 (케우세얀(Keusseyan) 등)는 금속화 세라믹-기재 기판에 금속화 부품을 (500 내지 840℃의 온도에서) 용접하는 것을 교시하고 있다. 이 방법은 납땜 기술을 이용하지 않는다.
미국 특허 제5,431,718호 (롬바드(Lombard) 등)는 저온 소성 세라믹과 함께 사용하기 위한 고접착 강도의 동시 소성가능하고 납땜가능한 은 금속화 물질을 제공한다. 상기 금속화 물질은 금속화 분말 뿐만 아니라, 유기 비히클 및 접착 촉진제를 포함한다. 부재들의 조합은 세라믹 기판 물질의 소성을 위해 필요한 비교적 저온에서 동시 소성될 수 있는 물질의 금속화를 가능하게 하면서, 세라믹 기판에 후속 회로 부품을 납땜하기 위한 적절한 기부를 제공한다.
미국 특허 제4,416,932호 (나이어(Nair))는 귀금속 또는 합금의 미분된 입자, 저융점의 저점도 유리, 스피넬 형성 금속 산화물 및 유기 티타네이트 조성물의 혼합물을 포함하는 전도성 패턴 코팅 뿐만 아니라, 그의 제조 방법을 개시한다.
상기 발명들이 납땜 이음매의 고온 접착성을 어느 정도 개선시키지만, 열적 사이클링에 따른 납땜 이음매의 조기 결함에 대해서는 만족스런 해결책을 제공하지는 않는다. 최소 필요 횟수인 750 사이클이 달성되기 전에, 접착성을 허용치 아래로 저하시키는 일부 형태의 기계적 열화가 발생한다.
본 발명은 선행 기술의 실시에 의해 발생되는 열적 사이클링 성능을 견딜 뿐만 아니라 그를 능가할 수 있는 다층 세라믹 회로의 형성 방법을 제공하는 것을 목적으로 한다. 상기 방법은, 기판 균열로 인한 접착성의 유의한 손실이나 우세한 승온으로 인해 전파되는 금속 반응에 의해 야기되는 접착성의 저하없이, 납땜 이음매의 상승이 최소 필요 횟수인 750 열적 사이클을 초과하는 수단을 제공하는 것을 요한다.
본 발명의 방법(들)은 후막 또는 LTCC (저온 동시 소성 세라믹 테이프)로부터 금속화 단일 또는 다층 회로를 형성할 수 있게 하며,
(a) 금속 분말, 무기 결합제 및 유기 매질을 포함하는 제1 은 또는 은-백금 함유 전도체 조성물을 소성된 알루미나, 소성된 유전체, 그린 (미소성된) 유전체 후막 또는 LTCC, AIN, 베릴륨 또는 유리일 수 있는 세라믹 기판에 도포하고,
(b) 상기 제1 전도체 조성물을 건조하고
(c) 유기 매질을 제거하고 상기 무기 결합제로 세라믹을 습윤시키고 상기 금속 분말을 소결하기에 충분한 온도에서 상기 제1 전도체 조성물을 임의로 소성 (firing)하여 제1 금속화 층을 형성하고 (대안적으로는, 이때 전도체를 소성하지 않고 공정의 마지막 단계 동안 모든 층을 동시 소결함),
(d) 상기 제1 전도체 층이 제2 전도체 층으로 덮히도록, 금속 분말 및 유기 매질을 포함하는 제2 은 또는 은-백금 함유 전도체 조성물을 상기 제1 전도체 층에 도포하고,
(e) 상기 제2 전도체 조성물을 건조하고,
(f) 유기 매질을 제거하고 제2 전도체 조성물의 금속 분말을 소결하기에 충분한 온도에서 상기 제2 전도체 조성물을 소성하여, 제2 금속화 층을 형성하는 것 (대안적으로는, 본 단계 동안 모든 층을 동시 소성함)을 포함한다.
본 발명은 종래 기술로부터의 가능한 열적 사이클링 접착 능력을 초과하는 열적 사이클링 접착 능력을 나타내는 세라믹 회로를 형성하는 방법을 제공한다. 구체적으로, 본 발명은 납땜 이음매에서 괴멸적 접착 손실 (catastrophic adhesion loss) 없이 750을 초과하는 열적 사이클을 견딜 수 있게 하는 방법을 제공한다.
단일 또는 다층 전자 회로의 형성 방법은
(a) 은 금속 분말 또는 은 및 백금 분말의 혼합물, 무기 결합제 및 유기 매질을 포함하는 제1 전도체 조성물을 기판에 도포하고,
(b) 상기 제1 전도체 조성물을 건조하여 건조된 제1 금속 층을 형성하고,
(c) 유기 매질을 제거하고 금속 분말을 소결하기에 충분한 온도에서 상기 기판 및 상기 건조된 제1 금속 층을 소성하여, 소성된 이중 금속 층의 제1 소성 금속 전도체 층을 형성하고,
(d) 상기 제1 소성 금속 층이 제2 전도체 조성물로 덮히도록, 은 금속 분말 또는 은 및 백금 금속 분말의 혼합물 및 유기 매질을 포함하는 제2 전도체 조성물을 상기 제1 소성 전도체 금속 층에 도포하고,
(e) 상기 제2 전도체 조성물을 건조하여 제2 건조 금속 층을 형성하고,
(f) 유기 매질을 제거하고 제2 전도체 조성물의 금속 분말을 소결하기에 충분한 온도에서 상기 제2 건조 금속 층을 소성하여, 이중 금속 층의 제2 층을 형성하는 것을 포함한다.
제1 및 제2 건조 금속 층이 상기한 바와 같이 처리되는 단일 또는 다층 전자 회로의 형성 방법은 기판 상에서 순차적으로 소성되기 보다는 동시 소성된다.
다층 세라믹 회로 형성 방법은
(a) 알루미나 기판 상의 미리 소성된 유전체 층 또는 모든 층들에 유전체 조성물을 도포하여 알루미나 및 유전체 기판을 형성하고,
(b) 상기 유전체 조성물을 건조하여 건조된 유전체 층을 형성하고,
(c) 은 금속 분말, 산화물 및 유리와 같은 무기 첨가제 및 무기 매질을 포함하는 전도체 비아 필 조성물 (via fill composition)을 도포하여, 상기 건조된 유전체 층을 통해 결과적인 상호 접속을 제공하여 상기 건조된 유전체 층 상부 및 하부에 전도체 층을 연결하고,
(d) 상기 먼저 건조된 유전체 층의 비아 (via)에서 비아 필 조성물을 건조하고,
(e) 은 단독 또는 은 및 백금 분말의 혼합물을 주성분으로 포함하는 금속 분말, 무기 결합제 및 유기 매질을 포함하는 제1 전도체 조성물을 상기 먼저 건조된 유전체 층에 도포하고, 상기 건조된 유전체 층의 비아에서 건조된 비아 필 조성물을 접촉하고,
(f) 상기 제1 전도체 층을 건조하여 제1 건조 전도체 층을 형성하고,
(g) 상기 제1 건조 금속 층이 제2 전도체 조성물로 덮히도록, 은 단독 또는 은 및 백금 분말의 혼합물을 주성분으로 포함하는 금속 분말 및 유기 매질을 포함하는 제2 전도체 조성물을 상기 제1 건조 금속 층에 도포하고,
(h) 상기 제2 전도체 층을 건조하여 제2 건조 전도체 층을 형성하는 것을 포함한다.
바로 상기한 방법은 유기 매질을 제거하고 전도체 층 중의 금속 분말 및 유전체 층 중의 세라믹 분말을 소결하기에 충분한 온도에서 상기 건조된 유전체 층, 상기 건조된 비아 필 조성물 및 두개 (제1 및 제2)의 건조된 전도체 층이 동시에 소성되도록, 상기 알루미나 및 유전체 기판, 건조된 비아 필 조성물, 제1 전도체 층 및 제2 전도체 층을 소성하여, 동시 소성된 유전체 층의 상부 상에 다수의 금속화 층을 형성하고, 미리 소성된 교호 전도체 및 유전체 층 상부 상에서 처리되는 것을 더 포함할 수 있다.
다층 세라믹 회로 형성 방법은 상기 비아 필 전도체 조성물과 상호 접속된 금속화 LTCC 층들을 합하고 적층하여, 상부 금속화 층이 순차적으로 프린트된 2개의 전도체의 건조된 프린트를 포함하게 하고, 전체를 동시 소성하여 전형적인 LTCC 금속화 기판을 형성하는 것을 포함한다.
상기 네 가지 설명 모두에서, 이중 금속 층은, 알맞은 전도체 종류로부터 적당히 선택될 경우, 상기 구조체가 고온에 노출될 때 개선된 접착 및 우수한 납땝 이음매 통합성의 이점을 제공한다. 이는 구조체가 단일 또는 다층 공정으로부터 제조되거나 통상의 후막 또는 LTCC 공정으로 제조되거나 마찬가지이다. 또한, 상기 이점은 동시 소성 또는 순차적 소성 방법의 사용에 의존하지 않는다.
본 발명의 후막 전도체 조성물 각각의 주 성분을 아래에 상세히 설명한다.
유리/세라믹 유전체 기판 및 기판 조성물
본 발명에 사용되는 기판은, 소결 온도가 약 1,000℃ (또는 Ag 함유 금속의 융점) 미만인 한, 당업계에 통상적인 임의의 널리 공지된 세라믹-기재 기판을 포함할 수 있다. 세라믹-기재 기판의 예로는 알루미나, 베릴리아, 하프니아, 질화물 및 탄화물 등과 같은 세라믹 기판이 포함된다. 또한, 유리/세라믹 및 질화알루미늄, 탄화규소, 질화규소 및 질화붕소와 같은 고급 세라믹 (advanced ceramics)도 세라믹-기재 기판으로 사용하기에 적합하다. 부가적으로, 유리 기판도 사용할 수 있다.
일 실시양태에서, 본 발명에 사용되는 기판은 알루미나 상에 유전체 페이스트 또는 테이프 (이 아이 듀폰 디 네모아 앤드 캄파니의 그린 테이프(Green Tape, 상표명))를 프린트 또는 적층한 알루미나 기판이다. 유전체 층은 당업자에게 공지된 방법, 예컨대 후막 페이스트 형태의 스크린 프린트 또는 테이프 형태의 적층에 의해 제조할 수 있다.
특히, 본 발명의 일 실시양태의 유전체는 일군의 무정형의 부분적으로 결정화가능한 알칼리토류 규산아연 유리 조성물을 함유하는 후막 유전체 조성물로부터 형성될 수 있다. 이러한 조성물은 본원에 인용되는 하운 (Haun) 등의 미국 특허 제5,210,057호에 기재되어 있다.
하운 등은 도면의 도 1의 중량점 g 내지 l 상에 규정된 영역 내에 드는 조성물을 주성분으로 포함하는 무정형의 부분적으로 결정화가능한 알칼리토류 규산아연 유리를 개시하였다. 도 1에서, (a) 알파는 3％ 이하의 Al2O3, 6％ 이하의 HfO2, 4％ 이하의 P2O5, 10％ 이하의 TiO2, 6％ 이하의 ZrO2 및 이들의 혼합물로 이루어진 군에서 선택된 유리 형성제 또는 조건부 유리 형성제 (conditional glass former)와 혼합된 SiO2이되, 단, 상기 조성물은 0.5％ 이상의 ZrO2를 함유하고, (2) 베타는 CaO, SrO, MgO, BaO 및 이들의 혼합물로부터 선택된 알칼리토류이되, 단, 상기 조성물은 15％ 이하의 MgO 및 6％ 이하의 BaO를 함유하고, (3) 감마는 ZnO이며, 점 g 내지 l의 궤적은 다음과 같다: 점 g - 알파 48.0, 베타 32.0, 감마 20.0; 점 h - 알파 46.0, 베타 34.0, 감마 20.0; 점 i - 알파 40.0, 베타 34.0, 감마 26.0; 점 j - 알파 40.0, 베타 24.0, 감마 36.0; 점 k - 알파 46.0, 베타 18.0, 감마 36.0; 점 k - 알파 46.0, 베타 18.0, 감마 36.0; 점 l - 알파 48.0, 베타 19.0, 감마 33.0.
본 발명에 사용되는 유전체의 Pb-무함유, Cd-무함유 실시양태에 사용되는 유리는 46 내지 66 몰％의 SiO2, 3 내지 9 몰％의 Al2O3, 5 내지 9 몰％의 B2O3, 0 내지 8 몰％의 MgO, 1 내지 6 몰％의 SrO, 11 내지 22 몰％의 CaO 및 2 내지 8 몰％의 M을 포함하는 알칼리-알칼리토류-알루미노-보로실리케이트 유리 조성물과 관련되며, 여기서 상기 M은 알칼리 원소 족의 산화물 및 그의 혼합물로부터 선택된다. 알칼리 원소는 주기율표의 IA족에서 발견된다. 예를 들어, 알칼리 원소 산화물은 Li2O, Na2O, K2O 및 이들의 혼합물로부터 선택될 수 있다. 몰 비 SrO/(Ca+MgO)는 약 0.06 내지 약 0.45이다. 이 비의 범위는 본 발명의 LTCC 테이프와 결합하여 사용되는 전도체 물질과의 상용성을 보장하는데 필수적이다.
상기 Pb-무함유 및 Cd-무함유 실시양태에서, 유리 중 알칼리 및 알칼리토류 개질제의 함량은 유리의 열팽창계수를 증가시키면서 LTCC 테이프 물질의 가공에 결정적인 유리 점도 감소를 제공하는 것으로 생각된다. 알칼리토류 산화물, BaO가 LTCC 테이프를 제조하는데 사용될 수 있으나, 이것은 저 pH 용액에서 쉽게 누출되므로 내화학성을 감소시키는 것으로 밝혀졌다. 이러한 이유로, 상기 정의된 비 범위 및 몰％ 내에서 알칼리토류 개질제 성분의 우수한 내화학성이 얻어진다. 산화스트론튬은 테이프의 외부 층에 적용되는 전도체 물질계에서 낮은 전도체 저항율 및 우수한 납땜성을 제공한다. 유리 중 산화스트론튬의 함량은 1 몰％ 이상의 수준으로 유리 중에 존재할 때 상기 개선된 전도체 성능을 제공한다. 데이터는 1 내지 6 몰％의 수준이 개선된 전도체 성능을 제공함을 보여준다. 바람직한 산화스트 론튬 수준은 1.8 내지 3.0 몰％이다. 그린 테이프에 사용시 유리 중 알칼리 산화물의 존재는 테이프의 치밀화 및 결정화 거동을 조절함으로써 열 공정 조건에 대한 유리의 민감도를 개선한다. 알칼리 첨가의 결정적인 역할은 목적하는 소성 온도에서 테이프에 요구되는 유동성 및 치밀화 특성을 제공하는 것이다. 이것은 테이프의 요구되는 물리적 및 전기적 성능에 영향을 주지 않으면서 유리 점도를 감소시키는 기능을 수행한다. 유리의 점도 특성을 개질하기 위해 사용되는 알칼리 이온의 종류 및 양도 또한 유리로부터 제조되는 테이프의 전기 손실 특성에 영향을 미친다.
본원에 기재된 유리는 몇몇 다른 산화물 성분을 함유할 수도 있다. 예를 들어, ZrO2, GeO2 및 P2O5가 유리 중의 SiO2를 다음과 같이 부분적으로 치환할 수 있다: 전체 유리 조성물을 기준으로 0 내지 4 몰％의 ZrO2, 0 내지 2 몰％의 P2O5, 및 0 내지 1.5 몰％의 GeO2. 부가적으로, 전체 유리 조성물을 기준으로 0 내지 2.5 몰％의 CuO가 알칼리 및(또는) 알칼리토류 성분을 부분적으로 치환할 수 있다. 유리를 구성 성분으로 사용한 LTCC 테이프 제형의 적합성을 위한 인자는 전도체 및 테이프의 내부 및 표면상에 회로 성분으로 사용되는 수동 물질에 대해 요구되는 상용성이다. 이것은 적합한 열팽창과 같은 물리적 제약 및 적합한 테이프 밀도 및 강도 수준의 달성을 포함하며, 이중 후자는 테이프를 요구되는 열 가공 온도 범위에 공급하기 위한 유리 점도의 적합성에 의해 가능해진다.
본원에 기재된 유리는 통상적인 유리 제조 기술에 의해 제조된다. 보다 구 체적으로, 유리는 다음과 같이 제조될 수 있다. 유리는 전형적으로 500 내지 1000 g의 양으로 제조된다. 전형적으로, 성분들을 칭량한 후, 목적하는 비율로 혼합하고, 하부-적재 로 (bottom-loading furnace)에서 가열하여 백금 합금 도가니에서 용융물을 형성한다. 가열은 전형적으로 피크 온도 (1500 내지 1550℃)로 용융물이 완전히 액화되고 균질해질 때까지 수행된다. 그 후 유리 용융물을 스테인레스 강 롤러를 회전하는 계수기의 표면에 부어 10 내지 20 mil 두께의 유리판을 형성하거나, 물 탱크에 부어 켄칭시킨다. 생성된 유리판 또는 물 켄칭된 프릿을 분쇄하여 그의 50％ 부피 분포가 1 내지 5 마이크론으로 설정된 분말을 형성한다. 생성된 유리 분말은 충전제 및 매질로 후막 페이스트 또는 주조가능한 유전체 조성물로 제형한다.
유리가 테이프로 도입될 경우, 동시 소성 후막 전도체 재료와 상용된다. 테이프 중의 유리는 소성시 과도하게 유동하지 않는다. 이는 세라믹 충전제, 전형적으로는 Al2O3와 유리 사이의 반응에 의해 개시되는 유리의 부분 결정화 때문이다. 부분 결정화 후에 남아있는 유리는 보다 난용성인 유리로 변한다. 이것은 전도체 재료로 테이프의 오점을 제거하고, 후막 전도체 재료를 납땜 습윤 또는 화학 도금하는 것을 허용한다. 납땜 습윤은 세라믹 회로를 예를 들어 프린트 회로 기판 상 외부 배선에 연결할 수 있게 하는 중요한 특징이다. 후막 전도체의 화학 도금을 테이프의 표면층에 도포할 경우, 낮은 pH 도금조는 도금조를 오염시키는 테이프의 표면으로부터의 이온을 방출시킬 수 있다. 이러한 이유로, 테이프에서 발견되는 유리는 감소된 pH 용액에서의 화학 부식에 의한 유리 성분의 방출을 최소화시킨다.
또한, 테이프에서 발견되는 유리는 강염기성 용액에서의 화학 부식에 의한 유리 성분의 방출을 최소화시킨다.
전도체 조성물
후막 전도체 조성물은 조성물에 적절한 전기적 특성을 부여하는 기능상; 기능상에 대한 응집력 및 소성 동안 도포되는 기판에 대한 접착력을 모두 제공하는 결합상; 및 기능 및 결합상에 대한 캐리어로서 작용하고 스크린 프린트 프로세스를 할 수 있게 하는 유기상을 포함한다. 스크린 프린트는 전도체 조성물을 기판으로 전달하는 주요 방법이다. 기능상은 개별 금속 분말 또는 금속 분말의 혼합물을 포함한다. 무기 결합상은 유리 프릿 및 개별 산화물 분말 및 이들의 혼합물을 포함한다. 유기상은 전형적으로 용매(들) 중 중합체(들)의 용액이다.
A. 제1 전도체 조성물
은 또는 은 백금 기능성 분말
제1 전도체 조성물의 기능상은 은 분말을 단독으로 포함하거나, 은과 백금 분말의 혼합물을 포함한다. 일 실시양태에서, 조성물의 총 금속 기능상은 68 중량％이고, 은과 백금 모두 각각 76부 내지 1부의 비로 존재한다.
제1 전도체 조성물의 무기 결합제
일 실시양태에서, 제1 전도체 조성물의 무기 결합제는 ZnO와 조합된 Bi, Pb, Si 산화물 유리이다. 이 실시양태의 무기 결합제는 총 제1 전도체 조성물을 7.2 중량％ 포함한다. 결합제는
(a) 기판의 기계적 강도를 임의로 감소시키지 않고 기판에 대한 소성 접착을 최대화시키는 능력,
(b) 기능상의 소결을 촉진시켜 소성된 금속 필름의 밀도를 최대화시키는 능력,
(c) 그의 표면 상에 실리카-풍부 유리의 형성을 통해 소성된 필름의 납땜을 탈습윤 (dewet)시키는 능력 (일반적으로 전도체의 바람직하지 않은 특징이지만, 이 경우 바람직함)에 대해 선택되었다.
유기 매질
무기 성분은 전형적으로 기계적 혼합에 의해 유기 매질과 혼합되어 프린트에 적합한 경도 및 유동학을 갖는 "페이스트"라 불리는 점성 조성물을 형성한다. 광범위한 다양한 불활성 액체가 유기 매질로서 사용될 수 있다. 유기 매질은 무기 성분이 적절한 정도의 안정성을 갖고 분산될 수 있는 것이어야 한다. 매질의 유동학적 특성은, 그것이 고체의 안정한 분산성, 스크린 프린트에 적합한 점도 및 틱소트로피, 허용되는 미소성된 "그린" 강도, 기판 및 페이스트 고체의 적절한 습윤성, 양호한 건조 속도 및 양호한 소성 특성을 비롯한 양호한 도포 특성을 조성물에 부여하는 것이어야 한다. 유기 매질은 전형적으로 용액(들) 중 중합체(들)의 용액이다. 추가로, 소량의 첨가제, 예컨대 계면활성제가 유기 매질의 일부분일 수 있다. 이러한 목적을 위해 가장 빈번하게 사용되는 중합체는 에틸 셀룰로스이다. 중합체의 다른 예로는 에틸히드록시에틸 셀룰로스, 나무 로진, 에틸 셀룰로스와 페놀성 로진의 혼합물을 들 수 있으며, 저급 알코올의 폴리메타크릴레이트 및 에틸렌 글리 콜 모노아세테이트의 모노부틸 에테르 또한 사용할 수 있다. 후막 필름 조성물에서 발견되는 가장 광범위하게 사용되는 용매는 에스테르 알코올 및 테르펜, 예컨대 알파- 또는 베타-테르핀올 또는 그의 다른 용매, 예컨대 케로센, 디부틸프탈레이트, 부틸 카르비톨, 부틸 카르비톨 아세테이트, 헥실렌 글리콜 및 고비점 알코올 및 알코올 에스테르와의 혼합물이다. 또한, 기판에 도포 후에 급속한 경화를 촉진시키기 위한 휘발성 액체가 비히클에 포함될 수 있다. 이들 및 다른 용매의 다양한 조합물을 제형하여 목적하는 점도 및 휘발성 요건을 얻는다.
분산액 중 무기 성분에 대한 후막 필름 조성물 중 유기 매질의 비는 페이스트를 도포하는 방법 및 사용되는 유기 매질의 종류에 따라 달라지며, 상기 비는 다양할 수 있다. 보통, 분산액은 양호한 코팅물을 얻기 위하여 50 내지 95 중량％의 무기 성분 및 5 내지 50 중량％의 유기 매질 (비히클)을 함유할 것이다.
B. 제2 전도체 조성물
제2 전도체 조성물은 유기 매질 중에 분산된 은-함유 조성물이다. 제2 전도체 조성물은 일부 백금 분말을 함유할 수 있거나 함유하지 않을 수 있다. 부가적으로, 상기 조성물은 임의의 무기 결합제 물질을 함유할 수 있거나 함유하지 않을 수 있다.
제2 전도체 조성물을 제1 전도체 조성물 상에 도포한다. 제1 전도체 조성물의 불완전한 피복으로부터 일부 이점이 생길 수 있다.
은 또는 은 백금 기능성 분말
제2 전도체 조성물의 기능성 분말은 은-함유 분말이다. 앞서 언급한 바와 같이 기능성 분말은 또한 일부 백금을 함유할 수 있다. 백금이 존재한다면 그의 바람직한 조성 범위는 0.3 내지 3.5 중량％이다.
일 실시양태에서, 이 아이 듀폰 디 네모아 앤드 캄파니 (E. I. du Pont de Nemours and Company)로부터 제품 번호 5082로 시판되고 있는 조성물은 0.75 중량％를 함유하고 백금에 대한 은의 비율은 각 1부에 대하여 134부이다.
무기 결합제
제2 전도체 조성물은 무기 결합제를 함유할 수 있거나 함유하지 않을 수 있다. 결합제가 제2 전도체 조성물의 일부라면 제1 전도체 층의 미스프린트(misprint)가 있을 경우 그에 대한 예방책을 제공한다. 보다 중요한 것은, 결합제가 또한 제1 전도체 조성물의 표면 상에서 유리와 반응하고 주석이 납땜으로부터 소성된 필름으로 확산되는 것에 대한 강화된 장벽을 제공한다는 것이다. 주석이 소성된 필름으로 확산되는 것은 납땜 이음매가 고온에 노출되는 동안에 작용하는 접착 저해 기전 중 하나이다.
일 실시양태에서 무기 결합제는 제2 전도체 조성물의 총 중량％를 기준으로, 유리 1.7 중량％ 및 Pb와 Bi 산화물 1.3 중량％를 함유한다.
유기 매질
제2 전도체 조성물을 위한 유기 매질은 제1 전도체 조성물 유기 매질에 대해 전술한 바와 동일할 수 있다.
적용
본 발명의 방법을 그린 테이프(상표명) 또는 페이스트와 같은 비경화 세라믹 물질의 유전체 층과 함께 사용하여 다층 전자 회로를 구성할 수 있다. 유전체 층은 후막 페이스트의 형태로 스크린 프린팅(screen printing)함으로써 또는 테이프의 형태로 적층함으로써 형성할 수 있다.
그린 테이프(상표명)는 전형적으로 다층 전자 회로를 위한 유전체 또는 절연 물질로서 사용된다. 그린 테이프(상표명)는 시트에 회로의 실제 치수보다 약간 큰 크기로 각 모퉁이에서 위치맞춤 구멍(registration hole)을 뚫는다. 다층 회로의 다양한 층을 연결하기 위해, 그린 테이프(상표명)에 비아 구멍(via hole)을 형성한다. 이는 전형적으로 기계적 펀칭(punching)에 의해 수행되지만, 임의의 적합한 방법을 이용할 수 있다. 예를 들면, 예리하게 촛점을 맞춘 레이저를 사용하여 그린 테이프(상표명)에 비아 구멍을 뚫어 형성할 수 있다.
층 간의 상호 접속은 후막 전도성 조성물로 비아를 충전함으로써 이루어진다. 본 발명에서, 본원에 기술된 제1 및 제2 전도체 조성물과 상이한 후막 전도성 조성물을 비아를 충전하는 후막 전도성 조성물로 이용한다. 이 전도성 조성물은 통상적으로 표준 스크린 프린팅 기술에 의해 도포되지만, 임의의 적합한 도포 기술을 이용할 수 있다. 회로의 각 층은 전형적으로 스크린 프린팅 전도체 트랙에 의해 완성된다. 또한, 레지스터 잉크(resistor ink) 또는 높은 유전 상수 잉크를 선택된 층(들)에 프린팅하여 저항성 또는 용량성 회로 부재를 형성할 수 있다. 전도체, 레지스터, 캐퍼시터 및 임의의 다른 성분들이 전형적으로 통상의 스크린 프린팅 기술에 의해 형성된다.
본 발명의 전도체 조성물(들)을 적층 전에 또는 후에 회로의 최외곽층에 프 린팅할 수 있다. 회로의 최외곽층은 성분들을 부착시키는 데 사용된다. 성분들을 전형적으로 소성된 부분의 표면에 와이어-본디드(wire-bonded), 접착 또는 납땜한다. 납땜한 성분일 경우에, 본 발명의 전도체 조성물은 선행기술의 조성물보다 우수한 열적 에이징 및 열적 사이클 접착을 초래할 수 있기 때문에 특히 유용하다.
회로의 각 층을 완성한 후에, 각 층을 합치고 적층한다. 한정된 단축의 또는 이소스태틱 프레싱 다이(isostatic pressing die)가 전형적으로 층 간의 정교한 정렬을 위해 사용된다. 조립체를 적층 후에 적절한 크기로 손질한다. 소성은 전형적으로 컨베이어 벨트 노(conveyor belt furnace) 또는 박스로(box furnace)에서 정해진 가열 주기로 수행된다. 테이프는 소성 공정 중에 속박되거나 자유 소결될 수 있다. 예를 들면, 스테인버그(Steinberg)의 미국 특허 제4,654,095호, 미케스까(Mikeska)의 미국 특허 제5,254,191호 및 왕(Wang)의 미국 특허 공보 제2003/023407호에 개시되어 있는 방법 뿐만 아니라, 당업자에게 알려져 있는 다른 방법을 이용할 수 있다.
본원에서 사용되는 "소성"이라는 용어는 공기와 같은 산화성 대기에서 조립체의 층에서 유기 물질이 휘발(탈지(burn-out))되고 테이프와 전도체 모두의 무기 성분의 반응 및 소결이 되기에 충분한 온도로, 그리고 그러한 시간 동안 조립체를 가열하는 것을 의미한다. "소성"은 층에서의 무기 성분이 반응 또는 소결하게 하여, 전체 조립체를 밀집시키고, 그 결과 소성된 물품을 형성한다. 이 소성된 물품은 전기통신 및 자동추진 분야(예, 자동차)에서 사용되는 다층 회로일 수 있다.
"기능성 층"이란 용어는 전도성, 저항성, 용량성 또는 유전체의 작용을 하는 프린팅 그린 테이프(상표명)를 지칭한다. 따라서, 전술한 바와 같이, 전형적인 그린 테이프(상표명) 층은 하나 이상의 전도성 트레이스(trace), 전도성 비아, 레지스터 및(또는) 캐퍼시터를 함유할 수 있다.
<실시예>
본 발명은 실시예 1 내지 8로써 보다 상세히 설명될 것이다. 실시예 3 및 7은 비교를 위해 단일 전도체 조성물의 프린트를 나타낸다.
표 1의 실시예에 사용된 시험 절차
이 아이 듀폰 디 네모아 앤드 캄파니가 제조 및 시판하는 제품 번호 QM44D의 유전체 페이스트를 280 메쉬 스크린을 사용하여 알루미나 기판 위로 프린트하고 건조시켰다. 본 절차에서의 건조 단계는 모두 150 ℃에서 10 분 동안 행해졌다. 그 후, 알루미나 기판 및 유전체 프린트를 피크 온도에서 10 분을 갖는 30 분 850 ℃ 프로파일을 사용하여 소성하였다. 이어서, 제2 유전체 프린트를 상기 먼저 소성된 프린트에 유사한 방식으로 적용하고 다시 가열하였으나, 이번에는 소성하지 않았다. 그 후, QM18의 전도체 프린트를 건조된 유전체 표면에 적용하였다 (325 메쉬 스크린). 이 재료를 다시 건조시켰다. QM18은 이 아이 듀폰 디 네모아 앤드 캄파니가 제조 및 시판하고 있다. 최종적으로, QS300 또는 5082로부터 선택된 제2 전도체 조성물을 프린트하고 (325 메쉬 스크린), 상기 단계와 동일한 패턴을 사용하여 제1 건조 전도체 조성물 상에서 건조시켰다. QS300 및 5082는 모두 이 아이 듀폰 디 네모아 앤드 캄파니가 제조 및 시판하고 있다. 최종적으로, 기판, 제2 유전체 프린트, 제1 및 제2 전도체 프린트를 상술한 것과 동일한 소성 프로파일로 동시 소성하였다.
실시예 3 및 7의 경우, 이들은 모두 실험상의 대조군이며, 오직 단일 전도체 조성물 QM22를 230 메쉬 스크린을 사용하여 프린트하고, 제2 유전체 층과 동시 소성하였다. QM22는 이 아이 듀폰 디 네모아 앤드 캄파니가 제조 및 시판하고 있다.
추가의 단일 프린트 비교물을 실시예 1 내지 8에서와 동일한 방식으로 또한 제조하였다. 이들은 실시예 9 내지 12이다.
납땜 접착 강도 시험 방법
2 ㎜ × 2 ㎜ 패드의 간단한 3 × 3 매트릭스를 포함하는 통상적인 접착 시험 패턴을 하기 표 2의 실시예 9 내지 12에 사용하였다. 하기 표 1의 실시예 1 내지 8의 경우, 2 ㎜ × 2 ㎜ 패드의 단일 열을 사용하였다. 각각의 전도체의 소성 두께는 10 내지 14 ㎛였다. 여기에 기재된 전도체 조성물 중 어느 것도 순차적 소성이든지 동시 소성이든지 간에 유전체 상에 눈에 띌 만한 왜곡을 나타내지는 않았다.
모든 접착 시험에 있어서, 3개의 클립형 와이어를 3개의 패드의 각 열을 가로질러 (또는 실시예 1 내지 9의 경우 단일 패드를 가로질러) 부착하고, 모든 시험시 60Sn/40Pb (Sn/Pb) 및 95Sn/5Ag 납땜을 사용하여 침지 납땜(실시예 9 내지 12)하거나, 납땜 페이스트를 사용하여 납땜(실시예 1 내지 8)하였다. 실시예 1 내지 8은 납땜 페이스트(알파 메탈즈사(Alpha Metals)로부터 입수 가능함, 60/40 또는 95/5)를 사용하였다.
납땜 페이스트를 사용하는 실시예 1 내지 8의 경우, 60Sn/40Pb 납땜 페이스 트를 240 ± 5 ℃로 10 초 동안 가열하였다. 95Sn/5Ag 납땜 페이스트를 260 ± 5 ℃로 10 초 동안 가열하였다. 또한, 95Sn/5Ag 납땜 페이스트와 함께 사용된 와이어는 납을 함유하지 않았다. 와이어는 Sn 코팅 구리 와이어였다.
60Sn/40Pb를 갖는 부품을 240 ± 5 ℃에서 10 초 동안 침지 납땜하였다. 95Sn/5Ag를 갖는 부품을 260 ± 5 ℃에서 10 초 동안 침지 납땜하였다. 납땜 후, 잔류 납땜 플럭스(flux)를 납땜한 와이어 부품으로부터 아르코솔브(Arcosolve; 공급자)로 세척하였다. 그 후, 이 부품을 초기 접착, 열적 에이징 접착(150 ℃ 함침) 또는 열적 사이클 접착(-40 내지 125 ℃, 1 사이클 당 2 시간)을 위해 개별 시험 샘플로 나누었다. 샘플 세트는 각 시험 조건에 대해 3 내지 4개의 부품들로 이루어졌다.
상기 부품들을 납땜한 후 실온에서 16 시간 동안 방치해 두었다. 접착 시험을 위해, 와이어 납을 각 부품에 프린트된 굽힘 표시와 일치하도록 90 °까지 구부렸고, 인장 강도를 각 패드마다 측정하였다. 측정된 3 내지 4개의 부품들을 대상으로 한 부품 당 3개의 패드를 평균한 것을 기판에 적용된 후막 전도체의 접착 강도로 사용하였다. 이러한 형태를 모든 접착 시험에 사용하였다.
열적 사이클 및 열적 사이클 접착
납땜 및 세척 후, 부품들을 열적 사이클 챔버에 넣은 후, 2 시간 마다 -40 내지 125 ℃에서 순환시켰다. 부품들을 여러가지 시간 간격(사이클)에서 시험을 위해 꺼냈다. 선택된 사이클의 공칭수는 0, 100, 250, 500, 750 및 1000이었다. 선택된 실제 시간 간격은 다양하며, 그 선택은 얻어진 중간 시험 결과의 성격에 좌 우되었다.
상기와 같은 접착 시험을 행한 후에, 파괴 모드를 접착값과 조합한 것을 사용하여 용인 가능성을 평가하였다. 파괴는 기판의 눈에 띄는 균열(기판이 소성된 유전체일 경우 특히 중요함) 및 12 뉴턴 미만의 접착 인장 강도(adhesion pull strength)로 정의되었다. 결과를 하기 표 1 및 2에 나타내었다.
열적 사이클 접착 (-40 내지 125 ℃ - 2 시간)
기판 소성된 QM44D의 일 프린트를 갖는 알루미나
처리 계획 전도체를 QM44D 유전체의 제2 프린트와 함께 영적 소성함
실시예 번호 1 2 3 4 5 6 7 8
납땜 60Sn/40Pb 95Sn/5Ag
전도체 1 QM18 QM18 QM22 QM18 QM18 QM18 QM22 QM18
전도체 2 QS300 5082 QM18 QS300 5082 QM18
전도체 총 두께 (㎛) 18-l0 20-22 18 23-25 18-20 20-22 18 23-25
접착 데이터
파괴 = 12 뉴턴 미만의 값 또는 균열
초기
평균 (N) 25.7 25.2 23.6 16.9 27.7 25.0 24.5 25.0
균열 관찰되지 않음
250 사이클
평균 (N) 20.3 18.7 12.4 9.2 24.4 21.6 18.6 22.7
균열 관찰되지 않음
500 사이클
평균 (N) 17.0 19.4 8.8 6.0 21.4 19.9 15.0 20.9
균열 관찰되지 않음
750 사이클
평균 (N) 13.6 15.3 5.0 매우 낮음 18.1 16.6 9.8 14.2
균열 관찰되지 않음
QM18, QS300, QM22, 5082 및 QM44는 모두 이 아이 듀폰 디 네모아 앤드 캄파니의 시판품임.
열적 사이클 접착 (-40 내지 125 ℃ - 2 시간)
기판 QM44의 일 프린트를 갖는 알루미나
처리 계획 전도체를 QM44D 유전체의 제2 프린트와 함께 동시 소성함
실시예 9 10 11 12
납땜 60Sn/40Pb
전도체 1 QM22 QS300 7484A 5082
전도체 두께 (㎛) 18 11 15 12
초기
평균 (N) 25.4 25.1 25.4 매우 낮음
균열 관찰되지 않음
250 사이클
평균 (N) 17.2 17.4 17.7 매우 낮음
균열 관찰되지 않음
500 사이클
평균 (N) 5.1 6.2 6.7 매우 낮음
균열 부품의 5 ％에서 관찰됨
750 사이클
평균 (N) 매우 낮음 매우 낮음 매우 낮음 매우 낮음
균열 부품의 25 ％에서 관찰됨
7484A, QS300, QM22 및 5082는 모두 이 아이 듀폰 디 네모아 앤드 캄파니의 시판품임.
상기 표 1의 데이터는 이중 금속화물이 단일 금속화물보다 열적 사이클에 더 잘 견디며, 요구 사양, 즉 750 사이클 후에도 균열이 없고 12 N을 초과하는 접착값을 갖는다는 것을 나타낸다. 모든 조합에 있어서 그러한 것은 아니다. 올바른 조합을 선택하는 것은 요구되는 결과를 얻기 위한 열쇠이다.
본 발명에 따를 경우, 표면 탑재 성분이 그의 표면 금속화물(들)에 납땜되었을 때 우수한 접착 특성을 나타내며 완전한 회로가 고온 저장 조건에 노출되었을 때 우수한 안정성을 제공하는 금속화 세라믹 기판이 얻어진다.

Claims (10)

  1. (a) 은 금속 분말 또는 은 및 백금 분말의 혼합물, 무기 결합제 및 유기 매질을 포함하는 제1 전도체 조성물을 기판에 도포하고,
    (b) 상기 제1 전도체 조성물을 건조하여 건조된 제1 금속 층을 형성하고,
    (c) 유기 매질을 제거하고 금속 분말을 소결하기에 충분한 온도에서 상기 기판 및 상기 건조된 제1 금속 층을 소성 (firing)하여 소성된 이중 금속 층의 제1 소성 금속 전도체 층을 형성하고,
    (d) 상기 제1 소성 금속 층이 제2 전도체 조성물로 덮히도록, 은 금속 분말 또는 은 및 백금 금속 분말의 혼합물 및 유기 매질을 포함하는 제2 전도체 조성물을 제1 소성 전도체 금속 층에 도포하고,
    (e) 상기 제2 전도체 조성물을 건조하여 제2 건조 금속 층을 형성하고,
    (f) 유기 매질을 제거하고 제2 전도체 조성물의 금속 분말을 소결하기에 충분한 온도에서 상기 제2 건조 금속 층을 소성하여 이중 금속 층의 제2 층을 형성하는 것을 포함하는, 전자 회로의 형성 방법.
  2. (a) 은 금속 분말 또는 은 및 백금 금속 분말의 혼합물, 무기 결합제 및 유기 매질을 포함하는 제1 전도체 조성물을 기판에 도포하고,
    (b) 상기 제1 전도체 조성물을 건조하여 건조된 제1 금속 층을 형성하고,
    (c) 상기 제1 건조 금속 층이 제2 전도체 조성물로 덮히도록, 은 금속 분말 또는 은 및 백금 금속 분말의 혼합물 및 유기 매질을 포함하는 제2 전도체 조성물을 건조된 제1 금속 층에 도포하고,
    (d) 상기 제2 전도체 조성물을 건조하여 제2 건조 금속 층을 형성하고,
    (e) 유기 매질을 제거하고 상기 제1 및 제2 전도체 조성물의 금속 분말을 소결하기에 충분한 온도에서 상기 기판, 제1 건조 금속 층 및 제2 건조 금속 층을 동시 소성하여 이중 금속 층을 형성하는 것을 포함하는, 전자 회로의 형성 방법.
  3. (a) 알루미나 기판 상의 미리 소성된 유전체 층 또는 모든 층들에 유전체 조성물을 도포하여 알루미나 및 유전체 기판을 형성하고,
    (b) 상기 유전체 조성물을 건조하여 건조된 유전체 층을 형성하고,
    (c) 은 금속 분말, 산화물 및 유리와 같은 무기 첨가제 및 무기 매질을 포함하는 전도체 비아 필 조성물 (via fill composition)을 도포하여, 유전체 층을 통해 결과적인 상호 접속을 제공하여 상기 유전체 층 상부 및 하부에 전도체 층을 연결하고,
    (d) 상기 건조된 유전체 층의 비아에서 비아 필 조성물을 건조하고,
    (e) 은 단독 또는 은 및 백금 분말의 혼합물을 주성분으로 포함하는 금속 분말, 무기 결합제 및 유기 매질을 포함하는 제1 전도체 조성물을 상기 건조된 유전체 층에 도포하고, 상기 건조된 유전체 층의 비아에서 건조된 비아 필 조성물을 접촉하고,
    (f) 상기 제1 전도체 층을 건조하여 제1 건조 전도체 층을 형성하고,
    (g) 상기 제1 건조 금속 층이 제2 전도체 조성물로 덮히도록, 은 단독 또는 은 및 백금 분말의 혼합물을 주성분으로 포함하는 금속 분말 및 유기 매질을 포함하는 제2 전도체 조성물을 상기 제1 건조 금속 층에 도포하고,
    (h) 상기 제2 전도체 층을 건조하여 제2 건조 전도체 층을 형성하는 것을 포함하는, 다층 세라믹 회로의 형성 방법.
  4. 제3항에 있어서, 유기 매질을 제거하고 상기 제1 및 제2 전도체 층 중의 금속 분말 및 상기 유전체 층 중의 세라믹 분말을 소결하기에 충분한 온도에서, 상기 건조된 유전체 층의 상부, 상기 건조된 비아 필 조성물 및 상기 건조된 제1 및 제2 전도체 층이 동시에 소성되도록 상기 알루미나 및 유전체 기판, 건조된 비아 필 조성물, 제1 전도체 층 및 제2 전도체 층을 소성하여, 동시 소성된 유전체 층의 상부 상에 다수의 금속화 층을 형성하고, 미리 소성된 교호 전도체 및 유전체 층 상부 상에서 처리되는 것을 더 포함하는, 다층 세라믹 회로의 형성 방법.
  5. 제1항 또는 제2항에 있어서, 상기 기판이 알루미나, 베릴리아, 질화알루미늄, 유리, 유전체 페이스트 또는 유전체 테이프를 포함하는, 전자 회로의 형성 방법.
  6. 제1항 또는 제2항에 있어서, 상기 이중 금속 층의 표면 상에 하나 이상의 금속화 성분을 배치하고, 이 성분을 상기 이중 금속 층의 표면에 납땜하는 것을 더 포함하는, 전자 회로의 형성 방법.
  7. 제1항 또는 제2항에 있어서, 상기 기판이 도면의 도 1의 중량점 g 내지 l 상에 규정된 영역 내에 드는 조성물을 주성분으로 포함하는 무정형의 부분적으로 결정화가능한 알칼리토류 규산아연 유리를 포함하는 유전체 페이스트 또는 유전체 테이프를 포함하며, 상기 도 1에서 (1) 알파는 3％ 이하의 Al2O3, 6％ 이하의 HfO2, 4％ 이하의 P2O5, 10％ 이하의 TiO2, 6％ 이하의 ZrO2 및 이들의 혼합물로 이루어진 군으로부터 선택된 유리 형성제 또는 조건부 유리 형성제 (conditional glass former)와 혼합된 SiO2이되, 단 조성물은 0.5％ 이상의 ZrO2를 함유하고, (2) 베타는 CaO, SrO, MgO, BaO 및 이들의 혼합물로부터 선택된 알칼리토류이되, 단 조성물은 15％ 이하의 MgO 및 6％ 이하의 BaO를 함유하고, (3) 감마는 ZnO이며, 점 g 내지 l의 궤적은 g점이 알파 48.0, 베타 32.0, 감마 20.0이며, h점이 알파 46.0, 베타 34.0, 감마 20.0이며, i점이 알파 40.0, 베타 34.0, 감마 26.0이며, j점이 알파 40.0, 베타 24.0, 감마 36.0이고, k점이 알파 46.0, 베타 18.0, 감마 36.0이고, l점이 알파 48.0, 베타 19.0, 감마 33.0인, 전자 회로의 형성 방법.
  8. 제1항 또는 제2항 중 어느 한 항에 있어서, 상기 제2 전도체 조성물이 무기 결합제를 더 포함하는, 전자 회로의 형성 방법.
  9. 제1항 내지 제3항 중 어느 한 항에 기재된 방법에 의해 형성된 회로.
  10. 제3항에 있어서, 상기 제2 전도체 조성물이 무기 결합제를 더 포함하는, 다층 세라믹 회로의 형성 방법.
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