CN1194409C - 电路板及其制作方法和高输出模块 - Google Patents

电路板及其制作方法和高输出模块 Download PDF

Info

Publication number
CN1194409C
CN1194409C CNB021412936A CN02141293A CN1194409C CN 1194409 C CN1194409 C CN 1194409C CN B021412936 A CNB021412936 A CN B021412936A CN 02141293 A CN02141293 A CN 02141293A CN 1194409 C CN1194409 C CN 1194409C
Authority
CN
China
Prior art keywords
metal level
layer
metal
circuit board
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021412936A
Other languages
English (en)
Other versions
CN1412836A (zh
Inventor
田远伸好
依田润
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN1412836A publication Critical patent/CN1412836A/zh
Application granted granted Critical
Publication of CN1194409C publication Critical patent/CN1194409C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/167—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed resistors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0125—Shrinkable, e.g. heat-shrinkable polymer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/098—Special shape of the cross-section of conductors, e.g. very thick plated conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0597—Resist applied over the edges or sides of conductors, e.g. for protection during etching or plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1105—Heating or thermal processing not related to soldering, firing, curing or laminating, e.g. for shaping the substrate or during finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1184—Underetching, e.g. etching of substrate under conductors or etching of conductor under dielectrics; Means for allowing or controlling underetching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths

Abstract

一种电路板包括在陶瓷基底(11)上形成图形化的第一金属层(14)，在第一金属层上形成图形化的第二金属层(16)，和形成覆盖第二金属层整个上表面和侧表面、以及一部分第一金属层的上表面的第三金属层(17)，其中第一金属层没有被第三金属层覆盖的部分通过蚀刻宽度减小。该电路板具有与基底粘结强度高的厚膜精细布线图和高可靠性，使通过在其上面安装至少一个高输出半导体元件，能实现小尺寸高性能高输出模块。

Description

电路板及其制作方法和高输出模块
技术领域
本发明涉及用于半导体器件的陶瓷电路板，并涉及制作这种电路板的方法，以及涉及到高输出模块。
背景技术
半导体元件包括：LD(激光二极管或半导体激光器)，APD(雪崩光电二极管)，和其他这样的光半导体元件；HEMT(高电迁移率晶体管)，HBT(异质双极晶体管)，和其他使用GaAs，InP，Si/SiGe的半导体元件，或者能够高速工作的类似元件；IGBT(绝缘栅双极晶体管)和其他这样的变换器/整流器硅器件；BiTe和其他这样的热电半导体元件。为了更高的集成和速度，用于这些元件范围的电路板需要低电阻，良好的热辐射，很好匹配的热膨胀，和非常精细的布线图。
通过参考图4A-4F描述一种常规电路板。如图4A-4E所示，目前为止该方法一直如下所述。把金属掩模或者光掩模2应用到陶瓷基底1上(图4A)，用蒸镀或溅射形成第一金属层3，并且把金属掩模或者光掩模2去除(图4B)，之后形成抗蚀剂层4(图4C)，然后用蒸镀或溅射形成第二金属层5(图4D)，去除抗蚀剂层得到最终产品(图4E)。
陶瓷基底1用AlN或氧化铝制成。这已经被公开，比如在日本专利2-271585中。第一金属层用作抗蚀剂层，在其中一般使用TaN、NiCr或者钨。第二金属层用作导线或者电感，并且具有层迭结构包括Ti/Mo/Au、Ti/Pt/Au、Cr/Mo/Au或者Ti/V/Au。该层使用钛或者铬与陶瓷基底接触的原因是为了提高对于基底的粘和强度。因为铂、钼或者钒有高的熔点，把它插入中间就是为了防止顶层与用在上述接触部分的金属比如钛或者铬形成合金。金用作顶层，选择它是为了顺利进行引线接合或者芯片焊接。在最终产品中材料组合的例子如图4F所示。
对于用于功率半导体的基底，把铜或者金用蒸镀、镀覆或熔融应用到陶瓷基底的全部上表面，之后用蚀刻形成布线图。
为了生产高输出模块，把半导体元件用芯片焊接方法安装在这些电路板上。
对于目前的高输出模块，除了使模块更小来减少最终器件的尺寸，也需要使布线图更精细、尺寸减小，使其能够处理更高的频率。为了降低高频性能的损失和降低功耗，也有必要降低引线金属部分的电阻，为此有必要采用厚膜技术来提高布线图的厚度。
为了同时满足这两个要求，用作引线的金属层的厚度小于5μm是必须的，引线厚度D和相邻的布线图线条之间的距离L之间的纵横比(D/L)为D/L＞0.4也是必须的，但是常规电路板不能被处理使得这两个要求能被满足。
这里的原因是用常规实际使用的精细布线方法，在依靠金属掩模或者光掩模用蒸镀方法形成了厚膜抗蚀剂层的基底上面，不能形成精细的布线图，并且为了获得厚膜，蒸镀必须连续进行很长时间，因此实际应用是困难的。此外，当布线图通过蚀刻形成时，因为出现侧面腐蚀，难于进行比引线厚度小的图形的精细处理，并且蚀刻去除尤其困难。因此，不能实现小型化的高性能、高输出模块。
本发明的发明人在日本专利2001-204457中提出了具有厚膜和精细布线图的电路板，也提出了小型化高性能、高输出模块。可是，在这个电路板中，布线图和基底之间的粘接强度不够。
发明内容
本发明提出的问题就是提供具有厚膜精细布线图、并实现布线图和基底之间高粘结强度和高可靠性的电路板，同时实现小型化高性能高输出模块。
为了解决以上问题，本发明构成如下。
[1]一种电路板包括图形化的第一金属层，形成在陶瓷基底上；图形化的第二金属层，形成在第一金属层上；和第三金属层，形成为覆盖第二金属层整个上表面和侧表面、以及一部分第一金属层的上表面，其中第一金属层没有被第三金属层覆盖的部分通过蚀刻使其宽度减小。
[2]按照上面[1]的电路板，其中第一、第二和第三金属层的合并厚度D(μm)和相邻的布线图线条之间的距离L(μm)之间满足如下关系，
D/L＞0.4
[3]按照上面[1]或者[2]的电路板，其中第二金属层的宽度(L1)，第三金属层的宽度(L2)，和第一金属层和陶瓷基底之间的连接表面部分的宽度(L3)，满足关系L1＜L3＜L2。
[4]按照上面[1]到[3]中任意的电路板，其中第一、第二和第三金属层的合并厚度D(μm)至少为5μm。
[5]按照上面[1]到[4]中任意的电路板，其中第二金属层包括至少一种金属选自铜、镍、银和铝。
[6]按照上面[1]到[5]中任意的电路板，其中第三金属层的最外层是金。
[7]按照上面[1]到[6]中任意的电路板，其中陶瓷基底包含至少一种选自氧化铝、AlN和Si3N4重量含量至少90％的陶瓷。
[8]按照上面[1]到[6]的电路板，其中陶瓷基底为金刚石或者立方氮化硼(cBN)。
[9]一种用于制作按照[1]到[8]中任意的电路板的方法包括：
(1)在陶瓷基底上蒸镀或者溅射第一金属层；
(2)形成抗蚀剂层图形；
(3)用抗蚀剂层作为掩模在第一金属层上镀覆形成第二金属层；
(4)通过保持抗蚀剂层高温收缩抗蚀剂层；
(5)在第二金属层上表面和侧表面以及第一金属层的部分上表面上镀覆形成第三金属层；
(6)去除抗蚀剂层；
(7)蚀刻第一金属层，使得第一金属层没有被第三金属层覆盖的部分通过蚀刻宽度减小。
[10]一种用于制作按照[1]到[8]中任意的电路板的方法包括：
(1)在陶瓷基底上蒸镀或者溅射第一金属层；
(2)形成抗蚀剂层图形；
(3)用抗蚀剂层作为掩模在第一金属层上镀覆形成第二金属层；
(4)通过保持抗蚀剂层高温收缩抗蚀剂层；
(5)增宽抗蚀剂层和第二金属层之间的间隙；
(6)在第二金属层上表面和侧表面以及第一金属层的部分上表面上镀覆形成第三金属层；
(7)去除抗蚀剂层；
(8)蚀刻第一金属层，使得第一金属层没有被第三金属层覆盖的部分通过蚀刻宽度减小。
[11]一种高输出模块，其中至少一种发热至少10mW的高输出半导体元件，经过焊料或者导电树脂安装在按照[1]到[8]中任意的电路板上。
附图说明
图1A和1B是描述本发明电路板中布线的例子的截面图。
图2A-2I是描述本发明例子的电路板制作的步骤说明图，图2J是表示构成图2A-2I所示获得的电路板各层材料说明图。
图3是在例子中生产的高输出模块的结构简图。
图4A到4E是描述常规电路板制作步骤的说明图，图4F表示完成后电路板的材料组合说明图。
具体实施方式
本发明的电路板按如下方法制作。首先，在陶瓷基底上蒸镀或者溅射形成与该基底粘接良好的第一金属层，比如Ti/Mo/Ni。在第一金属层上用光掩模形成光刻胶图形。在这个阶段，基底的整个表面能用作电极，因此在没有光刻胶的地方能选择性地镀覆形成第二金属层。
然后，抗蚀剂层被保持在高温。通过保持抗蚀剂层在高温下，该抗蚀剂层收缩，并且在第二金属层和抗蚀剂层的侧边之间形成间隙。然后，在形成这样的间隙之后，进行下一个步骤形成第三金属层时，第三金属层在第二金属层的上表面形成一层涂层，也在第二金属层的侧边和第一金属层被间隙暴露出来的上表面形成涂层。这样，第三金属层的宽度能比第二金属层的宽度大。在本申请的全部说明书中，名词“第三金属层的宽度”指的是第二金属层的宽度与形成在第一金属层上的第三金属层的宽度之和。高温保持期间的环境没有什么要求，只要该环境不会破坏Cu或者抗蚀剂层，优选真空或者惰性气体环境。高温保持期间的温度优选60到100℃，最终收缩会引起形成1到10μ的间隙。
然后，在第二金属层上面用镀覆形成第三金属层，比如Au、Ni/Au或者具有多层结构的层，多层结构中中间层(防止Au扩散的层)Pd，Pt，Mo，W，V等被插入在镍和金层之间，例如是Ni/Pt/Au层。当时，镀覆液也在较早的处理步骤中进入到抗蚀剂层收缩形成的间隙，因此第三金属层形成在第二金属层的上表面和侧表面、以及第一金属层的上表面的一部分上。
然后，抗蚀剂层去除之后，用蚀刻去除没有被第三金属层覆盖的第一金属层部分。这里，通过使第三金属层的最外层由不会被用于第一金属层上的蚀刻液蚀刻的材料制成，被第三金属层覆盖的部分不会在蚀刻期间被蚀刻，这样使能够进行选择性蚀刻。例如，通过使第三金属层的最外层是Au，使第一金属层是Ti/Mo/Ni，Au不会被用于镍和钼的蚀刻液蚀刻，因此能用镀覆的金作为掩模进行蚀刻。此外，Ti只溶解于独立的氢氟酸类型的蚀刻液。然而Au甚至不会被这种蚀刻液蚀刻，因此Au最外层能够作为掩模进行选择性蚀刻。
用这种方法获得的电路板金属层的层结构例子如图1A和1B所示。没有被第三金属层的Au覆盖的第一金属层侧表面表面，被雕刻出稍微倾斜的底切图形，Ti层的蚀刻甚至更大。
如图1B所示，通过使用上述制作过程，第三金属层的宽度(L2)比第二金属层的宽度(L1)大，就是(L1＞L2)。结果，防止第一金属层与陶瓷基底接触的部分宽度(L3)在蚀刻期间变小是可能的。这样，保持陶瓷基底和第二金属层(例如Cu导线)之间的粘结强度在0.5kgf/mm2或者更大是可能的，即使在银焊中的830℃。
在本申请的书面说明中，上述“第二金属层的宽度(L1)”指的是包括第二金属层侧表面表面上形成的第三金属层的厚度。
在上述制作方法中，在保持基底高温和使抗蚀剂层收缩之后，形成第三金属层。可是，有时候，不可能使第三金属层的宽度(L2)充分大，因为仅仅经过抗蚀剂层收缩难于形成足够的间隙。在这种情况下，为了使第三金属层的宽度(L2)充分大，在抗蚀剂层收缩步骤和第三金属层形成步骤之间，可以增加加宽抗蚀剂层和第二金属层之间间隙的步骤，比如抗蚀剂层抛光步骤。
经过抗蚀剂层抛光，抗蚀剂层收缩形成的间隙能进一步加宽，并且第一金属层被第三金属层通过镀覆覆盖的表面积能进一步增加，使得第三金属层的宽度(L2)能够充分大。结果，经蚀刻形成的第一金属层和陶瓷基底之间的粘结表面宽度(L3)，能比第二金属层宽度(L1)大(L1＜L3＜L2)，并且陶瓷基底和第二金属层(例如Cu导线)之间经由第一金属层的粘结强度能提高到0.6kgf/mm2或者更大
经过抛光，间隙能制作成需要的大小，形成达到200μm的间隙是可接受的。实际上，100μm左右的间隙是充分的。
对于以上制作方法，讨论了直接在陶瓷基底上形成第一金属层的情况。可是，电阻或者图形化的金属化Cr类型材料，比如NiCr等等，用于定位光掩模，能提早在陶瓷基底上形成，这也是在本申请的发明范围内。因为最底层金属层不会被任何蚀刻液蚀刻，它会保留到最后。此外，它与陶瓷基底的粘结是充分的。
按照本发明，能用镀覆方法形成第二金属层，因此该金属层能容易地制成厚膜。此外，如上所述，通过用第三金属层覆盖第二金属层的上表面和侧面，就能通过蚀刻形成布线图，第三金属层具有不会被用于第一金属层的蚀刻液蚀刻的最外层。
此外，因为能够在蚀刻之后使第一金属层和陶瓷基底之间的连接表面宽度(L3)变大，使陶瓷基底和第二金属层(例如铜导线)之间经过第一金属层的粘结强度甚至更大成为可能。
作为第一金属层，可以使用一种多层结构例如包括Ti/Mo/Ni，Ti/Pt/Ni，Ti/V/Ni，Ti/Pd/Ni等等。第一金属层的厚度适宜为0.12到1.2μm。如果这一层较薄，在基底的整个上表面上获得均匀金属化是困难的，但是如果这一层较厚，“侧表面蚀刻”在蚀刻期间会增加，难于实现高分辨率精细图形的形成。当第一金属层由Ti/Mo/Ni组成时，钛的厚度应该为0.01到0.3μm，钼的厚度应该为0.01到0.3μm，镍的厚度应该为0.1到0.6μm。
为了使第一、第二和第三金属层的全部厚度至少为5μm，要求形成在第一金属层上面的抗蚀剂层的厚度应该至少为5μm。不期望该抗蚀剂层太薄，因为第二金属层然后覆盖在抗蚀剂层上，过分形成不合要求的蘑菇形状，结果金属层的相邻部分甚至越过抗蚀剂层相连接。提高抗蚀剂层的厚度是困难的，但是通过优化曝光条件能够使形成带有垂直侧表面的精细布线图成为可能。用SOR(同步加速器轨道辐射)光曝光。由于形成厚膜抗蚀剂层，使蘑菇形状的形成得到抑制是可能的。
用于电解镀覆的光刻胶图形的精度从亚微米到10nm。通过使用表面活化剂，甚至光刻胶图形之间非常窄的部分的镀覆成为可能的。
对于本发明的电路板，第二金属层适宜包含至少一种金属选自Cu，Ni，Ag和Al。用电解镀覆能形成厚度至少5μm的厚膜。甚至比如说厚度可以到200μm。通过使第二金属层的厚度大于5μm，能降低接线的电阻，这是理想的对于例如需要粗接线以释放热应力的热电半导体元件，比如珀耳帖元件。第二金属层的例子，下面的能被指出：Cu、Cu/Ni、Ni/Cu/Ni、Al、Ni/Al/Ni、Al/Ni和Ag等等。如果后续要进行合金化处理来提高粘接强度，一单层铜是可接受的，并且如果在铜层的上表面形成厚度至少为0.5μm的镍，第二金属层对第三金属层的Au或者Ni/Au的粘接程度会提高。
对于第三金属层，能使用下面任意的：Au，Ni/Au或者一种多层结构，其中间层(防止Au扩散的层)Pd，Pt，Mo，W或者V被插入在Ni和Au层之间，比如Ni/Pt/Au等等。作为第三金属层的最外层，任何能不被用于第一金属层的蚀刻液蚀刻的金属是可接受的，但是使用Au作为最外层是特别合适的，因为后续加工能够容易地进行。
在本发明的电路板中，因为能用镀覆形成第二金属层，所以能实现厚膜金属层，并且因为能通过使用抗蚀剂层形成带有垂直侧表面的精细布线图，所以能形成结构使得引线厚度D(μm)和相邻的布线图线条之间的距离L(μm)之间纵横比(D/L)成为D/L＞0.4。在本发明中，引线厚度D是第一、第二和第三金属层的全部厚度，线条间隔L代表被第三金属层覆盖的第二金属层图形的线条之间的距离。
对于陶瓷基底，可以用氧化铝，但是对于高输出模块，散热是重要的，因此更适宜用金刚石、立方氮化硼(cBN)或包括AlN和/或Si3N4重量含量至少90％的陶瓷。AlN是最低成本的基底并且也有高抗漏性。在需要强度的情况，使用Si3N4是合乎要求的。也可以使用AlN和Si3N4的混合物。如果基底表面太粗糙，取决于形成在基底上的第一金属层的厚度关系，会发生线条断开，因此为了防止该现象，可能需要进行表面处理。
本发明也包括高输出模块，其中至少一个产生至少10mW热量的高输出半导体元件，通过焊料或者导电树脂连接在上述得到的电路板上。
下面是参照图1到3描述的本发明的实例。
图2A到2I是描述本发明加工步骤顺序的实例说明图。图2E所示步骤在例2中采纳，但是不在例1中采纳。
例1
如图2A所示，含有AlN重量比至少90％并进一步包括钇的陶瓷基底，被用作陶瓷基底11。该基底具有高散热基底，热导率为170W/(m·K)。金属掩模12应用到陶瓷基底11上。陶瓷基底11的表面被处理成表面粗糙度Ra小于0.8μm。这是因为后续形成的第一金属层小于0.5μm厚，所以如果该基底太粗糙可能发生线条断开。
然后，用蒸镀形成NiCr金属层作为最下面的金属层13。该金属层13可以用作抗蚀剂层或者用作后续基底划线期间的定位掩模，这里NiCr层被选择用作抗蚀剂层。图2B描述当金属掩模12已经被除去后的阶段，NiCr图形作为最下面的金属层13形成在陶瓷基底11的表面上。
然后，如图2C所示，在陶瓷基底11的整个上表面蒸镀Ti/Mo/Ni层作为第一金属层14。钛层的厚度为0.05μm，钼层的厚度为0.05μm，镍层的厚度为0.3μm。
如图2D所示，在这样的金属化基底上面，用光掩模形成抗蚀剂层15。抗蚀剂层15的厚度设定为120μm以匹配第二金属层16的厚度。
然后，如图2E所示，用电解镀覆层迭形成多层结构Ni/Cu作为第二金属层16。为了镀覆的良好粘接性，Ni层的厚度为0.5μm，Cu层的厚度为100μm。
然后，上述具有第二金属层16和抗蚀剂层15的陶瓷基底在85℃高温氮气条件下保持30分钟。
经过加热，抗蚀剂层收缩，并且在第二金属层16和抗蚀剂层15的侧表面表面之间形成5μm的间隙，如图2F所示。
然后，如图2G所示，多层结构Ni/Au被镀覆作为第三金属层17，该Ni/Au第三金属层覆盖第二金属层的上表面、侧表面表面和第一金属层被间隙暴露出的上表面。Ni层的厚度为1.3μm，Au层的厚度为1.0μm。
在形成第三金属层17之后，抗蚀剂层15如图2H所示被去除，并且Ti，Ni，Mo如图2I所示被蚀刻。这里，当抗蚀剂层被去除的时候，在表面上会形成氧化镍膜，因此该氧化物膜被除去之后在一个步骤中用反应蚀刻液蚀刻镍和钼，并且钛用氢氟酸蚀刻液去除。
第一、第二和第三金属层的全部厚度D(μm)为100μm，图形线条之间的距离L(μm)为40μm。
构成这样获得的电路板的每一部分的材料如图2中的图2J所示。引线之间的电阻至少为1MΩ，表明已经得到具有极好绝缘特性的电路板。此外，AlN基底和Cu引线之间的粘结强度良好，从常规值0.4kgf/mm2提高到0.5kgf/mm2。
例2
例2用例1所描述的相同方法实现，不同在于在保持抗蚀剂层高温使其收缩步骤和形成第三金属层步骤之间，进行氧气抛光加工步骤直到上述收缩形成的间隙达到100μm。
引线之间的电阻至少为1MΩ，表明已经得到具有极好绝缘特性的电路板。此外，AlN基底和Cu引线之间的粘结强度提高到0.6kgf/mm2，超过了例1。
例3
利用上述例1所示的方法，制作了具有如图3所示图形的电路板。这里，对于布线层20，第一金属层由Ti/Mo/Ni构成，第二金属层由Ni/Cu构成，第三金属层由Ni/Au构成，抗蚀剂层21由Ni/Cr构成。如图3所示，一种高输出模块在电路板上通过芯片焊接制成，高输出LD(半导体激光器)18带有集成调制器，发热至少10mW，用焊线19进行引线接合。在安装步骤之后，该模块工作的调制性能SN比为0.1dB，比使用常规电路板好。用于安装LD的电路板的尺寸能减少到常规电路板的1/4，速度限制提高到40Gbps或者更高。
在上述例子中，金属层形成在陶瓷基底的一侧，但是也能同时应用到两侧。
本发明使获得具有厚膜、与基底之间有高粘结强度的精细布线图形、和高可靠性的电路板成为可能。此外，能获得小型化高输出模块，并提供高性能。

Claims (11)

1、一种电路板，包括：图形化的第一金属层，其形成在陶瓷基底上，图形化的第二金属层，其形成在第一金属层上，和第三金属层，其形成为覆盖第二金属层整个上表面和侧表面、以及第一金属层的上表面的一部分，其中第一金属层没有被第三金属层覆盖的部分通过蚀刻使其宽度减小。
2、如权利要求1的电路板，其中第一、第二和第三金属层的合并厚度Dμm和相邻的布线图线条之间的距离Lμm之间满足如下关系，
                          D/L＞0.4
3、如权利要求1的电路板，其中第二金属层的宽度L1，第三金属层的宽度L2，和第一金属层和陶瓷基底之间的连接表面部分的宽度L3，满足关系L1＜L3＜L2。
4、如权利要求1到3之一的电路板，其中第一、第二和第三金属层的合并厚度Dμm至少为5μm。
5、如权利要求1-3之一的电路板，其中第二金属层包括至少一种金属选自铜、镍、银和铝。
6、如权利要求1-3之一的电路板，其中第三金属层的最外层是金。
7、如权利要求1-3之一的电路板，其中陶瓷基底包含至少一种选自氧化铝、AlN和Si3N4重量含量至少90％的陶瓷。
8、如权利要求1-3之一的电路板，其中陶瓷基底为金刚石或者立方氮化硼。
9、一种用于制作电路板的方法，包括：
在陶瓷基底上蒸镀或者溅射第一金属层；
形成抗蚀剂层图形；
用抗蚀剂层作为掩模在第一金属层上镀覆形成第二金属层；
通过在60℃至100℃范围内的一高温下保持抗蚀剂层来收缩抗蚀剂层；
在第二金属层上表面和侧表面以及第一金属层的部分上表面上镀覆形成第三金属层；
去除抗蚀剂层；
蚀刻第一金属层，使得第一金属层没有被第三金属层覆盖的部分通过蚀刻宽度减小。
10、一种用于制作电路板的方法，包括：
在陶瓷基底上蒸镀或者溅射第一金属层；
形成抗蚀剂层图形；
用抗蚀剂层作为掩模在第一金属层上镀覆形成第二金属层；
通过保持抗蚀剂层处于60℃至100℃范围内的一高温下来收缩抗蚀剂层；
增宽抗蚀剂层和第二金属层之间的间隙；
在第二金属层上表面和侧表面以及第一金属层的部分上表面上镀覆形成第三金属层；
去除抗蚀剂层；
蚀刻第一金属层，使得第一金属层没有被第三金属层覆盖的部分通过蚀刻宽度减小。
11、一种高输出模块，其中至少一种发热至少10mW的高输出半导体元件，经过焊料或者导电树脂安装在权利要求1到8之一的电路板上。
CNB021412936A 2001-10-17 2002-07-05 电路板及其制作方法和高输出模块 Expired - Fee Related CN1194409C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP319493/2001 2001-10-17
JP2001319493A JP2003124590A (ja) 2001-10-17 2001-10-17 回路基板とその製造方法及び高出力モジュール

Publications (2)

Publication Number Publication Date
CN1412836A CN1412836A (zh) 2003-04-23
CN1194409C true CN1194409C (zh) 2005-03-23

Family

ID=19137034

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021412936A Expired - Fee Related CN1194409C (zh) 2001-10-17 2002-07-05 电路板及其制作方法和高输出模块

Country Status (7)

Country Link
US (1) US20030070292A1 (zh)
EP (1) EP1304740A3 (zh)
JP (1) JP2003124590A (zh)
KR (1) KR20030032819A (zh)
CN (1) CN1194409C (zh)
CA (1) CA2391492A1 (zh)
TW (1) TW554417B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005209920A (ja) * 2004-01-23 2005-08-04 Casio Micronics Co Ltd プリント配線基板、その製造方法および製造装置、配線回路パターン、ならびにプリント配線板
US20060009036A1 (en) * 2004-07-12 2006-01-12 Bacher Rudolph J High thermal cycle conductor system
US7666291B2 (en) 2005-09-28 2010-02-23 Chunghwa Picture Tubes, Ltd. Method for fabricating metal wires
TWI449137B (zh) * 2006-03-23 2014-08-11 Ceramtec Ag 構件或電路用的攜帶體
CN101840988A (zh) * 2010-04-22 2010-09-22 傲迪特半导体(南京)有限公司 汽车前大灯发热pcb基台及其制作方法
JP5754103B2 (ja) * 2010-09-28 2015-07-22 凸版印刷株式会社 ビルドアッププリント配線基板の製造方法
CN102751419A (zh) * 2011-04-21 2012-10-24 瑷司柏电子股份有限公司 具有内建散热部的共烧陶瓷基板及具该基板的发光二极管
KR102022429B1 (ko) * 2011-12-21 2019-09-18 엘지이노텍 주식회사 냉각용 열전모듈 및 그 제조방법
JP6119108B2 (ja) * 2012-04-10 2017-04-26 セイコーエプソン株式会社 電子デバイス、電子機器、ベース基板の製造方法および電子デバイスの製造方法
JP5410580B1 (ja) * 2012-08-09 2014-02-05 日本特殊陶業株式会社 配線基板
JP2015168120A (ja) * 2014-03-06 2015-09-28 セイコーエプソン株式会社 積層配線の形成方法、液体噴射ヘッドの製造方法、配線実装構造、液体噴射ヘッド及び液体噴射装置
CN103887703B (zh) * 2014-03-27 2017-01-04 北京牡丹电子集团有限责任公司 一种制作半导体激光器热沉的方法
CN103840535A (zh) * 2014-03-28 2014-06-04 林宝伙俤 太阳能激光发电装置
CN105246248B (zh) * 2015-10-30 2018-04-27 环维电子(上海)有限公司 电路板
JP6713809B2 (ja) * 2016-03-31 2020-06-24 株式会社荏原製作所 基板の製造方法及び基板
KR102544296B1 (ko) * 2018-09-13 2023-06-16 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 표면발광레이저 소자 및 이를 구비한 표면발광레이저 장치
EP3951852A4 (en) * 2019-03-25 2023-04-19 Kyocera Corporation PRINTED CIRCUIT BOARD, ELECTRONIC DEVICE, AND ELECTRONIC MODULE
US11114223B1 (en) * 2020-07-27 2021-09-07 Tronics MEMS, Inc. Three-dimensional thermistor platform and a method for manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3778530A (en) * 1971-04-01 1973-12-11 W Reimann Flatpack lead positioning device
JPH04185693A (ja) * 1990-11-21 1992-07-02 Hitachi Ltd 抵抗膜のエッチング液組成物及びそれを使用したエッチング方法
US5239746A (en) * 1991-06-07 1993-08-31 Norton Company Method of fabricating electronic circuits
JPH0513933A (ja) * 1991-07-02 1993-01-22 Fujitsu Ltd プリント配線板の導体パターン及びその形成方法
JPH0575258A (ja) * 1991-09-11 1993-03-26 Fujitsu Ltd プリント配線板の製造方法
US5221639A (en) * 1991-10-20 1993-06-22 Motorola, Inc. Method of fabricating resistive conductive patterns on aluminum nitride substrates
JPH05160545A (ja) * 1991-12-06 1993-06-25 Hitachi Ltd プリント配線板の製法
JP2726804B2 (ja) * 1994-07-20 1998-03-11 エイ・ティ・アンド・ティ・コーポレーション 銅含有デバイスのエッチング方法
JPH08153949A (ja) * 1994-11-28 1996-06-11 Matsushita Electric Works Ltd セラミック配線板の製造方法
US5545927A (en) * 1995-05-12 1996-08-13 International Business Machines Corporation Capped copper electrical interconnects
US5969424A (en) * 1997-03-19 1999-10-19 Fujitsu Limited Semiconductor device with pad structure
US6010966A (en) * 1998-08-07 2000-01-04 Applied Materials, Inc. Hydrocarbon gases for anisotropic etching of metal-containing layers
US6334942B1 (en) * 1999-02-09 2002-01-01 Tessera, Inc. Selective removal of dielectric materials and plating process using same
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
JP2003023239A (ja) * 2001-07-05 2003-01-24 Sumitomo Electric Ind Ltd 回路基板とその製造方法及び高出力モジュール

Also Published As

Publication number Publication date
CA2391492A1 (en) 2003-04-17
US20030070292A1 (en) 2003-04-17
KR20030032819A (ko) 2003-04-26
EP1304740A3 (en) 2005-02-02
CN1412836A (zh) 2003-04-23
EP1304740A2 (en) 2003-04-23
TW554417B (en) 2003-09-21
JP2003124590A (ja) 2003-04-25

Similar Documents

Publication Publication Date Title
CN1194409C (zh) 电路板及其制作方法和高输出模块
CN1178296C (zh) 电路板及其制作方法和高输出模块
JP6074005B2 (ja) 窓層及び光指向構造を含む半導体発光装置の製造方法
US7157744B2 (en) Surface mount package for a high power light emitting diode
CA2695746C (en) Methods for making millichannel substrate, and cooling device and apparatus using the substrate
CN1173058A (zh) 半导体激光装置
CN100347866C (zh) 包括阻挡层/子层的发光二极管及其制造方法
CN1672251A (zh) 副支架和半导体器件
TW200807646A (en) Electrically conductive connection with isolation medium
CN1054704C (zh) 发光二极管阵列及其制造方法
CN1198333C (zh) 电路板及其制作方法和高输出模块
US8153507B2 (en) Method of manufacturing high power array type semiconductor laser device
CN111937127B (zh) 功率半导体芯片上的材料减少的金属板
JP2006518102A (ja) 薄膜半導体素子およびその製造方法
JP4125858B2 (ja) 発光ダイオードおよびその製造方法
JP2001110953A (ja) 半導体モジュール用基板及びその製造方法
JPH0377676B2 (zh)
KR20230148113A (ko) 반도체 디바이스 어셈블리
JP2004140199A (ja) モジュール構造体とその製造方法
CN110648978A (zh) 半导体器件及其制造方法
JP2001176761A (ja) 薄層基板半導体装置及びその製造方法
JP2005005311A (ja) 半導体デバイス及び半導体装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee