KR20030005008A - 회로기판과 그 제조방법 및 고출력 모듈 - Google Patents
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Abstract
세라믹기판(11) 위에 패턴으로 형성된 제 1금속층(14)과, 제 1금속층 위에 적어도 0.5㎛의 두께로 패턴으로 형성된 제 2금속층(16)을 포함하는 회로기판에 있어서, 제 1금속층을 에칭함으로써 폭이 좁아지는 것을 특징으로 하는 회로기판이다. 또한, 제 3금속층(13)을 제 1금속층과 동일한 평면위에 패턴으로 형성하여도 된다. 제 2금속층(16)의 최외층은 에칭되지 않는 금 등의 금속이다. 회로기판은 미세하고 고해상도의 배선 패턴을 가지고, 적어도 한 개의 고출력 반도체소자를 실장함으로써, 소형이고 고성능인 고출력 모듈을 실현 가능하게 한다.
Description
본 발명은, 세라믹을 이용한 반도체용 회로기판과 이 회로기판의 제조방법 및 고출력 모듈에 관한 것이다.
반도체소자로서는, LD(레이저 다이오드 또는 반도체 레이저)나 APD(avalanche photodiode)(어밸런치 포토다이오드) 등의 광반도체소자; 고속으로 동작할 수 있는, GaAs, InP, Si/SiGe 등을 사용한, HEMT(high electron mobility transistor)(고 전자 이동 트랜지스터)나 HBT(hetero bipolar transistor)(헤테로 바이폴라 트랜지스터) 등의 반도체소자; IGBT(insulated gate bipolar transistor)(인슐레이티드 게이트 바이폴라 트랜지스터) 등의 인버터/전력 변환 규소 디바이스; BiTe 등의 열전형 반도체소자를 들 수 있고, 이 분야에서 사용되는 회로기판은, 전기 저항의 저감, 고방열성, 열팽창의 양호한 정합성, 고집적화와 고속화를 위한 초미세 배선 패턴 등이 요구된다.
종래의 회로기판에 대하여 도 4a 내지 4e를 참조하면서 설명한다. 도 4a 내지 4e에 도시한 바와 같이, 다음과 같은 처리를 그때까지 행하였다. 금속 마스크 또는 포토마스크(2)를 세라믹기판(1) 위에 도포하고(도 4a), 증착 또는 스퍼터링에 의해 제 3금속층(3)을 형성하고, 금속 마스크 또는 포토마스크(2)를 제거한 후(도 4b), 레지스트(4)를 형성하고(도 4c), 다음에 증착 또는 스퍼터링에 의해 제 1금속층(5)을 형성하고(도 4d), 레지스트를 제거하여 완성품을 얻는다(도 4e).
세라믹기판(1)은 AlN 또는 알루미나로 형성된다. 이것은, 예를 들면, 일본국 특개평 2-271585호 공보에 개시되어 있다. 제 3금속층은 저항으로 사용되고, 일반적으로 TaN, NiCr, 또는 텅스텐으로 형성된다. 제 1금속층은, 배선이나 인덕턴스로 사용되고, Ti/Mo/Au, Ti/Pt/Au, Cr/Mo/Au, 또는 Ti/V/Au로 구성된 다층 구조를 가진다. 세라믹기판과 접촉하는 층에 티타늄 또는 크롬을 사용하는 이유는, 기판에의 접착강도를 높이는 데 있다. 중간에 위치하는 플래티늄, 몰리브덴, 또는 바나디움은 융점이 높기 때문에, 기판과 접촉하는 부분의 티타늄 또는 크롬 등의 금속과 표층부가 합금하는 것을 방지하기 위하여 삽입된다. 금은 표층부에 사용되고, 와이어 본딩 또는 다이 본딩을 양호하게 실시하기 위하여 선택된다. 완성품의 재료조합 일례는 도 4f에 도시되어 있다.
전력 반도체용 기판에서, 구리나 금을 증착, 도금, 또는 융착에 의해 세라믹기판의 상부면 전체에 도포한 후, 에칭에 의해 배선 패턴을 형성한다.
고출력 모듈을 제조하기 위해서는, 반도체소자를 이들의 회로기판위에 다이 본딩에 의해 실장한다.
최근의 고출력 모듈에서는, 단지 최종 장치의 크기를 축소하기 위하여 모듈을 작게 제작하는 것 외에, 고주파를 취급할 수 있도록 축소된 크기를 가지고 한층 더 미세한 배선 패턴을 제작하는 것이 요구된다. 또한, 고주파 특성의 손실을 저감하고 전력의 소비를 감소하기 위하여, 배선용으로 형성된 금속화된 부분의 저항값을 최소화하여야 하므로, 배선 패턴의 두께를 두껍게 하기 위해 두꺼운 막의 제조 기술이 요구되고 있다.
종래의 회로기판으로는 이들 요구사항의 양자를 동시에 만족시킬 수 없었다. 그것은, 종래에 행한 미세 배선 처리인 금속 마스크나 포토마스크에 의존하는 증착 공정에 의해서는, 두꺼운 막 레지스트가 도포된 기판 위에 미세한 패턴을 형성할 수 없었고, 두꺼운 막을 얻기 위해 증착 공정이 장시간 계속되어야 하므로, 실용적인 응용이 곤란하였기 때문이다. 또한, 에칭에 의해 배선 패턴을 형성하는 경우, 사이드 에칭이 발생하기 때문에 배선 두께보다 작은 패턴의 미세한 공정을 실행하기 곤란하였고, 특히 에칭을 제거하는 것이 곤란하였다. 따라서, 소형이고 고성능인, 고출력 모듈은 실현될 수 없었다.
본 발명은, 두꺼운 막에 미세한 배선 패턴을 가지는 회로기판을 제공하고, 소형이고 고성능인 고출력 모듈을 실현하는 것을 목적으로 한다.
도 1은 본 발명에 의한 회로기판의 금속층의 층구성의 일례를 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 있어서 회로기판을 제조하기 위한 공정 설명도.
도 3은 실시예에서 제작한 고출력 모듈의 구조도.
도 4a 내지 도 4e는 종래의 회로기판을 제조하기 위한 공정 설명도.
도 4f는 완성된 회로기판에서 재료의 조합을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판2, 12: 금속 마스크 또는 포토마스크
3, 13: 제 ３금속층4, 15: 레지스트
5, 14: 제 1금속층11: 세라믹기판
16: 제 2금속층17: LD(반도체 레이저)
18: 와이어 본딩19: 배선층
20: 레지스터층
본 발명은 하기의 (1)항 내지 (9)항의 구성을 포함한다.
(1) 세라믹기판 위에 패턴으로 형성된 제 1금속층과, 제 1금속층 위에 패턴으로 형성된 적어도 0.5㎛ 두께의 제 2금속층을 포함하는 회로기판에 있어서, 에칭에 의해 제 1금속층의 폭을 좁게 하는 것을 특징으로 하는 회로기판.
(2) 상기 (1)항에 있어서, 제 1금속층과 동일한 평면위에 패턴으로 형성된 제 ３금속층을 가지는 것을 특징으로 하는 회로기판.
(3) 상기 (1)항 또는 (2)항에 있어서, 제 2금속층의 최외층이 금인 것을 특징으로 하는 회로기판.
(4) 상기 (2)항에 있어서, 제 ３금속층이 크롬 또는 NiCr을 함유한 합금인것을 특징으로 하는 회로기판.
(5) 상기 (1)항 내지 (4)항의 어느 한 항에 있어서, 세라믹기판이 AlN 및 Si3N4로 구성된 군으로부터 선택한 적어도 한 종류를 적어도 90중량% 함유하는 것을 특징으로 하는 회로기판.
(6) 상기 (1)항 내지 (4)항의 어느 한 항에 있어서, 세라믹기판이 다이아몬드 또는 cBN인 것을 특징으로 하는 회로기판.
(7) 세라믹기판 위에 제 1금속층을 증착 또는 스퍼터링하는 공정과;
적어도 0.5㎛의 두께를 가진 레지스트를 형성하고 패턴을 형성하는 공정과;
레지스트를 마스크로서 사용하여 도금에 의해 제 2금속층을 제 1금속층 위에 도포하는 공정과;
레지스트를 제거한 후에 제 2금속층을 마스크로서 사용하여 제 1금속층을 에칭함으로써 제 1금속층의 폭을 좁히는 공정
을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
(8) 제 3금속층을 세라믹기판 위에 패턴으로 형성한 후, 제 1금속층을 증착 또는 스퍼터링하는 공정과;
적어도 0.5㎛의 두께를 가진 레지스트를 형성하고 패턴을 형성하는 공정과;
레지스트를 마스크로서 사용하여 도금에 의해 제 2금속층을 제 1금속층 위에 도포하는 공정과;
레지스트를 제거한 후에 제 2금속층을 마스크로서 사용하여 제 1금속층을 에칭함으로써 제 1금속층의 폭을 좁히는 공정
을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
(9) 적어도 1OmW의 열을 발생하는 적어도 한 개의 고출력 반도체소자를 땜납 또는 전도성 수지에 의해 상기 (1)항 내지 (6)항의 어느 한 항에 기재된 회로기판 위에 연결한 것을 특징으로 하는 고출력 모듈.
본 발명에서는, 예를 들면, Ti/Mo/Ni, Ti/Pt/Ni, Ti/V/Ni, 또는 Ti/Pd/Ni 등으로 구성된 다층 구조가 제 1금속층으로서 사용된다. 제 1금속층의 두께는 0.12㎛ 내지 1.2㎛가 바람직하다. 이 층이 너무 얇으면, 기판의 상부면 전체에 균일한 금속피복층을 얻기 곤란하고, 그것이 너무 두꺼우면, 미세 가공을 곤란하게 하는 사이드 에칭이 많아진다. 제 1금속층의 두께를 0.4㎛이하로 유지함으로써 사이드 에칭의 영향을 실질적으로 제거한다. 제 1금속층이 Ti/Mo/Ni로 구성된 경우에, 티타늄의 두께는 0.01㎛ 내지 0.3㎛이어야 하고, 몰리브덴의 두께는 0.01㎛ 내지 0.3㎛이어야 하고, 니켈의 두께는 0.1㎛ 내지 0.6㎛이어야 한다.
제 2금속층은, Au, Ni/Au, Ag, Pd/Au, Pt/Au, 또는 V/Au로 구성될 수 있고, 특히 금인 것이 바람직하다. 제 2금속층이 다층 구조를 가지는 경우에는, 최외층이 금이어야 한다. 제 2금속층의 두께는 적어도 0.5㎛로 한다. 두께를 적어도 0.5㎛로 유지함으로써, 배선의 저항값을 낮추고, 전력 소비를 줄이고, 또한 고주파 특성의 손실을 저감한다. 또한, 제 2금속층이 다층 구조를 가지는 경우, 최외층이 제 2금속층의 대부분을 피복하는 것이 바람직하고, 측면의 적어도 80%가 최외층에 의해 피복되는 것이 더욱 바람직하다. 최외층이 제 2금속층의 대부분을 피복하고, 제 1금속층에 사용되는 에칭용액에 의해 에칭되지 않는 금속일 경우, 제 1금속층을 에칭하는 동안 사이드 에칭의 영향은 최소화 될 수 있다.
이러한 제 2금속층을 형성하기 위해서는, 포토마스크를 사용하여 포토레지스트 패턴을 상기에 언급한 제 1금속층 위에 먼저 형성한다. 이 상태에서 기판의 전면은 전극으로서 기능할 수 있으므로, 포토레지스트가 없는 개소에 전기도금함으로써 제 2금속층을 두꺼운 막으로 선택적으로 형성할 수 있다. 이 시점에서 레지스트를 제거한다. 그 후, 제 1금속층은 에칭에 의해 제거되고, 또한 이 에칭은, 제 1금속층에 사용되는 에칭용액에 의해 에칭되지 않는 금속이 제 2금속층의 최외층일 경우, 선택된다. 예를 들면, 제 1금속층이 Ti/Mo/Ni이고, 제 2금속층이 Ni/Au일 경우, 금은 니켈과 몰리브덴에 사용되는 에칭용액으로 에칭되지 않기 때문에, 금을 이 에칭에서 마스크로서 사용할 수 있다. 티타늄은 별도의 불산계 에칭용액에서만 용해되지만, 금은 이 에칭용액에 의해서도 에칭되지 않기 때문에, 금이 선택적인 에칭을 위한 마스크로서 기능할 수 있다.
도 1은 이와 같은 방식으로 얻은 회로기판에서 금속층의 층구조의 실시예를 도시한다. 제 2금속층의 금 아래쪽 측면은 사이드 에칭에 의해 완만하게 절단되고, 티타늄은 한층 더 크게 절단된다.
포토마스크를 위치결정하기 위한 최초의 제 3금속층으로서 또는 레지스터로서 크롬계(예를 들면, NiCr)의 금속화 패턴을 도포하는 경우, 상기 언급한 에칭용액의 어느 용액에 의해서도 에칭되지 않고, 따라서 끝까지 잔존한다.
본 발명에서는, 제 2금속층이 전기도금에 의해 형성될 수 있으므로, 적어도0.5㎛의 두꺼운 막을 얻을 수 있다.
또한, 본 발명에서는 레지스트의 마스크 작용을 이용하여 제 2금속층을 형성하기 때문에, 제 1금속층 패턴의 미세함과 기하학적인 정확성은 제 2금속층에 포토레지스트를 형성하는 방법에 의하여 결정되고, 또한, 포토레지스트는 다중 노광을 필요로 하지 않기 때문에, 정렬의 어긋남에 의한 기하학적인 정확성이 저하되는 것을 무시할 수 있다. 제 2금속층의 두께가 적어도 0.5㎛이기 때문에, 제 1금속층 위에 형성된 레지스트의 두께는, 적어도 0.5㎛이어야 한다. 레지스트가 너무 얇으면, 제 2금속층이 레지스트의 상부를 피복하고, 그 결과 바람직하지 않은 버섯형상이 된다. 또한, 제 2금속층의 인접한 라인이 레지스트 위에서 서로 접속된다. 레지스트의 두께를 두껍게 하는 것은 곤란하지만, 노광 조건을 최적화 함으로써 두꺼운 막의 레지스트를 얻을 수 있고, 그것은 일직선의 수직인 측면을 가지는 미세 배선 패턴을 형성할 수 있게 한다. SOR(synchrotron orbital radiation)(싱크로트론 궤도 방사)광을 노광에 사용한다.
전기도금에 사용되는 포토레지스트의 패턴 정밀도는 서브 미크론 수준이고, 포토레지스트 라인간의 미소공간 부분은 활성제를 사용함으로써 도금할 수 있다.
세라믹기판으로서, 알루미나를 사용하여도 되지만, 고출력 모듈에서는 방열성이 중요하기 때문에, 다이아몬드, cBN, 또는 함유량이 적어도 90중량%인 AlN 및/또는 Si3N4로 구성된 재료를 사용하는 것이 바람직하다. AlN은 가장 저렴하고 높은 내누설성을 가진 기판이다. 강도가 요구되는 경우에는, Si3N4을 사용하는 것이바람직하다. 또한, AlN와 Si3N4의 혼합물을 사용하여도 된다. 또한, 기판 표면이 너무 거친 경우에는, 적층된 제 1금속층의 두께에 좌우하여 단선이 발생할 수 있으므로, 표면 가공을 행하여도 된다.
본 발명은 또한 적어도 1OmW의 열을 발생하고, 땜납 또는 전도성 수지에 의해 상기에서 얻은 회로기판 위에 연결한 적어도 한 개의 고출력 반도체소자를 포함하는 고출력 모듈이다.
본 발명의 실시예에 대해 도면을 참조하면서 설명한다.
실시예 1
도 2a에서, AlN의 함유량이 적어도 90중량%인 세라믹을 세라믹기판(11)으로서 사용하였다. 이 기판은 이트리움을 함유하고, 열전도율이 170W/(m·K)으로 방열성이 양호하다. 세라믹기판의 표면은, 표면 거칠기 Ra가 0.8㎛ 미만이 되도록 표면처리 하였다. 이것은 후속하여 적층된 제 1금속층이 두께가 0.5㎛ 이하이므로, 표면이 너무 거칠은 경우 단선이 발생할 수 있기 때문이다.
금속 마스크(12)를 세라믹기판(11)에 도포하고, NiCr 금속층(제 3금속층)을 형성하였다. 이 목적을 위해 스퍼터링 장치를 사용한다. 이 층은 레지스터로서 또는 기판을 후속 절단하는 동안 위치표시 마크로서 사용되고, 여기서는 NiCr을 레지스터로서 사용하기 위해 선택하였다. 도 2b는 금속 마스크(12)를 제거한 후, 제 ３금속층(13)으로서 NiCr의 패턴이 세라믹기판(11)의 표면에 형성되었을 때의 상태를 도시한 것이다. 다음에, 도 2c에 도시한 바와 같이, Ti/Mo/Ni을 제 1금속층(14)으로서 세라믹기판(11)의 상부면 전체에 증착하였다. 티타늄의 두께는 0.05㎛이고, 몰리브덴의 두께는 0.05㎛이고, 니켈의 두께는 0.3㎛이었다.
도 2d에 도시한 바와 같이, 이 위에 포토마스크를 사용하여 레지스트(15)를 형성하였다. 레지스트(15)의 두께는, 제 2금속층의 두께를 고려하여, 2㎛로 하였다.
다음에, 도 2e에 도시한 공정에서, 제 2금속층(16)으로서 Ni/Au를 전기도금함으로써 적층하였다. 도금의 접착성을 향상시키기 위하여, 니켈의 두께는 0.5㎛이고, 금의 두께는 3㎛이다. 레지스트(15)의 두께 때문에, 제 2금속층(16)이 다소 버섯형상이 되었지만, 문제가 되는 것은 아니었다. 이 금속층은, 접착강도를 높이기 위하여 합금처리가 이어서 실시되는 경우에, 단독으로 금이어도 된다.
도 2f에 도시한 바와 같이 레지스트(15)를 제거한 후, 제 1금속층(14)의 니켈과 몰리브덴을 에칭하였다. 여기서, 레지스트를 제거하는 동안 니켈 산화물이 표면에 형성되므로, 이것을 제거한 후, 니켈과 몰리브덴을 반응성 에칭용액으로 동시에 모두 에칭하였다. 티타늄을 불산계 에칭용액으로 제거하였다. 이와 같이 완성된 제품을 도 2g에 도시한다.
배선 라인간의 저항값은 적어도 1MΩ이고, 최종의 회로기판은 뛰어난 절연성을 지녔다.
상기 실시예에서 금속층은 세라믹기판의 한 측면에만 형성되었지만, 동시에 양면에 형성되어도 된다.
실시예 2
도 3에 도시된 패턴을 가지는 회로기판을 상기 실시예 1에서 설명한 공정을 사용하여 제작하였다. 여기서, 배선층(19)은, 제 1금속층이 Ti/Mo/Ni이고, 제 2금속층이 Ni/Au이고, 레지스터층(20)으로서 사용된 제 3금속층이 Ni/Cr이 되도록 되어 있다. 도 3에 도시된 바와 같이, 집적 변조기와 적어도 10mW의 열발생장치가 부착된 고출력 LD(반도체 레이저)(17)를 이 회로기판에 땜납으로 다이 본딩하고, 본딩 와이어(18)를 사용하여 와이어 본딩하였다. LD를 장착한 후에, 모듈을 작동시키면, 변조 특성인 SN비가 종래의 회로기판을 사용했을 때 보다 0.1dB 더 향상되었다. LD 장착용 회로기판의 크기는 종래 기판 크기의 단지 1/4이고, 고속화 한계도 40 Gbps 이상으로 증가하였다.
본 발명은, 두꺼운 막에 미세한 배선 패턴을 가지는 소형의 고성능 회로기판을 얻는 것을 가능하게 한다. 따라서, 소형이고 고성능인 고출력 모듈을 얻는 것도 가능하다.
Claims (9)
- 세라믹기판 위에 패턴으로 형성된 제 1금속층과, 제 1금속층 위에 패턴으로 형성된 적어도 0.5㎛ 두께의 제 2금속층을 포함하는 회로기판에 있어서, 에칭에 의해 제 1금속층의 폭을 좁게 하는 것을 특징으로 하는 회로기판.
- 제 1항에 있어서, 제 1금속층과 동일한 평면위에 패턴으로 형성된 제 3금속층을 가지는 것을 특징으로 하는 회로기판.
- 제 1항에 있어서, 제 2금속층의 최외층이 금인 것을 특징으로 하는 회로기판.
- 제 2항에 있어서, 제 ３금속층이 크롬 또는 NiCr을 함유한 합금인 것을 특징으로 하는 회로기판.
- 제 1항에 있어서, 세라믹기판이 AlN 및 Si3N4로 구성된 군으로부터 선택한 적어도 한 개를 적어도 90중량% 함유하는 것을 특징으로 하는 회로기판.
- 제 1항에 있어서, 세라믹기판이 다이아몬드 또는 cBN인 것을 특징으로 하는회로기판.
- 세라믹기판 위에 제 1금속층을 증착 또는 스퍼터링하는 공정과;적어도 0.5㎛의 두께를 가진 레지스트를 형성하고 패턴을 형성하는 공정과;레지스트를 마스크로서 사용하여 도금에 의해 제 2금속층을 제 1금속층 위에 도포하는 공정과;레지스트를 제거한 후에 제 2금속층을 마스크로서 사용하여 제 1금속층을 에칭함으로써 제 1금속층의 폭을 좁히는 공정을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
- 제 ３금속층을 세라믹기판 위에 패턴으로 형성한 후, 제 1금속층을 증착 또는 스퍼터링하는 공정과;적어도 0.5㎛의 두께를 가진 레지스트를 형성하고 패턴을 형성하는 공정과;레지스트를 마스크로서 사용하여 도금에 의해 제 2금속층을 제 1금속층 위에 도포하는 공정과;레지스트를 제거한 후에 제 2금속층을 마스크로서 사용하여 제 1금속층을 에칭함으로써 제 1금속층의 폭을 좁히는 공정을 포함하는 것을 특징으로 하는 회로기판의 제조방법.
- 적어도 1OmW의 열을 발생하는 적어도 한 개의 고출력 반도체소자를 땜납 또는 전도성 수지에 의하여 제 1항에 기재된 회로기판 위에 연결한 것을 특징으로 하는 고출력 모듈.
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| E902 | Notification of reason for refusal | ||
| WITB | Written withdrawal of application |