JP6030419B2 - 配線基板および電子装置 - Google Patents

配線基板および電子装置 Download PDF

Info

Publication number
JP6030419B2
JP6030419B2 JP2012256399A JP2012256399A JP6030419B2 JP 6030419 B2 JP6030419 B2 JP 6030419B2 JP 2012256399 A JP2012256399 A JP 2012256399A JP 2012256399 A JP2012256399 A JP 2012256399A JP 6030419 B2 JP6030419 B2 JP 6030419B2
Authority
JP
Japan
Prior art keywords
layer
plating layer
metallized
metallized layer
plating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012256399A
Other languages
English (en)
Other versions
JP2014103367A (ja
Inventor
正貴 吉田
正貴 吉田
陽介 森山
陽介 森山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2012256399A priority Critical patent/JP6030419B2/ja
Publication of JP2014103367A publication Critical patent/JP2014103367A/ja
Application granted granted Critical
Publication of JP6030419B2 publication Critical patent/JP6030419B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate

Landscapes

  • Manufacturing Of Printed Wiring (AREA)

Description

本発明は、電子部品を搭載するための配線基板および電子装置に関するものである。
従来、電子部品を搭載するための配線基板は、絶縁基体と、絶縁基体の上面に設けられたメタライズ層と、メタライズ層上に被着されためっき層とから構成されている。このようなメタライズ層およびめっき層は、電子部品素子を搭載するための素子搭載用金属層または、素子搭載用金属層の周囲に設けられた接続電極として用いられる。
このような配線基板に、例えば発光素子を実装した後、透明な樹脂によって発光素子を封止することによって発光装置を作製できる（例えば、特許文献１を参照。）。
特開2008-047617号公報
しかしながら、例えば近年の発光素子の高輝度化に伴って、発光素子で生じる熱が増加しており、発光素子で生じた熱によってめっき層とメタライズ層との間に生じる熱応力が増加して、この熱応力によってめっき層がメタライズ層から剥がれる可能性があった。特にめっき層が複数の金属層（例えば、メタライズ層および他のめっき層）を被覆するような場合には、めっき層の熱膨張係数と複数の金属層のそれぞれの熱膨張係数とが異なるため、剥がれやすくなる可能性が高かった。
本発明の一つの態様による配線基板は、絶縁基体と、絶縁基体の上面に形成されており、ＣｕとＷを主成分として含んでいるメタライズ層と、メタライズ層上に形成された第１のめっき層と、第１のめっき層の上面から第１のめっき層の側面およびメタライズ層の側面にかけて形成されたＣｕからなる第２のめっき層とを有している。メタライズ層の側面が中央部領域と比べてＣｕが少ないポーラス状であり、第２のめっき層の一部がポーラス状のメタライズ層の側面の空隙部に入り込んでいる。
本発明の他の態様による電子装置は、上記構成の配線基板と、配線基板の第２のめっき層上に搭載された電子部品とを有している。
本発明の一つの態様による配線基板によれば、絶縁基体と、絶縁基体の上面に形成されており、ＣｕとＷを主成分として含んでいるメタライズ層と、メタライズ層上に形成された第１のめっき層と、第１のめっき層の上面から第１のめっき層の側面およびメタライズ層の側面にかけて形成されたＣｕからなる第２のめっき層とを有しており、メタライズ層の側面が中央部領域と比べてＣｕが少ないポーラス状であり、第２のめっき層の一部がポーラス状のメタライズ層の側面の空隙部に入り込んでいることから、第２のめっき層の一部がメタライズ層のポーラス状の空隙部内に引っかかった状態でメタライズ層に接合されるので、第２のめっき層がメタライズ層から剥がれることを低減できる。
本発明の他の態様による電子装置によれば、上記構成の配線基板と、配線基板の第２のめっき層上に搭載された電子部品とを有していることから、めっき層がメタライズ層から剥がれる可能性が低減されるので、長期信頼性に優れたものとなる。
（ａ）は、は本発明の第１の実施形態における電子装置を示す上面図であり、（ｂ）は、（ａ）のＡ部における拡大図である。 （ａ）は、図１に示された電子装置のＡ−Ａ線における断面図であり、（ｂ）は、（ａ）のＡ部における拡大図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態における配線基板の製造方法の一部を示す断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態における配線基板の他の製造方法の一部を示す断面図である。 本発明の第２の実施形態における電子装置の断面図における拡大図である。 （ａ）は、本発明の他の実施形態における電子装置を示す上面図であり、（ｂ）は（ａ）のＡ−Ａ線における断面図である。 本発明の他の実施形態における電子装置の断面図である。
本発明のいくつかの例示的な実施形態について、添付の図面を参照しつつ説明する。
（第１の実施形態）
本発明の第１の実施形態における電子装置は、図１および図２に示されているように、配線基板１と、配線基板１の上面に設けられた電子部品２とを含んでいる。電子装置は、例えば電子部品モジュールを構成する回路基板上に実装される。
配線基板１は、絶縁基体11と、絶縁基体11の上面に設けられたメタライズ層12と、メタライズ層12上に形成された第１のめっき層13と、第１のめっき層13の上面から第１のめっき層13の側面およびメタライズ層12の側面にかけて形成された第２のめっき層14と、絶縁基体11に設けられている配線導体15とを有している。図１および図２において、電子装置は仮想のｘｙｚ空間におけるｘｙ平面に実装されている。図２において、上方向とは、仮想のｚ軸の正方向のことをいう。
絶縁基体11は、電子部品２の搭載領域を含む上面を有しており、平面視において矩形の板状の形状を有している。絶縁基体11は、電子部品２を支持するための支持体として機能し、上面中央部の搭載領域上に電子部品２が低融点ろう材または導電性樹脂等の接合剤を介して接着され固定される。
絶縁基体11は、例えば、酸化アルミニウム質焼結体（アルミナセラミックス），窒化アルミニウム質焼結体，ムライト質焼結体またはガラスセラミックス焼結体等のセラミックスを用いることができる。
絶縁基体11が、樹脂材料を用いて作製される場合は、例えば、エポキシ樹脂，ポリイミド樹脂，アクリル樹脂，フェノール樹脂，ポリエステル樹脂、または四フッ化エチレン樹脂を始めとするフッ素系樹脂等を用いることができる。
絶縁基体11が、例えば酸化アルミニウム質焼結体から成る場合であれば、酸化アルミニウム，酸化珪素，酸化マグネシウムおよび酸化カルシウム等の原料粉末に適当な有機バインダーおよび溶剤等を添加混合して泥漿状とし、これをドクターブレード法またはカレンダーロール法等によってシート状に成形してセラミックグリーンシートを得て、しかる後、セラミックグリーンシートに適当な打ち抜き加工を施すとともにこれを複数枚積層し、高温（約1300〜1600℃）で焼成することによって製作される。
メタライズ層12は、絶縁基体11の上面に設けられており、ポーラス状の側面12ａを有し
ている。メタライズ層12は、電子部品２の搭載部または、電子部品２に例えばワイヤボンディング等によって電気的に接続される接続電極として用いられる。また、メタライズ層12は、タングステン（Ｗ），モリブデン（Ｍｏ），マンガン（Ｍｎ），銀（Ａｇ），銅（Ｃｕ）等から選ばれる複数種類の主成分を含んでいる。メタライズ層12は、例えば、ＣｕＷを主成分として10〜30μｍ程度の厚みに設けられる。
また、例えば、メタライズ層12は、複数種類の主成分のうち含有量が少ない金属が除去されたポーラス状の側面12ａを有している。このことによって、絶縁基体11とメタライズ層12との接合強度の低下を低減できる。メタライズ層12は、ポーラス状の側面12ａからメタライズ層12の中央側に向かって空隙部を有する空隙部含有領域12ｂを含んでいる。
メタライズ層12は、上記したような複数種類の主成分の金属粉末メタライズを含んでおり、例えば、ＣｕとＷとを主成分として含んだ金属粉末メタライズからなる。金属粉末は、混合、合金のいずれの形態であってもよい。例えば、ＣｕとＷを主成分としている場合、Ｗの金属粉末とＣｕの金属粉末に、有機バインダーおよび有機溶剤、また必要に応じて分散剤等を加えて製作したメタライズペーストを、セラミックグリーンシート上にスクリーン印刷法等を用いて印刷することによって製作される。メタライズ層12を構成する成分中においては、主成分であるＣｕＷの含有量が最も多い。また、メタライズ層12を構成する成分中においては、ＣｕＷが50質量％以上含まれており、ＣｕおよびＷはそれぞれ20質量%以上含まれていればよい。
配線導体15は絶縁基体11の内部および下面に設けられている。配線導体15は、絶縁基体11の内部および下面に設けられた配線導体と、絶縁基体11を貫通して上下に位置する配線導体同士を電気的に接続する貫通導体とを含んでいる。絶縁基体11の内部に設けられた配線導体15は、メタライズ層12同士または、メタライズ層12と外部回路基板とを互いに電気的に接続するためのものである。また、下面に設けられた配線導体15は外部端子電極として用いることができる。
配線導体15は、上記メタライズ層12と同様の金属材料を用いた金属粉末メタライズから成る。ＷまたはＭｏ等の高融点金属材料を用いる場合には、例えばＣｕと混合または合金化して用いる。
絶縁基体11の内部に配置される配線導体15は、例えば絶縁基体11用のセラミックグリーンシートに配線導体15用のメタライズペーストをスクリーン印刷法等の印刷手段によって印刷塗布し、絶縁基体11用のセラミックグリーンシートとともに焼成することによって形成される。また、貫通導体は、例えば絶縁基体11用のセラミックグリーンシートに金型またはパンチングによる打ち抜き加工またはレーザー加工等の加工方法によって貫通導体用の貫通孔を形成し、この貫通孔に貫通導体用のメタライズペーストを上記印刷手段によって充填しておき、絶縁基体11用のセラミックグリーンシートとともに焼成することによって形成される。
メタライズ層12および配線導体15の表面には、ニッケル，金等の耐蝕性に優れる金属めっき層が被着されている。金属めっき層が被着されていることによって、メタライズ層12および配線導体15が腐食することを低減できる。また、金属めっき層が被着されていることによって、電子部品２、ボンディングワイヤ等の接続部材３または外部回路基板と、メタライズ層12または配線導体15とを強固に接合できる。例えば、メタライズ層12または配線導体15の露出部の表面には、厚さ１〜10μｍ程度のニッケルめっき層と厚さ0.1〜３μ
ｍ程度の金めっき層とが順次被着される。
例えば、配線基板１に発光素子を搭載する場合には、電子部品２が搭載されるメタライ
ズ層12の最表面には銀めっき層を被着させ、その他のメタライズ層12および配線導体15の最表面には金めっき層を被着させても構わない。金めっき層は、銀めっき層と比較して、電子部品２、接続部材３および外部の回路基板の配線との接合性に優れており、銀めっき層は、金めっき層と比較して光反射率が高いためである。また、配線導体15と金属導体層の最表面を銀と金との合金めっき層として、例えば、銀と金との全率固溶の合金めっき層としてもよい。
第１のめっき層13は、メタライズ層12の上面を被覆するように設けられており、メタライズ層12と第２のめっき層13とを接合するためのものである。第１のめっき層は例えば、ニッケル等のメタライズ層12との接合強度の高い金属材料を用いることができる。
第１のめっき層13は、３層のめっき層を含んでいる。例えば、図２（ｂ）に示された例のように、第１のめっき層13は、下層の第１のめっき層13ａ、中間層の第１のめっき層13ｂおよび上層の第１のめっき層13ｃを含んでいる。下層の第１のめっき層13ａは、例えばＣｕＷを主成分としたメタライズ層12上にＮｉを主成分として３〜10μｍ程度の厚みに設けられる。中間層の第１のめっき層13ｂは、例えばＣｕを主成分として10〜80μｍ程度の厚みに設けられる。上層の第１のめっき層13ｃは、例えばＮｉを主成分として３〜10μｍ程度の厚みに設けられる。ここで、上層の第１のめっき層13ｃは、ＣｕＷを主成分としたメタライズ層12の側面をエッチングする際に、中間層の第１のめっき層13ｂのＣｕの表面がエッチングされることを抑制するための保護層としての役割を果たす。このように、第１のめっき層13の一部として放熱性に優れたＣｕ等を比較的厚く設けておくことによって、電子部品２の放熱性を向上できる。また、第２のめっき層14を被着する前に、上層の第１のめっき層13ｃを研磨等の加工手段により除去して、中間層の第１のめっき層13ｂ上に第２のめっき層14を直接被着しても構わない。これにより、電子部品が搭載される領域やボンディング等により接続される領域の平坦性を高めるとともに、放熱性に優れたものとすることができる。
第２のめっき層14は、メタライズ層12の側面、第１のめっき層13の上面および側面を被覆している。第２のめっき層14の端部は、メタライズ層12の側面のポーラス状の側面12ａ上に位置しており、第２のめっき層14の一部はメタライズ層12の側面のポーラス状の側面12ａの空隙部に入り込んでいる。ここで、ポーラス状の側面12ａは、例えばメタライズ層12がＣｕとＷとを主成分とする場合であれば、メタライズ層12の中央部領域と比較してＣｕとＷのいずれか一方の金属が少なくなっている状態となっている。
本実施形態において、第２のめっき層14は２層のめっき層を含んでいる。例えば、図２（ｂ）に示された例のように、第２のめっき層14は下層の第２のめっき層14ａおよび上層の第２のめっき層14ｂを含んでいる。メタライズ層12が、ＣｕＷを主成分として10〜30μｍ程度の厚みに設けられる場合であれば、下層の第２のめっき層14ａは、例えば、Ｎｉを主成分として３〜10μｍ程度の厚みに設けられ、上層の第２のめっき層14ｂは、例えば、例えば、Ａｕを主成分として0.5〜３μｍ程度の厚みに設けられる。
配線基板１のメタライズ層12および第１のめっき層13ならびに第２のめっき層14は、例えば、以下の製造方法によって製作できる。ここでは、図２に示された例のメタライズ層12と第１のめっき層13と第２のめっき層14の製造方法について、図３および図４を元に概略的に説明する。図３および図４に示された例においては、例えば、メタライズ層12はＣｕとＷを主成分とした金属層、第１のめっき層13はＮｉを主成分とした金属層、第２のめっき層14はＡｕを主成分とした金属層から形成されている。
以下、配線基板１の製造方法について記載する。配線基板１の第１の製造方法について説明する。はじめに、図３（ａ）に示された例のように、絶縁基体11の上面にメタライズ
層12を形成する。メタライズ層12は、例えば、絶縁基体11となるセラミックグリーンシートに、メタライズ層12用の導体ペーストを所定のパターンに印刷塗布して、絶縁基体11となるセラミックグリーンシートと同時に焼成することによって形成される。例えば、ＣｕＷを主成分とするメタライズ層12は10〜30μｍ程度の厚みに設けられる。
次に、図３（ｂ）に示された例のように、メタライズ層12の上面に、第１のめっき層13を形成する。メタライズ層12の側面が、第１のめっき層13から露出するように設けられる。第１のめっき層13は、例えば、メタライズ層12に電解めっき法または無電解めっき法によって順次被着させることができる。ここで、例えば、Ｎｉを主成分とする第１のめっき層13は３〜10μｍ程度の厚みに設けられる。なお、上述のように、第１のめっき層13が複数層からなる場合には、めっき層はそれぞれ所定の厚みに被着される。
次に、図３（ｃ）に示された例のように、メタライズ層12の側面の一部をエッチング法等によって除去する。ここで、メタライズ層12には、互いのエッチング処理速度が異なるＣｕとＷとを主成分として用いていることで、側面に露出したＣｕまたはＷのいずれか一方の金属を大きくエッチングし、メタライズ層12の側面をポーラス状の側面12ａに形成する。また、メタライズ層12の上面に設けられたＮｉを主成分とする第１のめっき層13は、メタライズ層12の上面がエッチングによって除去されるのを抑制するための保護層としての役割を果たす。
その後、図３（ｄ）に示された例のように、メタライズ層12および第１のめっき層13の表面を覆うように第２のめっき層14を形成する。第２のめっき層14の端部は、メタライズ層12の側面のポーラス状の側面12ａの空隙部に入り込む。ここで、例えば、Ａｕを主成分とする第２のめっき層14は、0.5〜３μｍ程度の厚みに設けられており、ポーラス状の側
面12ａの深さＷよりも大きいことが好ましい。ポーラス状の側面12ａの周囲の第２のめっき層14の側面に凹凸が発生したとしても、第２のめっき層14の上面は側面と比較して平坦に形成されやすいので電子部品２または接続部材３の接続への影響は小さい。なお、上述のように、第２のめっき層14が複数層からなる場合には、めっき層がはそれぞれ所定の厚みに被着される。
また、ポーラス状の側面12ａは、図１に示された例のように、平面視において電子部品２と重ならない場合には、ポーラス状の側面12ａの奥部等に空隙部が残った場合であっても放熱性が低下することを低減できる。
次に、配線基板１の第２の製造方法について説明する。なお、配線基板１の第１の製造方法と異なる部分について記載する。まず、図４（ａ）に示された例のように、絶縁基体11の上面の略全面に、第１の製造方法と同様にメタライズ層12を形成する。
次に、図４（ｂ）に示された例のように、メタライズ層12上に、例えば、フォトレジスト法等を用いて第１のめっき層13を所定のパターンに形成する。第１のめっき層13は、例えば、メタライズ層12に電解めっき法または無電解めっき法によって被着させることができる。
次に、図４（ｃ）に示された例のように、メタライズ層12の露出した領域をエッチング法等によって除去して、第１のめっき層12の外形に沿って所定パターンに形成するとともに、メタライズ層12の側面の一部がポーラス状の側面12ａとなるように形成する。メタライズ層12ａの側面の一部は、メタライズ層12のＣｕおよびＷをそれぞれエッチングして所定パターンに形成する際に、メタライズ層12にエッチング処理速度の異なるＣｕとＷを用いられていることで、側面に露出したＣｕまたはＷのいずれか一方が大きく除去されるようにしておくことによって、ポーラス状の側面12ａに形成できる。
その後、図４（ｄ）に示された例のように、メタライズ層12および第１のめっき層13を覆うように第２のめっき層14を形成する。第２の製造方法においては、絶縁基体11とメタライズ層12との接合が強固であるとともに、パターンの寸法精度等に優れた配線基板１として製作することができる。
電子部品２は、配線基板１の第２のめっき層14の上面に搭載される。電子部品２は、ＩＣチップ、ＬＳＩチップ等の半導体素子、発光素子、水晶振動子、圧電振動子等の圧電素子または各種センサ等である。例えば、電子部品２がフリップチップ型の半導体素子である場合には、半導体素子は、はんだバンプまたは金バンプまたは導電性樹脂（異方性導電樹脂等）等の接続部材３を介して、半導体素子の電極と金属部材12とが電気的および機械的に接続されることによって配線基板１に搭載される。また、例えば電子部品２がワイヤボンディング型の半導体素子である場合には、半導体素子は、接合部材によって電子部品搭載領域に固定された後、ボンディングワイヤ等の接続部材３を介して半導体素子の電極と金属部材12とが電気的に接続されることによって配線基板１に搭載される。また、配線基板１には、複数の電子部品２を搭載しても良いし、必要に応じて、抵抗素子および容量素子等の小型の電子部品を搭載しても良い。また、電子部品２は必要に応じて樹脂４によって封止される。
本実施形態の配線基板１によれば、絶縁基体11と、絶縁基体11の上面に形成されており、複数種類の主成分を含んでいるメタライズ層12と、メタライズ層12上に形成された第１のめっき層13と、第１のめっき層13の上面から第１のめっき層13の側面およびメタライズ層12の側面にかけて形成された第２のめっき層14とを有しており、メタライズ層12の側面がポーラス状であり、第２のめっき層14の一部がポーラス状のメタライズ層12の側面の空隙部に入り込んでいる。配線基板１が、このような構造であることから、第２のめっき層14がメタライズ層12と第１のめっき層13とを被覆するとともに、第２のめっき層14の端部がメタライズ層12のポーラス状の側面12ａの空隙内に引っかかった状態でメタライズ層に接合されるので、第２のめっき層14がメタライズ層12から剥がれることを低減できる。
また、メタライズ層12の側面に形成されたポーラス状の側面12ａは、メタライズ層12の内部で繋がっている場合には、第２のめっき層14とメタライズ層12との接合強度を向上するのに有効である。
また、メタライズ層12は、図１に示された例のように、側面の全周にわたってポーラス状であると、第２のめっき層14がメタライズ層12の全周にわたってメタライズ層12のポーラス状の側面12ａ内に引っかかった状態で接合されるので、第２のめっき層14がメタライズ層12から剥がれることを低減できる。
また、メタライズ層12と第２のめっき層14とが同じ金属材料を含んでいても良い。例えば、メタライズ層12がＣｕＷからなり、第２のめっき層14がＣｕからなる場合、メタライズ層12のポーラス状の側面12ａ内にＣｕからなる第２のめっき層14が入り込むことで、メタライズ層12と第２のめっき層14との接合強度を向上するのに有効である。
本実施形態の電子装置によれば、上記構成の配線基板１と、配線基板１の第２のめっき層14上に搭載された電子部品２とを有していることから、第２のめっき層14がメタライズ層12から剥がれる可能性が低減されるので、長期信頼性に優れたものとなる。
（第２の実施形態）
次に、本発明の第２の実施形態による電子装置について、図５を参照しつつ説明する。
本発明の第２の実施形態における電子装置において、上記した第１の実施形態の電子装置と異なる点は、図５に示された例のように、平面視において電子部品２と重ならないメタライズ層12の上面が、ポーラス状となっており、第２めっき層14と接している点である。このような場合には、メタライズ層12の上面においても第２めっき層14が、ポーラス状の空隙部内に引っかかった状態でメタライズ層に接合されるので、第２のめっき層14がメタライズ層12から剥がれることをさらに低減できる。
本発明は、上述の実施の形態の例に限定されるものではなく、種々の変更は可能である。例えば、複数の電子部品２が搭載されていても構わない。
また、配線基板１は、上面に電子部品２が収納されるキャビティを有していても良いし、キャビティの内周面に反射層を有していても構わない。
また、配線基板１は多数個取り配線基板の形態で製作されていてもよい。
また、メタライズ層12の側面をエッチングした後、研磨等によって上層の第１のめっき層13ｃを除去してから第２のめっき層14を被着させても構わない。
第１のめっき層13または第２のめっき層14は一層のめっき層であっても構わない。
また、図６に示された例のように、配線導体15が絶縁基体11の上面側に導出されている点である。このような場合には、配線基板１の下面側の全体に絶縁基体11よりも熱伝導率の高い放熱部材を接合して配線基板１の放熱性を向上できる。絶縁基体11よりも熱伝導率の高い材料としては、例えば、銅（Ｃｕ），銅−タングステン（Ｃｕ−Ｗ）またはアルミニウム（Ａｌ）等の金属材料が挙げられる。
また、図７に示された例のように、配線基板１は、絶縁基体11の中央部下面にメタライズ層12または配線導体15を有していても構わない。中央部のメタライズ層12および配線導体15は、例えば、外部回路基板との接合強度を向上するために用いられる。
また、図７に示された例のように、絶縁基体11の上面側と下面側とに側面にポーラス状の側面12ａを有するメタライズ層12が設けられていてもよい。図４に示された例のような第２の製造方法を用いて作製する場合、絶縁基体１の上下面に同じ材料および同じ方法によって、同様の大きさまたは厚みにメタライズ層12を設けて製作することによって、絶縁基体11の上下面におけるメタライズ層12のバランスが取れるので、製作時に絶縁基体11に発生する反り等の変形を低減できる。
また、図７に示された例のように、配線基板１が、絶縁基体11の内部の電子部品２と重なる領域に埋設されており、絶縁基体11よりも放熱性の高い金属部材５を有すると、配線基板１の放熱性を向上できる。
１・・・・配線基板
11・・・・絶縁基体
12・・・・メタライズ層
12ａ・・・ポーラス状の側面
12ｂ・・・空隙部含有領域
13・・・・第１のめっき層
14・・・・第２のめっき層
15・・・・配線導体
16・・・・中央導体
２・・・・電子部品
３・・・・接続部材
４・・・・樹脂
５・・・・金属部材

Claims (3)

  1. 絶縁基体と、
    該絶縁基体の上面に形成されており、ＣｕとＷを主成分として含んでいるメタライズ層と、
    該メタライズ層上に形成された第１のめっき層と、
    該第１のめっき層の上面から前記第１のめっき層の側面および前記メタライズ層の側面にかけて形成されたＣｕからなる第２のめっき層とを備えており、
    前記メタライズ層の前記側面が中央部領域と比べてＣｕが少ないポーラス状であり、前記第２のめっき層の一部がポーラス状の前記メタライズ層の前記側面の空隙部に入り込んでいることを特徴とする配線基板。
  2. 前記メタライズ層は、前記側面の全周にわたってポーラス状であることを特徴とする請求項１に記載の配線基板。
  3. 請求項１または請求項２に記載の配線基板と、
    該配線基板の前記第２のめっき層上に搭載された電子部品とを備えていることを特徴とする電子装置。
JP2012256399A 2012-11-22 2012-11-22 配線基板および電子装置 Expired - Fee Related JP6030419B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012256399A JP6030419B2 (ja) 2012-11-22 2012-11-22 配線基板および電子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012256399A JP6030419B2 (ja) 2012-11-22 2012-11-22 配線基板および電子装置

Publications (2)

Publication Number Publication Date
JP2014103367A JP2014103367A (ja) 2014-06-05
JP6030419B2 true JP6030419B2 (ja) 2016-11-24

Family

ID=51025589

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012256399A Expired - Fee Related JP6030419B2 (ja) 2012-11-22 2012-11-22 配線基板および電子装置

Country Status (1)

Country Link
JP (1) JP6030419B2 (ja)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000154081A (ja) * 1998-09-16 2000-06-06 Toshiba Electronic Engineering Corp セラミックス部品およびその製造方法
JP2003023224A (ja) * 2001-07-05 2003-01-24 Sumitomo Electric Ind Ltd 回路基板とその製造方法及び高出力モジュール
JP2004140085A (ja) * 2002-10-16 2004-05-13 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
JP2006041225A (ja) * 2004-07-28 2006-02-09 Denso Corp セラミック配線板の製造方法
JP2006080424A (ja) * 2004-09-13 2006-03-23 Matsushita Electric Ind Co Ltd 配線基板およびその製造方法
JP5178619B2 (ja) * 2008-10-30 2013-04-10 京セラ株式会社 半導体装置用基板および半導体装置

Also Published As

Publication number Publication date
JP2014103367A (ja) 2014-06-05

Similar Documents

Publication Publication Date Title
JP6096812B2 (ja) 電子素子搭載用パッケージ、電子装置および撮像モジュール
JP6133854B2 (ja) 配線基板および電子装置
JP2014127678A (ja) 配線基板および電子装置
EP3633719A1 (en) Electronic component mounting substrate, electronic device, and electronic module
JP6030370B2 (ja) 配線基板および電子装置
US10249564B2 (en) Electronic component mounting substrate, electronic device, and electronic module
JP6423141B2 (ja) 発光素子搭載用部品および発光装置
US10174914B2 (en) Light-emitting-element mounting substrate, light emitting device, and light emitting module
JP6626735B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
CN108028232B (zh) 布线基板、电子装置以及电子模块
JP5546350B2 (ja) 多数個取り配線基板
JP2023071984A (ja) 配線基板、電子装置および電子モジュール
JP2006270082A (ja) 配線基板及びそれを用いた電子装置
JP6046421B2 (ja) 配線基板および電子装置
JP5855822B2 (ja) 多数個取り配線基板
JP6166194B2 (ja) 配線基板、電子装置および電子モジュール
JP6224473B2 (ja) 配線基板、電子装置および電子モジュール
JP6271882B2 (ja) 配線基板および電子装置
JP6030419B2 (ja) 配線基板および電子装置
JP6325346B2 (ja) 配線基板、電子装置および電子モジュール
JP2017135281A (ja) 電子部品搭載用パッケージ、電子装置および電子モジュール
CN113474884A (zh) 布线基板、电子装置以及电子模块
CN113228258A (zh) 布线基板、电子装置以及电子模块
JPWO2018155434A1 (ja) 配線基板、電子装置および電子モジュール
JP6514036B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150615

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160721

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160920

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161020

R150 Certificate of patent or registration of utility model

Ref document number: 6030419

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees