KR20030019471A - 디누디드 존을 갖는 실리콘 웨이퍼를 형성하는 방법 및장치 - Google Patents

디누디드 존을 갖는 실리콘 웨이퍼를 형성하는 방법 및장치 Download PDF

Info

Publication number
KR20030019471A
KR20030019471A KR1020027018027A KR20027018027A KR20030019471A KR 20030019471 A KR20030019471 A KR 20030019471A KR 1020027018027 A KR1020027018027 A KR 1020027018027A KR 20027018027 A KR20027018027 A KR 20027018027A KR 20030019471 A KR20030019471 A KR 20030019471A
Authority
KR
South Korea
Prior art keywords
wafer
temperature
sec
chamber
support
Prior art date
Application number
KR1020027018027A
Other languages
English (en)
Inventor
찰스 치운-치 양
Original Assignee
엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 filed Critical 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드
Publication of KR20030019471A publication Critical patent/KR20030019471A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

본 발명에 따르면, 반도체 웨이퍼내에 디누디드 존과 에피택셜 층을 형성하는 장치 및 방법이 제공된다. 에피택셜 층과 디누디드 존을 형성하는데 있어서 하나의 챔버가 사용된다. 디누디드 존은, 웨이퍼의 주변 모서리 부분만이 지지대와 접하도록 환형의 지지대 상에 웨이퍼가 지지되어 있는 동안, 챔버내의 웨이퍼를 가열하고 이후 급속 냉각시킴으로써 형성된다.

Description

디누디드 존을 갖는 실리콘 웨이퍼를 형성하는 방법 및 장치{METHOD AND APPARATUS FOR FORMING A SILICON WAFER WITH A DENUDED ZONE}
반도체 전자 부품을 제조하는 데 사용되는 대부분의 공정을 위한 출발 재료인 단결정 실리콘은 대개 초크랄스키("Cz") 방법에 의해 제조된다. 이 방법에서는, 다결정 실리콘("폴리실리콘")이 도가니(crucible)에 충전되어 용융되고, 시드 결정(seed crystal)이 용융된 실리콘과 접촉되어, 저속 인상(slow extraction)에 의해 단결정이 성장된다. 인상 공정 동안 형성되는 결정의 제1 부분은 얇은 네크(thin neck)이다. 네크의 형성이 완료된 후, 원하는 직경 또는 목표 직경에 도달될 때까지 인상 속도(pulling rate) 및/또는 용융체 온도를 감소시킴으로써 결정의 직경이 확대된다. 그 다음, 감소하는 용융체 액위(melt level)를 보상하면서인상 속도 및 용융체 온도를 제어함으로써 대략 일정한 직경을 갖는 결정의 원통형 본체가 성장된다. 성장 공정의 종료에 거의 도달하여 도가니 내의 용융된 실리콘이 소진되기 전에, 엔드-콘(end-cone)을 형성하도록 결정 직경이 점차 감소된다. 일반적으로, 엔드 콘은 결정 인상 속도 및 도가니에 공급되는 열을 증가시킴으로써 형성된다. 직경이 충분히 작아졌을 때, 결정은 용융체로부터 분리된다.
단결정 실리콘 내의 다수의 결함은, 결정이 응고 후 냉각됨에 따라 결정 성장 챔버 내에서 형성된다. 이러한 결함은, 부분적으로 결정 격자 베이컨시(crystal lattice vacancies) 및 실리콘 셀프-인터스티셜(silicon self-interstitials)로 알려진 과잉의(즉, 용해도 한계를 넘는 농도의) 고유 점결함(intrinsic point defect)의 존재로 인해 발생된다. 용융체로부터 성장되는 실리콘 결정은 일반적으로 과잉의 한 종류 또는 다른 종류의 고유 점결함과 함께 성장된다. 실리콘 내의 이들 점결함의 종류 및 초기 농도는 응고 시 결정되는 것으로 제안되었으며, 또한 이들 농도가 시스템 내에서 소정 수준의 임계 과포화에 도달되고 점결함의 이동도(mobility)가 충분히 높으면 반응(또는 응집 현상)이 일어날 것이라고 제안되었다. Cz 실리콘 내의 응집 고유 점결함의 밀도는 종래부터 약 1×103개/㎤ 내지 약 1×107개/㎤의 범위 내에 있다. 이들 수치는 비교적 낮지만, 응집 점결함은 소자 제조업자들에게 그 중요성이 급격하게 증가하는 것으로, 사실상 현재 소자 제조 공정의 수율 제한 인자로서 간주되며, 복잡한 고집적 회로의 제조에서 재료의 잠재 수율에 심각하게 영향을 줄 수 있다.
한 가지 특히 문제가 있는 종류의 결함은 결정성 핏(crystal originated pit)("COP")의 존재이다. 이 종류의 결함의 발생원은 실리콘 격자 베이컨시의 응집이다. 특히, 실리콘 격자 베이컨시가 실리콘 잉곳 내에 응집될 때, 이들은 보이드(void)를 형성한다. 후속하여, 잉곳이 웨이퍼로 슬라이싱될 때, 이들 보이드는 노출되어 웨이퍼 표면 상에 핏으로서 나타난다. 이들 핏은 COP로 불린다.
현재까지는, 응집 고유 점결함의 문제를 다루는 데 있어서 일반적으로 3개의 주요 접근법이 있다. 제1 접근법은 잉곳 내의 응집 고유 점결함의 개수 밀도를 감소시키기 위해 결정 인상 기술에 촛점을 맞춘 방법을 포함한다. 이 접근법은 베이컨시 지배형 재료의 형성을 가져오는 결정 인상 조건을 갖는 방법과, 셀프-인터스티셜 지배형 재료의 형성을 가져오는 결정 인상 조건을 갖는 방법으로 더 세분될 수 있다. 예컨대, 응집 결함의 개수 밀도는, (ⅰ) 결정 격자 베이컨시가 지배적인 고유 점결함인 결정을 성장시키도록 v/G0(여기에서, v는 성장 속도, G0는 평균 축방향 온도 구배)를 제어함으로써 감소될 수 있으며, (ⅱ) 결정 인상 공정 동안 약 1100℃로부터 약 1050℃까지 실리콘 잉곳의 냉각 속도를 (일반적으로, 저속으로) 변화시켜 응집 결함의 핵생성 속도에 영향을 줌으로써 감소될 수 있는 것으로 제안되었다. 이 접근법은 응집 결함의 개수 밀도를 감소시키지만, 그 형성을 방지하지 못한다. 소자 제조업자들에 의해 부과되는 요건이 점점 엄격해짐에 따라, 이들 결함의 존재는 더욱 문제가 될 것이다.
결정 본체의 성장동안 인상 속도를 0.4 ㎜/분 미만의 값으로 감소시키려는제안도 있었다. 그러나, 이 제안도, 이러한 느린 인상 속도가 각각의 결정 인상기에 대한 처리량 감소를 가져오기 때문에 만족스럽지 못하다. 더욱 중요하게는, 이러한 인상 속도는 고농도의 셀프-인터스티셜을 갖는 단결정 실리콘의 형성을 초래한다. 이 고농도는 응집 셀프-인터스티셜 결함을 형성시켜 이러한 결함과 관련된 모든 문제를 야기시킨다.
응집 고유 점결함의 문제를 다루는 제2 접근법은 결함 형성후 응집 점결함의 분해 또는 소멸에 촛점을 맞춘 방법이다. 일반적으로, 이는 웨이퍼 형태로 실리콘의 고온 열처리를 사용함으로써 달성된다. 예컨대, 유럽 특허 출원 공개 제503,816(A1)호에서, 후세가와(Fusegawa) 등은 0.8 ㎜/분을 초과하는 성장 속도로 실리콘 잉곳을 성장시키는 것과, 웨이퍼 표면 부근의 얇은 영역 내의 결함 밀도를 감소시키기 위해 1150℃ 내지 1280℃ 범위 내의 온도에서 잉곳으로부터 슬라이싱된 웨이퍼를 열처리하는 것을 제안하고 있다. 필요로 하는 특정 열처리는 웨이퍼 내의 응집 고유 점결함의 농도 및 위치에 따라 변할 것이다. 이러한 결함들의 균일한 축방향 농도를 갖지 않는 결정으로부터 절단된 여러 개의 상이한 웨이퍼는 상이한 성장 후 처리 조건을 필요로 할 수 있다. 나아가, 이러한 웨이퍼 열처리는 비교적 고가이고, 실리콘 웨이퍼 내로 금속 불순물을 유입시킬 가능성을 가지며, 모든 종류의 결정 관련 결함에 대해 보편적으로 효과적이지 못하다.
응집 고유 점결함의 문제를 다루는 제3 접근법은 단결정 실리콘 웨이퍼의 표면 상으로 실리콘의 얇은 결정층을 에피택셜 증착하는 것이다. 이 방법은 실질적으로 응집 고유 점결함이 없는 표면을 갖는 단결정 실리콘 웨이퍼를 제공한다. 그러나, 종래의 에피택셜 증착 기술의 사용은 웨이퍼의 비용을 상당히 증가시킨다.
상기한 응집 점결함을 포함하는 것 이외에, 일반적으로 Cz 방법에 의해 제조된 단결정은 또한 다양한 불순물을 함유하는데, 이들 중 대부분은 산소이다. 예컨대, 이러한 오염은 용융된 실리콘이 석영 도가니 내에 담겨 있는 동안 발생한다. 실리콘 용융물(silicon melt mass)의 온도에서, 산소는, 용융물의 온도에서의 실리콘 내의 산소의 용해도 및 응고된 실리콘 내의 산소의 실제 편석 계수(segregation coefficient)에 의해 결정되는 농도에 도달될 때까지, 결정 격자 내로 유입된다. 이러한 농도는 전자 소자의 제조를 위한 공정에 일반적인 온도에서의 고체 실리콘 내의 산소의 용해도보다 크다. 즉, 결정이 용융물로부터 성장되어 냉각됨에 따라, 결정 내의 산소의 용해도는 급속하게 감소된다. 이는 결국 과포화된 농도의 산소를 함유하는 웨이퍼를 형성하게 된다.
전자 소자의 제조에 일반적으로 채용되는 열처리 사이클은, 산소가 과포화된 실리콘 웨이퍼 내에서 산소의 석출을 일으킬 수 있다. 웨이퍼 내의 석출물의 위치에 따라, 산소 석출물은 유해하거나 유익할 수 있다. 웨이퍼의 활성 소자 영역(active device region) 내에 위치된 산소 석출물은 소자의 작동을 해칠 수 있다. 그러나, 웨이퍼의 벌크(bulk) 내에 위치되는 산소 석출물은 웨이퍼와 접촉될 수 있는 원하지 않는 금속 불순물을 포획(trap)할 수 있다. 웨이퍼의 벌크 내에 위치하는 산소 석출물을 이용하여 금속을 포획하는 것은 흔히 내부 또는 고유 게터링("IG": internal or intrinsic gettering)이라고 한다.
역사적으로, 전자 소자 제조 공정은, IG 목적을 위한 충분한 개수의 산소 석출물을 포함하는 웨이퍼(즉, 웨이퍼 벌크)와 평형으로 산소 석출물이 없는 웨이퍼의 표면 부근의 영역(대개 "디누디드 존" 또는 "석출물이 없는 존"으로 불림)을 갖는 실리콘을 제조하도록 설계된 일련의 단계를 포함해 왔다. 디누디드 존은, 예컨대 (a) 적어도 약 4 시간 동안의 불활성 가스 내의 고온(>1100℃)에서 산소 외향-확산 열처리(oxygen out-diffusion heat treatment), (b) 저온(600 내지 750℃)에서의 산소 석출물 핵생성, 그리고 (c) 고온(1000 내지 1150℃)에서의 산소 석출물(SiO2)의 성장 등의 고온-저온-고온의 열공정 순서로 형성되었다. 예컨대, 에프. 시무라(F. Shimura), 반도체 실리콘 결정 기술, 제361면 내지 제367면(아카데믹 프레스, 인크., 샌디에고 캘리포니아, 1989)(및 그 내에 인용된 참고 문헌)을 참조하기 바란다.
그러나, 최근에, DRAM 제조 공정 등의 진보된 전자 소자 제조 공정은 고온 공정 단계의 사용을 최소화하기 시작하였다. 이들 공정 중 일부는 디누디드 존과 충분한 밀도의 벌크 석출물을 형성하기 위해 고온 공정 단계를 충분히 유지하지만, 재료에 대한 공차(tolerances)는 너무 엄격하여 상업적으로 경쟁가능한 제품이 될 수 없다. 현재의 최첨단 다른 전자 소자 제조 공정은 외향-확산 공정을 전혀 포함하지 않는다. 그러므로, 활성 소자 영역 내의 산소 석출물과 관련된 문제 때문에, 이들 전자 소자 제조업자는 그 공정 조건 하에서 웨이퍼 내의 임의의 위치에서도 산소 석출물을 형성할 수 없는 실리콘 웨이퍼를 사용하여야 한다. 결과적으로, 모든 IG 가능성이 없어진다.
<발명의 개요>
본 발명의 목적 중에는, (a) 기본적으로 임의의 전자 소자 제조 공정의 열처리 사이클 중 이상적이고 불균일한 깊이 분포의 산소 석출물을 형성하고, (b) 또한 결정성 핏이 없는 에피택셜 표면을 갖는 단결정 실리콘 웨이퍼의 제공; 가열된 반도체 웨이퍼의 냉각 속도를 증가시키는데 효과적인 장치의 제공; 및 반도체 웨이퍼내의 디누디드 존과 반도체 웨이퍼 상의 에피택셜 층을 형성하는데 유용한 장치의 제공이 있다.
본 발명의 일 태양은, 가열원(heat source)과 환형(annular) 웨이퍼 지지대를 갖는 챔버내에서 웨이퍼를 가열 및 냉각함으로써 디누디드 존을 형성하기 위한 반도체 웨이퍼를 처리하는 방법에 관한 것이다. 이 방법은, 내부, 내부와 동작가능하게 연관된 가열원, 및 내부에 배치된 환형 웨이퍼 지지대를 갖는 챔버 내에 반도체 웨이퍼를 위치시키는 단계를 포함한다. 이 웨이퍼는 적어도 약 1175℃의 온도로 챔버 내부에서 가열되고, 이후 웨이퍼가 약 850℃ 미만의 온도로 될 때까지 적어도 약 10℃/sec의 속도로 냉각된다. 냉각 동안, 웨이퍼는 웨이퍼의 주변부 만이 지지대와 접하는 환형 지지대 상에 위치한다.
본 발명의 또 다른 태양은, 디누디드 존을 형성하기 위해 반도체 웨이퍼를 처리하는 장치에 관한 것이다. 이 장치는, 동작되는 동안 챔버 내부가 챔버의 외부로부터 밀봉될 수 있는, 벽에 의해 규정된 내부 및 선택적으로 개방될 수 있는 도어를 갖는 챔버를 포함한다. 가열원은 챔버 내부의 내용물을 선택적으로 가열하기 위해 챔버와 동작가능하게 연관되어 있다. 웨이퍼 지지대는, 웨이퍼가 챔버 내부에 있는 적어도 소정의 시간 동안, 웨이퍼를 지지할 수 있도록 링 상에 웨이퍼를 위치시키는 환형 링을 포함한다. 제 1 지지 수단은 벽에 대하여 이격된 상태로 환형 링을 지지하기 위해 환형 링과 맞물려 있다.
다른 목적 및 특징들은 이하에서 부분적으로 명확하게 되고 부분적으로 지적될 것이다.
<도면의 간단한 설명>
도 1은 본 발명에 따른 출발 재료로서 사용될 수 있는 단결정 실리콘 웨이퍼의 바람직한 구조를 도시한 도면.
도 2는 본 발명의 바람직한 실시예에 따라 제조될 수 있는 웨이퍼의 산소 석출물 프로파일을 도시한 도면.
도 3은 출발 재료가 베이컨시-풍부(vacancy-rich) 단결정 실리콘 웨이퍼인 본 발명의 바람직한 실시예에 따라 제조될 수 있는 웨이퍼의 산소 석출물 프로파일을 도시한 도면.
도 4는 반응기 내에 웨이퍼를 위치시키기 위해 반응기내에서 사용되는 메카니즘의 개략도. 이 도면에서, 서셉터 지지 샤프트(105) 및 웨이퍼 리프트 샤프트(107)는 웨이퍼가 상승된 위치에 있다.
도 5는 반응기내에 웨이퍼를 위치시키기 위해 반응기내에서 사용되는 메카니즘의 개략도. 여기서 서셉터 지지 샤프트(105) 및 웨이퍼 리프트 샤프트(107)는 웨이퍼 가열 위치에 있다.
도 6은 반응기내에 웨이퍼를 위치시키기 위해 반응기내에서 사용되는 웨이퍼지지대의 개략적인 평면도.
도 7은 반응기의 내부를 상세히 나타내도록 일부가 잘려진 반응기의 개략도.
도 8은 다양한 웨이퍼 지지 배열 상에서의 웨이퍼 냉각 속도를 나타내는 컴퓨터 시뮬레이션 그래프.
도 9는 BMD 레벨을 흡열 온도(soak temperature)의 함수로서 나타내는 그래프.
(바람직한 실시예의 상세한 설명)
본 발명에 따르면, 1개의 챔버 내에서 형성되는, 적어도 1개의 디누디드 존과 표면 상에 증착되는 에피택셜 층을 갖는 적어도 1개 이상의 표면을 포함하는, 신규하고 유용한 단결정 실리콘 웨이퍼가 개발되었다. 웨이퍼의 에피택셜 표면은 결정성 핏이 없고, 웨이퍼는 전자 소자 제조 공정 동안 웨이퍼가 가열될 때 산소가 석출되는 방식을 결정하는 "템플릿(template)"를 포함한다. 이와 같이, 기본적으로 임의의 전자 소자 제조 공정의 가열 단계동안, 웨이퍼는 (a) 충분한 깊이의 디누디드 존과, (b) IG 목적을 위한 충분한 밀도의 산소 석출물을 포함하는 웨이퍼 벌크를 형성할 것이다. 또한, 본 발명에 따라, 이러한 단결정 실리콘 웨이퍼를 제조하는 신규한 방법이 개발되었다. 이 방법은 반도체 실리콘 제조 산업에서 통상 사용되는 장비를 사용하여 대략 수 분 내에 완료될 수 있어 1개의 고가 제조 장비 즉 RTA에 대한 필요성을 제거한다.
A.출발 재료
본 발명의 이상적인 석출 웨이퍼를 위한 출발 재료는, Cz 결정 성장 방법의임의의 종래의 변형예에 따라 성장된 단결정 잉곳으로부터 슬라이싱되는 단결정 실리콘 웨이퍼이다. 표준형 실리콘 슬라이싱, 랩핑, 식각 및 폴리싱 기술뿐만 아니라 이 방법도 당업계에 주지되어 있으며, 예컨대 에프. 시무라, 반도체 실리콘 결정 기술(아카데믹 프레스, 1989); 및 실리콘 화학 식각(제이. 그랩마이어(J. Grabmaier), 편저, 스프링거-베어락, 뉴욕, 1982)에 개시되어 있다.
도 1을 참조하면, 웨이퍼(1)는 바람직하게는 전방면(3), 후방면(5) 그리고 전방면과 후방면 사이의 가상 중심 평면(7)을 갖는다. 본문에서의 용어 "전방" 및 "후방"은 웨이퍼(1)의 2개의 주요한, 대체로 평면의 표면을 구별하는 데 사용된다. 웨이퍼(1)의 전방면(3)은 (이 어구가 여기에서 사용될 때) 반드시 다음에 전자 소자가 제조될 표면일 필요는 없으며, 웨이퍼(1)의 후방면(5)도 (이 어구가 여기에서 사용될 때) 반드시 전자 소자가 제조되는 표면에 대향인 웨이퍼(1)의 주요 표면일 필요가 없다. 부가적으로, 실리콘 웨이퍼는 일반적으로 약간의 총 두께 변화(TTV: total thickness variation), 뒤틀림(warp) 및 휨(bow)을 갖기 때문에, 전방면 상의 모든 지점과 후방면 상의 모든 지점 사이의 중간 지점은 정확하게 소정 평면 내에 있는 것이 아니다. 그러나, 실제로, TTV, 뒤틀림 및 휨은 일반적으로 매우 작아서 중간 지점이 전방면과 후방면 사이에서 대략 등거리인 가상 중심 평면 내에 거의 근사하여 존재한다고 말할 수 있다.
상기 웨이퍼는, 다양한 원하는 성질을 웨이퍼에 제공하는 1개 이상의 도펀트(dopant)를 포함할 수 있다. 예컨대, 웨이퍼는 P형 웨이퍼(즉, 주기율표의 3족 원소로서 가장 일반적으로는 붕소로 도핑된 웨이퍼) 또는 N형 웨이퍼(즉, 주기율표의 5족 원소로서 가장 일반적으로는 비소로 도핑된 웨이퍼)일 수 있다. 바람직하게는, 상기 웨이퍼는 약 0.01 내지 약 50 Ω·㎝ 범위 내의 비저항을 갖는 P형 웨이퍼이다. 특히, 바람직한 실시예에서, 상기 웨이퍼는 약 1 내지 약 20 Ω·㎝ 범위 내의 비저항을 갖는 P형 웨이퍼이다.
웨이퍼는 Cz 방법을 사용하여 제조되기 때문에, 임의의 장소에서 일반적으로 약 5×1017내지 약 9×1017원자/㎤(ASTM 표준 F-121-83) 정도의 산소 농도를 가질 수 있다. 상기 웨이퍼의 산소 석출 방식은 기본적으로 이상적인 석출 웨이퍼 내의 산소 농도로부터 분리되므로, 시작 웨이퍼는 임의의 위치에서 Cz 방법에 의해 달성 가능한 범위 내의 또는 이 범위를 벗어나는 산소 농도를 가질 수 있다. 또한, 실리콘의 용융점(즉, 약 1410℃)으로부터 약 750℃ 내지 약 350℃의 범위를 통한 단결정 실리콘 잉곳의 냉각 속도에 따라, 산소 석출물 핵생성 중심부가 형성될 수 있다. 약 1250℃를 초과하지 않는 온도로 실리콘을 열처리함으로써 그 중심부가 용해될 수 있다면, 출발 재료 내의 이러한 산소 석출물의 핵생성 중심부의 존재 유무는, 본 발명에서는 중요하지 않다.
본 발명은 베이컨시-풍부 웨이퍼 출발 재료를 가지고 사용될 때 특히 유용하다. 어구 "베이컨시-풍부 웨이퍼"는 비교적 다수개의 결정 격자 베이컨시 응집체를 함유하는 웨이퍼를 말한다. 이들 응집체는 일반적으로 8면체 구조를 갖는다. 웨이퍼의 벌크에서는 이들 응집체가 보이드를 형성하지만, 웨이퍼의 표면에서는 이들이 COP를 형성한다. 베이컨시-풍부 웨이퍼 내의 결정 격자 베이컨시 응집체의밀도는 일반적으로 약 5×105내지 약 1×106개/㎤이고, 이러한 웨이퍼의 표면 상의 COP의 면적 밀도는 일반적으로 약 0.5 내지 약 10 COPs/㎠이다. 이러한 웨이퍼는 비교적 저비용 공정(예컨대, 종래의 개방형-구조 Cz 공정)에 의해 형성되는 실리콘 잉곳으로부터 슬라이싱될 수 있기 때문에, 이들 웨이퍼는 특히 바람직한 출발 재료이다.
B.에피택셜 증착
본 발명에 따라 제조되는 단결정 실리콘은 필요하다면 표면 상에 증착되는 에피택셜 실리콘층을 갖는 표면을 추가로 포함할 수 있다. 이 에피택셜 층은 전체 웨이퍼 상에 또는 대안으로 웨이퍼의 일부 상에만 증착될 수 있다. 도 1을 참조하면, 에피택셜 층은 바람직하게는 웨이퍼의 전방면(3) 상에 증착된다. 특히 바람직한 실시예에서, 에피택셜 층은 웨이퍼의 전체 전방면(3) 상에 증착된다. 웨이퍼의 임의의 다른 부분 상에 증착된 에피택셜 층을 갖는 것이 바람직한 것인지 여부는 웨이퍼의 의도된 사용에 따라 좌우될 것이다. 대부분의 적용에 대해서, 웨이퍼의 임의의 다른 부분 상의 에피택셜 층의 존재 유무는 중요하지 않다.
전술된 바와 같이, Cz 방법에 의해 제조되는 단결정 실리콘 웨이퍼는 종종 그 표면 상에 COP를 갖는다. 그러나, 집적 회로 제조에 사용되는 웨이퍼는 일반적으로 COP가 없는 표면을 가질 것이 요구된다. 이러한 COP가 없는 표면을 갖는 웨이퍼는, 웨이퍼의 표면 상에 에피택셜 실리콘층을 증착함으로써 제조될 수 있다. 이러한 에피택셜 층은 COP를 채우고 최종적으로 매끄러운 웨이퍼 표면을 형성한다.이는 최근의 과학 연구의 주제로 되어 왔다. 쉬몰케(Schmolke) 등, 전기 화학 학회 회보(The Electrochem. Soc. Proc.), 제PV98-1권, 제855면 (1998)과; 히로후미(Hirofumi) 등, 일본 응용 물리 학회지(Jpn. J. Appl. Phys.), 제36권, 제2565면 (1997)을 참조하기 바란다. 웨이퍼 표면 상의 COP는 적어도 약 0.1 ㎛의 에피택셜 실리콘층 두께를 사용함으로써 제거될 수 있다. 바람직하게는, 에피택셜 층은 약 0.1 ㎛ 내지 약 2 ㎛ 범위 내의 두께를 갖는다. 에피택셜 층은 더욱 바람직하게는 약 0.25 내지 약 1 ㎛ 범위 내의 그리고 가장 바람직하게는 약 0.65 내지 약 1 ㎛ 범위 내의 두께를 갖는다.
에피택셜 층이 COP를 제거하는 것 이외에 웨이퍼 표면에 전기적 특성을 부여하는 데 사용된다면, 에피택셜 층의 바람직한 두께는 변경될 수 있다. 예컨대, 웨이퍼 표면 부근의 도펀트 농도 프로파일의 정밀한 제어는 에피택셜 층을 사용하여 달성될 수 있다. 에피택셜 층이 COP를 제거하는 것에 부가하여 소정의 목적에 사용된다면, 이러한 목적은 COP를 제거하는 데 사용되는 바람직한 두께보다 큰 에피택셜 층 두께를 요구할 수 있다. 이러한 경우에, 바람직하게는 부가적인 원하는 효과를 얻기 위한 최소 두께가 사용된다. 웨이퍼 상에 보다 두꺼운 층을 증착하는 것은 보다 긴 증착 시간과 반응 용기의 빈번한 세척을 요구하기 때문에, 상업적으로 그다지 바람직하지 못하다.
웨이퍼가 그 표면 상에 자연 실리콘 산화층(native silicon oxide layer: 즉, 실온에서 공기에 노출될 때 실리콘 표면 상에 형성되는, 일반적으로 약 10 내지 약 15 Å의 두께를 갖는 실리콘 산화층)을 가지면, 이 실리콘 산화층은 바람직하게는 에피택셜 층이 표면 상에 증착되기 전에 웨이퍼의 표면으로부터 제거된다. 여기에 사용된 바와 같이, "실리콘 산화층" 이라는 용어는 산소 원자에 화학적으로 결합된 실리콘 원자의 층을 말한다. 일반적으로, 이러한 산화층은 실리콘 원자당 약 2개의 산소 원자를 함유한다.
본 발명의 바람직한 실시예에서, 실리콘 산화층의 제거는, 실리콘 산화층이 웨이퍼의 표면으로부터 제거될 때까지 산화제가 없는(oxidant-free) 분위기 내에서 웨이퍼의 표면을 가열함으로써 달성된다. 특히, 웨이퍼의 표면은 바람직하게는 약 1100℃ 이상의 온도까지 그리고 더욱 바람직하게는 약 1150℃ 이상의 온도까지 가열된다. 이 가열은 바람직하게는 H2또는 불활성 가스(예컨대, He, Ne 또는 Ar)를 포함하는 분위기에 웨이퍼의 표면을 노출시키면서 수행된다. 더욱 바람직하게는, 이 분위기는 H2를 포함한다. 가장 바람직하게는, 다른 분위기를 사용할 때 웨이퍼의 표면 내에 식각 핏을 형성하는 경향이 있기 때문에, 이 분위기는 기본적으로 H2로 구성된다.
전통적으로, H2의 존재 하에 웨이퍼를 가열함으로써 실리콘 산화층을 제거하는 에피택셜 증착 프로토콜은, 고온(예컨대, 약 900 내지 약 1250℃)까지 웨이퍼를 가열한 다음, 소정 시간(예컨대, 일반적으로 약 90 초까지) 동안 상기 고온에서 웨이퍼를 베이킹하는 단계를 포함한다. 그러나, 웨이퍼의 표면이 약 1100℃(더 바람직하게는, 약 1150℃)까지 가열되면, 실리콘 산화층은 후속하는 베이킹 단계 없이 제거되기 때문에, 베이킹 단계가 필요없음을 알게 되었다. 베이킹 단계의 제거는웨이퍼를 제조하는데 요구되는 시간을 단축시키고, 따라서 상업적으로 바람직하다.
본 발명의 바람직한 실시예에서는, 실리콘 산화층을 제거하기 위해 웨이퍼를 가열하고 실리콘 산화층이 제거된 후에 30초 미만(바람직하게는 약 10초 내)으로 실리콘 증착을 개시하는 것이 바람직하다. 일반적으로, 이는 약 1100℃ 이상(더욱 바람직하게는 약 1150℃ 이상)의 온도까지 웨이퍼 표면을 가열한 다음에 웨이퍼 표면이 그 온도에 도달된 후 30 초 미만에(바람직하게는 약 10 초 내에) 걸쳐 실리콘 증착을 개시함으로써 달성될 수 있다. 실리콘 산화층의 제거 후 약 10 초까지 실리콘 증착을 개시하도록 대기하는 것은 웨이퍼의 온도가 안정화되고 균일해지도록 한다.
실리콘 산화층의 제거동안, 웨이퍼는 바람직하게는 슬립(slip)을 야기하지 않는 속도로 가열된다. 특히, 웨이퍼가 너무 급속히 가열되면, 열 구배가 발생하여 웨이퍼 내의 상이한 평면들이 서로 이동하게 될 정도로(즉, 슬립) 충분한 내부 응력이 형성될 것이다. 저농도로 도핑된 웨이퍼(예컨대, 붕소로 도핑되어 약 1 내지 약 10 Ω·㎝의 비저항을 갖는 웨이퍼)는 슬립에 특히 민감한 것을 알게 되었다. 이 문제를 회피하기 위해, 웨이퍼는 바람직하게는 약 20 내지 약 30℃/초 범위 내의 평균 속도로 실온으로부터 실리콘 산화물 제거 온도까지 가열된다. 바람직하게는, 이 가열은 할로겐 광원(halogen lights)으로부터의 광과 같은 복사 열(radiant heat)에 노출시킴으로써 달성된다.
에피택셜 증착은 바람직하게는 화학 기상 증착에 의해 수행된다. 일반적으로 말하면, 화학 기상 증착은 에피택셜 증착 반응기, 예컨대 등록 상표 EPI센츄라(CENTURA) 반응기(어플라이드 머티리얼즈, 산타 클라라, 캘리포니아) 내에서, 실리콘을 포함하는 분위기에 웨이퍼의 표면을 노출시키는 단계를 포함한다. 본 발명의 바람직한 실시예에서, 웨이퍼의 표면은 실리콘을 포함하는 휘발성 가스(예컨대, SiCl4, SiHCl3, SiH2Cl2, SiH3Cl 또는 SiH4)를 포함하는 분위기에 노출된다. 이 가스들은 유체의 공급원과 챔버 사이를 연통시키는 유입(inlet) 수단(도시되지 않음)을 통해 챔버 내로 유입된다. 챔버 내부(90)는 일반적으로 89로 표시되는 복수개의 벽(91, 92, 93, 94, 95, 96)을 포함하는 하우징(89)에 의해 규정되며 이들 중 벽(96)은 챔버의 저부를 형성한다. 또한, 하우징은 선택적으로 개폐되는 도어(97)를 포함하고, 이 도어가 폐쇄될 때 챔버 내부는 외부로부터 밀봉되어 압력차가 외부와 유지될 수 있으며, 웨이퍼의 가공 중 바람직하지 못한 유체의 진입 및 배출을 방지할 수 있다. 또한, 분위기는 바람직하게는 캐리어 가스(바람직하게는 H2)를 포함한다. 일 실시예에서, 에피택셜 증착 동안 실리콘의 공급원은 SiH2Cl2또는 SiH4이다. SiH2Cl2가 사용되면, 증착 중 반응기 진공 압력은 바람직하게는 약 500 내지 약 760 Torr이다. 반면에, SiH4가 사용되면, 반응기 압력은 바람직하게는 약 100 Torr이다. 가장 바람직하게는, 증착 동안 실리콘의 공급원은 SiHCl3이다. 이는 다른 공급원보다 훨씬 저렴한 경향이 있다. 또한, SiHCl3를 사용한 에피택셜 증착은 대기압에서 수행될 수 있다. 이는 어떠한 진공 펌프도 요구되지 않고 반응기 챔버가 붕괴를 방지하도록 견고할 필요가 없기 때문에 유리하다. 더욱이, 안전위험 요소가 더 적게 나타나며, 공기 또는 다른 가스가 반응기 챔버 내로 누설될 가능성이 감소된다.
에피택셜 증착동안, 웨이퍼 표면의 온도는, 바람직하게는 실리콘을 포함하는 분위기가 표면 상에 다결정 실리콘이 증착되는 것을 방지할 정도의 충분한 온도로 유지된다. 일반적으로, 이 시간동안 표면의 온도는 바람직하게는 약 900℃ 이상이다. 더욱 바람직하게는, 표면의 온도는 약 1050 내지 약 1150℃의 범위 내에서 유지된다. 가장 바람직하게는, 표면의 온도는 실리콘 산화막 제거 온도로 유지된다.
에피택셜 증착의 성장 속도는 증착이 대기압 하에서 수행될 때 약 3.5 내지 약 4.0 ㎛/분이다. 이는 예컨대 약 1150℃의 온도와 약 1 기압까지의 절대 압력에서 기본적으로 2.5 몰% SiHCl3및 약 97.5 몰% H2로 구성되는 분위기를 이용함으로써 달성될 수 있다.
의도된 웨이퍼의 용도가 에피택셜 층이 도펀트를 포함할 것을 요구하면, 실리콘을 포함하는 분위기도 바람직하게는 도펀트를 포함한다. 예컨대, 에피택셜 층이 붕소를 함유하는 것이 바람직한 경우가 종종 있다. 이러한 층은 예컨대 증착동안 분위기 내에 B2H6를 포함함으로써 제조될 수 있다. 원하는 성질(예컨대, 비저항)을 얻는 데 필요한 분위기 내의 B2H6의 몰분율은, 에피택셜 증착 중 특정 기판으로부터의 붕소 외향-확산의 양, 오염원으로서 반응기 및 기판 내에 존재하는 P형 도펀트의 양, 및 반응기 압력과 온도 등의 여러 인자들에 의해 좌우될 것이다. 이것은, 약 10 Ω·㎝의 비저항을 갖는 에피택셜 층을 얻기 위해, 약 1125℃의 온도및 약 1 기압까지의 절대 압력에서 약 0.03 ppm의 B2H6(즉, 약 1,000,000 몰의 전체 가스 당 약 0.03 몰의 B2H6)를 함유하는 분위기를 이용함으로써 달성될 수 있다.
원하는 두께를 갖는 에피택셜 층이 형성되면, 실리콘을 포함하는 분위기는 바람직하게는 불활성 가스(예컨대, Ar, Ne 또는 He) 또는 H2로 퍼지되고(purged), 가장 바람직하게는 H2로 퍼지된다. 그 후, 웨이퍼는 바람직하게는 700℃ 이하의 온도로 냉각된 다음에 에피택셜 증착 반응기로부터 옮겨진다.
종래의 에피택셜 증착 프로토콜은 일반적으로 에피택셜 증착동안 형성된 부산물을 제거하도록 에피택셜 증착 단계를 뒤따르는 에피택셜 후 세척 단계(post-epi cleaning step)를 포함한다. 이 단계는 상기 부산물이 공기와 반응하면 발생하는 시간 의존형 헤이즈(time dependent haze)를 방지하기 위해 사용된다. 또한, 많은 에피택셜 후 세척 기술들은, 표면을 패시베이션(즉, 보호)하는 경향이 있는 실리콘 산화층을 에피택셜 표면 상에 형성하는 경향이 있다. 종래의 에피택셜 후 세척 방법은, 예컨대 당업자에게 주지된 다수의 세척 용액 중 임의의 용액 내에 에피택셜 표면을 침지시키는 단계를 수반한다. 이들 용액은 예컨대 피라나 혼합물(piranha mixture)(즉, 황산 및 과산화수소의 혼합물), SC-1 혼합물 및 SC-2 혼합물을 포함한다. 다수의 이러한 에피택셜 후 세척 단계는 완료하는 데 적어도 5분을 요구한다. 그러나, 에피택셜 후 세척 단계는 일반적으로 반드시 다음 단계(즉, 후술될 열처리 단계)를 수행하기 전일 필요는 없다는 것을 알게 되었다. 이는 열처리 단계가 산화제를 포함하는 분위기, 바람직하게는 산소 가스를 포함하는 분위기 내에서 수행되기 때문이다. 이 산화제는 증착 후 웨이퍼 표면에 남은 에피택셜 증착 부산물과 반응하는 경향이 있다. 산화제와 부산물 사이의 이 반응은 웨이퍼 표면으로부터 제거되는 휘발성 물질을 생성한다. 에피택셜 증착 부산물을 제거하는 것에 부가하여, 산화제는 또한 에피택셜 층을 패시베이션하도록 에피택셜 층상에 산화층을 형성한다. 따라서, 이 공정의 상기 다음 단계를 수행하기 전에 종래의 에피택셜 후 세척 처리(특히, 웨이퍼가 에피택셜 후 세척 용액과 접촉되게 하는 단계를 포함하는 처리)를 사용할 필요가 없다.
C.후속하는 열공정 단계에서 웨이퍼 내의 산소의 석출 방식에 영향을 주는 열처리
에피택셜 증착이 제공된다면 에피택셜 증착 후, 웨이퍼는, 기본적으로 임의의 전자 소자 제조 공정의 열처리 사이클 동안처럼 웨이퍼가 열처리될 때, 이상적이고 불균일한 깊이 분포의 산소 석출물이 웨이퍼 내에 형성되게 하는, 웨이퍼 내의 결정 격자 베이컨시의 템플릿을 형성하도록 처리된다. 도 2는 본 발명을 사용하여 형성될 수 있는 이러한 산소 석출물 분포를 도시하고 있다. 이 특정 실시예에서, 웨이퍼(1)는 실질적으로 산소 석출물이 없는 영역(15, 15')("디누디드 존")을 특징으로 한다. 이들 영역은 각각 전방면(3) 및 후방면(5)으로부터 깊이(t, t')까지 연장된다. 바람직하게는 t 및 t'는 각각 약 10 내지 약 100 ㎛의 범위 내에 있고, 더욱 바람직하게는 약 50 내지 약 100 ㎛의 범위 내에 있다. 산소 석출물이 없는 영역(15, 15')들 사이에는 실질적으로 균일한 농도의 산소 석출물을 함유하는 영역(17)이 있다. 대부분의 적용에 있어서, 영역(17) 내의 산소 석출물 농도는 약 5×108개/㎤ 이상이고, 더욱 바람직하게는 약 1×109개/㎤이다. 도 2의 목적은 단순히 본 발명의 일 실시예를 설명함으로써 당업자에게 본 발명의 이해를 돕기 위한 것으로 인식되어야 한다. 본 발명은 이 실시예에 제한되지 않는다. 예컨대, 본 발명은 [2개의 디누디드 존(15, 15') 대신에] 단지 1개의 디누디드 존(15)을 갖는 웨이퍼를 형성하는 데에도 이용될 수 있다.
결정 격자 베이컨시의 템플릿을 형성하기 위해, 웨이퍼는 먼저 가열되고 이후 약 10℃/초 이상의 속도로 냉각된다. 웨이퍼를 가열하는 목적은 (a) 웨이퍼 전체에 걸쳐 균일하게 분포되는 결정 격자 내에 셀프-인터스티셜 및 베이컨시 쌍[즉, 프렌켈 결함(Frenkle defect)]을 형성하는 것과, (b) 웨이퍼 내에 존재하는 임의의 불안정한 산소 석출물 핵생성 중심부를 용해시키는 것이다. 일반적으로, 보다 높은 온도로 가열함으로써 형성되는 프렌켈 결함의 수도 증가한다. 냉각 단계의 목적은, 베이컨시 농도가 웨이퍼의 중심에서 또는 중심 부근에서 최대이고 웨이퍼의 표면 방향으로 갈수록 감소되는, 불균일한 분포의 결정 격자 베이컨시를 형성하는 것이다. 이러한 결정 격자 베이컨시의 불균일한 분포는, 웨이퍼의 표면 부근의 베이컨시의 일부가 냉각동안 그 표면까지 확산되고 소멸되어 표면 부근에서 베이컨시 농도가 더 낮아지게 되는 사실에 의해 발생된다.
다음, 불균일한 베이컨시 프로파일은, 웨이퍼가 후속 과정에서 가열될 때, 에를 들어, 그 웨이퍼로 전자 부품을 제조할 때, 산소 석출을 위한 템플릿이다. 특히, 웨이퍼(1)(도 2 참조)가 가열될 때, 산소는 고농도의 베이컨시를 함유하는웨이퍼(1)의 영역(17) 내에 석출물(52)을 형성하도록 급속하게 밀집되지만, 저농도의 베이컨시를 함유하는 웨이퍼 표면(3, 5) 부근의 영역(15, 15') 내에서는 밀집되지 않는 경향이 있다. 일반적으로, 산소는 약 500℃ 내지 약 800℃ 범위 내의 온도에서 핵생성되어, 약 700℃ 내지 약 1000℃ 범위 내의 온도에서 석출물을 성장시킨다. 따라서, 예컨대, 웨이퍼 내의 불균일한 분포의 산소 석출물(52)은, 이러한 열처리 사이클이 약 800℃의 온도에서 수행된다면, 전자 소자 제조 공정의 열처리 사이클동안 형성될 수 있다.
전술된 바와 같이, 본 발명은, 웨이퍼 표면 상의 비교적 다수의 COP 및 웨이퍼 벌크 내의 보이드를 갖는, 베이컨시-풍부 웨이퍼 출발 재료를 처리하는 데 유리하게 이용될 수 있다. 도 3은 본 발명에 따른 베이컨시-풍부 웨이퍼 출발 재료로부터 제조되어 산소 석출물을 형성하도록 열처리된 에피택셜 웨이퍼에 대하여 결정 격자 베이컨시 응집체(51) 및 산소 석출물(52) 프로파일을 도시하고 있다. 에피택셜 층(50)은 웨이퍼(1)의 외부면(3, 4, 6)[이 특정 실시예에서는 후방면(5) 상에 어떠한 에피택셜 층도 없음] 상에 있다. 에피택셜 층이 COP 내를 채웠기 때문에, 웨이퍼는 매끄럽고 COP가 없는 표면(2,8)을 갖는다. 산소 석출물(52)의 프로파일은 도 2의 산소 석출물 프로파일과 유사하고, 고유 게터링 용으로 충분하다. 웨이퍼(1)의 완전히 벌크 내에 존재하는 베이컨시 응집체(51)의 프로파일(즉, 벌크 내의 보이드의 프로파일)은 기본적으로 본 발명의 공정 전체에 걸쳐 동일하며(즉, 이 농도는 약 5×104내지 약 1×106개/㎤임), 표면(2, 8)과 응집체(51) 사이의장벽(barrier)으로서 작용하는 에피택셜 층(50)의 존재로 인해 웨이퍼(1)의 표면(2, 8)에 영향을 주는 경향이 없다. 따라서, 상기 웨이퍼 제조 공정은 상업적으로 유용한데, 이는 부분적으로는 비교적 저비용으로 그리고 적은 자본의 장비로 제조될 수 있는, 베이컨시-풍부 출발 재료로부터 COP가 없는 표면 및 고유 게터링 능력을 갖고 1개 이상의 디누디드 존을 갖는 실리콘 웨이퍼의 형성을 가능하게 하기 때문이다.
디누디드 존을 형성하기 위한 가열 및 급속 냉각은 EPI 형성 챔버 내에서 수행되는데, 이 챔버내에서 웨이퍼는 하우징(89) 및 챔버(90)와 동작 가능하게 관련된 적당한 가열원에 의해 가열된다. 디누디드 존의 형성은 에피택셜 층의 형성 이후에 달성되며, 하나의 디누디드 존이 형성되면 디누디드 존의 효과를 유지한다. 적당한 가열원은 급속 열처리("RTA": rapid thermal annealing) 노(furnace)에서 사용되는 것과 같은 일련의 고전력 램프이다. 광은 실리콘 웨이퍼를 급속하게 가열할 수 있다. 예컨대, 다수의 광들은 수 초 내에 실온으로부터 1200℃까지 웨이퍼를 가열할 수 있다. 상용 RTA 노의 예는 AG Associates (마운틴 뷰, 캘리포니아)로부터 구매 가능한 모델 610 노와, 어플라이드 머티리얼즈(산타 클라라, 캘리포니아)로부터의 등록 상표 센츄라 (CENTURARTP)를 포함한다.
디누디드 존을 형성하기 위한 가열 및 급속 냉각은 바람직하게는 에피택셜 증착 반응기 내에서 수행된다. 이는 제2 가열 챔버를 필요로 하지 않으며 EPI 챔버로부터 RTA로의 웨이퍼 전달을 필요로 하지 않는다. 가열원은, 챔버 내부(90)와 동작가능하게 연관되며 도시된 바와 같이 챔버 내부(90)에 장착된 할로겐 램프와같은 일련의 고전력 램프(99)를 포함한다. 램프(99)는 공정 위치에서 지지대(101)에 의해 지지되는 동안 광 에너지로 웨이퍼(1)를 가열하도록 동작한다(도 7 참조). 바람직하게, 지지대(101) 및 웨이퍼는 가열되는 동안 적절한 구동 수단에 의해 회전하여 웨이퍼는 자신의 폭에 걸쳐 보다 균일하게 가열된다. 이러한 램프는 이전의 가열 단계에서 사용된 동일한 것일 수 있다. 도 4 내지 도 7을 참조하면, 하우징(89)은 디누디드 존을 형성하기 위한 가열 및 냉각 중 웨이퍼를 지지하는 지지대를 포함한다. 급속 냉각을 수행하기 위해, 웨이퍼는 적어도 냉각 동안 높은 열 용량을 갖는 지지 수단으로부터 이격될 필요가 있다. 웨이퍼(1)의 폭에 걸쳐 온도 균일성을 개선하기 위해, 가열된 본체(body) 또는 서셉터(102)는 가열 또는 처리되는 동안 웨이퍼(1)와 인접하여 직접적인 복사 열 전달 관계를 갖도록 배치될 수 있다. 서셉터(102)가 사용되는 경우, 웨이퍼(1)와 서셉터간의 간격 폭은 약 2mm 내지 약 30mm 범위내이어야 한다. 서셉터가 사용되는 경우, 냉각 속도를 증가시키기 위해 냉각 동안 웨이퍼(1)로부터 서셉터가 멀리 떨어져 있는 것이 바람직하다. 바람직한 실시예에서 지지대(101)는, 바람직하게는 웨이퍼(1) 오염에도 저항성을 갖는 석영 및/또는 SiC와 같은 내열성 물질로 이루어진 환형 링이다. 지지대(101)는 웨이퍼(1)보다 약간 작은 개구(103)를 구비하며, 지지대 및 개구는 모두 바람직하게는 원형으로, 이 웨이퍼는 지지대의 상부면(104)의 일부와 중첩된다. 중심 개구(103)의 직경은 웨이퍼의 직경보다 작으며, 지지대(101)는 웨이퍼(1)의 에지 마진(edge margin:105) 또는 주변부의 작은 부분만 접촉하고, 이 작은 부분은 바람직하게는 웨이퍼의 에지로부터 안쪽으로 약 5mm 미만이다. 이 마진(105)은 제외영역으로 하나의 조각으로서 잘라질 것이며 따라서 그 특성은 중요하지 않다. 지지대(101)는 쉘프(shelf:107)내의 애퍼처(aperture: 106)내에 수용된다.
도시된 바와 같이, 지지대(101)는 벽(91 내지 96) 및 도어(97)로부터 지지대(101)를 이격시켜 배치하는 복수의 핀 또는 컬럼(109)을 포함하는 지지 수단에 의해 챔버(90)내에 적절히 지지된다. 핀(109)은 복수의 아암(112)(바람직하게는 3개)을 포함하는 플랫폼(111) 상에 직립 배향으로 장착된다. 아암(112)은 샤프트(115) 상에 장착되는데, 이 샤프트는 샤프트와 지지대(101) 및 이에 의해 웨이퍼(1)를 회전시키는 구동 수단(100)에 연결된다. 서셉터(102)는, 웨이퍼로부터의 이격이 적어도 냉각 동안 유지된다면 샤프트(115), 지지대(101), 또는 플랫폼(111) 상에 장착될 수 있다. 공정 중 에피택셜 코팅 단계동안 웨이퍼(1)를 서셉터(102)에 근접하여 이격함으로써 웨이퍼(1)의 배면 측상의 코팅 양을 줄일 수 있다.
리프트 핀(120)은 지지대(101)상에 장착되며 지지대의 보어(bore; 122)내에서 축방향으로 이동가능하다. 리프트 핀(120)은 블레이드(121)로 웨이퍼를 로딩 또는 언로딩하기 위해 웨이퍼(1)를 올리거나 내리도록 동작가능하다. 핀(120)은 보어(122)로부터 핀이 떨어지는 것을 방지하는 확장된 헤드(124)를 구비한다. 또한, 핀(120)은 각 저부 단부가 각 푸트(foot: 128)와 맞물릴 수 있는 복수의 저부 단부(126)를 구비한다. 도시된 바와 같이, 피트(feet: 128)는 샤프트(132)상에 장착된 아암(130)상에 장착된다.(바람직하게, 피트 및 아암 각각은 3개이다). 샤프트(132)는 상대적인 축방향 이동을 위해 샤프트(115)상에 축방향으로 이동가능하게장착된다. 공기압 실린더(135)와 같은 구동 수단은 샤프트의 축방향 이동을 초래하기 위해 샤프트(115, 132)에 동작가능하게 연결된다. 또한, 샤프트(132)는 샤프트(115)와 함께 회전하여 아암(112)과 핀(120)간의 간섭을 방지한다.
웨이퍼의 냉각은 약 10℃/초 이상, 바람직하게는 약 15℃/초 이상, 더욱 바람직하게는 약 20℃/초 이상, 그리고 좀 더 바람직하게는 약 50℃/초 이상의 속도로 행할 필요가 있다. 이는, 본 발명에서 지지대(101)의 사용에 의해 달성된다. 웨이퍼(1)의 대향면(3,5 또는 4,6)의 상당 부분이 고체이거나 고열용량의 지지 부재가 아니라 챔버(90)의 가스 분위기와 접촉되게 함으로써 급속 냉각이 달성된다.
대부분의 적용에 있어서, 웨이퍼(1)는 바람직하게는 약 1175℃ 이상의 흡열 온도(soak temperature)로 디누디드 존을 형성하도록 산화 분위기 내에서 가열된다. 더욱 바람직하게는, 약 1200℃ 내지 약 1250℃ 범위 내의 흡열 온도로 가열된다. 여기에 개시된 바와 같은 웨이퍼의 온도는 고온계(pyrometer) 등의 온도 측정 장치에 의해 표면 온도로서 측정된다. 웨이퍼의 온도가 바람직한 흡열 온도에 도달되면, 웨이퍼 온도는 바람직하게는 소정 시간 동안 흡열 온도에서 유지된다. 바람직한 흡열 시간은 약 5 내지 약 30 초의 범위 내에 있다. 웨이퍼는 바람직하게는 약 5 내지 약 10 초 범위 내의 흡열 온도에서 유지된다. 보다 느린 냉각 속도를 위해서는, 냉각 단계 전에 보다 높은 농도의 실리콘 격자 베이컨시를 발생시키도록 더 높은 온도로 웨이퍼를 가열할 수 있다.
도 8 및 도 9는 본 발명의 결과를 나타낸다. 도 8은 다양한 웨이퍼/지지대 배열에 대한 냉각 속도 차이를 나타내는 컴퓨터 시뮬레이션이다. 라인 1은 웨이퍼가 서셉터 상에서 냉각될 때 웨이퍼 냉각에 대하여 계산된 온도/시간 관계를 나타낸다. 라인 2는, 웨이퍼가 핀 상에서 냉각되지만 서셉터로부터 약간 분리되어 있거나 상승되어 있을 때, 웨이퍼 냉각에 대하여 계산된 온도/시간 관계를 나타낸다. 라인 3은, 웨이퍼가 서셉터가 존재하지 않는 지지대(101)상에서 냉각될 때 웨이퍼 냉각에 대하여 계산된 온도/시간 관계를 나타낸다. 도 8은 서셉터 상에서의 냉각에 비교할 때 환형의 지지대 상에서의 냉각에 있어서 현저히 증가한 냉각 속도를 나타낸다. 도 9는 핀 상에서 급속 냉각된 3개의 상이한 시료(A,B,C)에 대하여 흡열 온도 및 발생한 BMD(Bulk Micro Defects) 관계를 나타낸다. 시료 A는 13ppma(part per million atomic of interstitial oxygen)를, 시료 B는 10ppma, 시료 C는 14.8ppma를 함유한 것이다. 이 그래프는 상이한 시료 및 흡열 온도를 이용한 BMD 생성 효율성을 나타내었다. BMD의 생성은 웨이퍼(1)의 품질을 향상시키기 위해 요구된다.
웨이퍼(1)의 열처리 이후, 웨이퍼는 전술된 바와 같이 급속 냉각된다. 이 냉각 단계는 열처리가 수행된 하우징(89) 내에서 간단히 수행된다. 대안으로, 이 냉각 단계는 바람직하게는 웨이퍼 표면과 반응하지 않을 분위기에서 수행된다. 바람직하게는, 웨이퍼의 온도가 결정 격자 베이컨시가 단결정 실리콘을 통해 확산되는 온도의 범위를 통해 감소할 때, 급속 냉각 속도가 사용된다. 결정 격자 베이컨시가 비교적 이동성을 갖는 온도 범위를 벗어난 온도까지 웨이퍼가 냉각되면, 냉각 속도는 웨이퍼의 석출 특성에 현저한 영향을 주지 않으며, 따라서 엄밀히 중요하지 않다. 일반적으로, 결정 격자 베이컨시는 약 850℃를 초과하는 온도에서 비교적이동성을 갖는다. 약 850℃ 미만 그리고 바람직하게는 약 800℃ 미만의 온도로 웨이퍼를 급속 냉각하는 것이 바람직하다.
바람직한 실시예에서, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 흡열 온도로부터 디누디드 존 형성 흡열 온도보다 적어도 약 325℃ 낮은 온도까지 떨어질 때 약 10℃/초 이상이다. 더욱 바람직하게는, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 흡열 온도로부터 이 흡열 온도보다 적어도 약 325℃ 낮은 온도까지 떨어질 때 약 15℃/초 이상이다. 좀 더 바람직하게는, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 흡열 온도로부터 이 흡열 온도보다 적어도 약 325℃ 낮은 온도까지 떨어질 때 약 20℃/초 이상이다. 가장 바람직하게는, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 흡열 온도로부터 이 흡열 온도보다 적어도 약 325℃ 낮은 온도까지 떨어질 때 약 50℃/초 이상이다.
특히 바람직한 실시예에서, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 디누디드 존 형성 흡열 온도로부터 이 흡열 온도보다 적어도 약 400℃ 낮은 온도까지 떨어질 때 약 10℃/초 이상이다. 더욱 바람직하게는, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 흡열 온도로부터 이 흡열 온도보다 적어도 약 400℃ 낮은 온도까지 떨어질 때 약 15℃/초 이상이다. 더 바람직하게는, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 흡열 온도로부터 이 흡열 온도보다 적어도 약 400℃ 낮은 온도까지 떨어질 때 약 20℃/초 이상이다. 가장 바람직하게는, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 흡열 온도로부터 이 흡열 온도보다 적어도 약 400℃ 낮은 온도까지 떨어질 때 약 50℃/초 이상이다.
또다른 특히 바람직한 실시예에서, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 디누디드 존 형성 흡열 온도로부터 이 흡열 온도보다 적어도 약 450℃ 낮은 온도까지 떨어질 때 약 10℃/초 이상이다. 더욱 바람직하게는, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 흡열 온도로부터 이 흡열 온도보다 적어도 약 450℃ 낮은 온도까지 떨어질 때 약 15℃/초 이상이다. 더 바람직하게는, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 흡열 온도로부터 이 흡열 온도보다 적어도 약 450℃ 낮은 온도까지 떨어질 때 약 20℃/초 이상이다. 가장 바람직하게는, 웨이퍼의 평균 냉각 속도는, 웨이퍼의 온도가 흡열 온도로부터 이 흡열 온도보다 적어도 약 450℃ 낮은 온도까지 떨어질 때 약 50℃/초 이상이다.
전형적인 에피택셜 반응기내의 웨이퍼의 전형적인 평균 냉각 속도(즉, 약 10 내지 15℃/sec)는, 결정 격자 베이컨시가 비교적 이동성을 갖는 온도로 RTA에서 달성될 수 있는 전형적인 평균 냉각 속도(즉, 약 70 내지 100℃/sec)보다 훨씬 작다는 것을 알게 되었다. 본 발명은 디누디드 존을 형성하기 위해 RTA를 사용하는 것에 대해 대안을 제공한다.
본 발명의 구성요소들 또는 본 발명의 바람직한 실시예의 구성요소들을 도입할 때, "하나의", "그" 및 "상기"는 1개 또는 그 이상의 요소가 있는 것을 의미하는 것으로 해석되어야 한다. 용어 "포함하는", "구비하는" 및 "갖는"은 나열된 구성요소 이외의 부가적인 요소가 있을 수 있는 것을 의미하는 것으로 해석되어야 한다.
본 발명의 범위를 벗어나지 않고 상기 구조 내에서 다양한 변형이 이루어질수 있기 때문에, 상기 설명에 포함되거나 첨부 도면에 도시된 모든 사항은 설명을 위한 것으로 해석되어야 하며 제한적 의미로 해석되어서는 안된다.
본 발명은 일반적으로 전자 부품의 제조에 사용되는 반도체 재료 기판, 특히 실리콘 웨이퍼의 제조 방법 및 장치에 관한 것이다. 특히, 본 발명은 단결정 실리콘 웨이퍼 및 그 제조 방법에 관한 것이다. 이 웨이퍼는 기본적으로 임의의 전자 소자 제조 공정의 열처리 사이클동안 이상적이고 불균일한 깊이 분포의 산소 석출물의 디누디드 존을 포함한다. 또한, 이 웨이퍼는 웨이퍼의 주 표면 상에 증착된 에피택셜 실리콘 층을 갖는 적어도 1개의 주 표면을 포함한다.

Claims (22)

  1. 가열원 및 환형 웨이퍼 지지대를 포함하는 챔버내에서 웨이퍼를 가열하고 냉각함으로써 디누디드 존을 형성하기 위해 반도체 웨이퍼를 처리하는 방법에 있어서,
    챔버 내부, 상기 챔버 내부와 동작가능하게 연관된 가열원, 및 상기 챔버 내부내에 배치된 환형 웨이퍼 지지대를 구비하는 챔버 내에 반도체 웨이퍼를 배치하는 단계;
    상기 챔버 내부의 웨이퍼를 적어도 약 1175℃의 온도로 가열하고, 이후에 상기 웨이퍼의 온도가 약 850℃ 미만으로 될 때까지 적어도 약 10℃/sec의 속도로 상기 웨이퍼를 냉각시키는 단계를 포함하며,
    상기 냉각 동안 상기 웨이퍼는 상기 환형 지지대 상에 위치하여 상기 웨이퍼의 주변 부분만이 상기 지지대와 접촉하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 챔버 내부의 웨이퍼를 약 900℃ 및 약 1150℃ 사이의 온도 범위에서 가열하는 단계 및 코팅된 웨이퍼를 형성하기 위해 상기 웨이퍼 상에 에피택셜 층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 냉각 속도는 약 15℃/초 이상인 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    상기 냉각 속도는 약 20℃/초 이상인 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 냉각 속도는 약 50℃/초 이상인 것을 특징으로 하는 방법.
  6. 제3항에 있어서,
    상기 냉각 속도는, 상기 웨이퍼의 온도가 적어도 약 325℃로 감소될 때까지 약 15℃/초 이상인 것을 특징으로 하는 방법.
  7. 제4항에 있어서,
    상기 냉각 속도는, 상기 웨이퍼의 온도가 적어도 약 325℃로 감소될 때까지 약 20℃/초 이상인 것을 특징으로 하는 방법.
  8. 제5항에 있어서,
    상기 냉각 속도는, 상기 웨이퍼의 온도가 적어도 약 325℃로 감소될 때까지 약 50℃/초 이상인 것을 특징으로 하는 방법.
  9. 제3항에 있어서,
    상기 냉각 속도는, 상기 웨이퍼의 온도가 적어도 약 400℃로 감소될 때까지 약 15℃/초 이상인 것을 특징으로 하는 방법.
  10. 제4항에 있어서,
    상기 냉각 속도는, 상기 웨이퍼의 온도가 적어도 약 400℃로 감소될 때까지 약 20℃/초 이상인 것을 특징으로 하는 방법.
  11. 제5항에 있어서,
    상기 냉각 속도는, 상기 웨이퍼의 온도가 적어도 약 400℃로 감소될 때까지 약 50℃/초 이상인 것을 특징으로 하는 방법.
  12. 제3항에 있어서,
    상기 냉각 속도는, 상기 웨이퍼의 온도가 적어도 약 450℃로 감소될 때까지 약 15℃/초 이상인 것을 특징으로 하는 방법.
  13. 제4항에 있어서,
    상기 냉각 속도는, 상기 웨이퍼의 온도가 적어도 약 450℃로 감소될 때까지 약 20℃/초 이상인 것을 특징으로 하는 방법.
  14. 제5항에 있어서,
    상기 냉각 속도는, 상기 웨이퍼의 온도가 적어도 약 450℃로 감소될 때까지 약 50℃/초 이상인 것을 특징으로 하는 방법.
  15. 제1항에 있어서,
    상기 가열원은 광(light)인 것을 특징으로 하는 방법.
  16. 제15항에 있어서,
    상기 가열원은 할로겐 램프인 것을 특징으로 하는 방법.
  17. 제1항에 있어서,
    상기 웨이퍼는, 상기 디누디드 존을 형성하기 위한 상기 가열 및 냉각 단계동안 상기 웨이퍼 지지대와 실질적으로 전도성 열전달(conductive heat transfer) 관계가 없이 유지되는 것을 특징으로 하는 방법.
  18. 디누디드 존을 갖는 반도체 웨이퍼를 처리하는 장치에 있어서,
    하우징의 벽에 의해 규정되며, 동작되는 동안 상기 하우징으로부터 또는 챔버의 외부로부터 밀봉될 수 있는 챔버 내부, 및 선택적으로 개방될 수 있는 도어를 갖는 상기 하우징;
    상기 챔버 내부의 내용물을 선택적으로 가열하기 위해 상기 챔버 내부와 동작 가능하게 연관된 가열원; 및
    상기 웨이퍼가 상기 챔버 내부에 있는 적어도 일부의 시간 동안, 상기 웨이퍼에 대하여 지지 관계에 있도록 웨이퍼 지지대 상에 상기 웨이퍼를 수용하기 위한 환형 링, 및 상기 벽에 대하여 이격된 상태로 상기 환형 링을 지지하도록 상기 환형 링과 맞물리는 제 1 지지 수단을 포함하는 상기 웨이퍼 지지대
    를 포함하는 것을 특징으로 하는 장치.
  19. 제18항에 있어서,
    상기 제 1 지지 수단은,
    제 2 지지대 상에 장착되고 상기 환형 링에 대하여 지지 관계에 있는 복수의 핀을 포함하는 것을 특징으로 하는 장치.
  20. 제18항에 있어서,
    상기 가열원은 광원을 포함하는 것을 특징으로 하는 장치.
  21. 제20항에 있어서,
    상기 광원은 할로겐 램프를 포함하는 것을 특징으로 하는 장치.
  22. 제20항에 있어서,
    상기 웨이퍼 상에 에피택셜 층을 형성하기 위해, 동작하는 동안 가스를 상기챔버 내부에 도입하는 유입 수단을 포함하는 것을 특징으로 하는 장치.
KR1020027018027A 2000-06-30 2001-05-14 디누디드 존을 갖는 실리콘 웨이퍼를 형성하는 방법 및장치 KR20030019471A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/607,391 US6599815B1 (en) 2000-06-30 2000-06-30 Method and apparatus for forming a silicon wafer with a denuded zone
US09/607,391 2000-06-30

Publications (1)

Publication Number Publication Date
KR20030019471A true KR20030019471A (ko) 2003-03-06

Family

ID=24432066

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027018027A KR20030019471A (ko) 2000-06-30 2001-05-14 디누디드 존을 갖는 실리콘 웨이퍼를 형성하는 방법 및장치

Country Status (7)

Country Link
US (1) US6599815B1 (ko)
EP (1) EP1295325A1 (ko)
JP (1) JP2004503086A (ko)
KR (1) KR20030019471A (ko)
CN (1) CN1441960A (ko)
TW (1) TW518694B (ko)
WO (1) WO2002003445A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101291918B1 (ko) * 2008-05-09 2013-07-31 실트로닉 아게 에피텍샬방식으로 코팅된 반도체 웨이퍼를 제조하는 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960254B2 (en) * 2003-07-21 2005-11-01 Memc Electronic Materials, Inc. Method to monitor and control the crystal cooling or quenching rate by measuring crystal surface temperature
US20050268848A1 (en) * 2004-04-28 2005-12-08 Nanodynamics, Inc Atomic layer deposition apparatus and process
US7084048B2 (en) * 2004-05-07 2006-08-01 Memc Electronic Materials, Inc. Process for metallic contamination reduction in silicon wafers
US7294324B2 (en) * 2004-09-21 2007-11-13 Cree, Inc. Low basal plane dislocation bulk grown SiC wafers
US7422634B2 (en) * 2005-04-07 2008-09-09 Cree, Inc. Three inch silicon carbide wafer with low warp, bow, and TTV
JP5188673B2 (ja) * 2005-06-09 2013-04-24 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコンウェーハ及びその製造方法
JP4760729B2 (ja) * 2006-02-21 2011-08-31 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコン単結晶ウェーハ及びｉｇｂｔ用のシリコン単結晶ウェーハの製造方法
KR100829923B1 (ko) * 2006-08-30 2008-05-16 세메스 주식회사 스핀헤드 및 이를 이용하는 기판처리방법
JP5283370B2 (ja) * 2007-11-29 2013-09-04 株式会社ニューフレアテクノロジー 気相成長装置および気相成長方法
AU2008331760B2 (en) 2007-12-07 2012-12-06 Harvest Technologies Corporation Floating disk for separating blood components
US7977216B2 (en) * 2008-09-29 2011-07-12 Magnachip Semiconductor, Ltd. Silicon wafer and fabrication method thereof
US7964038B2 (en) * 2008-10-02 2011-06-21 Applied Materials, Inc. Apparatus for improved azimuthal thermal uniformity of a substrate
WO2010109873A1 (ja) * 2009-03-25 2010-09-30 株式会社Sumco シリコンウェーハおよびその製造方法
US20150118861A1 (en) * 2013-10-28 2015-04-30 Texas Instruments Incorporated Czochralski substrates having reduced oxygen donors
GB2574879B (en) * 2018-06-22 2022-12-28 X Fab Semiconductor Foundries Gmbh Substrates for III-nitride epitaxy

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583375B2 (ja) 1979-01-19 1983-01-21 超エル・エス・アイ技術研究組合 シリコン単結晶ウエハ−の製造方法
JPS5680139A (en) 1979-12-05 1981-07-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4468259A (en) * 1981-12-04 1984-08-28 Ushio Denki Kabushiki Kaisha Uniform wafer heating by controlling light source and circumferential heating of wafer
US4437922A (en) 1982-03-26 1984-03-20 International Business Machines Corporation Method for tailoring oxygen precipitate particle density and distribution silicon wafers
US4548654A (en) 1983-06-03 1985-10-22 Motorola, Inc. Surface denuding of silicon wafer
US4505759A (en) 1983-12-19 1985-03-19 Mara William C O Method for making a conductive silicon substrate by heat treatment of oxygenated and lightly doped silicon single crystals
JPS61159371A (ja) 1984-12-28 1986-07-19 Fuji Seiki Seizosho:Kk Ｉｃの基板用シリコンウェーハのブラスト装置
US4788994A (en) 1986-08-13 1988-12-06 Dainippon Screen Mfg. Co. Wafer holding mechanism
US4868133A (en) 1988-02-11 1989-09-19 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using RTA
US4851358A (en) 1988-02-11 1989-07-25 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing
KR0155545B1 (ko) 1988-06-27 1998-12-01 고다까 토시오 기판의 열처리 장치
US5011794A (en) * 1989-05-01 1991-04-30 At&T Bell Laboratories Procedure for rapid thermal annealing of implanted semiconductors
JPH039078A (ja) 1989-06-05 1991-01-16 Komatsu Ltd 斜板式ピストンモータ
US5100502A (en) 1990-03-19 1992-03-31 Applied Materials, Inc. Semiconductor wafer transfer in processing systems
IT1242014B (it) 1990-11-15 1994-02-02 Memc Electronic Materials Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici.
JP2613498B2 (ja) 1991-03-15 1997-05-28 信越半導体株式会社 Ｓｉ単結晶ウエーハの熱処理方法
JP2653566B2 (ja) 1991-03-27 1997-09-17 株式会社東芝 半導体基板評価方法及び装置
JP3238432B2 (ja) 1991-08-27 2001-12-17 東芝機械株式会社 マルチチャンバ型枚葉処理装置
JP2758093B2 (ja) 1991-10-07 1998-05-25 信越半導体株式会社 半導体ウェーハの製造方法
JP2726583B2 (ja) 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 半導体基板
JPH05155700A (ja) 1991-12-04 1993-06-22 Nippon Steel Corp 積層欠陥発生核を有するゲッタリングウエハの製造方法および同方法により製造されたシリコンウエハ
US5296047A (en) 1992-01-28 1994-03-22 Hewlett-Packard Co. Epitaxial silicon starting material
JPH05243166A (ja) 1992-02-26 1993-09-21 Nec Corp 半導体基板の気相成長装置
JPH0684925A (ja) 1992-07-17 1994-03-25 Toshiba Corp 半導体基板およびその処理方法
US5589224A (en) 1992-09-30 1996-12-31 Applied Materials, Inc. Apparatus for full wafer deposition
JP2790009B2 (ja) 1992-12-11 1998-08-27 信越半導体株式会社 シリコンエピタキシャル層の成長方法および成長装置
KR0139730B1 (ko) 1993-02-23 1998-06-01 사또오 후미오 반도체 기판 및 그 제조방법
US5695568A (en) 1993-04-05 1997-12-09 Applied Materials, Inc. Chemical vapor deposition chamber
US5401669A (en) 1993-05-13 1995-03-28 Memc Electronic Materials, Spa Process for the preparation of silicon wafers having controlled distribution of oxygen precipitate nucleation centers
US5332443A (en) 1993-06-09 1994-07-26 Applied Materials, Inc. Lift fingers for substrate processing apparatus
JPH0786289A (ja) 1993-07-22 1995-03-31 Toshiba Corp 半導体シリコンウェハおよびその製造方法
JP2725586B2 (ja) 1993-12-30 1998-03-11 日本電気株式会社 シリコン基板の製造方法
US5445975A (en) 1994-03-07 1995-08-29 Advanced Micro Devices, Inc. Semiconductor wafer with enhanced pre-process denudation and process-induced gettering
US5551982A (en) 1994-03-31 1996-09-03 Applied Materials, Inc. Semiconductor wafer process chamber with susceptor back coating
JPH07321120A (ja) 1994-05-25 1995-12-08 Komatsu Electron Metals Co Ltd シリコンウェーハの熱処理方法
JP3458342B2 (ja) 1994-06-03 2003-10-20 コマツ電子金属株式会社 シリコンウェーハの製造方法およびシリコンウェーハ
JPH0845944A (ja) 1994-07-29 1996-02-16 Sumitomo Sitix Corp シリコンウェーハの製造方法
JP2874834B2 (ja) 1994-07-29 1999-03-24 三菱マテリアル株式会社 シリコンウェーハのイントリンシックゲッタリング処理法
JPH0845947A (ja) 1994-08-03 1996-02-16 Nippon Steel Corp シリコン基板の熱処理方法
US5738751A (en) 1994-09-01 1998-04-14 Applied Materials, Inc. Substrate support having improved heat transfer
JP3285111B2 (ja) 1994-12-05 2002-05-27 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶の製造方法
US5611855A (en) 1995-01-31 1997-03-18 Seh America, Inc. Method for manufacturing a calibration wafer having a microdefect-free layer of a precisely predetermined depth
US5788763A (en) 1995-03-09 1998-08-04 Toshiba Ceramics Co., Ltd. Manufacturing method of a silicon wafer having a controlled BMD concentration
US5593494A (en) 1995-03-14 1997-01-14 Memc Electronic Materials, Inc. Precision controlled precipitation of oxygen in silicon
US5860848A (en) 1995-06-01 1999-01-19 Rodel, Inc. Polishing silicon wafers with improved polishing slurries
JP3381816B2 (ja) 1996-01-17 2003-03-04 三菱住友シリコン株式会社 半導体基板の製造方法
JPH09205130A (ja) 1996-01-17 1997-08-05 Applied Materials Inc ウェハ支持装置
US5772773A (en) 1996-05-20 1998-06-30 Applied Materials, Inc. Co-axial motorized wafer lift
DE69737926T2 (de) 1996-10-21 2008-04-10 Ebara Corp. Reinigungsvorrichtung
KR100240023B1 (ko) 1996-11-29 2000-01-15 윤종용 반도체 웨이퍼 열처리방법 및 이에 따라 형성된 반도체 웨이퍼
US5848670A (en) 1996-12-04 1998-12-15 Applied Materials, Inc. Lift pin guidance apparatus
US5789309A (en) 1996-12-30 1998-08-04 Memc Electronic Materials, Inc. Method and system for monocrystalline epitaxial deposition
US5994761A (en) 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
DE69841714D1 (de) 1997-04-09 2010-07-22 Memc Electronic Materials Silicium mit niedriger Fehlerdichte und idealem Sauerstoffniederschlag
JP3144631B2 (ja) 1997-08-08 2001-03-12 住友金属工業株式会社 シリコン半導体基板の熱処理方法
TW429478B (en) 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
JPH11150119A (ja) 1997-11-14 1999-06-02 Sumitomo Sitix Corp シリコン半導体基板の熱処理方法とその装置
JP3711199B2 (ja) * 1998-07-07 2005-10-26 信越半導体株式会社 シリコン基板の熱処理方法
WO2000008677A1 (en) 1998-08-05 2000-02-17 Memc Electronic Materials, Inc. Non-uniform minority carrier lifetime distributions in high performance silicon power devices
EP1114454A2 (en) 1998-09-02 2001-07-11 MEMC Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
US6284384B1 (en) * 1998-12-09 2001-09-04 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering
US6167893B1 (en) 1999-02-09 2001-01-02 Novellus Systems, Inc. Dynamic chuck for semiconductor wafer or other substrate
US6227944B1 (en) 1999-03-25 2001-05-08 Memc Electronics Materials, Inc. Method for processing a semiconductor wafer
US6444027B1 (en) * 2000-05-08 2002-09-03 Memc Electronic Materials, Inc. Modified susceptor for use in chemical vapor deposition process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101291918B1 (ko) * 2008-05-09 2013-07-31 실트로닉 아게 에피텍샬방식으로 코팅된 반도체 웨이퍼를 제조하는 방법
US9240316B2 (en) 2008-05-09 2016-01-19 Siltronic Ag Method for producing an epitaxially coated semiconductor wafer

Also Published As

Publication number Publication date
US6599815B1 (en) 2003-07-29
EP1295325A1 (en) 2003-03-26
JP2004503086A (ja) 2004-01-29
CN1441960A (zh) 2003-09-10
TW518694B (en) 2003-01-21
WO2002003445A1 (en) 2002-01-10

Similar Documents

Publication Publication Date Title
US6958092B2 (en) Epitaxial silicon wafer with intrinsic gettering and a method for the preparation thereof
US6596095B2 (en) Epitaxial silicon wafer free from autodoping and backside halo and a method and apparatus for the preparation thereof
TWI420599B (zh) 矽晶圓之製造方法
EP1287188B1 (en) Epitaxial silicon wafer free from autodoping and backside halo
US6666915B2 (en) Method for the preparation of an epitaxial silicon wafer with intrinsic gettering
KR20030019471A (ko) 디누디드 존을 갖는 실리콘 웨이퍼를 형성하는 방법 및장치
JP2003524874A (ja) 非酸素析出性のチョクラルスキーシリコンウエハ
US6339016B1 (en) Method and apparatus for forming an epitaxial silicon wafer with a denuded zone
US20050032337A1 (en) Method and apparatus for forming a silicon wafer with a denuded zone
JP5641533B2 (ja) シリコンウェーハの熱処理方法
JPH09268098A (ja) シリコン単結晶の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid