CN1441960A - 形成具有洁净区的硅片的方法和装置 - Google Patents

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Abstract

一种用于在半导体晶片上形成一个外延层和一个洁净区的装置和方法。利用一个室来形成外延层和洁净区二者。洁净区是在晶片支承在一个环形支承件上因而只有晶片的周边缘部分与该支承件接触时，通过在室中加热晶片和然后快速冷却晶片而形成的。

Description

形成具有洁净区的硅片的方法和装置
发明背景
本发明一般涉及用于制备在制造电子元件中使用的半导体材料衬底，特别是硅片，的方法和装置。更具体地说，本发明涉及一种单晶硅片及用于制备它的方法。这种晶片具有一个在实质上任何电子器件制造工艺的热处理周期(循环)中形成的理想的氧析出物非均匀深度分布的洁净区(denuded zone)。此外，该晶片可包括至少一个主表面，该主表面具有一个淀积于其上的外延层。
作为用来制造半导体电子元件的大多数工艺的原材料，单晶硅通常用直拉法(Czochralski法)制备。在该方法中，将多晶硅(“聚硅”)装入坩埚并熔化，使籽晶与熔融硅接触，并通过缓慢提拉生长单晶。在提拉工艺过程中要形成的晶体第一部分是一个细的晶颈。在晶颈的形成完成之后，通过降低拉晶速度和/或熔体温度使晶体直径扩大，直至达到所希望的或目标直径。然后通过控制拉晶速度和熔体温度生长具有近似恒定直径的圆柱形晶体主体，同时补充下降的熔体液位。在生长过程接近结束，但在坩埚排空熔体硅之前，逐渐缩小晶体直径，以便形成一个端锥(尾锥)。通常，端锥是通过增加晶体拉速和向坩埚供给热量形成的。当直径变得足够小时，则使晶体与熔体分离。
随着晶体在固化之后冷却，在晶体生长室中单晶硅中形成许多缺陷。这些缺陷的出现部分是由于存在过量(亦即，高于溶度限的浓度)的本征点缺陷，这些本征点缺陷通称为晶格空位和硅自填隙。从熔体中生长的硅晶体，通常生长带有过量的一种类型或另一种类型本征点缺陷。已经提出，硅中这些点缺陷的类型和初始浓度决定于固化之时，并且，如果这些浓度达到系统中临界过饱和的水平并且点缺陷的迁移率(淌度)足够高，则反应(或附聚现象)将易于发生。在直拉硅中附聚的本征点缺陷密度通常是在约1×103/cm3-约1×107/cm3范围内。尽管这些数值比较低，但附聚的本征点缺陷对器件制造者来说，具有快速增加的重要性，并且事实上，现在看作是在器件制造过程中限制产量的因素；及可能严重影响在生产复杂和高集成度电路中的材料的产量潜力。
一种特别成问题的缺陷类型是存在晶体原生凹坑(“COPs”)。这种类型缺陷的来源是硅晶格空位的附聚。更具体地说，当硅晶格空位在硅锭内附聚时，它们形成空隙。随后，当晶锭被切片成晶片时，这些空隙在晶片表面上作为凹坑暴露并显现出来。这些凹坑称作COPs。
迄今为止，一般有三个主要途径来处理附聚的本征点缺陷问题。第一个途径包括一些关注拉单晶技术(工艺)的方法，以减少晶锭中附聚的本征点缺陷数量密度。这个途径可以进一步细分成具有导致形成空位为主的材料的拉晶条件的那些方法，和具有导致形成自填隙为主的材料的拉晶条件的那些方法。例如，已提出，附聚的缺陷数量密度可通过下述方法减少：(i)控制v/G0(此处v是生长速度，G0是平均轴向温度梯度)，以生长一种其中晶格空位是主要本征点缺陷的晶体，和(ii)在拉单晶工艺过程中通过改变(一般，通过缓慢降低)从约1100℃到约1050℃的硅锭的冷却速率来影响附聚的缺陷成核速率。尽管这种途径减少了附聚的缺陷数量密度，但是不能防止它们的形成。随着器件制造者所提的要求变得越来越严格，这些缺陷的存在将继续成为更多问题。
另外的建议是在晶体主体生长过程中将拉晶速度降低到一个小于约0.4mm/min的值。然而，这种建议也不能令人满意，因为这种缓慢的拉晶速度导致降低了每台拉晶机的生产率。更重要的是，这种拉晶速度导致形成具有高浓度自填隙的单晶硅。这种高浓度本身又导致形成附聚的自填隙缺陷以及所有与这种缺陷有关的问题。
处理附聚的本征点缺陷问题的第二个途径包括一些关注在附聚的本征点缺陷形成之后溶解或湮没(消除)它们的方法。一般，这是通过用高温热处理晶片形式的硅来达到的。例如，在欧洲专利申请NO.503816A1中，Fusegawa等提出在超过0.8mm/分的生长速率下生长硅锭，并在温度范围为1150℃-1280℃的温度范围内热处理从硅锭切片的晶片，以便减少晶片表面附近一个薄区域中的缺陷密度。所需的特殊处理将根据晶片中附聚的本征点缺陷浓度和位置而改变。从这种缺陷的轴向浓度不均匀的晶体上切成的不同晶体，可能需要不同的后生长处理条件。另外，这类晶片热处理费用比较高，存在将金属杂质引入硅片的可能性，并且不是对所有类型的与晶体有关的缺陷都普遍有效。
处理附聚的本征点缺陷的第三个途径是将一个薄的结晶硅层外延淀积到单晶硅片表面上。这种方法提供一种单晶硅片，该单晶硅片具有一个基本上没有附聚的本征点缺陷的表面。然而，用传统的外延淀积技术大大增加了晶片的成本。
除了含有上述附聚的点缺陷之外，用直拉法制备的单晶硅通常还含有各种杂质，其中主要是氧。这种玷污例如是在熔融硅装在石英坩埚中时发生。在硅熔融体的温度下，氧进入硅晶格，直至达到一个浓度，该浓度由在熔融体温度下氧在硅中的溶解度和氧在固化硅中的实际偏析系数决定。这种浓度大于制造电子器件工艺的典型温度下氧在固体硅中的溶解度。这样，随着晶体从熔融体中生长并冷却时，其中氧的溶解度迅速下降。这最终造成晶片含有过饱和浓度的氧。
在电子器件制造中通常应用的热处理周期(循环)，可以引起其中氧过饱和的硅片中的氧析出。视析出物在晶片中的位置而定，析出物可以是有害的或是有益的。位于晶片有源器件区域的氧析出物可能损害器件的工作。然而，位于晶片体部中的氧析出物能够捕获可能与晶片接触的不希望有的金属杂质。利用位于晶片体部中的氧析出物来捕获金属通常称做内部或本征吸杂(“IG”)。
历史上，电子器件制造工艺包括一系列步骤，这些步骤用来生产这样一种硅，该硅在晶片表面附近具有一个无氧析出物的区域(通常叫做“洁净区”或“无析出物区域”)，同时晶片的其余部分(亦即，晶片体部)含有足够量的氧析出物，用于IG目的。例如，洁净区在高-低-高的热顺序中形成，如(a)在惰性气体中于高温(＞1100℃)下氧外扩散热处理至少约4小时的时间，(b)在低温(600-750℃)下氧析出物核形成，和(c)在高温(1000-1150℃)下生长氧析出物(SiO2)。见，比如，F.Shimura，半导体硅晶体工艺学，PP.361-367(Academic Press，Inc.，San Diego CA，1989)(及其中所列举的参考文献)。
然而，新近，一些先进的电子器件制造工艺，如DRAM(动态随机存取存储器)制造工艺已开始将高温工艺步骤的使用减至最少。尽管这些工艺中某一些工艺保留足够的高温工艺步骤，来产生洁净区和足够的体部析出物密度，但对材料的容限要求太严，以致不能得到商业上可行的产品。另一些目前十分先进的电子器件制造工艺根本不包含外扩散步骤。由于存在与源器件区域中氧析出物有关的问题，因此，这些电子器件的制造者必需使用这样的硅片，这些硅片在它们的工艺条件下，在晶片中的任何地方都不能形成氧析出物。结果，所有IG潜力都丧失了。
发明概述
本发明的目的是提供一种单晶硅片，该单晶硅片(a)在实质上是任何电子器件制造工艺热处理周期中，形成一个理想的非均匀的氧析出物深度分布，和也可以(b)具有一个无晶体原生凹坑的外延表面；和提供一种能有效地提高加热的半导体晶片的冷却速率的装置；以及提供一种能用于在半导体晶片上形成洁净区和外延层两者的装置。
本发明的一个方面包括提供一种处理半导体晶片的方法，以便通过在一个室中加热和冷却晶片产生一个洁净区，上述室具有一个热源和一个环形晶片支承件。该方法包括将半导体晶片安放在一个室中，该室具有一个内部、一个可操作地与该内部连结的热源和一个设置在该内部的环形晶片支承件。将晶片在室内部加热到至少约1175℃的温度，并在此之后以至少约10℃/秒的速率冷却直至晶片具有低于约850℃的温度。在冷却过程中，晶片支靠在环形支承件上，因而只有晶片的周边部分与上述支承件接触。
本发明的另一方面包括一种用于处理半导体晶片以形成洁净区的装置。该装置包括一个室，该室具有一个由室壁限定的内部和一个可选择性打开的门，其中室内部在操作过程中与其外部密封。一个热源可操作地与该室连结，用于选择性地加热室内部中的内装物。一个晶片支承件包括一个环形圈，用于在其上安放一个晶片，以便在晶片处于室内部的至少一部分时间中，环形圈与晶片成支承关系。一个第一支承装置与环形圈接合，用于支承环形圈，使环形圈与室壁成间隔开的关系。
另一些目的和特点一部分将是显而易见的，一部分将在下面指出。
附图简介
图1示出一种可以按照本发明用作原材料的单晶硅片的优选结构。
图2示出一种可以按照本发明的优选实施例制备的晶片的氧析出物分布。
图3示出一种可以按照本发明的优选实施例制备的晶片的氧析出物分布，此处原材料是富含空位的单晶硅片。
图4是反应器中用于将晶片设置在反应器内的机构的示意图。在该图中，衬托器支承轴105和晶片升起轴107都处于晶片高架(升高)位置。
图5是反应器中用于将晶片设置在反应器内的机构的示意图，其中衬托器支承轴105和晶片升起轴107都处于晶片加热位置。
图6是反应器中用于将晶片设置在反应器内的晶片支承件的平面示意图。
图7是反应器示意图，该反应器部分切去以便示出内部详细情况。
图8是示出晶片在各种晶片支承结构(配置)上冷却速率的计算机模拟曲线图。
图9是示出BMD水平随均热温度变化的曲线图。
优选实施例详细说明
按照本发明，开发了一种新型而有用的单晶硅片，该单晶硅片可包括至少一个具有外延硅层淀积于其上的表面和至少一个洁净区，它们在一个室中形成。晶片的外延表面没有晶体原生凹坑，并且晶片包括一个“样板”(模板，template)，该“样板”确定当晶片在电子器件制造工艺过程中加热时氧将析出的方式。这样，在实质上任何电子器件制造工艺的加热步骤过程中，硅片将形成(a)一个足够深度的洁净区，和(b)一个含有足够的用于IG目的的氧析出物密度的晶片体部。另外，按照本发明，已开发出了一种用于制备这种单晶硅片的新型方法。该方法使用半导体硅制造工业中通用的设备几分钟内就可以完成，并因此省去了价格昂贵的制造设备，即RTA(快速热退火)。A.原材料(起始材料)
用于本发明理想析出晶片的原材料是单晶硅片，该单晶硅片是从一单晶硅锭上切片而成的，该单晶硅锭按照任何直拉晶体生长法的常规变化生长。该方法，以及标准的硅切片、研磨、腐蚀和抛光技术，在本领域中是众所周知的，并在例如F.Shimura所著“半导体硅晶体工艺”(AcademicPress，1989)；和“硅化学腐蚀”(J.Grabmaier编辑，Springer-Verlag，NewYork，1982)中公开了。
参见图1，晶片1优选的是具有一前表面3、一后表面5，和在前表面和后表面之间的一个假想中央平面7。术语“前”和“后”在本文中用来区分晶片1的两个主要的、一般是平的表面。晶片1的前表面3(正如此处采用的这种术语)不一定是随后电子器件将在其上面制造的表面，而晶片1的后表面5(正如此处采用的这种术语)也不一定是晶片1的与其上制有电子器件的表面相反的主表面。此外，由于硅片通常具有某种总厚度变差(变化)(TTV)、翘曲和弯曲，所以前表面上的每个点和后表面上每个点之间的中点可能不会精确地落在一个平面内。然而，根据实际情况，TTV、翘曲和弯曲通常是如此之轻微，以致对一种接近近似法来说，可以把各个中点说成都落入一个假想的中央平面，该假想的中央平面在前表面和后表面之间近似地是等距离的。
晶片可以含有一种或一种以上掺杂剂，以使晶片具有各种所希望的性质。例如，晶片可以是P型晶片(亦即，已用周期表中第3族元素，最常用的是硼，掺杂的晶片)或者是N型晶片(亦即，已用周期表中第5族元素，最常用的是砷，掺杂的晶片)。优选的是，晶片是一种具有电阻率范围在约0.01和约50Ω-cm之间的P型晶片。在一个特别优选的实施例中，晶片是一种具有电阻率范围在约1和约20Ω-cm之间的P型晶片。
由于晶片用直拉法制备，所以它通常可以具有从约5×1017至约9×1017原子/cm3(ASTM标准F-121-83)任何地方的氧浓度。晶片的氧析出行为变得实质上与理想析出的晶片中氧浓度脱离联系；这样，起始晶片可能具有落入用直拉法能达到的范围之内任何含量或甚至在上述范围之外的氧浓度。此外，视单晶硅锭从硅的熔点(亦即，约1410℃)达到范围在约750℃-约350℃之间的冷却速率而定，可以形成氧析出成核中心。如果这些中心能够通过在不超过约1250℃的温度下热处理硅来熔解，则在原材料中有没有这些成核中心对本发明来说通常不是关键。
本发明在富空位晶片原材料情况下使用时特别有用。术语“富空位晶片”指的是含有比较大量晶格空位附聚的晶片。这些附聚通常具有八面体结构。在晶片体部中，这些附聚形成空隙；而在晶片表面处，它们形成COPs。在富空位晶片内晶格空位附聚的密度通常是从约5×105到约1×106/cm3，而在这些晶片表面上的COPs面积密度通常是从约0.5到约10COPs/cm2。由于这些晶片可以从比较低成本的工艺(比如，传统的敞开结构直拉法)形成的硅锭上切片而成，所以这些晶片是特别优选的原材料。B.外延淀积
按照本发明制备的单晶硅片，如果想要的话，可以附加地包括一个具有一个淀积于其上的外延硅层的表面。该外延层可以淀积到整个晶片上，或者可供选择地，只淀积到其中一部片晶片上。参见图1，外延层优选的是淀积到晶片的前表面3上。在一个特别优选的实施例中，它淀积到晶片的整个前表面3上。是否它优选地具有一个淀积到晶片任何其它部分上的外延层，将取决于晶片的预定用途。对大多数应用来说，在晶片的任何其它部分上有没有外延层不是关键。
如前所述，用直拉法制备的单晶硅片，在它们的表面上常常有COPs。然而，用于集成电路制造的晶片一般要求具有一个无COPs的表面。具有这种无COPs表面的晶片可以通过将外延硅层淀积到晶片表面上制备。这种外延层填入COPs并最终产生一种平滑的晶片表面。这已是近来科学研究的课题。见Schmolke等人的，The Electrochem.Soc.Proc.，vol.PV98-1，p.855(1998)；Hirofumi等人的，Jpn.J.Appl.Phys.，vol.36，p.2565(1997)。晶片表面上的COPs可以通过用至少约0.1μm厚度的外延硅层消除。优选的是，外延层具有厚度范围在约0.1μm和约2μm之间。更优选的是，外延层具有厚度范围在约0.25和约1μm之间，而最优选的是厚度范围在约0.65和约1μm之间。
应该注意，如果除了消除COPs之外还用外延层把电学性质赋予晶片表面，则外延层的优选厚度可以改变。例如，用一个外延层可以达到精密控制晶片表面附近的掺杂剂浓度分布。在外延层用于除了消除COPs之外的目的时，这个目的可能要求外延层厚度大于用来消除COPs的优选厚度。在这种情况下，优选的是使用能达到该附加所要效果的最小厚度。在晶片上淀积较厚的一层一般是商业上较少希望的，因为形成较厚的一层要求更多的淀积时间和更经常清洗反应容器。
如果晶片在其表面上具有一个天然的氧化硅(硅氧化物)层(亦即，当硅在室温下暴露于空气中时，在硅表面上形成的氧化硅层，并且一般具有约10-约15的厚度)，则氧化硅层优选的是在外延层淀积到晶片表面上之前从该晶片表面除去。正如此处所用的，术语“氧化硅层”指的是一层化学上结合到氧原子上的硅原子。通常，这种氧化物层对每个硅原子含有约2个氧原子。
在本发明的一个优选实施例中，除去氧化硅层是通过在无氧化剂气氛中加热晶片表面直至从表面除去氧化硅层来实现的。更具体地说，晶片的表面优选的是加热到至少约1100℃的温度，而更优选的是加热到至少约1150℃的温度。这种加热优选的是在晶片表面暴露于包括H2或一种稀有气体(比如，He、Ne或Ar)的气氛中时进行的。更优选的是，该气氛包括H2。最优选的是，该气氛主要是由H2组成，因为用其它气氛易于引起腐蚀凹坑在晶片的表面中形成。
传统上，外延淀积方案是通过在H2存在下加热晶片除去氧化硅层，这些方案包括将晶片加热到高温(比如，约900℃-约1250℃)，和然后在那个温度下烘烤一段时间(比如，通常高达约90秒钟)。然而，已经发现，如果将晶片表面加热到约1100℃(而更优选的是，约1150℃)，则氧化硅层在没有后续烘烤步骤的情况下就被除去，因而省去了烘烤步骤。省去烘烤步骤缩短了制备晶片所需的时间，因此是商业上所希望的。
在本发明的一个优选实施例中，优选的是加热晶片表面以除去氧化硅层，然后在除去氧化硅层之后开始硅淀积少于30秒钟(更优选的是在约10秒之内)。一般，这可以通过将晶片表面加热到至少约1100℃(更优选的是至少约1150℃)的温度，和然后在晶片表面达到那个温度之后开始硅淀积少于30秒钟(更优选的是在约10秒钟之内)来实现。在除去氧化硅层之后，等待开始硅淀积高达约10秒钟，能使晶片的温度稳定并变得均匀。
在除去氧化硅层过程中，晶片优选的是以不引起滑移的速率加热。更准确地说，如果晶片加热太快，将会产生一个热梯度，该热梯度将产生一个内应力，该内应力足以使晶片内的不同平面彼此相对地移动(亦即，滑移)。现已发现，轻掺杂的晶片(比如，晶片用硼掺杂并具有电阻率为约1-约10Ω-cm)特别容易滑移。为了避免这个问题，晶片优选的是以一个范围在约20和约35℃/秒之间的平均速率从室温加热到氧化硅除去的温度。优选的是，这种加热是通过将晶片暴露于辐射能如来自卤素灯发出的光中来实现。
外延淀积优选的是用化学汽相淀积法进行。一般说来，化学汽相淀积包括在一个外延淀积反应器，比如，在EPI CENTURA反应器(AppliedMaterials，Santa Clara，CA)内，将晶片表面暴露于包括硅的气氛中。在本发明的一个优选实施例中，晶片的表面暴露于包括一种挥发性气体的气氛，该挥发性气体包括硅(比如，SiCl4、SiHCl3、SiH2Cl2、SiH3Cl或SiH4)。通过一个入口装置(未示出)将该气体加入室中，该入口装置在流体源和该室之间连通。室90由一外壳(壳体)限定，外壳总体用89表示，它包括多个壁91、92、93、94、95和96，壁96形成室的底部。外壳还包括一个可选择地打开和关闭的门97，当门关闭时，室90与外部密封，以便可以保持与外部的压差和/或防止在晶片处理过程中不希望的流体进出。另外气氛优选的是含有一种载气(优选的是H2)。在一个实施例中，在外延淀积过程中的硅源是SiH2Cl2或SiH4。如果用SiH2Cl2，淀积过程中反应器的真空压力优选的是约500-约760乇。另一方面，如果用SiH4，则反应器的压力优选的是约为100乇。最优选的是，淀积过程中的硅源是SiHCl3。这种硅源往往比其它硅源便宜得多。此外，用SiHCl3外延淀积可以在大气压下进行。这是有利的，因为不需要真空泵，并且反应器室不必为防止塌陷而做得那样坚固。而且，存在很少的安全危险，并减少了空气或其它气体漏入反应器的机会。
在外延淀积过程中，晶片表面的温度优选的是保持在足以防止含硅的气氛将多晶硅淀积在该表面上的温度下。一般，在这段时间里表面温度优选的是至少约900℃。更优选的是，表面温度范围保持在约1050和约1150℃之间。最优选的是，表面温度保持在氧化硅除去的温度下。
当在大气压下进行淀积时，外延淀积的生长速率优选的是约3.5-约4.0μm/min。这可以例如用主要是由约2.5摩尔％SiHCl3和约97.5摩尔％H2构成的气氛，在约1150℃温度和绝对压力高达约1atm下来实现。
如果晶片的预定应用要求外延层包括掺杂剂，则含硅的气氛优选的是也含有掺杂剂。例如，外延层常常优选的是含有硼。这一层可以通过例如在淀积过程中的气氛里包括B2H6来制备。在需要得到所希望性质(比如，电阻率)的气氛中，B2H6的摩尔分数取决于几个因素，如在外延淀积期间从特殊衬底向外扩散的硼量、在反应器和衬底中作为污染物存在的P型掺杂剂量、及反应器的压力和温度。通过采用在约1125℃的温度和约1atm(压力计压力或绝对压力)下含约0.03ppm B2H6(亦即，大约每1000000摩尔气体总量中含0.03摩尔B2H6)，可得到具有电阻率约为10Ω-cm的外延层。
一旦形成具有所希望厚度的外延层，则含硅的气氛优选的是用一种稀有气体(比如，Ar、Ne或He)或H2驱气清洗，而最优选的是用H2驱气清洗。此后，优选的是将晶片冷却到不大于700℃的温度，然后从外延淀积反应器中取出。
常规外延淀积方案通常包括在外延淀积之后的一个外延后清洗步骤，以便除去在外延淀积过程中所形成的副产品。用这个步骤来防止与时间有关的薄雾(haze)，如果这种副产品与空气起反应，则产生这种薄雾。此外，许多外延后清洗技术往往会在外延表面上形成氧化硅层，该氧化硅层趋于钝化(亦即，保护)外延表面。常规的外延后清洗方法要求例如将外延表面浸入任何一种本技术领域的技术人员众所周知的清洗液中。这些清洗液包括，例如piranha混合物(亦即，硫酸与过氧化氢的混合物)、SC-1混合物和SC-2混合物。许多这种外延后清洗步骤要求至少5分钟完成。然而，已经发现，在进行下一步骤(亦即，下面所讨论的热处理步骤)之前，外延后清洗步骤一般不需要。这是由于热处理步骤是在含氧化剂，优选的是含氧气的气氛中进行的。氧化剂往往会与淀积之后留在晶片表面上的外延淀积副产物起反应。这种氧化剂和副产物之间的反应产生从晶片表面解吸的挥发性物质。除了除去外延淀积副产物之外，氧化剂还在外延层上形成使外延层钝化的氧化物层。因此，没有必要在进行本方法的下一个步骤之前采用常规的外延后清洗处理(尤其是包括使晶片与外延后清洗液接触的处理)。
C.在后面的热加工步骤中影响氧在晶片中析出性能(行为)的热处理
如果提供外延淀积，则在外延淀积之后，将晶片进行处理，以在晶片内形成一个晶格空位样板，当晶片进行热处理时，例如在实质上任何电子器件制造工艺的热处理周期中，上述样板使晶片内形成一个理想的氧析出物的不均匀深度分布。图2示出一种这样的用本发明可以形成的氧析出物分布。在这个特别的实施例中，晶片1特征在于具有基本上没有氧析出物的区域15和15’(“洁净区”)。这些区域分别从前表面3和后表面5延伸到一个深度t和t’。优选的是，t和t’每个都在约10和约100μm之间的范围内，而更优选的是在约50和约100μm之间的范围内。在无氧析出物区域15和15’之间，有一个含基本上均匀氧析出物浓度的区域17。对大多数应用来说，区域17中的氧析出物浓度至少约为5×108析出物/cm3，而更优选的是1×109析出物/cm3。应该理解，图2的目的是通过仅仅示出本发明的一个实施例，来帮助该技术领域的技术人员理解本发明。本发明不限于这个实施例。例如，还可以用本发明来形成只有一个洁净区15(而不是两个洁净区15和15’)的晶片。
为了形成晶格空位样板，晶片一般是首先加热，然后以至少约10℃/秒的速率冷却。加热晶片的目的是：(a)在晶格中形成在整个晶片中均匀分布的自填隙和空位对(亦即，Frenkel(弗伦克尔)缺陷)，和(b)溶解存在于晶片中的任何不稳定的氧析出物成核中心。一般，加热到更高温度造成大量的Frenkel缺陷形成。冷却步骤的目的是产生不均匀的晶格空位分布，其中空位浓度在或靠近晶片中央处最大，并朝晶片表面方向上减少。这种晶格空位的不均匀分布是由于在冷却下来过程中晶片表面附近的一部分空位扩散到表面并因而变湮没，造成在表面附近空位浓度较低而引起的。
当晶片基本上象例如用晶片制造电子元件时那样加热时，不均匀的空位分布本身是用于氧析出作用的样板。具体地说，当晶片1(见图2)加热时，氧将快速集结，以在晶片1的含有高浓度空位的区域17中形成析出物52，但在含较低浓度空位的晶片表面3和5附近的区域15和15’中往往不会集结。通常，氧在约500℃和约800℃之间范围内的温度下成核，及在约700℃和约1000℃之间范围内的温度下生长析出物。因此，例如在电子器件制造工艺的热处理周期中，倘若这种热处理周期经常在800℃附近的温度下进行，则可以在晶片中形成氧析出物52的不均匀分布。
如上所述，本发明可以有利地用来处理一种富空位晶片原材料，这种富空位晶片原材料在其表面上具有比较大量的COPs，和在其体部内具有比较大量的空隙。图3示出按照本发明由富空位晶片原材料制备和然后热处理形成氧析出物的外延晶片的晶格空位附聚物51和氧析出物52的分布情况。外延层50是在晶片1的外表面3、4和6上(在这个特定的实施例中，后表面5上没有外延层)。由于外延层填充COPs，所以晶片具有平滑而无COPs的表面2和8。氧析出物52的分布与图2中的氧析出物分布情况相同，并且足够用于本征吸杂。由于存在外延层50，该外延层50在表面2和8及附聚物51之间起一个阻挡层作用，所以完全在晶片1体部内的空位附聚物51的分布(亦即，体部内的空隙分布)在本发明的整个工艺中都基本上保持相同(亦即，浓度保持约5×104-约1×106/cm3)，并且不趋于影响晶片的表面2和8。因此，该晶片制造工艺在商业上是有用的，部分地是由于它能用富空位原材料形成具有本征吸杂和无COP表面以及一个或一个以上洁净区的的硅片，这种晶片可以用较低成本和较少费用的设备制备。
加热和快速冷却形成洁净区是在EPI形成室中进行的，其中晶片用合适的热源加热，该热源可操作地与该室连结。如果形成有外延层的话，那么洁净区的形成在外延层形成之后完成，以保持洁净区的效用。合适的热源是成排的大功率灯，如在快速热退火(“RTA”)炉中所用的那些。这些灯能快速加热硅片。例如，许多能在几秒钟内将晶片从室温加热到1200℃。商用RTA炉的例子包括可从AG Associates(Mountain View，CA)获得的610型炉和可从Applied Materials(Santa Clara，CA)获得的CENTURARTP(快速热处理)炉。
加热和快速冷却形成洁净区在外延淀积反应器中进行。这能省去一第二加热室和消除为从EPI室转移到RTA而操纵晶片。一个热源可操作地与内部室90连结，并如图所示包括一排大功率灯99，如安装在内部室90中的卤素灯。打开灯99以用光能加热晶片1，同时晶片1用支承件101支承在工艺(处理)位置(图7)。优选的是，支承件101和晶片被适合的驱动装置100旋转，同时晶片被加热，以使晶片在它的整个宽度上更均匀地被加热。这些灯可以是用于此前加热步骤的灯。参见图4-7，外壳89包括支承件101，用于在加热和冷却以形成洁净区期间支承晶片。为了实施快速冷却，晶片必需至少是在冷却期间与支承装置或其它具有高热容的元件间隔开。为了改善在整个晶片1宽度上的温度均匀性，可以将一个加热的物体或衬托器102设置在晶片1附近，并且在加热或处理过程中与晶片成直接辐射热传递关系。如果用衬托器102，则晶片1和衬托器之间的间距范围应在约2mm和约30mm之间。如果用衬托器，则它优选的是在冷却过程中移离晶片1，以增加冷却速率。在优选实施例中支承件101是一个环形圈，该环形圈优选的是用一种耐热材料如石英和/或SiC制造，这种耐热材料也抗污染晶片1。支承件101具有一个稍小于晶片1的开口103，二者优选的都是圆形，此处晶片搭放在支承件的一部分上表面104上。中央开口103的直径小于晶片的直径，而支承件101只接触晶片1周边或边缘区105的其中一小部分，优选的是小于距晶片边缘约5mm。边缘区105是一个切除区，将作为废料(切边)修整掉，因此它的性质不重要。支承件101安放在托架107内的开孔106中。
如图所示，支承件101通过支承装置适当地支承在室90中，在所示结构中支承装置包括多个柱销或柱体109，柱销或柱体109将支承件101定位成与壁91-96和门97成间隔开的关系。柱销109以直立的方向安装在一个台架111上，该台架111包括多个(数量上优选的是三个)臂112。臂112本身又安装在轴115上，该轴115连接到驱动装置100上，后者用于使轴和支承件101并因此使晶片1旋转。衬托器102可以安装在轴115、支承件101或台架111上，只要至少是在冷却过程中保持与晶片间隔开。在外延涂层处理过程中使晶片1到衬托器102的间距接近，可以减少晶片1后表面上涂层的量。
升降销120安装在支承件101上，并可在支承件的孔122内轴向运动。升降销120可操作使晶片1上升和下降，用于借助一叶片121装上和卸下晶片。柱销120具有扩大的头部124，防止柱销掉落到孔122外部。柱销120还具有下端126，每个下端126都可与相应的支脚128接合。如图所示，支脚128安装在臂130上(二者在数量上优选的是三个)，臂130本身又安装在轴132上。轴132可轴向运动地安装在轴115上，用于相对轴向运动。驱动装置如气压缸135可操作地连接到轴115、132上，以便由其实施有选择的轴向运动。另外，轴132将和轴115一起旋转，以防止臂112和柱销120之间的干涉。
晶片1的冷却必需快速，冷却速率至少约10℃/秒，优选的是至少约15℃/秒，更优选的是至少约20℃/秒，和还要优选的是至少约50℃/秒。本发明利用支承件101来实现这一目的。通过使晶片1的相对的面3、5或4、6的主要大部分与室90的气态环境接触，而不是与固体或高热容支承件接触，来实现快速冷却。
对大多数应用，晶片1优选的是在氧化性气氛中加热到至少约1175℃的均热温度，以便形成洁净区。更优选的是加热到在约1200℃和约1250℃之间范围内的均热温度。这里所公开的晶片温度是利用测温装置如高温计测量的表面温度。一旦晶片的温度达到优选的均热温度，优选的是使晶片温度在该均热温度下保持一段时间。优选的均热时间量一般是在约5和约30秒钟之间的范围内。晶片优选的是在均热温度下保持约5和约10秒钟之间的范围内。对于较慢的冷却速率，可以在冷却步骤之前将晶片加热到较高的温度，以产生较高浓度的硅晶格空位。
图8和9示出本发明的结果。图8是计算机模拟示出各种晶片/支承件配置的冷却速率差别。曲线1表示当晶片在衬托器上冷却时计算出的冷却晶体的温度/时间关系。曲线2表示当晶片在柱销上但被升高或稍与衬托器分开冷却时计算出的冷却晶体的温度/时间关系。曲线3表示在没有衬托器情况下晶片在支承件101上冷却时计算出的冷却晶片的温度/时间关系。图8表明，与在衬托器上冷却相比，在一环形支承件上冷却的冷却速率显著增加。图9示出在柱销上快速冷却的三种不同原材料A，B，C所产生的BMD(体部微缺陷)和均热温度之间的关系。材料A含有13ppma(百万分之一填隙氧原子)，材料B含有10ppma和材料C含有14.8ppma。曲线示出用不同原材料和不同均热温度产生BMD的效率。BMD的产生对于提高晶片1的质量是所希望的。
在晶片1热处理之后，将晶片如上所述快速冷却。这个冷却步骤可以很方便地在进行热处理的外壳89中进行。可供选择地，冷却优选的是在不与晶片表面起反应的气氛中进行。快速冷却速率优选的是当晶片的温度下降经过晶格空位穿过单晶硅扩散的温度范围时使用。一旦晶片冷却到晶格空位相对活动的温度范围之外的温度，冷却速率对晶片的析出特性就没有显著影响，因此它严格地说不是关键。一般，晶格空位在大于约850℃的温度下比较活动。优选的是将晶片快速冷却到低于约850℃的温度，和最好是低于约800℃的温度。
在一个优选实施例中，当晶片的温度从该均热温度降到比洁净区形成均热温度低至少约325℃的温度时，晶片的平均冷却速率为至少约10℃/秒。更优选的是，当晶片温度从该均热温度降到比该均热温度低至少约325℃时，晶片的平均冷却速率为至少约15℃/秒。还更优选的是，当晶片温度从该均热温度降到比该均热温度低至少约325℃时，晶片的平均冷却速率为至少约20℃/秒。最优选的是，当晶片温度从该均热温度降到比该均热温度低至少约325℃时，晶片的平均冷却速率为至少约50℃/秒。
在一个特别优选的实施例中，当晶片温度从洁净区形成均热温度降到比该均热温度低至少约400℃的温度时，晶片的平均冷却速率为至少约10℃/秒。更优选的是，当晶片温度从该均热温度降到比该均热温度低至少约400℃时，晶片的平均冷却速率为至少约15℃/秒。还更优选的是，当晶片温度从该均热温度降到比该均热温度低至少约400℃时，晶片的平均冷却速率为至少约20℃/秒。最优选的是，当晶片温度从该均热温度降到比该均热温度低至少约400℃时，晶片的平均冷却速率为至少约50℃/秒。
在另一个特别优选的实施例中，当晶片温度从洁净区形成均热温度降到比该均热温度低至少约450℃时，晶片的平均冷却速率为至少约10℃/秒。更优选的是，当晶片温度从该均热温度降到比该均热温度低至少约450℃时，晶片的平均冷却速率为至少约15℃/秒。还更优选的是，当晶片温度从该均热温度降到比该均热温度低至少约450℃时，晶片的平均冷却速率为至少约20℃/秒。最优选的是，当晶片温度从该均热温度降到比该均热温度低至少约450℃时，晶片的平均冷却速率为至少约50℃/秒。
现已发现，在晶格空位比较活动的温度下，在典型外延反应器中晶片的典型平均冷却速率(亦即，约10-15℃/秒)远低于在RTA中能达到的典型平均冷却速率(亦即，约70-100℃/秒)。本发明提供一种替代RTA的手段，用以形成洁净区。
当介绍本发明或本发明优选实施例中要件时，不定冠词“一个(一种)”、定冠词“该”，及“上述(所述)”意思是指有一个或多个要件。述语“含有”、“包括”和“具有”是指包括在内的，并意思是指可以有除了所列要件之外的另一些要件。
因为在不脱离本发明范围情况下在上述结构中可以进行各种改变，所以上述说明中所包含的和附图中所示的所有内容都应被解释成是示例性的而没有限制的意义。

Claims (22)

1.一种通过在一个具有热源和环形晶片支承件的室中加热和冷却晶片处理半导体晶片以产生洁净区的方法，上述方法包括：
将半导体晶片安放在一个室中，该室具有一个内部、一个可操作地与该内部连结的热源和一个设置在该内部中的环形晶片支承件；
在该室内部将晶片加热到至少约1175℃的温度，然后以至少约10℃/秒的冷却速率将上述晶片冷却至具有低于约850℃的温度，由此在该冷却过程中，上述晶片支靠在环形支承件上，从而只有晶片的周边部分与上述支承件接触。
2.根据权利要求1所述的方法，包括在该室内部将晶片加热到范围在约900℃和约1150℃之间的一个温度，并将一个外延层淀积于晶片上以便形成一个加涂层的晶片。
3.根据权利要求1所述的方法，其中上述冷却速率为至少约15℃/秒。
4.根据权利要求3所述的方法，其中上述冷却速率为至少约20℃/秒。
5.根据权利要求4所述的方法，其中上述冷却速率为至少约50℃/秒。
6.根据权利要求3所述的方法，其中上述冷却速率为至少约15℃/秒，直至晶片的温度降低至少约325℃。
7.根据权利要求4所述的方法，其中上述冷却速率为至少约20℃/秒，直至晶片的温度降低至少约325℃。
8.根据权利要求5所述的方法，其中上述冷却速率为至少约50℃/秒，直至晶片的温度降低至少约325℃。
9.根据权利要求3所述的方法，其中上述冷却速率为至少约15℃/秒，直至晶片的温度降低至少约400℃。
10.根据权利要求4所述的方法，其中上述冷却速率为至少约20℃/秒，直至晶片的温度降低至少约400℃。
11.根据权利要求5所述的方法，其中上述冷却速率为至少约50℃/秒，直至晶片的温度降低至少约400℃。
12.根据权利要求3所述的方法，其中上述冷却速率为至少约15℃/秒，直至晶片的温度降低至少约450℃。
13.根据权利要求4所述的方法，其中上述冷却速率为至少约20℃/秒，直至晶片的温度降低至少约450℃。
14.根据权利要求5所述的方法，其中上述冷却速率为至少约50℃/秒，直至晶片的温度降低至少约450℃。
15.根据权利要求1所述的方法，其中上述热源是光。
16.根据权利要求15所述的方法，其中上述热源是卤素灯。
17.根据权利要求1所述的方法，其中在上述加热和冷却以形成洁净区过程中，上述晶片基本上保持与晶片支承件没有传导热传递关系。
18.一种用于处理半导体晶片以形成一个洁净区的装置，上述装置包括：
一个外壳，该外壳具有一个由外壳壳壁限定的内部室和其中一个可选择地打开的门，上述内部室在工作期间可以与外部或该壳体密封；
一个热源，该热源可操作地与该内部室连结，用于有选择地加热上述内部室中的内装物；
一个晶片支承件，该晶片支承件包括一个环形圈和一个第一支承装置，该环形圈用于将晶片安放于其上，以便在上述晶片处于内部室中的至少一部分时间里与晶片成支承关系，该第一支承装置与环形圈接合，用于与所述壳壁成间隔开的关系支承环形圈。
19.根据权利要求18所述的装置，其中上述第一支承装置包括多个柱销，这些柱销安装在一个第二支承件上，并与该环形圈成支承关系。
20.根据权利要求18所述的装置，其中上述热源包括一种光源。
21.根据权利要求20所述的装置，其中上述光源包括一种卤素灯。
22.根据权利要求20所述的装置，包括入口装置，该入口装置用于在晶片上形成一外延层的操作中把气体加入内部室。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9162232B2 (en) 2007-12-07 2015-10-20 Harvest Technologies Corporation Floating disk for separating blood components

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960254B2 (en) * 2003-07-21 2005-11-01 Memc Electronic Materials, Inc. Method to monitor and control the crystal cooling or quenching rate by measuring crystal surface temperature
US20050268848A1 (en) * 2004-04-28 2005-12-08 Nanodynamics, Inc Atomic layer deposition apparatus and process
US7084048B2 (en) * 2004-05-07 2006-08-01 Memc Electronic Materials, Inc. Process for metallic contamination reduction in silicon wafers
US7294324B2 (en) * 2004-09-21 2007-11-13 Cree, Inc. Low basal plane dislocation bulk grown SiC wafers
US7422634B2 (en) * 2005-04-07 2008-09-09 Cree, Inc. Three inch silicon carbide wafer with low warp, bow, and TTV
JP5188673B2 (ja) * 2005-06-09 2013-04-24 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコンウェーハ及びその製造方法
JP4760729B2 (ja) * 2006-02-21 2011-08-31 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコン単結晶ウェーハ及びｉｇｂｔ用のシリコン単結晶ウェーハの製造方法
KR100829923B1 (ko) * 2006-08-30 2008-05-16 세메스 주식회사 스핀헤드 및 이를 이용하는 기판처리방법
JP5283370B2 (ja) * 2007-11-29 2013-09-04 株式会社ニューフレアテクノロジー 気相成長装置および気相成長方法
DE102008023054B4 (de) * 2008-05-09 2011-12-22 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
US7977216B2 (en) * 2008-09-29 2011-07-12 Magnachip Semiconductor, Ltd. Silicon wafer and fabrication method thereof
US7964038B2 (en) * 2008-10-02 2011-06-21 Applied Materials, Inc. Apparatus for improved azimuthal thermal uniformity of a substrate
EP2722423B1 (en) * 2009-03-25 2017-01-11 Sumco Corporation Method of manufacturing a silicon wafer
US20150118861A1 (en) * 2013-10-28 2015-04-30 Texas Instruments Incorporated Czochralski substrates having reduced oxygen donors
GB2574879B (en) * 2018-06-22 2022-12-28 X Fab Semiconductor Foundries Gmbh Substrates for III-nitride epitaxy

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS583375B2 (ja) 1979-01-19 1983-01-21 超エル・エス・アイ技術研究組合 シリコン単結晶ウエハ−の製造方法
JPS5680139A (en) 1979-12-05 1981-07-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4468259A (en) * 1981-12-04 1984-08-28 Ushio Denki Kabushiki Kaisha Uniform wafer heating by controlling light source and circumferential heating of wafer
US4437922A (en) 1982-03-26 1984-03-20 International Business Machines Corporation Method for tailoring oxygen precipitate particle density and distribution silicon wafers
US4548654A (en) 1983-06-03 1985-10-22 Motorola, Inc. Surface denuding of silicon wafer
US4505759A (en) 1983-12-19 1985-03-19 Mara William C O Method for making a conductive silicon substrate by heat treatment of oxygenated and lightly doped silicon single crystals
JPS61159371A (ja) 1984-12-28 1986-07-19 Fuji Seiki Seizosho:Kk Ｉｃの基板用シリコンウェーハのブラスト装置
US4788994A (en) 1986-08-13 1988-12-06 Dainippon Screen Mfg. Co. Wafer holding mechanism
US4868133A (en) 1988-02-11 1989-09-19 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using RTA
US4851358A (en) 1988-02-11 1989-07-25 Dns Electronic Materials, Inc. Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing
KR0155545B1 (ko) 1988-06-27 1998-12-01 고다까 토시오 기판의 열처리 장치
US5011794A (en) * 1989-05-01 1991-04-30 At&T Bell Laboratories Procedure for rapid thermal annealing of implanted semiconductors
JPH039078A (ja) 1989-06-05 1991-01-16 Komatsu Ltd 斜板式ピストンモータ
US5100502A (en) 1990-03-19 1992-03-31 Applied Materials, Inc. Semiconductor wafer transfer in processing systems
IT1242014B (it) 1990-11-15 1994-02-02 Memc Electronic Materials Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici.
JP2613498B2 (ja) 1991-03-15 1997-05-28 信越半導体株式会社 Ｓｉ単結晶ウエーハの熱処理方法
JP2653566B2 (ja) 1991-03-27 1997-09-17 株式会社東芝 半導体基板評価方法及び装置
JP3238432B2 (ja) 1991-08-27 2001-12-17 東芝機械株式会社 マルチチャンバ型枚葉処理装置
JP2758093B2 (ja) 1991-10-07 1998-05-25 信越半導体株式会社 半導体ウェーハの製造方法
JP2726583B2 (ja) 1991-11-18 1998-03-11 三菱マテリアルシリコン株式会社 半導体基板
JPH05155700A (ja) 1991-12-04 1993-06-22 Nippon Steel Corp 積層欠陥発生核を有するゲッタリングウエハの製造方法および同方法により製造されたシリコンウエハ
US5296047A (en) 1992-01-28 1994-03-22 Hewlett-Packard Co. Epitaxial silicon starting material
JPH05243166A (ja) 1992-02-26 1993-09-21 Nec Corp 半導体基板の気相成長装置
JPH0684925A (ja) 1992-07-17 1994-03-25 Toshiba Corp 半導体基板およびその処理方法
US5589224A (en) 1992-09-30 1996-12-31 Applied Materials, Inc. Apparatus for full wafer deposition
JP2790009B2 (ja) 1992-12-11 1998-08-27 信越半導体株式会社 シリコンエピタキシャル層の成長方法および成長装置
KR0139730B1 (ko) 1993-02-23 1998-06-01 사또오 후미오 반도체 기판 및 그 제조방법
US5800686A (en) 1993-04-05 1998-09-01 Applied Materials, Inc. Chemical vapor deposition chamber with substrate edge protection
US5401669A (en) 1993-05-13 1995-03-28 Memc Electronic Materials, Spa Process for the preparation of silicon wafers having controlled distribution of oxygen precipitate nucleation centers
US5332443A (en) 1993-06-09 1994-07-26 Applied Materials, Inc. Lift fingers for substrate processing apparatus
JPH0786289A (ja) 1993-07-22 1995-03-31 Toshiba Corp 半導体シリコンウェハおよびその製造方法
JP2725586B2 (ja) 1993-12-30 1998-03-11 日本電気株式会社 シリコン基板の製造方法
US5445975A (en) 1994-03-07 1995-08-29 Advanced Micro Devices, Inc. Semiconductor wafer with enhanced pre-process denudation and process-induced gettering
US5551982A (en) 1994-03-31 1996-09-03 Applied Materials, Inc. Semiconductor wafer process chamber with susceptor back coating
JPH07321120A (ja) 1994-05-25 1995-12-08 Komatsu Electron Metals Co Ltd シリコンウェーハの熱処理方法
JP3458342B2 (ja) 1994-06-03 2003-10-20 コマツ電子金属株式会社 シリコンウェーハの製造方法およびシリコンウェーハ
JPH0845944A (ja) 1994-07-29 1996-02-16 Sumitomo Sitix Corp シリコンウェーハの製造方法
JP2874834B2 (ja) 1994-07-29 1999-03-24 三菱マテリアル株式会社 シリコンウェーハのイントリンシックゲッタリング処理法
JPH0845947A (ja) 1994-08-03 1996-02-16 Nippon Steel Corp シリコン基板の熱処理方法
US5738751A (en) 1994-09-01 1998-04-14 Applied Materials, Inc. Substrate support having improved heat transfer
JP3285111B2 (ja) 1994-12-05 2002-05-27 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶の製造方法
US5611855A (en) 1995-01-31 1997-03-18 Seh America, Inc. Method for manufacturing a calibration wafer having a microdefect-free layer of a precisely predetermined depth
US5788763A (en) 1995-03-09 1998-08-04 Toshiba Ceramics Co., Ltd. Manufacturing method of a silicon wafer having a controlled BMD concentration
US5593494A (en) 1995-03-14 1997-01-14 Memc Electronic Materials, Inc. Precision controlled precipitation of oxygen in silicon
US5860848A (en) 1995-06-01 1999-01-19 Rodel, Inc. Polishing silicon wafers with improved polishing slurries
JP3381816B2 (ja) 1996-01-17 2003-03-04 三菱住友シリコン株式会社 半導体基板の製造方法
JPH09205130A (ja) 1996-01-17 1997-08-05 Applied Materials Inc ウェハ支持装置
US5772773A (en) 1996-05-20 1998-06-30 Applied Materials, Inc. Co-axial motorized wafer lift
EP0837493B8 (en) 1996-10-21 2007-11-07 Ebara Corporation Cleaning apparatus
KR100240023B1 (ko) 1996-11-29 2000-01-15 윤종용 반도체 웨이퍼 열처리방법 및 이에 따라 형성된 반도체 웨이퍼
US5848670A (en) 1996-12-04 1998-12-15 Applied Materials, Inc. Lift pin guidance apparatus
US5789309A (en) 1996-12-30 1998-08-04 Memc Electronic Materials, Inc. Method and system for monocrystalline epitaxial deposition
US5994761A (en) 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
MY137778A (en) 1997-04-09 2009-03-31 Memc Electronic Materials Low defect density, ideal oxygen precipitating silicon
JP3144631B2 (ja) 1997-08-08 2001-03-12 住友金属工業株式会社 シリコン半導体基板の熱処理方法
TW429478B (en) 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
JPH11150119A (ja) 1997-11-14 1999-06-02 Sumitomo Sitix Corp シリコン半導体基板の熱処理方法とその装置
JP3711199B2 (ja) * 1998-07-07 2005-10-26 信越半導体株式会社 シリコン基板の熱処理方法
DE69933681T2 (de) 1998-08-05 2007-08-23 Memc Electronic Materials, Inc. Ungleichmässige verteilung von minoritätsträger-lebensdauern in silizium-hochleistungsbauelementen
CN1155074C (zh) 1998-09-02 2004-06-23 Memc电子材料有限公司 从低缺陷密度的单晶硅上制备硅-绝缘体结构
US6284384B1 (en) * 1998-12-09 2001-09-04 Memc Electronic Materials, Inc. Epitaxial silicon wafer with intrinsic gettering
US6167893B1 (en) 1999-02-09 2001-01-02 Novellus Systems, Inc. Dynamic chuck for semiconductor wafer or other substrate
US6227944B1 (en) 1999-03-25 2001-05-08 Memc Electronics Materials, Inc. Method for processing a semiconductor wafer
US6444027B1 (en) * 2000-05-08 2002-09-03 Memc Electronic Materials, Inc. Modified susceptor for use in chemical vapor deposition process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9162232B2 (en) 2007-12-07 2015-10-20 Harvest Technologies Corporation Floating disk for separating blood components

Also Published As

Publication number Publication date
KR20030019471A (ko) 2003-03-06
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