KR20020090878A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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마츠시타 덴끼 산교 가부시키가이샤
미츠비시덴키 가부시키가이샤
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Abstract

본 발명은, 서로 에칭특성이 다른 2 종류 이상의 산화막 형성을 수반하는 경우에, 에칭 선택비의 악화가 회피 가능한 에칭공정을 포함하는 반도체장치의 제조방법을 제공하는 것이다.
게이트전극의 측면 상에, NSG막, TEOS막 등의 제 1 산화막과, BPSG막, PSG막 등의 제 2 산화막을 포함하는 적층막 측벽을 형성한다. 그 후, 적층막 측벽을 MIS트랜지스터의 소스·드레인형성용 주입마스크로서 사용한 후, 제 2 산화막을 선택적으로 제거할 때, 불산과 초산 혹은 이소프로필알코올을 함유하는 수용액으로 습식에칭한다. 이로써, 각 산화막의 에칭 선택비를 크게 하여, 상층의 제 2 산화막만을 제거한다.

Description

반도체장치의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치의 제조공정에 있어서, 막질이 상이한 2 종류 이상의 산화막으로 된 적층막을 이용하는 반도체장치의 제조방법에 관하며, 상세하게는 적층막의 선택적 습식에칭에 관한 것이다.
최근, 다수의 소자를 집적화시켜 구성되는 초 LSI디바이스에서는, 미세화, 고밀도화, 고속화 및 저소비전력화 등의 기술지향에 따라, 소자 크기의 미세화가 진행되고 있다. 이 소자 크기의 미세화 진행과 더불어, 소자의 일부를 구성하는 피막의 박막화나, 각 부의 미세화가 극한화되면, 원하는 소자특성을 유지하는 데 있어서, 피막의 막 감소나 각 부 형상의 불측한 변화를 무시할 수 없게 된다. 특히 다층막의 습식에칭 공정을 행하는 경우, 그 에칭공정에서의 다층막간 에칭의 선택성 제어가 중요해진다. 예를 들어 MIS형 트랜지스터를 포함하는 초 LSI의 제조공정에서는, 게이트전극의 측면 상에 측벽을 형성할 때, 원료인 테트라에틸오르소실리케이트(tetra-ethyl-orso-slilcate :이하, TEOS로 표기)에 산소 혹은 오존을 반응시키는 감압 CVD법으로써, 산화실리콘으로 된 단층막(이하, TEOS막으로 표기)을 퇴적시키고, 에치백법에 의하여, 선택적으로 TEOS막을 에칭하여 게이트전극의 측면 상에 원하는 측벽을 형성한다.
그런데 MIS형 트랜지스터 등 소자 크기의 미세화가 진행되어 각 소자의 게이트전극간 공간이 좁아지면, 상기 종래의 피막형성기술로는 층간절연막의 매입특성을 확보할 수 없게 될 우려가 있다.
그래서 이하와 같은 처리가 채용되고 있다. 우선 게이트전극의 상면 및 측면 상에, 상압 CVD법으로 산화실리콘(SiO2, 이하 NSG로 표기)막을 퇴적시키고, 이어서 NSG막 상에 감압 CVD법으로 질화실리콘(Si3N4,이하 SiN으로 표기)막을 퇴적시킨 후, 다시 SiN막 상에 상압 CVD법으로 붕소·인·규산유리(boro-phospho-silicate glass :이하, BPSG로 표기)막, 혹은 인·규산유리(phospho-silicate glass :이하, PSG로 표기)막을 퇴적시킨 후 에치백을 실시하여, 게이트전극의 측면 상에 BPSG막 또는 PSG막/SiN막/NSG막 구조의 다층막 측벽을 형성한다. 즉 단면형상이 거의 L자형인 NSG막 및 SiN막의 이층막 상에, 부채형의 BPSG막(또는 PSG막)이 적층된 구조의 다층막 측벽이 얻어진다. 그 후, 상기 다층막 측벽을 주입마스크로 이용하여, 소스·드레인 형성을 위한 이온주입 공정을 실시한다. 그 다음, 게이트전극간 공간을 넓히기 위해 기상 불화수소(HF) 에칭으로, 상기 다층막 측벽 중 BPSG막 또는 PSG막을 선택적으로 제거하면 게이트전극의 측면 상에는, 단면형상이 거의 L자형인 NSG막 및 SiN막의 이층막만 잔존하므로, 게이트전극간에 넓은 공간이 남는다. 이로써, 게이트전극간에로의 층간절연막 매입특성이 확보된다.
상술한 기상 HF에칭에 의한 BPSG막(PSG막)의 선택 에칭은, 산화막 중의 수 분량을 파라미터로 하여 변화하는 HF의 반응임계농도(반응임계 HF농도)를 이용한다. 즉 일반적으로 산화막은, 그 반응임계 HF농도 이상 농도의 HF에 의하여 에칭되며, 이보다 낮은 농도의 HF에는 에칭되지 않는다. 그리고 산화막의 종류에 따라 반응임계 HF농도가 다른 점에서, BPSG막(또는 PSG막)에 대한 반응임계 HF농도 이상이며, NSG막에 대한 반응임계 HF농도보다 낮은 농도를 갖는 HF를 이용하여 기상에칭을 실시함으로써, 거의 L자형인 NSG막을 거의 에칭할 필요 없이 부채형 BPSG막(또는 PSG막)만을 선택적으로 제거할 수 있다. 여기서, 산화막과 SiN막과의 에칭 선택비는 높으므로, 거의 L자형의 SiN막은 거의 에칭되지 않는다.
그러나 드라이에칭 공정이나 이온주입 공정으로 노출된 산화막에서는, 표면층에 이른바 처리손상이 발생한다. 또한 이와 같은 처리손상을 갖는 산화막의 경우, 원래는 에칭되지 않을 반응임계 HF농도 이하의 HF농도 HF에 의하여 에칭되어버리는 경우가 있다.
따라서 상술한 기상 HF에칭에 의하여 다층막 측벽의 BPSG막(또는 PSG막)만을 선택적으로 제거하고자 해도, 거의 L자형 NSG막의 표면부가 제거될 우려가 있다.
도 3의 (a)는, 종래의 처리에 의한 기상 HF에칭 후의 이층막 측벽 형상을 나타내는 단면도이다. 도 3의 (a)에 나타내는 바와 같이, NSG막 본래의 반응임계 HF농도보다 낮은 농도의 HF에 의하여, 손상을 입은 부분부터 사이드에칭 되는 일이 발생한다. 즉 BPSG막(또는 PSG막)과 NSG막과의 충분한 에칭 선택비를 얻을 수 없어, 원하는 형상을 갖는 측벽을 좀처럼 얻을 수 없다는 문제가 있다.
이와 같은 문제는 NSG막뿐 아니라, 소자분리영역(LOCOS 등) 등을 구성하는 열산화실리콘막(th-SiO2막) 등과, BPSG막 등과의 사이에서도 발생할 우려가 있었다.
또 상기 BPSG막(또는 PSG막)의 제거를, 일반적으로 사용되는 불산이나 버퍼드불산을 이용한 습식에칭으로 실시하면, 상술한 기상 HF에칭에 비해, 처리손상의 유무에 따른 산화막의 에칭률 변화는 적다. 그러나, 본래 불산이나 버퍼드불산은 이종 산화막에 대한 에칭 선택비가 작으므로, BPSG막(또는 PSG막)을 모두 제거하면, NSG막으로의 사이드에칭량이 오히려 커진다.
또한 상술한 불산이나 버퍼드불산에 의한 습식에칭을 실시하면, 실리콘기판이나 폴리실리콘 부재 등의 실리콘층 표면이 노출된 경우에는, 실리콘층 표면에 얼룩이 발생할 우려가 있다. 그리고 그 후의 공정에서, 예를 들어 금속장벽막 형성 시의 코발트(Co) 또는 티탄(Ti)을 함유하는 분위기에 접촉했을 때, 그 얼룩 위에 CO막 또는 Ti막이 퇴적된다. 그 결과 Si기판 표면부의 실리사이드화 반응이 저지되어, 반도체장치의 불량을 일으킬 수가 있다.
본 발명의 목적은, NSG막, BPSG막 등 서로 막질이 다른 2 종류의 산하막 한쪽을 선택적으로 에칭할 때, 처리손상 등에 의한 에칭 선택비의 악화를 회피할 수 있는 수단을 강구함으로써, 소자의 산화막 두께나 형상 등을 적정하게 유지하는 데에 있다.
도 1은 본 발명의 기초가 될 에칭평가를 위한 실험의 결과 얻어진 각종 산화막의 에칭률과 선택비를 표로 나타내는 도면.
도 2의 (a)~(d)는 본 발명의 실시예에 의한 반도체장치의 형성공정을 나타내는 단면도.
도 3의 (a), (b)는, 도 2의 (d)에 나타낸 공정에서의 SiN막 및 NSG막의 잔존상태를 종래예와 본 실시예로 비교하여 나타내는 MISFET의 단면도.
도 4의 (a), (b)는, 본 발명 실시예의 2 개 변형예에 관한 반도체장치 제조공정의 일부를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체기판 2 : 분리산화막
3 : n웰 4 : p웰
5 : 게이트산화막 6 : 비도프 폴리실리콘층
7 : 금속장벽(TiN)막 8 : 금속(W)막
9, 11 : SiN막 10 : NSG막
12 : BPSG막 13 : p형 확산층
14 : n형 확산층
본 발명의 제 1 반도체장치의 제조방법은, 반도체기판 상에 게이트절연막과, 그 위의 게이트전극을 형성한 MIS형 트랜지스터를 갖는 반도체장치의 제조공정에 있어서, 게이트전극의 측면 상에, 에칭특성이 서로 다른 제 1 산화막과 제 2 산화막을 포함하는 측벽을 형성하는 공정(a)과, 상기 측벽을 마스크로 하여 소스·드레인영역 형성용 이온주입을 실시하는 공정(b)과, 상기 측벽을 불산과 유기용액을 함유하는 혼합용액으로 에칭하여, 상기 제 2 산화막을 선택적으로 제거하는 공정(c)을 포함한다.
이 방법에 의하여, 에칭 선택비가 큰 불산과 유기용액을 함유하는 혼합용액으로 에칭함으로써, 에칭되는 것을 회피하고 싶은 제 1 산화막의 에칭량을 억제할 수 있다.
상기 공정(a)에서는 상기 제 1 산화막으로서 NSG막, TEOS막 또는 플라즈마산화막을 형성하고, 상기 제 2 산화막으로서 BPSG막, PSG막 또는 BSG막을 형성함으로써, 불산과 유기용액을 함유하는 혼합용액이 특히, NSG막, TEOS막 또는 플라즈마산화막과, BPSG막 또는 PSG막에 대한 에칭 선택비가 큰 특성을 갖는 것을 이용하여, 제 1 산화막의 에칭량을 확실하게 억제할 수 있다.
상기 공정(c)에서는, 상기 혼합용액으로서 불산을 0.1~5.0 중량%, 물을 0.1~5.0 중량%, 나머지를 초산용액으로 하는 범위에서 선택되는 혼합비를 갖는 용액을 이용하거나, 상기 혼합용액으로서 불산을 0.1~5.0 중량%, 물을 0.1~5.0 중량%, 나머지를 이소프로필알코올용액으로 하는 범위에서 선택되는 혼합비를 갖는 용액을 이용하는 것이 바람직하다.
상기 게이트전극은 폴리실리콘, 폴리메탈 또는 메탈로 형성되는 어느 경우에도, 본 발명을 적용할 수 있다.
상기 공정(c) 후, 건조 공정 사이에 과산화수소수 또는 오존수를 포함하는 액으로 세정하는 공정을 추가로 포함함으로써, 기판표면 상에 안정된 화학 산화막이 형성되며, 얼룩의 발생도 억제된다.
이 경우, 상기 과산화수소수에 있어서 과산화수소의 농도는, 0.01~30.0 중량% 범위 내인 것이 바람직하며, 상기 오존수에 있어서 오존농도는, 0.1~150.0ppm 범위 내인 것이 바람직하다.
상기 공정(a)은, 게이트전극의 상면 및 측면 상에 상기 제 1 산화막을 형성하는 서브공정과, 상기 제 1 산화막 상에 질화막을 형성하는 서브공정과, 상기 질화막 상에 상기 제 2 산화막을 형성하는 서브공정과, 상기 제 2 산화막을 에치백하여, 거의 L자형인 제 1 산화막 및 질화막으로 된 이층막과, 부채형상의 제 2 산화막으로 구성되는 적층막 측벽을 형성하는 서브공정을 포함하며, 상기 공정(c)에서는, 상기 게이트전극 측면 상에 거의 L자형인 제 1 산화막 및 질화막으로 된 이층막 측벽을 형성함으로써, MIS트랜지스터가 미세화되었을 때에도 게이트전극간 간격을 넓게 유지하여, 층간절연막의 매입을 확보할 수 있다.
본 발명의 제 2 반도체장치 제조방법은, 기판 상에 서로 에칭특성이 다른 2 개의 산화막을 포함하는 적층막을 형성하는 공정(a)과, 상기 적층막을 불산과 유기용액과의 혼합용액으로써 선택적으로 에칭 제거하는 공정(b)을 포함하며, 상기 공정(b)에서는, 상기 혼합용액에 의하여 상기 2 개 산화막 사이의 에칭 선택비를 크게 하는 방법이다.
이 방법에 의하여, 에칭 선택비가 큰 불산과 유기용액을 함유하는 혼합용액으로 에칭함으로써, 에칭되는 것을 회피하고 싶은 제 1 산화막의 에칭량을 억제할 수 있다.
상기 공정(b)에서는, 상기 혼합용액으로서 불산을 0.1~5.0 중량%, 물을 0.1~5.0 중량%, 나머지를 초산용액으로 하는 범위에서 선택되는 혼합비를 갖는 용액을 이용하거나, 불산을 0.1~5.0 중량%, 물을 0.1~5.0 중량%, 나머지를 이소프로필알코올용액으로 하는 범위에서 선택되는 혼합비를 갖는 용액을 이용하는 것이 바람직하다.
본 발명의 제 3 반도체장치 제조방법은, MIS형 트랜지스터를 갖는 반도체장치의 제조공정에 있어서 반도체기판의 표면에 게이트산화막을 형성하는 공정(a)과, 상기 게이트산화막 상에 상기 게이트산화막을 거의 남긴 상태로 게이트전극을 형성하는 공정(b)과, 상기 게이트전극의 측면 상에 상기 게이트산화막과는 에칭특성이 다른 산화막을 포함하는 측벽을 형성함과 동시에, 상기 게이트산화막 중 노출된 부분을 제거하는 공정(c)과, 상기 측벽을 마스크로 하여 소스·드레인영역 형성용 이온주입을 실시하는 공정(d)과, 상기 측벽을 불산과 유기용액의 혼합용액으로 에칭하는 공정(e)과, 상기 공정(e) 후, 상기 반도체기판을 과산화수소수 또는 오존수를 포함하는 액으로 세정하는 공정(f)을 포함한다.
이 방법에 의하여, 에칭 선택비가 큰 불산과 유기용액을 함유하는 혼합용액으로 에칭함으로써, 에칭되는 것을 회피하고 싶은 제 1 산화막의 에칭량을 억제할 수 있는 동시에, 공정(e)에서 반도체기판 표면이 노출되었을 때에도, 표면 상에 안정된 화학산화막을 형성할 수 있어, 얼룩의 발생도 억제된다.
상기 공정(f)에서는, 상기 과산화수소수에 있어서 과산화수소의 농도를 0.01~30.0 중량% 범위 내에서 선택된 농도로 하며, 상기 오존수에 있어서 오존농도를 0.1~150.0ppm 범위 내에서 선택된 농도로 하는 것이 바람직하다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
이하, 본 발명의 반도체장치 제조방법에 대한 실시예를 도면을 참조하여 상세하게 설명한다.
-발명의 기초가 되는 실험결과-
본 실시예에 있어서, 선택 에칭을 위한 습식에칭액으로서 사용한 것은 불산과 초산을 함유하는 혼합용액, 또는 불산과 이소프로필알코올(IPA)을 함유하는 혼합용액의 2 종류이다.
도 1은, 이들 각 습식에칭액의 에칭 평가를 위한 실험의 결과 얻어진 각종 산화막의 에칭률과 선택비를 표로 하여 나타낸 도면이다. 실험은 다음과 같이 실시한다.
실리콘기판 상에, 열산화 실리콘막(이하, th-SiO2막으로 표기), 상압 CVD에 의한 NSG막, 상압 CVD에 의한 BPSG(붕소농도 3.5%, 인농도 4.5%)막을, 각각 개별로 퇴적시킨 샘플을 준비하고, 다음에 이들 샘플 중 NSG막, BPSG막이 형성된 것은 800℃에서 10초의 급속가열처리(Rapid Thermal Anneal:이하, RTA로 칭함)를 실시하며, 이 처리필 샘플을, 중량비로 초산용액을 99.0%, 불산을 0.5%, 물을 0.5% 각각 넣은 혼합용액에 1 분간 침적시킨 후, 물 세정하고 건조시켜, 에칭률과 각종 산화막간에칭 선택비를 구한다. 상압 CVD에 의한 NSG막의 에칭률은, 0.5% 불산만의 수용액을 이용하면 17.07nm/분인데, 0.5% 불산 - 0.5% 물 - 초산용액 99.0%의 혼합용액을 이용하면 1.30nm/분까지 대폭 저하한다. 또한 상압 CVD에 의한 NSG막의 에칭률은, 3.0% 불산 - 3.0% 물 - 94.0% IPA의 혼합용액을 이용하면 0.7nm/분까지 저하된다.
한편 상압 CVD에 의한 BPSG막의 에칭률은, 0.5% 불산만의 수용액을 이용하면 23.90nm/분인데 반해, 0.5% 불산-0.5% 물-초산용액 99.0%의 용액을 이용하면 12.60nm/분이고, 또 3.0% 불산 - 3.0% 물 - 94.0% IPA의 혼합용액을 이용하면 8.7nm/분이 되어, 각각 0.5% 불산만의 수용액을 이용하는 것보다 에칭률이 저하하지만, 그 변화율은 NSG막 에칭률의 변화율에 비해 작으므로, 에칭 선택비가 충분히 높아져 실용 범위이다.
즉 본 발명의 과정에서 실시된 실험결과에 의하면, BPSG막/NSG막의 에칭 선택비는, 도 1에 나타낸 바와 같이 상기 불산만의 수용액을 이용한 경우에는 1.4이지만, 0.5% 불산 - 0.5% 물 - 초산용액 99.0%의 유기용액과 불산을 함유한 혼합용액을 이용하면 9.7까지, 또한 3.0% 불산 - 3.0% 물 - 94.0% IPA의 용액을 이용하면 12.4까지 각각 커진다. 또 BPSG막/th-SiO2막의 에칭 선택비는 BPSG막/NSG막의 선택비보다 더 크다.
그래서 상기 종래의 처리와 같이, 게이트전극의 측면 상에 단면형상이 거의 L자형인 NSG막(제 1 산화막)과 SiN막의 이층막과, 단면형상이 부채형인 BPSG막(또는 PSG막)(제 2 산화막)을 적층시켜, BPSG막(또는 PSG막)/SiN막/NSG막으로 구성되는 삼층막 측벽을 형성한 후, 상기 실험 결과 얻어진 BPSG막(또는 PSG막)/NSG막에 대한 에칭 선택비가 큰 에칭액을 사용하여 BPSG막(또는 PSG막)의 제거를 행하면, 안정된 선택 에칭이 실현된다.
-제조공정-
다음으로 MIS트랜지스터의 게이트전극 측면 상에, 거의 L자형인 SiN막/NSG막의 이층막으로 구성되는 측벽을 형성하기 위한 공정에 대하여 설명한다.
도 2의 (a)~(d)는 본 발명에 의한 실시예의 공정을 나타내는 단면도이다. 또 도 3의 (a), (b)는, 도 2의 (d)에 나타내는 공정에 있어서 SiN막 및 NSG막의 잔존상태를 종래예와 본 실시예로 비교하여 나타내는 MISFET의 단면도이다.
우선 도 2의 (a)에 나타내는 공정에서, 실리콘기판(1)에 트렌치분리(Shallow Trench Isolation:이하, STI로 표기)에 의한 소자분리영역의 th-SiO2막(2)(이하, 분리 산화막으로 표기)을 형성하고, n웰(3)에 의한 n형 MISFET 형성영역(Rnmis)과, p웰(4)에 의한 p형 MISFET 형성영역(Rpmis)을 규정한다. 다음에 실리콘기판(1) 상에 th-SiO2막으로 구성되는 게이트절연막(5)과, 폴리실리콘막(6)과, 질화티탄(TiN) 또는 질화텅스텐(WN) 등의 금속장벽막(7)과, 텅스텐(W)막 등의 고융점 금속막(8)과, SiN막(9)을 순차 퇴적시킨다.
다음으로 도 2의 (b)에 나타내는 공정에서, 게이트전극 형성영역을 피복하는 레지스트패턴(도시 생략)을 이용하여 SiN막(9)에 에칭을 실시한 후, 그 레지스트패턴을 애싱(ashing)으로 제거한 다음, 패턴화된 SiN막(9)을 하드마스크로 이용하여고융점 금속막(8)과, 금속장벽막(7)과, 폴리실리콘막(6)과, 게이트절연막(5)을 패터닝한다. 이로써 n형 MISFET 형성영역(Rnmis) 상 및 p형 MISFET 형성영역(Rpmis) 상에 각각, 게이트절연막(5)을 개재하고 폴리실리콘막(6), 금속장벽막(7) 및 고융점 금속막(8)으로 구성되는 폴리메탈 게이트전극이 형성된다.
여기서, 폴리메탈 게이트 구조 대신에 폴리실리콘 게이트 구조 또는 고융점금속으로 구성되는 메탈 게이트 구조를 갖는 게이트전극을 형성해도 된다.
다음으로 포토리소그래피공정을 거쳐, 폴리메탈 게이트전극을 마스크로 하는 저 에너지의 이온주입 확산을 실시하여, 얕은 확산층(저농도 소스·드레인영역 또는 확장영역)을 형성한다.
그 후, 도 2의 (c)에 나타내는 공정에서, 기판 상에 상압 CVD에 의하여 제 1 산화막인 두께 약 10nm의 NSG막(10)을 퇴적시키고, 또 NSG막(10) 상에 감압 CVD에 의하여 두께 약 10nm의 SiN막(11)을 퇴적시키며, 이어서 SiN막(11) 상에 상압 CVD에 의하여 제 2 산화막인 두께 약 60nm의 BPSG(붕소농도 3.5%, 인농도 4.5%)막(12)을 퇴적시킨다. 여기서, NSG막 대신 제 1 산화막에 TEOS막 또는 플라즈마산화막을 이용해도 된다. 또 BPSG막 대신 제 2 산화막에 PSG막을 이용해도 된다.
다음에, 800℃에서 10 초의 RTA처리로 치밀화 시킨 후 에치백을 실시하여 BPSG막(또는 PSG막)/SiN막/NSG막으로 구성되는 삼층구조의 LDD용 측벽을 형성한다.
이어서 도 2의 (d)에 나타낸 공정에서, 포토리소그래피공정, 주입공정을 거쳐 소스·드레인영역이 될 표면 확산층으로서 p형 확산층(13), n형 확산층(14)을 형성하고, 또 BPSG막(12)을 선택적으로 습식에칭으로 제거함으로써, 폴리메탈 게이트전극의 측면 상에 SiN막(11) 및 NSG막(10)을 갖는 n형 MISFET 및 p형 MISFET가 형성된다.
이 때 종래의 기상 HF에 의한 산화막 에칭에 따르면, 도 3의 (a)에 나타내는 바와 같이, 산화막은 처리손상을 받으므로, BPSG막/NSG막의 에칭 선택비가 작아지고, BPSG막 제거 시에 NSG막의 일부도 에칭되어 사이드에치부가 발생한다. 또 도 3의 (a)에는 나타나지 않지만, 그 후의 실리사이드형성 공정에서, NSG막의 사이드에치부에 실리사이드가 형성되면 실리사이드층이 채널영역에 접촉하는 등 전기특성 불량을 일으킬 우려가 있다.
이에 반해 본 실시예에서는, 중량비 0.5% 불산 - 99.0% 초산용액 - 0.5% 물의 혼합용액에 그 실리콘기판을 5 분 침적시키고 물 세정한 후, 이어서 중량비 5ppm의 오존(O3)을 함유하는 물(이하, 오존수로 표기)로 3 분간 린스처리를 하고, 다시 물 세정 후 건조시킨다.
그 결과, 본 실시예에서는 도 3의 (b)에 나타내는 바와 같이, 분리산화막(2)의 에칭이나, NSG막(10)의 사이드에칭은 억제된다. 이는 0.5% 불산 - 99.0% 초산용액 - 0.5% 물의 혼합용액을 이용한 습식에칭의 경우에는, 본래 처리손상의 유무에 따른 에칭률의 변화가 작고 또 종래의 습식에칭법에 비해, 에칭특성이 상이한 산화막인 NSG막과 BPSG막에 대한 에칭 선택비가 9.7로 크기때문이다.
본 실시예의 혼합용액으로는, 불산을 0.1~5.0 중량%, 물을 0.1~5.0 중량%, 나머지를 초산용액으로 하는 범위에서 선택되는 혼합비를 갖는 용액을 이용함으로써, 본 발명의 효과를 확실하게 발휘할 수 있다.
더불어 습식에칭 후 건조공정까지의 사이에 오존수로 처리함으로써, 반도체기판의 P형 확산층(13)이나 n형 확산층(14) 상에는 화학산화막이 형성된다. 또한 반도체기판면의 얼룩 발생도 억제되므로, 양호한 실리사이드층의 형성이 가능해진다. 이 경우, 오존수 중의 오존농도는, 중량비 0.1~150.0ppm 범위에서 선택하는 것이 적당하며, 농도 및 처리시간의 설정을 적절하게 선택하여, 경험적으로 최적 조건을 설정할 수 있다.
또 상기 오존수에서의 린스처리 대신, 적당량 농도의 과산화수소수에서의 처리도 실용 가능하다. 이 경우, 과산화수소의 농도는 0.01~30.0 중량% 범위에서 선택하는 것이 적당하며, 농도 및 처리시간의 설정을 적절하게 선택하여, 경험적으로 최적 조건을 설정할 수 있다.
-제조공정의 변형예-
도 4의 (a), (b)는, 상기 실시예의 2 개 변형예에 관한 반도체장치 제조공정의 일부를 나타내는 단면도이다.
도 4의 (a)는, 도 2의 (b)에 나타낸 공정에서 폴리실리콘막 등을 패터닝하여 게이트전극을 형성할 경우, 열산화막으로 구성된 게이트절연막을 거의 에칭하지 않고 기판 상에 남겼을 때, 도 2의 (d)에 나타낸 공정에서 형성되는 이층막 측벽의 형상을 나타낸다. 즉 도 2의 (c)에 나타낸 공정에서는, 에치백에 의하여 삼층막 측벽을 형성함과 동시에, 삼층막 측벽으로 피복되지 않은 노출된 부분을 제거한다. 그리고 도 2의 (d)에 나타낸 공정에서, 상기 실시예의 에칭액을 이용하여 BPSG막(또는 PSG막)을 선택적으로 제거한다. 이 때, 열산화막인 게이트절연막과 NSG막을 거의 남긴 채로 BPSG막(또는 PSG막)을 선택적으로 에칭할 수 있다. 또 이 습식에칭에 의하여 실리콘기판 표면에 얼룩이 발생할 우려가 있지만, 그 후 과산화수소수 또는 오존수를 포함하는 액으로 세정함으로써 화학산화막이 형성된다. 또한 반도체기판면의 얼룩 발생도 억제되므로, 양호한 실리사이드층의 형성이 가능해진다. 이 경우, 오존수 중의 오존농도는 중량비 0.1~150.0ppm 범위에서 선택하는 것이 적당하며, 농도 및 처리시간의 설정을 적절하게 선택하여, 경험적으로 최적 조건을 설정할 수 있다.
도 4의 (b)는, 도 2의 (b)에 나타낸 공정에서 질화막(SiN막)을 구성하지 않고, 또 열산화막으로 된 게이트절연막을 거의 에칭하지 않고 기판 상에 남겼을 때, 도 2의 (d)에 나타낸 공정에서 형성되는 단층막 측벽의 형상을 나타낸다. 즉 도 2의 (c)에 나타낸 공정에서는 에치백에 의하여, NSG막 및 BPSG막(또는 PSG막)으로 구성되는 이층막 측벽을 형성함과 동시에, 이층막 측벽으로 피복되지 않은 노출된 부분을 제거한다. 그리고 도 2의 (d)에 나타낸 공정에서, 상기 실시예의 에칭액을 이용하여 BPSG막(또는 PSG막)을 선택적으로 제거한다. 이 때, 열산화막인 게이트절연막과 NSG막을 거의 남긴 채, BPSG막(또는 PSG막)을 선택적으로 에칭할 수 있다. 또한 이 습식에칭에 의하여 실리콘기판 표면에 얼룩이 발생할 우려가 있지만, 그 후 과산화수소수 또는 오존수를 포함하는 액으로 세정함으로써 화학산화막이 형성된다. 또 반도체기판면의 얼룩 발생도 억제되므로, 양호한 실리사이드층의 형성이 가능해진다. 더욱이 유기용제 성분도 제거할 수 있다. 이 경우에도 오존 수 중의오존농도는 중량비 0.1~150.0ppm 범위에서 선택하는 것이 적당하며, 농도 및 처리시간의 설정을 적절하게 선택하여, 경험적으로 최적 조건을 설정할 수 있다.
-그 밖의 실시예-
상기 실시예와 마찬가지 처리를 실시하여, 습식에칭 시의 에칭액만을, 상기 실시예의 에칭액에서, 중량비 3.0% 불산 - 94.0% IPA용액 - 3.0% 물의 혼합용액으로 바꾸어, 이층막 측벽을 형성한다. 그 결과 분리산화막(2)의 에칭이나 NSG막(10)의 사이드에칭이 억제되어, 원하는 형상이 얻어진다.
이 경우의 혼합용액으로는, 불산을 0.1~5.0 중량%, 물을 0.1~5.0 중량%, 나머지를 IPA용액으로 하는 범위에서 선택되는 혼합비를 갖는 용액을 이용함으로써, 본 발명의 효과를 확실하게 발휘할 수 있다.
이 경우, 상술한 습식에칭액 중의 IPA용액은, 같은 양의 초산용액으로 치환시켜도 거의 같은 작용이 얻어진다.
상기 실시예에서는 NSG막과 BPSG막 사이에 SiN막을 개재시키지만, SiN막이 존재하지 않을 경우에도 본 발명을 적용할 수 있다.
상기 NSG막 대신, TEOS막 또는 플라즈마 산화막을 이용해도 상기 실시예와 마찬가지 효과가 얻어진다.
상기 실시예에서는 산화막을 2 종류 이용한 경우에 대하여 설명했지만, 본 발명은 이러한 실시예에 한정되는 것이 아니며, 서로 다른 에칭특성을 갖는 3 종 이상의 산화막이 존재하는 경우에도 적용할 수 있다.
상기 실시예의 BPSG막 대신에 PSG막 또는 BSG막을 이용해도, 상기 실시예와마찬가지의 효과를 발휘할 수 있다.
상기 실시예에서는, 게이트절연막으로서 열산화막(th-SiO2막)을 이용하지만, 산화막을 질화시켜 구성되는 실리콘산 질화막이나 실리콘 질화막을 게이트절연막으로 이용해도 된다.
발명에 의하면, 에칭특성이 서로 다른 2 종류 이상의 산화막을 갖는 적층 측벽을 게이트전극의 측면 상에 형성한 후, 적층막 측벽을 불산과 유기용액을 함유하는 혼합용액으로 습식에칭 하도록 하므로, 최상의 산화막만을 선택적으로 에칭하는 것이 가능해진다.

Claims (14)

  1. 반도체기판 상에, 게이트절연막과 그 위의 게이트전극을 형성한 MIS형 트랜지스터를 구비하는 반도체장치의 제조공정에 있어서,
    게이트전극의 측면 상에, 에칭특성이 서로 다른 제 1 산화막과 제 2 산화막을 포함하는 측벽을 형성하는 공정(a)과,
    상기 측벽을 마스크로 하여 소스·드레인영역 형성용 이온주입을 실시하는 공정(b)과,
    상기 측벽을 불산과 유기용액을 함유하는 혼합용액으로 에칭하여, 상기 제 2 산화막을 선택적으로 제거하는 공정(c)을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 공정(a)에서는, 상기 제 1 산화막으로서 NSG막, TEOS막 또는 플라즈마산화막을 형성하며,
    상기 제 2 산화막으로서 BPSG막, PSG막 또는 BSG막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 공정(c)에서는, 상기 혼합용액으로서, 불산을 0.1~5.0 중량%, 물을0.1~5.0 중량%, 나머지를 초산용액으로 하는 범위에서 선택되는 혼합비를 갖는 용액을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 공정(c)에서는, 상기 혼합용액으로서 불산을 0.1~5.0 중량%, 물을 0.1~5.0 중량%, 나머지를 이소프로필알코올용액으로 하는 범위에서 선택되는 혼합비를 갖는 용액을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 게이트전극은 폴리실리콘, 폴리메탈 또는 메탈로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 공정(c) 후, 건조 공정 사이에 과산화수소수 또는 오존수를 포함하는 액으로 세정하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 과산화수소수에 있어서 과산화수소의 농도는, 0.01~30.0 중량% 범위 내인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 6 항에 있어서,
    상기 오존수에 있어서 오존농도는, 0.1~150.0ppm 범위 내인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 공정(a)은, 게이트전극의 상면 및 측면 상에 상기 제 1 산화막을 형성하는 서브공정과, 상기 제 1 산화막 상에 질화막을 형성하는 서브공정과, 상기 질화막 상에 상기 제 2 산화막을 형성하는 서브공정과, 상기 제 2 산화막을 에치백하여, 거의 L자형인 제 1 산화막 및 질화막으로 된 이층막과, 부채형의 제 2 산화막으로 구성되는 적층막 측벽을 형성하는 서브공정을 포함하며,
    상기 공정(c)에서는, 상기 게이트전극 측면 상에, 거의 L자형인 제 1 산화막 및 질화막으로 된 이층막 측벽을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 기판 상에, 서로 에칭특성이 다른 2 개의 산화막을 포함하는 적층막을 형성하는 공정(a)과,
    상기 적층막을 불산과 유기용액과의 혼합용액에 의하여 선택적으로 에칭제거하는 공정(b)을 포함하며,
    상기 공정(b)에서는, 상기 혼합용액에 의하여 상기 2 개 산화막 사이의 에칭선택비를 크게 하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 공정(b)에서는, 상기 혼합용액으로서, 불산을 0.1~5.0 중량%, 물을 0.1~5.0 중량%, 나머지를 초산용액으로 하는 범위에서 선택되는 혼합비를 갖는 용액을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 10 항에 있어서,
    상기 공정(b)에서는, 상기 혼합용액으로서, 불산을 0.1~5.0 중량%, 물을 0.1~5.0 중량%, 나머지를 이소프로필알코올용액으로 하는 범위에서 선택되는 혼합비를 갖는 용액을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. MIS형 트랜지스터를 구비하는 반도체장치의 제조공정에 있어서,
    반도체기판의 표면에 게이트산화막을 형성하는 공정(a)과,
    상기 게이트산화막 상에, 상기 게이트산화막을 거의 남긴 상태로 게이트전극을 형성하는 공정(b)과,
    상기 게이트전극의 측면 상에, 상기 게이트산화막과는 에칭특성이 다른 산화막을 포함하는 측벽을 형성함과 동시에, 상기 게이트산화막 중 노출된 부분을 제거하는 공정(c)과,
    상기 측벽을 마스크로 하여 소스·드레인영역 형성용 이온주입을 실시하는공정(d)과,
    상기 측벽을 불산과 유기용액의 혼합용액으로 에칭하는 공정(e)과,
    상기 공정(e) 후, 상기 반도체기판을 과산화수소수 또는 오존수를 포함하는 액으로 세정하는 공정(f)을 포함하는 반도체장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 공정(f)에서는, 상기 과산화수소수에 있어서 과산화수소의 농도를 0.01~30.0 중량% 범위 내에서 선택된 농도로 하며,
    상기 오존수에 있어서 오존농도를 0.1~150.0ppm 범위 내에서 선택된 농도로 하는 것을 특징으로 하는 반도체장치의 제조방법.
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