JP2005223289A

JP2005223289A - 半導体装置の製造方法

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Publication number: JP2005223289A
Application number: JP2004032595A
Authority: JP
Inventors: Naoki Kasai; 直記笠井
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-02-09
Filing date: 2004-02-09
Publication date: 2005-08-18
Anticipated expiration: 2024-02-09
Also published as: JP4532925B2

Abstract

【課題】膜種の異なる高品質のゲート絶縁膜を同じ半導体基板表面に高い再現性の下に簡便にしかも高精度に形成する。
【解決手段】シリコン基板１表面部に素子分離領域２を形成し基板表面にシリコン酸化膜３を形成し、プラズマ窒化法でシリコン酸化膜３表面を改質し窒化層４とする。そして、レジストマスク５をエッチングマスクとしてシリコン酸化膜３を選択的に除去しその領域のシリコン基板１表面を露出させる。続いて、レジストマスク５を除去しシリコン基板１表面の洗浄を行い、この洗浄工程で生成する自然酸化膜６を希弗酸でウェットエッチングした後に、ＮＯガス等の雰囲気中でシリコン基板１表面を熱酸窒化し上記シリコン基板１の露出領域にシリコン酸窒化膜を形成し第１のゲート絶縁膜とする。そして、前記シリコン酸化膜３を第２のゲート絶縁膜とする。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関するもので、詳しくは、半導体装置を構成する絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）の製造において、複数種類のゲート絶縁膜を半導体基板表面に形成する方法に関する。

半導体装置は、それを構成するＭＩＳＦＥＴのような半導体素子の微細化により、その高集積化、高速化等の高性能化がなされてきた。また、近年では特にシステム・オン・チップ（ＳｙｓｔｅｍｏｎａＣｈｉｐ：ＳｏＣと呼称する）と言われるように、デジタル回路（例えばロジック回路、メモリ回路）あるいはアナログ回路をシリコン半導体チップ上に混載させることによる半導体装置の多機能化あるいはシステム化が精力的に進められてきている。

このような中にあって、半導体装置は複数種の電圧でもって駆動されるようになり、シリコン半導体チップ内には膜種の異なるゲート絶縁膜が形成され、半導体装置の各構成回路部にそれぞれ上記異なるゲート絶縁膜を有するＭＩＳＦＥＴが使用されるようになってきている。ここで、膜種の異なるゲート絶縁膜とは材質が同じで膜厚の異なるゲート絶縁膜、あるいは、材質又は比誘電率が異なるゲート絶縁膜のことであり、以下、簡便のためにシリコン酸化膜の換算膜厚で説明し換算膜厚が異なるゲート絶縁膜ともいう。

例えば、半導体装置の周辺回路部と内部回路部では互いに材質は同じで膜厚の異なるゲート絶縁膜が用いられる。前者では比較的に高い電圧が印加されるために、膜厚の厚いゲート絶縁膜が形成され、後者ではその動作の高速化あるいは低消費電力化のために、膜厚の薄いゲート絶縁膜が形成される。あるいは、上述したようなＳｏＣでは、ロジック回路部では材質が異なり換算膜厚の薄いゲート絶縁膜が形成され、メモリ回路部あるいはアナログ回路部では換算膜厚の厚いゲート絶縁膜が形成される等である。

上述した膜種の異なるゲート絶縁膜を形成するための従来の製造方法について図１０を参照して説明する（以下、この場合を第１の従来例と記す）。この従来技術は、半導体素子の設計基準が１３０ｎｍ程度の半導体装置製品の量産技術として使用されている。

図１０（ａ）に示すように、シリコン基板１０１の表面部に、周知の方法で浅いトレンチによる素子分離領域（ＳＴＩ：Shallow Trench Isolation）１０２を形成し、熱酸化により基板表面全体に厚さ７ｎｍ程度の第１のシリコン酸化膜１０３を形成する。ここで、図示しないがシリコン基板１０１表面にイオン注入を施しウェル領域あるいはチャネル領域を形成する。

次に、図１０（ｂ）に示すように、フォトリソグラフィ技術によりレジストマスク１０４を形成し、レジストマスク１０４をエッチングマスクとし弗酸（ＨＦ）系化学薬液でのウェットエッチングを行い、マスク開口部の第１のシリコン酸化膜１０３を除去してシリコン基板１０１表面を露出させる。続いて、図１０（ｃ）に示すように、レジストマスク１０４を除去し、シリコン基板１０１表面の所定の領域にのみ第１のシリコン酸化膜１０３を残す。

このようにした後、再度シリコン基板１０１の熱酸化を行い、例えば３ｎｍ程度の膜厚の薄い第２のシリコン酸化膜１０５を形成する。このとき、第１のシリコン酸化膜１０３は少し膜厚が増加し膜厚は７ｎｍ強になる。このようして、シリコン基板１０１表面に形成した膜厚の異なる第１のシリコン酸化膜１０３、第２のシリコン酸化膜１０５をゲート絶縁膜とし、後は図示しないが公知の方法でこれらのゲート絶縁膜上にゲート電極を形成し、更にソース・ドレイン拡散層を形成することで、上述したところの膜種の異なるゲート絶縁膜を有するＭＩＳＦＥＴが形成されるようになる。

上述した膜厚の異なるゲート絶縁膜を形成するための別の従来の製造方法（以下、第２の従来例と記す）について図１０，１１を参照して説明する（例えば、特許文献１参照）。

図１０（ａ）に示す工程では、上述したようにシリコン基板１０１上に素子分離領域１０２を形成し基板表面全体に熱酸化により１０ｎｍ程度の第１のシリコン酸化膜１０３を形成する。但し、この従来技術の場合では、第１のシリコン酸化膜１０３は後に完全に除去されて製品には残らない犠牲酸化膜である。そして、第１のシリコン酸化膜１０３を通してイオン注入を行い、ウェルおよびチャネル領域を形成する。続いて、第１の従来例と全く同様に図１０（ｂ）、図１０（ｃ）に示す工程を通して、シリコン基板１０１表面の一領域を露出させ、他領域にのみ第１のシリコン酸化膜１０３を残す。

次に、図１１（ａ）に示すように、ＮＯガスあるいはＮ_２Ｏガス雰囲気中でアニール（熱酸窒化）を行い、シリコン基板１０１の上記露出した領域にシリコン酸窒化膜１０６を形成する。この熱酸窒化では、第１のシリコン酸化膜１０３の膜厚が比較的に厚いために膜中に導入される窒素量は非常に少ない。

次に、図１１（ｂ）に示すように、希弗酸処理により第１のシリコン酸化膜１０３を除去するように全面のウェットエッチング処理を施し第１のシリコン酸化膜１０３を完全に除去する。この希弗酸処理では、シリコン酸窒化膜１０６は膜中に高濃度の窒素を含んでいるために、そのエッチング速度は第１のシリコン酸化膜１０３のそれよりも小さく、この結果、シリコン酸窒化膜１０６の全部はエッチングされずに薄いシリコン酸窒化膜１０６ａとして残存するようになる。

そして、このようにした後、図１１（ｃ）に示すように、熱酸化により再度酸化を行う。この熱酸化により薄いシリコン酸窒化膜１０６ａが存在しているためにこの領域の酸化速度は低く、膜中に窒素を含む薄い酸窒化膜１０７が形成されることなる。これに対し、第１のシリコン酸化膜１０３を除去し露出したシリコン基板１０１表面では酸化速度が高く、良質の厚い第２のシリコン酸化膜１０８が形成される。そして、このようにして得られた薄い酸窒化膜１０７および第２のシリコン酸化膜１０８が、それぞれＭＩＳＦＥＴのゲート絶縁膜として用いられる。

この方法では、第１の従来例のように、レジストマスク１０４で直接に被覆された第１のシリコン酸化膜１０３は、ゲート絶縁膜として使用されることがないために、ゲート絶縁膜としての品質が向上するとしている。

膜厚の異なるゲート絶縁膜を形成するための従来の製造方法としては、この他にシリコン基板表面に窒素原子を導入する方法（以下、第３の従来例と記す）が提案されている。この方法は、窒素原子の導入によりシリコン基板表面の熱酸化速度が低くなることを利用した技術である。具体的には、シリコン基板表面領域にイオン注入等で窒素原子を選択的に導入した後に、シリコン基板に熱酸化を施すことで、窒素原子を導入したシリコン基板表面に薄いシリコン酸化膜を形成し、窒素原子を導入しないシリコン基板表面に厚いシリコン酸化膜を同時に形成する方法である。更には、シリコン基板表面の各領域に導入する窒素原子量を種々に変えることで、それに対応した種々の膜厚のシリコン酸化膜を基板表面に同時に形成する方法である。
特開２００２−１１０８１２号公報（段落［００４４］〜［００５０］、図１）

半導体装置を形成する半導体素子の微細化は半導体装置の高性能化およびＳｏＣ化において最重要な技術事項であり、フォトリソグラフィ技術およびドライエッチング技術のような微細加工技術、薄膜形成技術等を含む半導体製造に用いられる製造技術が種々に研究開発され、現在の量産製造レベルの設計基準１３０ｎｍから９０ｎｍ、更には６５ｎｍへと精力的に進められている。ここで、設計基準９０ｎｍの製造技術では、駆動電圧１．０Ｖのデジタル回路領域に用いられる最も薄いゲート絶縁膜の膜厚は、換算膜厚で１．５ｎｍ程度になる。また、次の技術世代である６５ｎｍでは、駆動電圧０．９Ｖのデジタル回路領域に用いられる最も薄いゲート絶縁膜の膜厚は、換算膜厚１．０ｎｍ程度になってくる。

このように半導体素子の微細化が進みゲート絶縁膜の換算膜厚が薄くなってくると、半導体装置の製造工程において、シリコン基板表面に形成される自然酸化膜の除去あるいはその抑止が非常に重要になってくる。上記製造工程においては、一般にシリコン基板の表面洗浄がゲート絶縁膜を形成する前工程で必要になる。しかし、その際、シリコン基板表面には膜厚が０．５ｎｍ〜１．０ｎｍになる不完全なシリコン酸化膜ＳｉＯｘ（ｘ＜２）いわゆる自然酸化膜が不可避的に形成される。そして、この自然酸化膜の除去方法が、特に上述した膜厚の異なるゲート絶縁膜をシリコン基板上に形成する場合に非常に困難な課題となる。

上述した第１の従来例では、図１０（ｃ）で説明した工程において弗酸系化学薬液のウェットエッチングを行い、上記自然酸化膜を除去できるが、同時の第１のシリコン酸化膜１０３表面も一部がエッチングされその膜厚が減少する。しかし、現状技術では上記ウェットエッチングにおいて、第１のシリコン酸化膜１０３の膜厚の減少量を高精度に制御することには限界がある。このために、上述したように半導体素子の微細化が進みゲート絶縁膜の膜厚が全体に薄くなってくると、この薄膜化する第１のシリコン酸化膜１０３の一部エッチングが、シリコン基板上で第１のシリコン酸化膜１０３の膜厚のバラツキおよび製造バラツキを顕在化させるようになり、例えば５ｎｍ以下の薄いゲート絶縁膜を再現性よく形成することが困難になるという問題を生じさせる。更には、上記一部エッチングは、第１のシリコン酸化膜１０３から成るゲート絶縁膜の絶縁性における信頼性すなわち品質低下の問題を顕在化させるようにもなる。

上述した第２の従来例では、図１１（ｂ）で説明したように希弗酸処理により第１のシリコン酸化膜１０３を除去するように全面をウェットエッチングする工程において上記自然酸化膜を除去することができる。しかし、この場合でも、シリコン酸窒化膜１０６の一部はエッチングされるために、その後の熱酸化で薄い酸窒化膜１０７および第２のシリコン酸化膜１０８を形成したとしても、薄い酸窒化膜１０７で形成されるゲート絶縁膜において、上述した第１の従来例と同一の問題が顕在化するようになる。

そして、第３の従来例では、シリコン基板表面への窒素のイオン注入後に弗酸系化学薬液によるウェットエッチングを行い、上記自然酸化膜を除去することができる。そして、一回の熱酸化あるいは酸窒化により、膜厚の異なるシリコン酸化膜あるいはシリコン酸窒化膜をシリコン基板表面に一度に形成することができる。このために、第１の従来例および第２の従来例の場合のように、ゲート絶縁膜になる絶縁膜を弗酸系化学薬液に曝すようなことは全くなく、第１，２の従来例で説明した問題は皆無になる。しかし、この場合には、窒素のイオン注入によるシリコン基板表面の損傷が、キャリア移動度の低減あるいは界面順位の増加を引き起こし、ＭＩＳＦＥＴの駆動能力等の特性低下の問題を顕在化させるようになる。また、この技術で形成するゲート絶縁膜の長期信頼性が低下する問題も生じてくる。

本発明は、上述の事情に鑑みてなされたもので、半導体素子が微細化しゲート絶縁膜の換算膜厚が薄くなった場合でも、膜種の異なるゲート絶縁膜をシリコン半導体チップ上に簡便に形成することのできる半導体装置の製造方法を提供することを目的としている。

上記課題を解決するために、半導体装置の製造方法にかかる第１の発明は、膜種の異なるゲート絶縁膜を同じ半導体基板上に有しＭＩＳＦＥＴを含んで成る半導体装置の製造方法であって、前記半導体基板表面に第１の酸化膜を形成する工程と、前記第１の酸化膜に窒化処理を施し前記第１の酸化膜表面を弗酸耐性のある窒素含有層に改質する工程と、前記窒素含有層を形成後、第１のゲート絶縁膜の形成予定領域で前記第１の酸化膜を選択的に除去する工程と、第２のゲート絶縁膜の形成予定領域の前記第１の酸化膜を前記窒素含有層により弗酸系化学薬液のエッチングから保護しながら、前記第１の酸化膜の選択的な除去で露出した前記半導体基板表面に生成する自然酸化膜を前記弗酸系化学薬液で除去する工程と、前記自然酸化膜を除去した前記半導体基板上に第２の酸化膜を形成する工程と、を備え、前記第２の酸化膜を有する第１のゲート絶縁膜を形成し、前記第１の酸化膜を有する第２のゲート絶縁膜を形成する。ここで、前記窒素含有層の窒素濃度は３０ａｔ．％以上に設定することが好ましい。

そして、第２の発明は、膜種の異なるゲート絶縁膜を同じ半導体基板上に有しＭＩＳＦＥＴを含んで成る半導体装置の製造方法であって、前記半導体基板表面に第１の酸化膜を形成する工程と、前記第１の酸化膜に窒化処理を施し前記第１の酸化膜表面を窒素含有層に改質する工程と、前記窒素含有層を形成後、前記第１の酸化膜に積層して絶縁窒化膜を形成する工程と、前記絶縁窒化膜を形成後、第１のゲート絶縁膜の形成予定領域で前記絶縁窒化膜と第１の酸化膜を順次の選択的に除去する工程と、第２のゲート絶縁膜の形成予定領域の前記第１の酸化膜を前記絶縁窒化膜により弗酸系化学薬液のエッチングから保護しながら、前記第１の酸化膜の選択的な除去で露出した前記半導体基板表面に生成する自然酸化膜を前記弗酸系化学薬液で除去する工程と、前記自然酸化膜を除去した前記半導体基板上に第２の酸化膜を形成する工程と、を備え、前記第２の酸化膜を有する第１のゲート絶縁膜を形成し、前記第１の酸化膜を有する第２のゲート絶縁膜を形成する。

上記発明において、前記半導体基板はシリコン基板であり、前記自然酸化膜はＳｉＯｘ（ｘ＜２）を含むシリコン酸化膜である。そして、前記自然酸化膜は、前記第１の酸化膜を選択的に除去した後に行う前記シリコン基板の洗浄で生成するシリコン酸化膜である。

上記発明において、前記第１の酸化膜はシリコン酸化膜、金属酸化膜あるいは金属シリケート膜であり、前記第２の酸化膜はシリコン酸窒化膜、金属酸化膜あるいは金属シリケート膜である。

好ましくは、前記金属シリケート膜はアルミニウム、ハフニウム、ジルコニウム、ランタン系あるいは高融点金属のシリケート膜である。

上記発明において、前記絶縁窒化膜はシリコン窒化膜あるいはＨｆＯＮ膜、ＡｌＮ膜のような金属窒化膜である。

また、前記発明において、前記第１の酸化膜表面の改質は、窒素を含むガスのプラズマ励起で生成した窒素の中性ラジカルを前記第１の酸化膜表面に照射して行うことが好ましい。

本発明にかかる半導体装置の製造方法によれば、半導体装置を構成するＭＩＳＦＥＴのゲート絶縁膜の換算膜厚が薄くなっても、膜種の異なるゲート絶縁膜が同一の半導体基板上に高い再現性の下に簡便にしかも高精度に形成できる。更に、本発明によれば高品質のゲート絶縁膜が簡便に形成できる。

以下に、図面を参照して本発明の実施の形態の幾つかを詳細に説明する。
（実施の形態１）
図１，２は、本発明の第１の実施の形態にかかる半導体装置の製造方法を示す工程別素子断面図である。ここでは、半導体素子の設計基準が９０ｎｍとなる技術世代を例にして示す。半導体装置の内部回路には電圧１．０Ｖで動作するＭＩＳＦＥＴが形成され、そのゲート絶縁膜の膜厚は、シリコン酸化膜換算で１．５ｎｍ程度である。半導体装置の周辺回路、例えば入出力回路には（電源）電圧２．５Ｖで動作するＭＩＳＦＥＴが形成され、そのゲート絶縁膜の膜厚は、シリコン酸化膜換算で５．０ｎｍ程度である。

ｐ導電型のシリコン基板１の表面部に形成されたＳＴＩによる素子分離領域２で分離された領域のシリコン基板１表面に、例えば５ｎｍ強厚のシリコン酸化膜３を熱酸化で形成する（図１（ａ））。

そして、プラズマ窒化法によりシリコン酸化膜３表面を窒化し、シリコン酸化膜３表面を改質し窒素含有層として窒化層４を形成する（図１（ｂ））。このプラズマ窒化法では、窒素の活性種を原料ガスであるＮ_２ガス、Ｎ₂ Ｏ、ＮＯ、Ｎ₂ Ｈ₂ 、ＮＨ₃ ガスのＥＣＲ（Electron Cyclotron Resonance）でのプラズマ励起、ＩＣＰ（Inductively Coupled Plasma）、（マグネトロン型）ＲＦプラズマまたはヘリコン波プラズマでの励起で生成し、この活性種にシリコン酸化膜３を曝す。上記活性種には窒素原子イオン、分子イオンあるいは中性ラジカル等が含まれるが、ここで、活性種はとして窒素の中性ラジカルのみを取り出して窒化層４を形成するとより好ましい結果が得られる。例えば、プラズマ励起室で形成した窒素の活性種のうち、寿命の比較的長い中性ラジカルをダウンフロー方式で取り出し、この中性ラジカルをシリコン酸化膜３表面に照射する。このようにして、中性ラジカルとシリコン酸化膜２表面の反応で窒化層４を形成すると良い。

上記窒素の中性ラジカルを用いたプラズマ窒化の方法であると、窒素の活性種が一種類に制御されるために、形成される窒化層４中の窒素濃度および窒化層４の深さが高精度に制御できるようになる。また、この方法はいわゆるリモートプラズマ手法であり、上記イオン照射あるいはプラズマ発光照射を防止できるために、これらによるシリコン酸化膜３の照射損傷が大幅に低減し、高品質のゲート絶縁膜を確保することが可能になる。

ここで、活性種がＮ₂ Ｈ₂ 、ＮＨ₃ ガスの励起から生成され、水素が含まれる場合には、窒化層４およびシリコン酸化膜３内に水素が多量に混入し膜質を低下させる。そこで、この場合には、上記プラズマ窒化後に不活性ガス中での熱処理を施し膜中の水素を脱離させることが好ましい。

上述したプラズマ窒化法において、シリコン酸化膜３表面への窒素の導入量あるいはその深さは、プラズマ励起の電力パワーのようなプラズマ処理条件あるいは処理時間によって容易に制御できる。図３に窒化層４での窒素分布の一例を示す。ここで、シリコン酸化膜３表面のプラズマ窒化は、Ｎ_２ガスをＥＣＲでプラズマ励起しダウンフロー方式で窒素の中性ラジカルをシリコン酸化膜３表面に照射して行った。図３は、窒化層４のＳＩＭＳ分析により得られた窒素分布図であり、窒化層４の最表面の窒素量は外挿値である。図３から判るように窒化層４の表面の窒素濃度は３０％以上あり、表面から深くなるほど窒素濃度は減少し、２．５ｎｍより深い領域には窒素は存在しなくなる。したがって、５．０ｎｍ強厚のシリコン酸化膜３とシリコン基板１の界面には窒素は存在しない。

次に、公知のフォトリソグラフィ技術によりレジストマスク５を形成し、レジストマスク５をエッチングマスクとしたドライエッチング処理を施し、マスク開口部の窒化層４を除去する。更に、純水による２ｖｏｌ％希釈の希弗酸でのウェットエッチング処理を施し、マスク開口部のシリコン酸化膜３を除去して、半導体装置の内部回路が形成される領域となるシリコン基板１表面を露出させる（図１（ｃ））。

続いて、レジストマスク５を除去しシリコン基板１表面の洗浄を行う。この洗浄工程では、シリコン基板１表面のパーティクル除去が必要になるためにアンモニア（ＮＨ_４ＯＨ）水と過酸化水素（Ｈ_２Ｏ_２）水と純水との混合液（ＡＰＭ）、のような化学薬液中での洗浄を行うと良い。この洗浄工程で上記露出させたシリコン基板１の表面には自然酸化膜６が形成される。（図１（ｄ））。このような自然酸化膜６の膜厚は１ｎｍ以下であり多孔性を有する一種のシリコン酸化膜である。なお、上記洗浄工程で、硫酸（Ｈ_２ＳＯ_４）溶液と過酸化水素（Ｈ_２Ｏ_２）水と純水との混合液（ＳＰＭ）、塩酸（ＨＣｌ）溶液と過酸化水素（Ｈ_２Ｏ_２）水と純水との混合液（ＨＰＭ）のような化学薬液を用いても同様な自然酸化膜が形成される。

次に、０．１ｖｏｌ％の希弗酸によりウェットエッチングを行い、上記シリコン基板１表面に形成された自然酸化膜６を除去する（図２（ａ））。この時、半導体装置の入出力回路が構成される領域に形成されたシリコン酸化膜３は、上述した窒化層４により上記希弗酸によるウェットエッチングから完全に保護される。ここで、窒化層４中の窒素の含有量は３０ａｔ．％以上であることが好ましい。このような窒素含有量であると、窒化層４の弗酸によるエッチングは全く無視できる程に低減する。この自然酸化膜６のエッチング除去では、希弗酸の他に弗化アンモニア水のように弗素を含有する化学薬液を用いても良い。

上記自然酸化膜６を除去した後は、シリコン基板１の保管は窒素ガスのような不活性ガスを充満させた空間で行い、シリコン基板１と空気との接触をできるだけ回避するのが良い。シリコン基板１表面は、上記弗素を含有する化学薬液でのエッチング中に水素原子で被覆され、空気中での表面の自然酸化は進行し難くなる。しかし、時間と共に上記水素原子は剥がれ自然酸化膜がシリコン基板１の露出表面に形成されてくる。この再度の自然酸化膜形成を抑止するためである。

そして、時間をあけることなくＮＯガスあるいはN_２Ｏガス雰囲気中でシリコン基板１表面の熱酸窒化を行い、半導体装置の内部回路の構成される領域である上記シリコン基板１の露出領域にシリコン酸窒化膜７を形成する（図２（ｂ））。ここで、シリコン酸窒化膜７の膜厚は、シリコン酸化膜換算で１．５ｎｍ程度であり、窒素濃度は５ａｔ．％程度である。この熱酸窒化の工程では、半導体装置の入出力回路の構成領域に形成されたシリコン酸化膜３の膜厚は５ｎｍと厚く且つその表面は窒化層４であり高濃度の窒素を含有するために酸化速度は非常に遅く、物理的な膜厚は５．２ｎｍとわずかに増加するだけである。なお、表面が窒化されているために、窒化された表面層はシリコン酸化膜に比べて誘電率が高く、シリコン酸化膜換算の電気的膜厚は５．０ｎｍとなる。

次に、公知のフォトリソグラフィ技術とドライエッチング技術とを用い、ｎ導電型あるいはｐ導電型の不純物含有の多結晶シリコン膜、ポリサイド膜、ポリメタル膜等の導電体膜を所望のパターンに加工し、ゲート電極８を上記シリコン酸化膜３上およびシリコン酸窒化膜７上に形成する。そして、このゲート電極８をマスクとして自己整合的に砒素をイオン注入し、ソース・ドレイン領域のエクステンション層として第１のｎ型拡散層９を形成する（図２（ｃ））。そして、周知の方法によりシリコン酸化膜もしくはシリコン窒化膜からなるサイドウォール絶縁膜１０を形成し、ゲート電極１０およびサイドウォール絶縁膜１０をマスクとして自己整合的に砒素をイオン注入し第２のｎ型拡散層１１を形成しソース・ドレイン領域を形成する（図２（ｄ））。以下、図示しないが、層間絶縁膜や配線を形成する。このようにして、ｎチャネル型のＭＩＳＦＥＴを形成する。

ここで、半導体装置の内部回路を構成するＭＩＳＦＥＴでは、換算膜厚が１．５ｎｍ程度のシリコン酸窒化膜７でそのゲート絶縁膜が形成され、半導体装置の入出力回路を構成するＭＩＳＦＥＴでは、その表面に窒素原子を含有する層（窒化層４）を有する、換算膜厚５．０ｎｍ程度のシリコン酸化膜３でそのゲート絶縁膜が形成される。このように、互いに膜種の異なるゲート絶縁膜を有するＭＩＳＦＥＴがシリコン基板１上に形成される。

上述したように、この実施の形態の特徴は、シリコン基板上のＭＩＳＦＥＴの形成において、換算膜厚が厚いゲート絶縁膜となるシリコン酸化膜表面を弗酸耐性のある膜に改質し、その後にシリコン基板を弗素含有の化学薬液中に浸漬し、上記弗酸耐性のある膜でシリコン酸化膜表面のエッチングを防止してシリコン基板表面の自然酸化膜を除去し、その除去したシリコン基板表面に換算膜厚の薄いゲート絶縁膜を形成するところにある。ここで、上記自然酸化膜は、上述したような洗浄工程の他に、シリコン基板表面がクリーンルーム内の空気に触れて形成するものも当然に含まれる。

このために、第１の実施の形態では、自然酸化膜６のエッチング除去工程において従来の技術で見られるゲート絶縁膜の一部エッチングは、上記弗酸耐性のある窒化層４で完全に防止でき、換算膜厚の厚いゲート絶縁膜すなわちシリコン酸化膜３の膜厚のシリコン基板上でのバラツキおよび製造バラツキは大幅に低減する。また、自然酸化膜除去後に形成する換算膜厚の薄いゲート絶縁膜すなわちシリコン酸窒化膜７の形成において、上記窒化層４は、酸化耐性が高く、換算膜厚の厚いゲート絶縁膜の膜厚変化を無視できる程度に低減させる。しかも、上記窒化層４を形成するプラズマ窒化法は極めて簡便な方法である。これらのために、ゲート絶縁膜の膜厚制御が容易になり、再現性よく膜種の異なるゲート絶縁膜を形成することができるようになる。更には、自然酸化膜のエッチング除去において、ゲート絶縁膜の一部エッチングがなくなるために、従来の技術で生じていたゲート絶縁膜の品質低下の問題も解消する。また、第３の実施例で生じたようなシリコン基板表面の損傷によるＭＩＳＦＥＴ特性の低下の問題も全く生じることはない。

（実施の形態２）
図４乃至６は、本発明の第２の実施の形態にかかる半導体装置の製造方法を示す工程別素子断面図である。ここでは、半導体素子の設計基準が６５ｎｍとなる技術世代を例にして示す。半導体装置の内部回路には電圧０．９Ｖで動作するＭＩＳＦＥＴが形成され、そのゲート絶縁膜の膜厚は、シリコン酸化膜換算で１．２ｎｍ程度である。半導体装置の周辺回路、例えば入出力回路には（電源）電圧１．８Ｖで動作するＭＩＳＦＥＴが形成され、そのゲート絶縁膜の膜厚は、シリコン酸化膜換算で３．０ｎｍ程度である。

ｐ導電型のシリコン基板２１の表面部にｎウェル２２を形成し、ｎウェル２２の表面部にＳＴＩの素子分離領域２３を形成し、シリコン基板２１表面に２．５ｎｍ程度のシリコン酸化膜２４を熱酸化で形成する。そして、第１の実施の形態で説明したように、プラズマ窒化法によりシリコン酸化膜２４の表面を改質し窒化層２５を形成する（図４（ａ））。この場合のプラズマ窒化では、シリコン酸化膜２４の膜厚が第１の実施の形態の場合よりも薄いために、プラズマ窒化のプラズマ励起の電力パワーを低下させ、上記窒化層２５の深さが第１の実施の形態より浅くなるように制御する。

次に、化学気相成長（ＣＶＤ）法によりシリコン酸化膜２４の表面部すなわち窒化層２５上に、絶縁窒化層として膜厚０．７ｎｍのシリコン窒化膜２６を堆積させ積層構造にする（図４（ｂ））。この積層膜中の窒素分布について、図３で説明したのと同様にＳＩＭＳ分析し図７に示す。図７に示すように、積層膜の表面から０．７ｎｍの深さはシリコン窒化膜２６であり、シリコン窒化膜２６の下のシリコン酸化膜２４の表面（窒化層２５）の窒素含有量は２０ａｔ．％程度であり、表面から深くなるほど窒素濃度は減少し、１．６ｎｍ程度より深い領域には窒素は存在しない。そして、２．５ｎｍ程度の厚さのシリコン酸化膜２４とｎウェル２２の界面には窒素は存在しない。ここで、窒化層２５の窒素含有量が第１の実施の形態の場合より低くなるのは、上述したプラズマ窒化のプラズマ励起の電力パワーを低下させたことによる。

次に、第１の実施の形態で説明したのと同様に図４（ｃ）に示すように第１のレジストマスク２７を形成し、第１のレジストマスク２７をエッチングマスクとしてドライエッチング処理を施し、マスク開口部のシリコン窒化膜２６および窒化層２５を除去する。そして、２ｖｏｌ％希弗酸によりウェットエッチング処理を施し、マスク開口部のシリコン酸化膜２４を除去して、半導体装置の内部回路が構成される領域となるｎウェル２２表面を露出させる（図４（ｃ））。

続いて、第１の実施の形態で説明したのと同様にして第１のレジストマスク２７を除去しシリコン基板２１表面の洗浄を行う。この洗浄工程で、上記露出させたｎウェル２２表面に自然酸化膜２８が形成される（図４（ｄ））。上述したように、この自然酸化膜２８の膜厚は１ｎｍ以下であり緻密性の低いＳｉＯｘ（ｘ＜２）を含む多孔質のシリコン酸化膜である。

次に、０．１ｖｏｌ％の希弗酸によりウェットエッチングを行い、上記シリコン基板２２表面に形成された自然酸化膜２８を除去する（図５（ａ））。この時、半導体装置の入出力回路が構成される領域に形成されたシリコン酸化膜２４および窒化層２５は、シリコン窒化膜２６により上記希弗酸によるウェットエッチングから完全に保護される。ここで、窒化層２５の窒素の含有量は高々２０ａｔ．％程度であるので第１の実施の形態のようなエッチング保護の機能は小さい。この場合の窒化層２５は、積層膜を構成するシリコン酸化膜２４とシリコン窒化膜２６の遷移層となり、積層構造に見られる電荷のトラップを低減させる機能を有するものである（後述する）。

上記自然酸化膜２８を除去した後は、第１の実施の形態で述べたように、シリコン基板１の保管は窒素ガスのような不活性ガスを充満させた空間で行い、シリコン基板１と空気との接触をできるだけ回避するのが良い。そして、時間をあけることなくＮＯガスあるいはN_２Ｏガス雰囲気中でシリコン基板１表面の熱酸窒化を行い、半導体装置の内部回路の構成される領域である上記ｎウェル２２の露出領域にシリコン酸窒化膜２９を形成する（図５（ｂ））。ここで、シリコン酸窒化膜２９の膜厚は、シリコン酸化膜換算で０．７ｎｍ程度であり、窒素濃度は５ａｔ．％程度である。この熱酸窒化の工程では、半導体装置の入出力回路の構成領域に形成されたシリコン酸化膜２４上にはシリコン窒化膜２６があるために、シリコン酸化膜２４の膜厚は全く変化しない。

次に、表面に膜厚が２ｎｍ程度のハフニウムシリケート膜３０を堆積する。ここで、ハフニウムシリケート膜３０は、いわゆる有機金属化学気相堆積（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法でＨｆＳｉＯｘの組成を制御して、上記シリコン酸窒化膜２９およびシリコン窒化膜２６上に成膜させると良い（図５（ｃ））。

次に、半導体装置の内部回路を構成する領域のハフニウムシリケート膜３０を被覆する第２のレジストマスク３１を公知のフォトリソグラフィ技術で形成し、これをエッチングマスクとして０．５ｖｏｌ％希弗酸によるウェットエッチング処理を施し、マスク開口部すなわちシリコン窒化膜２６上のハフニウムシリケート膜３０を除去する（図５（ｄ））。

次に、第２のレジストマスク３１を除去する。このようにして、半導体装置の内部回路を構成する領域のｎウェル２２上にシリコン酸窒化膜２９とハフニウムシリケート膜３０から成るゲート絶縁膜が形成され、半導体装置の入出力回路を構成する領域のｎウェル２２上にシリコン酸化膜２４と窒化層２５とシリコン窒化膜２６から成るゲート絶縁膜が形成される（図６（ａ））。ここで、ハフニウムシリケート膜３０の誘電率は１２であるために、上記シリコン酸窒化膜２９とハフニウムシリケート膜３０の積層構造のゲート絶縁膜の換算膜厚は、１．２ｎｍになる。また、上記シリコン酸化膜２４と窒化層２５とシリコン窒化膜２６の積層構造のゲート絶縁膜の換算膜厚は、３．０ｎｍになる。

後は、第１の実施の形態で説明したのと同じようにして、膜種の異なるゲート絶縁膜を有するｐチャネル型のＭＩＳＦＥＴを形成する。すなわち、ゲート電極３２を上記膜種の異なるゲート絶縁膜上に形成し、このゲート電極３２の側壁にサイドウォール絶縁膜３３を形成し、ｐ導電型のシリコン基板２１表面のｎウェル２２表面部に硼素のドーピングでソース・ドレイン拡散層３４を形成する（図６（ｂ））。以下、図示しないが、層間絶縁膜や配線を形成する。

この実施の形態では、シリコン窒化膜２６が第１の実施の形態における窒化層４の機能を有しており、自然酸化膜２８の除去において第１の実施の形態で説明したのと同様な効果が生じる。また、このシリコン窒化膜２６は、上述したハフニウムシリケート膜３０を選択的に除去する際、エッチングストッパとして機能すると共に、０．５ｖｏｌ％と比較的濃度の高い弗酸によりウェットエッチング処理でもその膜厚は変化しない。このために、ゲート絶縁膜の膜厚制御が容易になり、再現性よく膜種の異なるゲート絶縁膜を形成することができる。

更に、この実施の形態では、ｐチャネル型のＭＩＳＦＥＴ形成において、そのゲート絶縁膜を薄膜化していっても、図７の説明から判るように、ｎウェル２２表面とシリコン酸化膜２４の界面に窒素が存在しないようにできるために、高温でゲート電極に負バイアスが印加された状態を長時間続けたときに、ＭＩＳＦＥＴのしきい値電圧が変化するという問題も生じることがなく、高い信頼性を有するｐチャネル型のＭＩＳＦＥＴを形成することができる。すなわち、いわゆるｐチャネル型のＭＩＳＦＥＴで問題になっているＮＢＴＩ（Negative Bias Temperature Instability）の不良モードを回避することができる。

また、この実施の形態では、先述したように半導体装置の入出力回路を構成する領域のゲート絶縁膜は、積層構造のシリコン酸化膜とシリコン窒化膜との間に窒化層を遷移層として有するようになる。通常、シリコン酸化膜とシリコン窒化膜とを積層した積層構造の絶縁膜では、それらの界面領域に電荷トラップが多量に生じるが、このように遷移層を介在させることで電荷トラップは大幅に減少する。このために、ＭＩＳＦＥＴの動作は長期に亘り安定したものになる。

（実施の形態３）
上記第１，２の実施の形態では、ゲート絶縁膜として用いるシリコン酸化膜の表面を改質しその窒化層を形成する場合について説明したが、この窒化層の形成はシリコン酸化膜に限ることはなく、シリコン酸化膜よりも比誘電率の高い金属酸化膜表面あるいは金属シリケート膜表面を改質し、その表面に金属酸化膜あるいは金属シリケート膜の窒化層を形成する場合にも適用できるものである。図８，９は、本発明の第３の実施の形態にかかる半導体装置の製造方法を示す工程別素子断面図である。ここでは、半導体素子の設計基準が６５ｎｍ以下の例えば５０ｎｍとなる技術世代にも適用できるものである。以下、半導体装置のロジック回路を構成するＭＩＳＦＥＴのゲート絶縁膜の膜厚が、シリコン酸化膜換算で１．０ｎｍ以下となり、半導体装置のメモリ回路を構成するＭＩＳＦＥＴのゲート絶縁膜の膜厚は、シリコン酸化膜換算で１．５ｎｍ程度となる場合を想定して説明する。

第１の実施の形態で説明したように、ｐ導電型のシリコン基板４１の表面部に素子分離領域４２を形成した後に、シリコン基板４１上の全面をＮ_２Ｏガス雰囲気中でアニール処理してシリコン酸化膜換算０．５ｎｍ膜厚のシリコン酸窒化膜４１ａを形成する。その後に、シリコン基板４１表面に膜厚２ｎｍの第１のハフニウムシリケート膜４３をＭＯＣＶＤ法で成膜する（図８（ａ））。

次に、第１の実施の形態で説明したプラズマ窒化法により第１のハフニウムシリケート膜４３の表面のみを窒化し、第１のハフニウムシリケート膜４３表面を改質し窒素含有層として窒化層４４を形成する（図８（ｂ））。この場合のプラズマ窒化では、プラズマ励起の電力パワーのようなプラズマ処理条件あるいは処理時間は第１の実施の形態で説明したのとほぼ同じで良い。第１のハフニウムシリケート膜４３のプラズマ窒化で形成される窒化層４４の深さは１ｎｍ以下となり、シリコン酸化膜のプラズマ窒化で形成される窒化層の深さよりも浅くなるからである。従って、２．０ｎｍ厚の第１のハフニウムシリケート膜４３とシリコン基板４１の界面には窒素は存在しない。また、窒化層４４の表面の窒素濃度は３０％以上になる。窒化によりハフニウムシリケート膜２ｎｍは誘電率が高くなりシリコン酸化膜換算で０．５ｎｍとなる。

次に、第１の実施の形態と同様にして形成したレジストマスク４５をエッチングマスクとしたドライエッチング処理を施し、マスク開口部の窒化層４４を除去する。更に、０．５ｖｏｌ％希弗酸によるウェットエッチング処理を施し、マスク開口部の第１のハフニウムシリケート膜４３とシリコン酸窒化膜４１ａを除去して、半導体装置のロジック回路が構成される領域となるシリコン基板４１表面を露出させる（図８（ｃ））。

続いて、第１の実施の形態で説明したのと同様にしてレジストマスク４５を除去しシリコン基板４１表面の洗浄を行う。この洗浄工程で、上記露出させたシリコン基板４１の表面には自然酸化膜４６が形成される。（図８（ｄ））。このような自然酸化膜４６は膜厚１ｎｍ以下のＳｉＯｘ（ｘ＜２）を含む多孔質のシリコン酸化膜である。

次に、０．１ｖｏｌ％の希弗酸によりウェットエッチングを行い、上記シリコン基板１表面に形成された自然酸化膜４６を除去する（図９（ａ））。この時、半導体装置のメモリ回路が構成される領域に形成された第１のハフニウムシリケート膜４３は、上述した窒化層４４により上記希弗酸によるウェットエッチングから完全に保護される。ここで、窒化層４４中の窒素の含有量は、第１の実施の形態で説明したように３０ａｔ．％以上であることが好ましい。

上記自然酸化膜４６を除去した後は、第１の実施の形態で説明したように、シリコン基板４１の保管は窒素ガスのような不活性ガスを充満させた空間で行うと良い。そして、時間をあけることなくＮＯガスあるいはN_２Oガス雰囲気中でシリコン基板１表面の熱酸窒化を行い、半導体装置のロジック回路の構成される領域である上記シリコン基板４１の露出領域にシリコン酸窒化膜４７を形成する（図９（ｂ））。ここで、シリコン酸窒化膜４７の膜厚は、シリコン酸化膜換算で０．５ｎｍ程度であり、窒素濃度は３ａｔ．％程度である。この熱酸窒化の工程では、半導体装置のメモリ回路の構成領域に形成された第１のハフニウムシリケート膜４３表面の改質層すなわち窒化層４４が耐酸化性を有しており第１のハフニウムシリケート膜４３下のシリコン基板４１の酸化は進行しない。

次に、シリコン酸窒化膜４７および第１のハフニウムシリケート膜４３を被覆するように、膜厚１．５ｎｍの第２のハフニウムシリケート膜４８をＭＯＣＶＤ法で成膜する（図９（ｃ））。このようにして、半導体装置のロジック回路を構成する領域のシリコン基板４１上にシリコン酸窒化膜４７と第２のハフニウムシリケート膜４８から成るゲート絶縁膜が形成され、半導体装置のメモリ回路を構成する領域のシリコン基板４１上にシリコン酸窒化膜４１ａと第１のハフニウムシリケート膜４３と窒化層４４と第２のハフニウムシリケート膜４８から成るゲート絶縁膜が形成される。ここで、第１，２のハフニウムシリケート膜の誘電率は１２であるために、上記シリコン酸窒化膜４７と第２のハフニウムシリケート膜４８の積層構造のゲート絶縁膜の換算膜厚は、１．０ｎｍになる。また、シリコン酸窒化膜４１ａと上記第１のハフニウムシリケート膜４３と窒化層４４と第２のハフニウムシリケート膜４８の積層構造のゲート絶縁膜の換算膜厚は、１．５ｎｍ程度になる。

後は、第１の実施の形態で説明したのと同じようにして、上述したような膜種の異なるゲート絶縁膜を有するｎチャネル型のＭＩＳＦＥＴを形成する。すなわち、ゲート電極４９を上記膜種の異なるゲート絶縁膜上に形成し、このゲート電極４９の側壁にサイドウォール絶縁膜５０を形成し、ｐ導電型のシリコン基板４１表面部に砒素のイオン注入と熱処理とを施してソース・ドレイン拡散層５１を形成する（図９（ｄ））。以下、図示しないが、層間絶縁膜や配線を形成する。

この第３の実施の形態において、第１のハフニウムシリケート膜４３表面の改質層すなわち窒化層４４上に、第２の実施の形態で説明したように絶縁窒化膜として金属窒化膜あるいはシリコン窒化膜を形成しても良い。ここで、金属窒化膜としてはＨｆＯＮ膜、ＡｌＮ膜等がある。

この実施の形態では、ゲート絶縁膜の形成において、シリコン酸化膜よりも比誘電率の高い金属シリケート膜、更には金属酸化膜を使用することができる。このために、第１，２の実施の形態の場合よりも換算膜厚が薄く膜種の異なるゲート絶縁膜を簡便にシリコン基板上に形成できるようになる。また、第１の実施の形態で説明した効果は同様に生じる。

以上、この発明の実施の形態を図面を参照して詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、ＭＩＳＦＥＴのソース・ドレイ拡散層を形成後にそのゲート電極を層間絶縁膜の開口部に埋め込む、いわゆる、ダマシンゲート電極の構造となるＭＩＳＦＥＴに本発明の方法を適用してもよい。

また、ゲート絶縁膜を金属酸化膜で形成しその表面を窒化層に改質する場合には、金属酸化膜として、酸化タンタル膜、酸化ハフニウム膜、酸化ジルコニウム膜を用いてもよい。

また、金属シリケート膜としては、実施の形態で説明したハフニウムシリケート膜の他に、ジルコニウム、ランタン系あるいは高融点金属のシリケート膜、更には、これらのシリケート膜の複合したシリケート膜を用いてもよい。

更には、シリコン基板上に半導体装置を形成する場合の他に、ＧａＡｓ基板、ＧａＮ基板のような化合物半導体基板にＭＩＳＦＥＴを構成する場合にも同様に適用できる。本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態は適宜に変更されうる。

本発明の第１の実施の形態にかかる半導体装置の製造方法を示す工程別素子断面図である。図１に示す工程の続きの工程別断面図である。本発明の第１の実施の形態で形成した窒化層中の窒素の濃度分布図である。本発明の第２の実施の形態にかかる半導体装置の製造方法を示す工程別素子断面図である。図５に示す工程の続きの工程別断面図である。図６に示す工程の続きの工程別断面図である。本発明の第２の実施の形態で形成した窒化層中の窒素の濃度分布図である。本発明の第３の実施の形態にかかる半導体装置の製造方法を示す工程別素子断面図である。図８に示す工程の続きの工程別断面図である。従来の技術を説明するための半導体装置の製造方法を示す工程別素子断面図である。従来の技術を説明するための半導体装置の製造方法を示す程別素子断面図である。

符号の説明

１，２１，４１シリコン基板
２，２３，４２素子分離領域
３，２４シリコン酸化膜
４，２５，４４窒化層
６，２８，４６自然酸化膜
７，２９，４１ａ，４７シリコン酸窒化膜
８，３２，４９ゲート電極
９第１のｎ型拡散層
１０，３３，５０サイドウォール絶縁膜
１１第２のｎ型拡散層
３４、５１ソース・ドレイン拡散層
３０ハフニウムシリケート膜
４３第１のハフニウムシリケート膜
４８第２のハフニウムシリケート膜

Claims

膜種の異なるゲート絶縁膜を同じ半導体基板上に有し絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）を含んで成る半導体装置の製造方法であって、
前記半導体基板表面に第１の酸化膜を形成する工程と、
前記第１の酸化膜に窒化処理を施し前記第１の酸化膜表面を弗酸耐性のある窒素含有層に改質する工程と、
前記窒素含有層を形成後、第１のゲート絶縁膜の形成予定領域で前記第１の酸化膜を選択的に除去する工程と、
第２のゲート絶縁膜の形成予定領域の前記第１の酸化膜を前記窒素含有層により弗酸系化学薬液のエッチングから保護しながら、前記第１の酸化膜の選択的な除去で露出した前記半導体基板表面に生成する自然酸化膜を前記弗酸系化学薬液で除去する工程と、
前記自然酸化膜を除去した前記半導体基板上に第２の酸化膜を形成する工程と、を備え、
前記第２の酸化膜を有する第１のゲート絶縁膜を形成し、前記第１の酸化膜を有する第２のゲート絶縁膜を形成する半導体装置の製造方法。
前記窒素含有層の表面の窒素濃度を３０ａｔ．％以上に設定することを特徴とする請求項１に記載の半導体装置の製造方法。
膜種の異なるゲート絶縁膜を同じ半導体基板上に有しＭＩＳＦＥＴを含んで成る半導体装置の製造方法であって、
前記半導体基板表面に第１の酸化膜を形成する工程と、
前記第１の酸化膜に窒化処理を施し前記第１の酸化膜表面を窒素含有層に改質する工程と、
前記窒素含有層を形成後、前記第１の酸化膜に積層して絶縁窒化膜を形成する工程と
前記絶縁窒化膜を形成後、第１のゲート絶縁膜の形成予定領域で前記絶縁窒化膜と第１の酸化膜を順次に選択的に除去する工程と、
第２のゲート絶縁膜の形成予定領域の前記第１の酸化膜を前記絶縁窒化膜により弗酸系化学薬液のエッチングから保護しながら、前記第１の酸化膜の選択的な除去で露出した前記半導体基板表面に生成する自然酸化膜を前記弗酸系化学薬液で除去する工程と、
前記自然酸化膜を除去した前記半導体基板上に第２の酸化膜を形成する工程と、を備え、
前記第２の酸化膜を有する第１のゲート絶縁膜を形成し、前記第１の酸化膜を有する第２のゲート絶縁膜を形成する半導体装置の製造方法。
前記半導体基板はシリコン基板であり、前記自然酸化膜はＳｉＯｘ（ｘ＜２）を含むシリコン酸化膜である請求項１、請求項２または請求項３に記載の半導体装置の製造方法。
前記自然酸化膜は、前記第１の酸化膜を選択的に除去した後に行う前記シリコン基板の洗浄で生成するシリコン酸化膜である請求項４に記載の半導体装置の製造方法。
前記第１の酸化膜はシリコン酸化膜、金属酸化膜あるいは金属シリケート膜であり、前記第２の酸化膜はシリコン酸窒化膜、金属酸化膜あるいは金属シリケート膜であることを特徴とする請求項１〜５のいずれかに記載の半導体装置の製造方法。
前記金属シリケート膜は、アルミニウム、ハフニウム、ジルコニウム、ランタン系あるいは高融点金属のシリケート膜であることを特徴とする請求項６に記載の半導体装置の製造方法。
前記絶縁窒化膜は、シリコン窒化膜あるいはＨｆＯＮ膜、ＡｌＮ膜の金属窒化膜であることを特徴とする請求項３〜７のいずれかに記載の半導体装置の製造方法。
前記第１の酸化膜表面の改質は、窒素を含む原料ガスのプラズマ励起で生成した窒素の中性ラジカルを前記第１の酸化膜表面に照射して行うことを特徴とする請求項１〜８のいずれかに記載の半導体装置の製造方法。