KR20020069146A - 전자 부품 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 전자 부품 및, 이의 제조 방법에 관한 것이며, 이 제조 방법은 제조 시간이 단축되고, 균열 또는 비틀림이 발생하기기 어렵고, 비용이 절감될 수 있다. 코어 기판은 분말형 작용성 물질을 열경화성 수지와 혼합하여 이를 박판으로 만든 후, 경화시킴으로써 생성된다. 전도체 패턴은 임의의 증발 공정, 이온 도금 공정, 이온 비임 공정, 기체상 층 성장 공정 및 CVD 공정에 이어서 패턴 형성을 통해 코어 기판의 적어도 임의의 내면 및 외면상에 형성된다. 반(half)-경화된 프레프레그는 분말형 작용성 물질을 이러한 열경화성 수지와 혼합하여 생성된 화합물 소재 또는 열경화성 수지를 박판으로 형성하여 생성된다. 프레프레그 및 코어 기판은 교대 적층되고, 적층된 층은 고온 프레스 처리에 의해 일체화 처리됨으로써 생성된다.
Description
본 발명은 분말 작용성 물질을 수지와 혼합하여 생성된 화합물 소재 또는 수지를 사용하여 다층 구조체로 형성된 전자 부품 및 이의 제조 방법에 관한 것이다.
박막 전도체를 사용하여 다층 전자 부품을 생성하는 방법으로서, JP-A-5-267,063호에는 첨부된 도면 중 도 5의 방법이 개시되어 있다. 이 공보에서 알 수 있는 바와 같이, 예를 들면 인덕터의 제조의 경우, 페라이트로서 소정의 기능을 제공하기 위해 원료 물질의 분말을 혼합하는 단계(단계 S1), 과립화 및 분쇄 단계를 수행하는 단계(단계 S2)를 포함한다. 그후, 소정의 과립 직경으로 혼합되고 조절된 물질은 결합제 및 용제를 사용하여 에나멜이 되는 단계(단계 S3)를 포함한다.
적층 및 소성 단계는 페라이트 페이스트의 스크린 인쇄 단계(단계 S4), 건조로내에서의 승온에 의한 예비소성 단계(단계 S5), 임의의 증발, 스퍼터링 및 이온 도금에 의해 박막을 형성함으로써 인덕터 전극의 설치 단계(단계 S6), 페라이트 페이스트의 스크린 인쇄 단계(단계 S7)를 수행한다. 이러한 단계는 소정 갯수의 패턴이 얻어질 때까지 수시간 동안 반복하였다. 전극 패턴을 형성하는 것은 인덕터의 많은 부품에 대하여 동시에 수행한다.
그후, 생성물을 각각의 칩에 대하여 절단하는 단계(단계 S8), 코팅, 증발 또는 스퍼터링에 의해 외부 전극을 한면에 형성하는 단계(단계 S9)를 포함한다. 그후, 외부 전극 이외의 기타 부분을 실리콘 침투하여 칩표면에서의 기공에 합성(실리콘)수지가 침투하는 단계(단계 S10)를 포함하며, 필요할 경우, 외부 전극을 전기도금 처리하는 단계(단계 S11)를 포함한다.
작용성 물질 (유전성 분말 또는 자성 분말)을 증착등에 의해 형성된 박막도체 및 수지와 혼합하여 생성된 화합물 소재 또는 수지를 사용하는 다층 전자 부품을 생성하기 위하여, 다층 전자 부품은 작용성 물질 페이스트의 인쇄, 열경화 처리 및 박막 도체 형성 처리를 반복하여 생성된다.
종래의 실시예에서 알 수 있는 바와 같이 인쇄 및 경화 처리를 반복하는 공정에 의해 전자 부품을 생성하는 경우, 제조 비용이 높고, 제조 주기가 너무 길게 되는 문제점이 있다.
또한, 세라믹의 경우, 박막 전도체의 소성후 인쇄 또는 형성의 경우, 프라임 바디의 취성에 영향을 미치는 것으로 나타나거나 또는 이에 응력이 부가되며, 균열 또는 비틀림에 대한 문제가 발생하기가 쉬워진다. 적층된 층은 본래 수시간 동안 소성되며, 층의 수가 증가할 경우 제조 시간이 길어지고 고비용이 발생된다.
또한, 수지 또는 화합물 소재의 경우, 열경화 및 인쇄를 반복함으로써 이의 표면에서의 커다란 응력이 부가되기 때문에, 인쇄면은 딱딱해지며, 층의 수가 증가할 경우, 제조가 곤란하게 된다.
도 1은 본 발명에 의한 전자 부품의 제조 방법의 일례를 도시하는 공정도이다.
도 2A 내지 도 2E는 본 발명에 의한 전자 부품의 제조 방법을 실시하는 일부분의 공정의 예시도이다.
도 3A 내지 도 3E는 본 발명에 의한 전자 부품의 제조 방법을 실시하는 나머지 공정의 예시도이다.
도 4A는 본 발명에 의한 전자 부품의 일례를 도시하는 단면도이며, 도 4B는 층 구조면을 도시한다.
도 5는 전자 부품의 종래의 제조 방법을 도시하는 공정을 도시한다.
전술한 문제점과 관련하여, 본 발명의 목적은 전자 부품 및 이의 제조 방법을 제공하고자 하는 것으로서, 이러한 방법은 제조 시간을 단축하고, 균열 또는 비틀림이 발생하기가 어렵고, 비용 절감을 달성할 수 있으며, 층의 갯수가 많을 경우조차도 생산을 수행할 수 있다.
본 발명의 제1의 구체예의 전자 부품의 제조 방법은 분말형 작용성 물질을 수지와 혼합하여 생성된 화합물 소재 또는 수지를 박판으로 형성하고; 이를 경화시켜 코어 기재를 형성하고; 임의의 증발 공정, 이온 도금 공정, 이온 비임 공정, 증기 성장 공정 및 스퍼터링 공정에 의해 코어 기판의 적어도 임의의 전후면상에 박막 전도체를 형성한 후, 패턴 형성하고; 분말 작용성 물질을 수지와 혼합하여 생성된 화합물 소재 또는 수지를 박판과 같은 프리프레그로 형성하고, 반-경화된 프레프레그 및 코어 기판을 교대 적층시킨 후, 고온 프레스 처리하고, 이를 다층 부품으로 일체화하는 것을 포함하는 것을 특징으로 한다.
코어 기판 및 프레프레그를 별도로 생성하고, 적층 및 경화를 동시에 수행할 경우, 제조 시간이 단축되며, 제조 비용이 절감된다. 전체가 고온 프레스 처리에 의해 1회 경화되었기 때문에, 균열 또는 비틀림이 발생하기가 어려우며, 층의 갯수가 많더라도 이의 생산이 가능하다.
또한, 박막 전도체가 박판으로 생성될 수도 있으며, 그리하여 우선 부품을 얇게 할 수 있으며(특히, 이러한 효과는 캐패시터에서 효과적임), 두번째로 층-대-층에서의 패턴 형성의 정확도 및 정밀도를 높힐 수가 있으며, 세번째로 이동을 방지할 수 있는데, 이는 수지가 이의 주변에서 매몰되어 있어서 박막 전도체가 얇기 때문에 이동을 방지할 수 있다. 이러한 응용예에서, 용어 "분말형"이라는 것은 과립형, 박편형, 침상형, 스파이크형 등을 포함하는 것을 의미한다.
본 발명의 제2의 구체예의 전자 부품은 분말 작용성 소재를 수지와 혼합하여 생성된 화합물 소재 또는 수지를 박판으로 형성하고, 이를 경화시킴으로써 생성된 코어 기판;
박막 형성 기법을 통해 그리고 패턴 형성을 수행하여 코어 기판의 전면 및 이면 중 1 이상에 형성된 박막 전도체;
분말 작용성 물질을 수지와 혼합하여 생성된 화합물 소재 또는 수지로 형성되고, 박막 전도체로 형성된 코어 기판 사이에 삽입된 접착층을 포함하며,
여기서 코어 기판과 접착층용 프리프레그로 이루어진 적층된 층은 고온 프레스 처리에 의해 일체화된다.
전자 부품이 이와 같은 적층된 구조체로 이루어질 경우, 제1의 구체예에서 전술한 바와 같이, 제조 시간이 단축될 수 있으며, 제조 비용이 절감되고, 균열 또는 비틀림이 발생되는 것을 방지한다.
본 발명의 제3의 구체예의 전자 부품은 제2의 구체예에서 박막 전도체의 두께가 5 ㎛ 미만인 것이다.
두께가 5 ㎛ 이상인 경우, 박막 형성에 많은 시간이 소요되며, 제조 시간을 단축시키는 것이 곤란하게 된다. 두께가 5 ㎛ 미만의 두께로 제한되었기 때문에, 제조 시간이 길어지는 것을 방지할 수 있다. 두께가 1 ㎛ 미만인 경우, 전도체 저항이 크게 된다. 그러므로, Q값을 소정 값으로 유지하기 위하여서는 박막 전도체의 두께를 1 ㎛ 이상으로 하는 것이 바람직하다. 그러나, 캐패시턴스의 경우나 또는 커다란 손실이 발생하는 노이즈 제거 회로의 경우, 박막 전도체의 두께는 1 ㎛ 미만, 0.3 ㎛ 이상이 될 수도 있다.
또한, 본 발명의 전자 부품에 의하면, 수지로서, 에폭시 수지, 페놀 수지, 불포화 폴리에스테르 수지, 비닐 에스테르 수지, 폴리이미드 수지, 비스말레이미도트리아진 (시아네이트 에스테르) 수지, 폴리페닐 에테르 (옥시드) 수지, 푸마레이트 수지, 폴리부타디엔 수지 및 비닐벤질 수지로 구성된 군에서 선택된 1 이상의 열경화성 수지 또는, 방향족 폴리에스테르 수지, 폴리페닐렌 설피드 수지, 폴리에틸렌 테레프탈레이트 수지, 폴리부틸렌 테레프탈레이트 수지, 폴리에틸렌 설피드 수지, 폴리에틸 에테르 케톤 수지, 폴리테트라플루오로에틸렌 수지, 폴리아릴레이트 수지 및 그라프트 수지로 구성된 군에서 선택된 1 이상의 열가소성 수지 또는, 1 이상의 열경화성 수지 및 1 이상의 열가소성 수지로 이루어진 복합 수지를 사용할 수 있다.
또한, 본 발명의 전자 부품에 의하면, 분말형 작용성 물질로서, Mn-Mg-Zn계 자성 물질, Ni-Zn계 자성 물질 및 Mn-Zn계 자성 물질로 구성된 군에서 선택된 1 종 이상의 페라이트 자성 물질 또는, 카르보닐 철, 철-규소계 합금, 철-알루미늄-규소계 합금, 철-니켈계 합금 및 무정형 (철계 또는 코발트계) 합금으로 구성된 군에서 선택된 1 종 이상의 강자성 금속 자성 물질 또는, BaO-TiO2-Nd2O3계유전물질, BaO-TiO2-SnO2계유전물질, PbO-CaO계유전물질, TiO2계유전물질, BaTiO3계유전물질, PbTiO3계유전물질, SrTiO3계유전물질, CaTiO3계유전물질, Al2O3계유전물질, BiTiO4계유전물질, MgTiO3계유전물질, (Ba, Sr)TiO3계유전물질, Ba(Ti, Zr)O3계유전물질, BaTiO3-SiO2계유전물질, BaO-SiO2계유전물질, CaWO4계유전물질, Ba(Mg, Nb)O3계유전물질, Ba(Mg, Ta)O3계유전물질, Ba(Co, Mg, Nb)O3계유전물질, Ba(Co, Mg, Ta)O3계유전물질, Mg2SiO4계유전물질, ZnTiO3, SrZrO3계유전물질, ZrTiO4계유전물질, (Zr, Sn)TiO4계유전물질, BaO-TiO2-Sm2O3계유전물질, PbO-BaO-Nd2O3-TiO2계유전물질,(Bi2O3, PbO)-BaO-TiO2계유전물질, La2Ti2O7계유전물질, Nd2Ti2O7계유전물질, (Li, Sm)TiO3계유전물질, Ba(Zn, Ta)O3계유전물질, Ba(Zn, Nb)O3계유전물질 및 Sr(Zn, Nb)O3계유전물질로 구성된 군에서 선택된 1 종 이상의 유전성 물질 또는, 2 종 이상의 전술한 페라이트 자성 물질, 강자성 금속 자성 물질 및 유전성 물질로 이루어진 복합 작용성 물질을 사용할 수 있다.
도 1은 본 발명에 의한 전자 부품의 제조 방법의 일례를 도시하는 공정도이고, 도 2 및 도 3은 각 단계를 예시하는 설명도이다.
화합물 소재를 제조하기 위한 도 1의 단계 S1에서, 수지를 분말형 작용성 물질 (자성 분말 또는 유전성 분말) 및 용제, 예컨대 톨루엔과 함께 첨가하고, 이를 혼련시켜 페이스트를 생성하였다. 여기서, 수지로서는 에폭시 수지, 페놀 수지, 불포화 폴리에스테르 수지, 비닐 에스테르 수지, 폴리이미드 수지, 비스말레이미도트리아진 (시아네이트 에스테르) 수지, 폴리페닐 에테르 (옥시드) 수지, 푸마레이트 수지, 폴리부타디엔 수지 및 비닐벤질 수지로 구성된 군에서 선택된 1 종 이상의 열경화성 수지 또는, 방향족 폴리에스테르 수지, 폴리페닐렌 설피드 수지, 폴리에틸렌 테레프탈레이트 수지, 폴리부틸렌 테레프탈레이트 수지, 폴리에틸렌 설피드 수지, 폴리에틸 에테르 케톤 수지, 폴리테트라플루오로에틸렌 수지, 폴리아릴레이트 수지 및 그라프트 수지로 구성된 군에서 선택된 열가소성 수지 또는, 1 종 이상의 열경화성 수지와 1 종 이상의 열가소성 수지의 복합 수지를 사용할 수 있다.
수지와 혼합하고자 하는 분말형 작용성 물질은 Mn-Mg-Zn계 자성 물질, Ni-Zn계 자성 물질 및 Mn-Zn계 자성 물질로 구성된 군에서 선택된 1 종 이상의 페라이트 자성 물질 또는, 카르보닐 철, 철-규소계 합금, 철-알루미늄-규소계 합금, 철-니켈계 합금 및 무정형 (철계 또는 코발트계) 합금으로 구성된 군에서 선택된 1 종 이상의 강자성 금속 자성 물질 또는, BaO-TiO2-Nd2O3계 유전물질, BaO-TiO2-SnO2계유전물질, PbO-CaO,계유전물질, TiO2,계유전물질, BaTiO3계유전물질, PbTiO3계유전물질, SrTiO3계유전물질, CaTiO3계유전물질, Al2O3계유전물질, BiTiO4유전물질, MgTiO3,계유전물질, (Ba, Sr)TiO3계유전물질, Ba(Ti, Zr)O3,계유전물질, BaTiO3-SiO2계유전물질 BaO-SiO2계유전물질, CaWO4계유전물질, Ba(Mg, Nb)O3계유전물질, Ba(Mg,Ta)O3계유전물질, Ba(Co, Mg, Nb)O3계유전물질, Ba(Co, Mg, Ta)O3,계유전물질, Mg2SiO4계유전물질, ZnTiO3계유전물질, SrZrO3계유전물질, ZrTiO4계유전물질, (Zr, Sn)TiO4계유전물질, BaO-TiO2-Sm2O3계유전물질, PbO-BaO-Nd2O3-TiO2계유전물질, (Bi2O3, PbO)-BaO-TiO2계유전물질, La2Ti2O7, Nd2Ti2O7계유전물질, (Li, Sm)TiO3계유전물질, Ba(Zn, Ta)O3계유전물질, Ba(Zn, Nb)O3계유전물질 및 Sr(Zn, Nb)O3계유전물질 또는, 2 종 이상의 전술한 페라이트 자성 물질, 강자성 금속 자성 물질 및 유전성 물질로 이루어진 복합 작용성 물질을 사용할 수 있다.
본 발명을 실시하기 위해서는 기타의 수지, 자성 분말 및 유전성 분말이 물론 작용될 수도 있다.
도 1의 단계 S2에서, 프레프레그는 도 2A에 도시된 바와 같이 형성될 수 있다. 즉, 화합물 소재의 페이스트(2)를 지지하는 용기(1)로 릴(3)상에 권취된 유리 섬유를 인출시키고, 이를 페이스트(2)에 침지시켰다. 그후, 유리 섬유(4)를 건조기(5)에 통과시켜 유리 섬유(4)상에 코팅된 페이스트를 건조시키고, 블랭크 물질(7)을 릴(6)에 권취시켰다. 그후, 이러한 블랭크 물질(7)을 절단기(8)로 도 2B에 도시된 바와 같은 소정의 크기로 절단하고, 유리-클로스 함유 프레프레그(9)를 생성하였다.
그리하여 생성된 프레프레그를 도 1의 좌측의 단계 S3 내지 S6으로, 그리고 우측의 단계 S7로 나누고, 이를 코어 기판(9a) (도 2C 참조)으로서 또는 반-경화된 접착층(도 2F 참조)으로서 프레프레그(9b)로서 사용하였다. 코어 기판을 형성하기 위하여(단계 S3), 예를 들면 비닐 벤질 수지를 화합물 소재 페이스트에 사용하는 경우, 200℃에서 2 시간 동안 수행한다.
단계 S7의 프레프레그(9b)의 반-경화의 경우, 예를 들면 화합물 소재(2)에 비닐 벤질 수지를 사용하는 경우, 110℃에서 1 시간 동안 수행한다.
도 2D에 도시한 바와 같이 단계 S4에서의 박막 전도체 형성 공정에서, 박막 전도체(10)는, 증발 공정, 이온 도금 공정, 이온 비임 공정, 스퍼터링공정 및 기상성장공정과 같은 박막 형성 기법에 의해 코어 기판(9a)의 앞뒤면상에 형성된다. 이러한 경우, 박막 전도체(10)로서 구리, 은, 니켈, 주석, 아연 또는 알루미늄을 사용할 수 있다.
단계 S5의 패턴 형성 공정에서, 레지스트 막은 코어 기판(9a)상에 형성되며,전도체층의 패턴을 형성하기 위한 노광에 통과시키고, 그후 레지스트 막을 부분 제거하고, 제거부에서 박막 에칭 처리하고, 레지스트 막 제거 처리를 행하고, 패턴 형성된 박막 전도체(11)를 도 2E에서 형성한다. 박막 전도체(11)는 코어 기판(9a)의 하나의 시이트 상에 다수가 존재하며, 다수의 동일한 패턴은 종방향 및 횡방향으로 정렬된다. 또한, 전술한 패턴 형성 공정 이외에 공정으로서 마스크를 통해 박막 패턴을 형성하는 방법도 있다.
도 3A에 도시된 바와 같이, 단계 S6의 형성 공정에 의한 내부에는 드릴, 펀칭 또는 레이저에 의해 비아(via) 홀(12)이 형성되며, 이의 내벽은 전도체(13)와 함께 도금되며, 코어 기판(9a)의 내면과 외면상의 패턴(11, 11)은 서로 연결된다. 그래서, 비아 홀(12)의 내벽에서의 전도체(13)를 도금하는 경우, 전도체(11)의 두께를 두껍게 하지 않도록, 적절한 마스크 처리, 예컨대 레지스트 막 코팅과 같은 적절한 마스킹을 박막 전도체(11)에 수행한다.
도 3B에 도시된 바와 같이 단계 S8의 일체화 프레스에서, 접착층으로서 프레프레그(9b) 및 코어 기판(9a)을 교대 적층시키고, 이를 거의 경화 온도에서 경화 시간 동안 고온 프레스 처리하고, 그리하여 프레프레그(9b)층이 거의 경화된다. 그러므로써 일체화되고 적층된 층(14)이 도 3C에 도시된 바와 같이 생성된다.
도 3D에 도시된 바와 같은 단계 S9의 관통공의 형성에서, 관통공(15)은 드릴, 펀칭 또는 레이저에 의해 형성되고, 이의 내벽은 전도체(16)과 함께 도금되며, 코어 기판(9a)의 양쪽 면상의 패턴(11)-대-패턴(11) 또는, 내부 패턴-대-패턴(11), 내부 패턴(11)-대-내부 패턴(11)이 각각 연결된다.
단계 S10에서의 도금-절단 공정에서, 땜납-도금으로서의 필요한 도금이 수행된 후, 이를 부품의 칩으로 절단한다. 도 3E에 도시된 바와 같이, 부품(17)을 장착시키는 경우, 이러한 부품(17)은 칩 부품으로 절단 전후에 땜납한다.
코어 기판(9a) 및 프레프레그(9b)를 별도로 생성 및 적층시키고, 경화를 동시에 수행하여 제조 시간을 단축시키고, 비용 절감을 달성할 수 있다. 또한, 전체가 고온 프레스 처리에 의해 경화되는 경우, 균열 또는 비틀림이 발생하기 어렵다. 패턴(11)이 종래와 같이 구리박을 사용하여 형성되는 경우, 일반적으로 두께가 약 18 ㎛인 박이 사용된다. 반대로, 패턴이 본 발명에서와 같이 박막 전도체(11)로 형성되는 경우, 9 ㎛ 이하의 박막이 용이하게 생성될 수 있다. 그러므로, 적층된 층은 전도체(11)의 두께에 의해 덜 거칠게 되며, 캐패시터 또는 인덕터를 형성하는 경우의 특성은 분산시 적게 된다.
박막 전도체(10)의 두께는 5 ㎛ 미만인 것이 바람직하다. 박막 전도체(10)의 두께가 5 ㎛ 이상인 경우, 박막의 형성에 많은 시간이 소요되어 제조 시간을 단축시키는 것이 곤란하게 된다. 두께가 5 ㎛ 미만으로 제한되었기 때문에 제조 시간이 길어지는 것을 방지할 수 있다. 두께가 1 ㎛ 미만인 경우, 전도체 저항이 크게 된다. 그러므로, Q값을 소정값으로 유지하기 위하여서는 박막 전도체의 두께가 1 ㎛ 이상인 것이 바람직하다. 그러나, 캐패시터의 경우나, 커다란 손실이 생기는 노이즈 제거 회로의 경우, 박막 전도체의 두께는 1 ㎛ 미만, 0.3 ㎛ 이상이 될 수 있다.
도 4A는 본 발명에 의한 전자 부품의 일례를 도시하는 단면도이고, 도 4B는층-구조체의 도면이다. 이러한 예는 전압 제어 진동자(VCO)이고, 9a는 코어 기판, 9b는 프레프레그 또는, 경화되고 코어 기판(9a)에 부착된 프레프레그이다. 도면 부호 19는 표면 랜드(land) 패턴이고, 20은 캐패시터 전극이며, 21은 이들 사이의 공명체를 이루는 접지 전극 지지 스트립 라인(22)이다. 도면 부호 17은 트랜지스터 또는 가변 캐패시턴스 다이오드와 같은 반도체의 부품 또는, 대용량의 캐패시턴스, 인덕터 칩 또는 칩 저항기를 포함하는 장착 부품이다.
본 발명은 전술한 예 이외에 캐패시터, 인덕터, LC 필터, LCR 필터 또는, 반도체 장치 및 수동 부품(회로)이 결합되고, 즉 하이브리드 집적된 각종 유형의 모듈을 수행할 수 있다. 본 발명의 실시를 위해, 전자 부품의 전체 또는 일부에서 코어기판(9a)의 전후면 중 한쪽면에만 박막전도체(11)를 형성하는 구조를 실시할 수 있다.
본 발명에 의하면, 구리박을 사용하는 종래 기술에 비하여, 본 발명의 박막 전도체는 전자 부품을 얇게 할 수 있다. 특히, 종래의 전자 부품에는 일반적으로 전도체 패턴으로 사용되는 18 ㎛ 구리박의 8개의 층 및, 각각 두께가 60 ㎛인 절연층으로서의 7 개의 수지층 등이 있는데, 전자 부품의 두께는 564 ㎛ (60 ㎛×7+18 ㎛×8=564 ㎛)이다.
반대로, 본 발명의 실시예에서, 박막 전도체(11)의 두께가 3 ㎛이고, 기타의 조건(수지층의 두께, 수지층과 전도체층의 갯수)이 동일할 경우, 본 발명의 전자 부품의 두께는 444 ㎛ (60 ㎛×7+3 ㎛×8=444 ㎛)이다. 그래서, 본 발명에 의하면, 전자 부품이 종래의 것보다 120 ㎛가 더 얇은 것을 얻을 수 있다.
또한, 종래 기술에 의하면, 최소의 전도체 패턴폭이 약 50 ㎛이고, 패턴 사이의 최소 거리가 약 50 ㎛이다. 반대로, 본 발명에 의하면, 최소 전도체 패턴폭이 약 10 ㎛이고, 패턴 사이의 최소 거리가 또한 10 ㎛이다. 그래서, 전도체 패턴은 미세하게 되며, 패턴 정확도가 증가하게 된다.
본 발명에 의하면, 코어 기판 및 프레프레그가 별도로 형성되고, 전자 부품을 생성하기 위해 코어기판 및 프리프레그가 별도로 형성되거나 적층되며, 이와동시에 경화가 수행되기 때문에, 제조 시간이 단축되고, 비용 절감을 달성할 수가 있다. 전체가 고온 프레스 처리에 의해 1회 경화되기 때문에, 균열 또는 비틀림이 발생하기가 어렵다. 전도체를 얇게 함으로써, 패턴이 미세해지고, 부품이 얇아질 수 있으며, 층-대-층에서의 패턴 형성 정밀도 및 정확도가 증강될 수 있으며, 이동을 방지할 수 있다.
본 발명에 의하면, 박막 전도체는 두께가 5 ㎛ 미만으로 생성되며, 그리하여 전도체 두께는 크지 않게 되고, 제조 시간이 길어지는 것을 방지할 수 있다.
Claims (10)
- 분말형 작용성 소재를 수지와 혼합하여 생성된 화합물 소재 또는 수지를 박판으로 형성하고, 이를 경화시킴으로써 생성된 코어 기판;박막 형성 기법을 통해 그리고 패턴 형성을 수행하여 코어 기판의 전면 및 이면 중 1 이상에 형성된 박막 전도체;분말형 작용성 물질을 수지와 혼합하여 생성된 화합물 소재 또는 수지로 형성되고, 박막 전도체로 형성된 코어 기판 사이에 삽입된 접착층을 포함하며,접착층으로서 코어 기판 사이에 제공된 프리프레그 및 코어 기판으로 이루어진 적층된 층은 고온 프레스 처리에 의해 일체화되는 것인 전자 부품.
- 제1항에 있어서, 박막 전도체는 두께가 5 ㎛ 미만인 것인 전자 부품.
- 제1항에 있어서, 상기 수지는 에폭시 수지, 페놀 수지, 불포화 폴리에스테르 수지, 비닐 에스테르 수지, 폴리이미드 수지, 비스말레이미도트리아진 (시아네이트 에스테르) 수지, 폴리페닐 에테르 (옥시드) 수지, 푸마레이트 수지, 폴리부타디엔 수지 및 비닐벤질 수지로 구성된 군에서 선택된 1 이상의 열경화성 수지를 포함하는 것인 전자 부품.
- 제1항에 있어서, 수지는 방향족 폴리에스테르 수지, 폴리페닐렌 설피드 수지, 폴리에틸렌 테레프탈레이트 수지, 폴리부틸렌 테레프탈레이트 수지, 폴리에틸렌 설피드 수지, 폴리에틸 에테르 케톤 수지, 폴리테트라플루오로에틸렌 수지, 폴리아릴레이트 수지 및 그라프트 수지로 구성된 군에서 선택된 1 이상의 열가소성 수지를 포함하는 것인 전자 부품.
- 제1항에 있어서, 상기 수지는 1 이상의 열경화성 수지 및 1 이상의 열가소성 수지로 이루어지는 복합 수지를 포함하며; 열경화성 수지는 에폭시 수지, 페놀 수지, 불포화 폴리에스테르 수지, 비닐 에스테르 수지, 폴리이미드 수지, 비스말레이미도트리아진 (시아네이트 에스테르) 수지, 폴리페닐 에테르 (옥시드) 수지, 푸마레이트 수지, 폴리부타디엔 수지 및 비닐벤질 수지로 구성된 군에서 선택되며; 열가소성 수지는 방향족 폴리에스테르 수지, 폴리페닐렌 설피드 수지, 폴리에틸렌 테레프탈레이트 수지, 폴리부틸렌 테레프탈레이트 수지, 폴리에틸렌 설피드 수지, 폴리에틸 에테르 케톤 수지, 폴리테트라플루오로에틸렌 수지, 폴리아릴레이트 수지 및 그라프트 수지로 구성된 군에서 선택되는 것인 전자 부품.
- 제1항에 있어서, 분말형 작용성 물질은 Mn-Mg-Zn계 자성 물질, Ni-Zn계 자성 물질 및 Mn-Zn계 자성 물질로 구성된 군에서 선택된 1 종 이상의 페라이트 자성 물질을 포함하는 것인 전자 부품.
- 제1항에 있어서, 분말형 작용성 물질은 카르보닐 철, 철-규소계 합금, 철-알루미늄-규소계 합금, 철-니켈계 합금 및 무정형 (철계 또는 코발트계) 합금으로 구성된 군에서 선택된 1 종 이상의 강자성 금속 자성 물질을 포함하는 것인 전자 부품.
- 제1항에 있어서, 분말 작용성 물질은 BaO-TiO2-Nd2O3계유전물질, BaO-TiO2-SnO2계유전물질, PbO-CaO계유전물질, TiO2계유전물질, BaTiO3계유전물질, PbTiO3계유전물질, SrTiO3계유전물질, CaTiO3계유전물질, Al2O3계유전물질, BiTiO3계유전물질, MgTiO3계유전물질, (Ba, Sr)TiO3계유전물질, Ba(Ti, Zr)O3계유전물질, BaTiO3-SiO2계유전물질, BaO-SiO2계유전물질, CaWO4계유전물질, Ba(Mg, Nb)O3계유전물질, Ba(Mg,Ta)O3계유전물질, Ba(Co, Mg, Nb)O3계유전물질, Ba(Co, Mg, Ta)O3계유전물질, Mg2SiO4계유전물질, ZnTiO3계유전물질, SrZrO3계유전물질, ZrTiO4계유전물질, (Zr, Sn)TiO4계유전물질, BaO-TiO2-Sm2O3계유전물질, PbO-BaO-Nd2O3-TiO2계유전물질, (Bi2O3, PbO)-BaO-TiO2계유전물질, La2Ti2O7계유전물질, Nd2Ti2O7계유전물질, (Li, Sm)TiO3계유전물질, Ba(Zn, Ta)O3계유전물질, Ba(Zn, Nb)O3계유전물질 및 Sr(Zn, Nb)O3계유전물질로 구성된 군에서 선택된 1 종 이상의 유전성 물질을 포함하는 것인 전자 부품.
- 제1항에 있어서, 분말형 작용성 물질은 2 종 이상의 전술한 페라이트 자성 물질, 강자성 금속 자성 물질 및 유전성 물질로 이루어진 복합 작용성 물질을 포함하며; 페라이트 자성 물질은 Mn-Mg-Zn계 자성 물질, Ni-Zn계 자성 물질 및 Mn-Zn계 자성 물질로 구성된 군에서 선택되고; 강자성 금속 자성 물질은 카르보닐 철, 철-규소계 합금, 철-알루미늄-규소계 합금, 철-니켈계 합금 및 무정형 (철계 또는 코발트계) 합금으로 구성된 군에서 선택되며; 유전성 물질은 BaO-TiO2-Nd2O3계유전물질, BaO-TiO2-SnO2계유전물질, PbO-CaO계유전물질, TiO2계유전물질, BaTiO3계유전물질, PbTiO3계유전물질, SrTiO3계유전물질, CaTiO3계유전물질, Al2O3계유전물질, BiTiO4계유전물질, MgTiO3계유전물질, (Ba, Sr)TiO3계유전물질, Ba(Ti, Zr)O3계유전물질, BaTiO3-SiO2계유전물질, BaO-SiO2계유전물질, CaWO4계유전물질, Ba(Mg, Nb)O3계유전물질, Ba(Mg,Ta)O3계유전물질, Ba(Co, Mg, Nb)O3계유전물질, Ba(Co, Mg, Ta)O3계유전물질, Mg2SiO4계유전물질, ZnTiO3계유전물질, SrZrO3계유전물질, ZrTiO4계유전물질, (Zr, Sn)TiO4계유전물질, BaO-TiO2-Sm2O3계유전물질, PbO-BaO-Nd2O3-TiO2계유전물질, (Bi2O3, PbO)-BaO-TiO2계유전물질, La2Ti2O7계유전물질, Nd2Ti2O7계유전물질, (Li, Sm)TiO3계유전물질, Ba(Zn, Ta)O3계유전물질, Ba(Zn, Nb)O3계유전물질 및 Sr(Zn, Nb)O3계유전물질로 구성된 군에서 선택되는 것인 전자 부품.
- 분말형 작용성 물질을 열경화성 수지와 혼합하여 생성된 화합물 소재 또는 수지를 박판으로 형성하는 단계;이를 경화시켜 코어 기재를 형성하는 단계; 임의의 증발 공정, 이온 도금 공정, 이온 비임 공정, 증기 공정 및 스퍼터링 공정에 의해 코어 기판의 앞뒤면 중 적어도 한면에 박막 전도체를 형성한 후, 패턴 형성하는 단계;분말 작용성 물질을 수지와 혼합하여 생성된 화합물 소재 또는 수지를 박판으로 형성하고, 반-경화된 프레프레그 및 코어 기판을 교대 적층하는 단계; 및이어서 고온 프레스 처리하고, 이를 적층 부품으로 일체화하는 단계를 포함하는 전자 부품의 제조 방법.
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