KR20010070419A - 배선형성방법 - Google Patents

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하토리츠카사
마츠다다카시
마스다히로시
우에다데츠야
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 듀얼 다마신(dual damascene)법에서의 에칭 잔류부에 의한 배선의 고저항화 또는 단선을 방지할 수 있는 배선형성방법에 관한 것이다. 먼저, 층간절연막(17) 상에 스루홀(17a)을 포함하는 전면에 걸쳐, 노광부분이 현상되지 않고 남는 네거티브형 레지스트(18)를 도포한다. 이어서, 제 2 트렌치 패턴이 크롬 등으로 전사된 네거티브형 레지스트용의 노광 마스크(30)를 이용하여 네거티브형 레지스트 노광부(18B)를 감광한다. 이 때, 노광 마스크(30)를 이용하여 노광하면 스루홀(17a)에 충전된 네거티브형 레지스트 미노광부(18A)는 노광광이 조사되지 않는다. 다음으로, 네거티브형 레지스트(18)를 현상함으로써 상기 네거티브형 레지스트(18)로부터 제 2 트렌치 패턴을 갖는 마스크 패턴(18C)이 형성되는 동시에, 스루홀(17a)의 내부에 충전된 네거티브형 레지스트 미노광부(18A)가 감광되어 있지 않으므로 제거된다.

Description

배선형성방법{METHOD OF FORMING INTERCONNECT}
본 발명은 뛰어난 전기특성을 갖는 메탈배선을 안정되게 형성할 수 있는 듀얼 다마신(dual damascene)법에 의한 배선형성방법에 관한 것이다.
종래의 배선형성방법에 대하여 도면을 참조하여 설명하기로 한다.
도 9의 (a)∼도 9의 (d), 도 10의 (a) 및 도 10의 (b)는 종래의 듀얼 다마신법에 의한 배선형성방법의 공정순서의 단면구성을 도시한다.
우선 도 9의 (a)에 도시된 바와 같이, 절연성 기판(101) 상에 제 1 절연막(102)을 퇴적하고, 퇴적한 제 1 절연막(102)에 제 1 트렌치 패턴을 형성한다. 이어서 제 1 트렌치 패턴에 제 1 배리어막(103)을 개재하여 동(Cu) 등으로 이루어지는 제 1 배선재료(104)를 매설하여 평탄화하고, 제 1 배리어막(103) 및 제 1 배선재료(104)로 이루어지는 제 1 메탈배선(105)을 형성한다. 이어서 제 1 절연막(102) 및 제 1 메탈배선(105) 상에 제 1 배선재료(104)를 보호하기 위한 실리콘질화막 등으로 이루어지는 제 2 절연막(106)을 퇴적하고, 상기 제 2 절연막(106) 상에 실리콘 산화막 등으로 이루어지는 층간절연막(107)을 퇴적한다.
다음으로, 도 9의 (b)에 도시된 바와 같이, 층간절연막(107)에서의 제 1 메탈배선(105)의 상측부분에 스루홀(107a)을 형성한다.
다음으로, 도 9의 (c)에 도시된 바와 같이, 층간절연막(107) 상에스루홀(107a)을 포함하는 개구부를 갖는 제 2 트렌치 패턴 형성용 포지티브형의 레지스트 패턴(108)을 형성한다. 이 때 스루홀(107a)의 개구치수 또는 레지스트 패턴(108)의 개구치수가 미세화의 진행에 따라 작아지면 레지스트 패턴(108)의 노광공정에서 스루홀(107a) 내부에까지 노광광이 충분히 도달되지 않기 때문에 스루홀(107a) 내에 매설된 레지스트재가 감광되기 어려워져서 스루홀(107a) 내에 레지스트재(108a)가 매설된 채로 남는다. 이 레지스트재(108a)는 후공정에서 층간절연막(107)에 형성되는 제 2 트렌치 패턴의 하부에 상당하는 위치보다 상측의 영역에까지 남는다. 또 제 2 트렌치 패턴을 형성할 때의 제 1 메탈배선(105)에 대한 손상을 피하기 위해 스루홀(107a)에 레지스트 등을 매설하는 경우가 있는데, 그 경우에도 도 9의 (c)의 레지스트재(108a)와 같은 결과가 된다.
다음으로, 도 9의 (d)에 도시된 바와 같이, 레지스트 패턴(108)을 마스크로 하고, 층간절연막(107)에 대하여 에칭하고, 층간절연막(107)에 스루홀(107a)과 접속하는 제 2 트렌치 패턴(107b)을 형성한 후, 레지스트 패턴(108) 및 레지스트재(108a)를 제거한다. 이 때 제 2 트렌치 패턴(107b) 내에 스루홀(107a)에 충전되어 있던 레지스트재(108a)에 의한 절연성 에칭 잔류부(110)가 남는다.
다음으로, 도 10의 (a)에 도시된 바와 같이, 층간절연막(107)에 형성된 스루홀(107a) 및 제 2 트렌치 패턴(107b)에 제 2 배리어막(111)을 퇴적하고, 이어서 동(Cu) 등의 제 2 배선재료(112)를 매설한다.
다음으로, 도 10의 (b)에 도시된 바와 같이, 제 2 배리어막(111) 및 제 2 배선재료(112)의 무효한 부분을 제거하고, 제 2 배리어막(111) 및 제 2배선재료(112)로 이루어지는 제 2 메탈배선(113)을 형성한다.
종래의 배선형성방법은 도 9의 (d)에 도시된 바와 같이, 층간절연막(107)의 제 2 트렌치 패턴(107b) 내에 이너크라운이라는 절연성의 에칭 잔류부(110)가 남기 때문에 제 2 메탈배선(113)이 고저항이 되거나 단선이 되는 문제점이 있다.
본 발명은 상기 종래의 문제를 해결하고, 듀얼 다마신법에서의 에칭 잔류부에 의한 배선의 고저항화 또는 단선을 방지할 수 있도록 하는 것을 목적으로 한다.
도 1의 (a)∼(d)는 본 발명의 제 1 실시예에 관한 배선형성방법을 도시한 공정순서의 구성단면도
도 2의 (a)∼(c)는 본 발명의 제 1 실시예에 관한 배선형성방법을 도시한 공정순서의 구성단면도
도 3의 (a)∼(d)는 본 발명의 제 2 실시예에 관한 배선형성방법을 도시한 공정순서의 구성단면도
도 4의 (a)∼(d)는 본 발명의 제 2 실시예에 관한 배선형성방법을 도시한 공정순서의 구성단면도
도 5의 (a)∼(d)는 본 발명의 제 3 실시예에 관한 배선형성방법을 도시한 공정순서의 구성단면도
도 6은 (a)∼(c)는 본 발명의 제 3 실시예에 관한 배선형성방법을 도시한 공정순서의 구성단면도
도 7의 (a)∼(d)는 본 발명의 제 4 실시예에 관한 배선형성방법을 도시한 공정순서의 구성단면도
도 8의 (a)∼(c)는 본 발명의 제 4 실시예에 관한 배선형성방법을 도시한 공정순서의 구성단면도
도 9의 (a)∼(d)는 종래의 다마신법에 의한 배선형성방법을 도시한 공정순서의 구성단면도
도 10의 (a) 및 (b)는 종래의 다마신법에 의한 배선형성방법을 도시한 공정순서의 구성단면도
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 절연성 기판 12 : 절연막
13 : 제 1 배리어막 14 : 제 1 배선재료
15 : 제 1 메탈배선 16 : 보호절연막
17 : 층간절연막 17a : 스루홀
17b : 제 2 트렌치 패턴 17c : 접속부
18 : 네거티브형 레지스트 18A : 네거티브형 레지스트 미노광부
18B : 네거티브형 레지스트 노광부 18C : 마스크 패턴
19 : 제 2 배리어막 20 : 제 2 배선재료
21 : 제 2 메탈배선 22 : 제 1 포지티브형 레지스트
23 : 제 2 포지티브형 레지스트 23a : 제 2 트렌치 형성용 패턴
25 : 폐쇄절연막(폐쇄막) 26 : 레지스트 패턴
27 : 제 1 포지티브형 레지스트 27A : 제 1 포지티브형 레지스트 노광부
27B : 제 1 마스크 패턴 미노광부 27C : 제 1 마스크 패턴
28 : 제 2 포지티브형 레지스트 28A : 제 2 포지티브형 레지스트 노광부
28B : 제 2 마스크 패턴 미노광부 28C : 제 2 마스크 패턴
30, 31 : 노광 마스크 30a, 31a : 차광막 패턴
본원 발명자 들은 각종 검토를 한 결과, 절연막의 상부에 형성되어 배선재료를 매설하기 위한 홈형상의 트렌치 패턴에 있어서, 트렌치 패턴과 접속되는 스루홀에 충전된 레지스트재와 절연막의 단차형상의 계면에서 절연성의 에칭 잔류부가 성장함으로써 이너크라운이 형성되는 것을 밝혀내었다.
따라서 본원 발명자 들은 트렌치 패턴형성용 레지스트 패턴을 형성할 때, 레지스트 패턴의 개구부 내에 노출되는 스루홀 내에 트렌치 패턴형성용 레지스트재를 다음 공정에서 형성하는 트렌치 패턴의 하부보다 상측부분에 남기지 않도록 함으로써 이너크라운을 방지할 수 있다는 것을 알게 되었다.
구체적으로, 상기 목적을 달성하기 위한 본 발명에 관한 배선형성방법은, 기판 상의 절연막에 스루홀을 형성하는 공정 (a)와, 스루홀을 포함하는 절연막 상에 감광성 마스크재를 형성하는 공정 (b)와, 감광성 마스크재를 패터닝하여 스루홀을 포함하는 개구부를 갖는 트렌치 형성용의 마스크 패턴을 형성하는 공정 (c)와, 마스크 패턴을 이용하여 절연막에 대하여 소정의 깊이까지 에칭함으로써 절연막의 상부에 스루홀과 접속하는 트렌치 패턴을 형성하는 공정 (d)와, 스루홀 및 트렌치 패턴 내에 도전성 재료를 충전하는 공정 (e)와, 공정 (d)보다 전에 마스크 패턴을 구비하고, 감광성 마스크재가 스루홀 내에 트렌치 패턴의 하부보다 상측부분에 남지 않도록 형성하는 공정 (f)를 구비하고 있다.
본 발명의 배선형성방법에 의하면, 트렌치 패턴을 형성하기 전에 감광성 마스크재가 스루홀 내에 트렌치 패턴의 하부보다 상측부분에 남지 않도록 트렌치 형성용 마스크 패턴을 형성하기 때문에 스루홀의 상측부분에 마스크재의 에칭에 의한 잔류부가 생기지 않으므로 에칭 잔류부에 의한 배선의 고저항화 또는 단선을 방지할 수 있다.
본 발명의 배선형성방법에 있어서, 공정 (c)가 절연막 상에 형성된 감광성 마스크재의 막두께를 감광하는 데에 필요한 노광량으로 감광성 마스크재를 노광한 후, 노광한 감광성 마스크재에 대하여 현상함으로써 감광성 마스크재로부터 마스크 패턴을 형성하는 공정을 포함하는 것이 바람직하다.
본 발명의 배선형성방법에 있어서, 공정 (d)가 절연막에서의 스루홀의 상부와 트렌치 패턴의 하부의 접속부분의 형상에 원형상을 부여하는 공정을 포함하는 것이 바람직하다.
본 발명의 배선형성방법에 있어서, 공정 (f)로서, 공정 (b)에서 감광성 마스크재로서 네거티브형 레지스트를 형성하는 공정과, 공정 (c)에서 상기 스루홀 내에 충전된 상기 네거티브형 레지스트를 미감광인채로 잔존시키고, 현상에 의해 미감광인 상기 네거티브형 레지스트를 제거하는 공정을 갖는 것이 바람직하다.
본 발명의 배선형성방법에 있어서, 공정 (f)로서, 공정 (a) 후에 공정 (b)보다 전에 상기 스루홀 내에 충전재를 충전하는 공정과, 공정 (b)에서 충전재가 충전된 스루홀을 포함하는 절연막 상에 감광성 마스크재를 형성하는 공정과, 공정 (c) 후이고 공정 (d) 전에 상기 충전재를 선택적으로 제거하는 공정을 갖는 것이 바람직하다.
또 이 경우에, 충전재를 선택적으로 제거하는 공정에서, 스루홀 내에 충전되어 있는 충전재 중 트렌치 패턴의 하부보다 하측부분을 남기는 것이 바람직하다.
또 이 경우에 감광성 마스크재는 포지티브형 레지스트이고, 충전재는 포지티브형 레지스트가 감광하는 파장보다 긴 파장영역에서 감광하는 레지스트인 것이 바람직하다.
본 발명의 배선형성방법에 있어서, 공정 (f)로서, 공정 (a) 후이고 공정 (b) 전에 절연막 상에 스루홀의 개구부를 막는 폐쇄막을 형성하는 공정과, 공정 (b)에 있어서, 폐쇄막이 형성된 절연막 상에 감광성 마스크재를 형성하는 공정과, 공정 (d)에 있어서, 마스크 패턴을 이용하여 폐쇄막 및 절연막에 대하여 에칭을 행함으로써 트렌치 패턴을 형성하는 공정을 갖는 것이 바람직하다.
또 이 경우에 폐쇄막을 단차피복률이 낮은 기상성장법을 이용하여 형성하는 것이 바람직하다.
본 발명의 배선형성방법에 있어서, 공정 (f)로서, 공정 (a)에 있어서, 스루홀을 제 1 노광 마스크를 이용하여 형성하는 공정과, 공정 (c)에 있어서, 제 1 노광 마스크를 이용하여 감광성 마스크재에서의 스루홀 부분을 노광한 후, 스루홀 부분을 포함하는 트렌치 형성용 제 2 노광 마스크를 이용하여 노광하고, 노광한 감광성 마스크재에 대하여 현상함으로써 마스크 패턴을 형성하는 공정을 갖는 것이 바람직하다.
또 이 경우에 제 1 노광 마스크를 이용한 노광공정의 노광량을 최적화함으로써 현상 후에 상기 스루홀 내에 충전되어 있는 감광성 마스크재 중의 트렌치 패턴의 하부보다 하측부분을 남기도록 하는 것이 바람직하다.
(실시예)
(제 1 실시예)
본 발명의 제 1 실시예에 대하여 도면을 참조하여 설명하기로 한다.
도 1의 (a)∼도 1의 (d) 및 도 2의 (a)∼도 2의 (c)는 본 발명의 제 1 실시예에 관한 듀얼 다마신법에 의한 배선형성방법의 공정순서의 단면구성을 도시하고 있다.
우선 도 1의 (a)에 도시된 바와 같이, 절연성 기판(11) 상에 실리콘 산화막 등으로 이루어지는 절연막(12)을 퇴적한다. 여기에서, 절연성 기판(11)은 반도체 기판 상에 절연성 막을 형성한 기판을 포함하고, 도시는 하지 않고 있지만, 트랜지스터 등의 능동소자가 형성되어 있어도 되고, 다른 복수의 메탈배선층이 형성되어 있어도 된다. 이어서 절연막(12)에 대하여 제 1 트렌치 패턴을 리소그래피법 및 에칭법을 이용하여 형성한 후, 제 1 트렌치 패턴의 측면 및 저면 상에 필요에 따라 금속으로 이루어지는 배선재료의 확산방지 및 배선의 신뢰성 향상을 도모하기 탄탈질화막 등으로 이루어지는 제 1 배리어막(13)을 증착법 등으로 형성한다. 그 후 동(Cu)을 포함하는 제 1 배선재료(14)를 매설한다. 이어서 화학적 기계연마법을 이용하여 제 1 배리어막(13) 및 제 1 배선재료(14)의 무효한 부분을 제거하여 이들의 상면을 평탄화함으로써 제 1 배리어막(13) 및 제 1 배선재료(14)로 이루어지는 제 1 메탈배선(15)을 형성한다. 그 후 적어도 제 1 메탈배선(15)의 상면에 상기 제 1 메탈배선(15)을 보호하는 실리콘질화막 등으로 이루어지는 보호절연막(16)을 형성하고, 이어서 보호절연막(16) 상에 실리콘 산화막 등으로 이루어지는 층간절연막(17)을 형성한다. 여기에서, 층간절연막(17)을 퇴적구조로 해도 되고, 보호절연막(16)이 반드시 필요한 것은 아니다.
또 도 1의 (a)에 도시된 제 1 메탈배선(15)의 다른 형성방법으로서, 다음과 같이 해도 된다. 우선 절연성 기판(11) 상에 제 1 배리어막(13) 및 제 1 배선재료(14)를 퇴적하고, 이어서 리소그라피법 및 에칭법 등을 이용하여 제 1 메탈배선(15)을 패터닝한 후 절연막(12) 및 층간절연막(17)을 퇴적한다. 그 후 층간절연막(17)의 무효한 부분을 화학적 기계연마법 등을 이용하여 제거한다. 이 경우에 제 1 메탈배선(15)의 양측면에는 제 1 배리어막(13)이 형성되지 않는다.
다음으로 도 1의 (b)에 도시된 바와 같이, 리소그래피법 및 에칭법을 이용하여 층간절연막(17)에서의 제 1 메탈배선(15)의 상측부분에 스루홀(콘택트홀(17a))을 형성한다. 이 때 보호절연막(16)에 대해서도 에칭을 행하고, 제 1 메탈배선(15)을 스루홀(17a)에 노출시켜도 된다. 또 스루홀(17a)을 형성한 후, 스루홀(17a)에 노출되는 보호절연막(16) 또는 제 1 메탈배선(15)의 표면부분을 보호하기 위해 스루홀(17a) 내에 후공정에서 형성되는 제 2 트렌치 패턴의 하부(깊이)보다 하측부분(깊이부분)에 보호용 레지스트 등을 충전해도 된다.
다음으로, 도 1의 (c)에 도시된 바와 같이, 스루홀(17a)을 포함하는 층간절연막(17) 상에 전면에 걸쳐 노광부분이 현상되지 않고 남는 네거티브형 레지스트(18)를 도포한다.
이어서, 제 2 트렌치 패턴형성영역이 크롬 등의 차광막 패턴(30a)에 전사되어 이루어지는 네거티브형 레지스트용의 노광 마스크(레티클)(30)를 이용하여 네거티브형 레지스트(18)에 노광광을 조사하여 네거티브형 레지스트 노광부(18B)를 감광한다. 이 때, 노광 마스크(30)에 형성된 차광막 패턴(30a)에 의해 네거티브형 레지스트(18) 중 제 2 트렌치 패턴형성영역 및 제 2 트렌치 패턴형성영역 내에 위치하는 스루홀(17a) 내에 충전된 네거티브형 레지스트 미노광부(18A)에는 노광광이 조사되지 않기 때문에 미감광인채로 잔존한다.
다음으로, 도 1의 (d)에 도시된 바와 같이, 네거티브형 레지스트(18)를 현상함으로써 상기 네거티브형 레지스트(18) 중의 감광하지 않은 네거티브형 레지스트 미노광부(18A)가 제거되고, 감광한 네거티브형 레지스트 노광부(18B)가 잔존함으로써 제 2 트렌치 패턴형성영역에 개구부를 갖는 마스크 패턴(18C)이 형성된다. 여기에서, 스루홀(17a)의 내부에 매설되어 있는 네거티브형 레지스트 미노광부(18A)는 감광하지 않고 있기 때문에 제거된다.
다음으로, 도 2의 (a)에 도시된 바와 같이, 마스크 패턴(18C)을 이용하여 층간절연막(17)에 대하여 소정의 깊이까지 에칭함으로써 층간절연막(17)의 상부에 하부가 스루홀(17a)과 접속되는 제 2 트렌치 패턴(17b)을 형성한다. 이 때의 에칭조건으로서, CH4, CHF3및 Ar을 포함하는 혼합가스를 이용한 스퍼터성이 강한 드라이에칭을 행함으로써 층간절연막(17)에서의 스루홀(17a) 상부와 제 2 트렌치 패턴(17b) 하부와의 접속부(17c)가 원형상을 띠게 된다. 그 후, 스루홀(17a)에서의 제 2 트렌치 패턴(17b) 하부보다 상측 부분에 레지스트 등이 매설되어 있지 않기 때문에 층간절연막(17)의 개구패턴 내에 에칭 잔류부가 발생하는 일이 없다. 이어서 제 1 메탈배선(15)이 스루홀(17a)에 노출되지 않는 경우는 보호절연막(16)의 스루홀(17a)에 노출되는 부분을 에칭에 의해 제거하고, 상기 스루홀(17a)의 저면에 제 1 메탈배선(15)을 노출시킨다.
다음으로, 도 2의 (b)에 도시된 바와 같이, 마스크 패턴(18C)을 제거한 후 층간절연막(17) 상에 스루홀(17a) 및 제 2 트렌치 패턴(17b)을 포함하는 전면에 걸쳐 필요에 따라 메탈배선의 신뢰성을 향상시키는 탄탈질화막 등으로 이루어지는 제 2 배리어막(19)을 형성한다. 이어서 제 2 배리어막(19) 상에 스루홀(17a) 및 제 2 트렌치 패턴(17b)을 포함하는 전면에 걸쳐 Cu를 포함하는 제 2 배선재료(20)를 충전한다. 이 때 스루홀(17a)의 상부와 제 2 트렌치 패턴(17b) 하부의 접속부(17c)가 원형상을 띠고 있기 때문에 스루홀(17a)의 개구직경이 작은 경우라도 제 2 배선재료(20)를 스루홀(17a)의 하부까지 확실히 충전할 수 있다. 이로 인하여 제 1 메탈배선(15)과 제 2 메탈배선(21)의 접속부에 단선이 생기기 어려워지므로 매설불량에 의한 배선의 신뢰성 저하를 방지할 수 있다.
다음으로, 도 2의 (c)에 도시된 바와 같이, 화학적 기계연마법 등을 이용하여 층간절연막(17) 상의 제 2 배리어막(19) 및 제 2 배선재료(20)의 무효한 부분을 제거하여 이들의 상면을 평탄화함으로써 제 2 배리어막(19) 및 제 2 배선재료(20)로 구성되고, 제 1 메탈배선(15)과 전기적으로 접속된 제 2 메탈배선(21)을 형성한다. 제 1 배리어막(13)과 제 2 배리어막(19)은 동일의 재료가 아니어도 되고, 제 1 배선재료(14)와 제 2 배선재료(20)도 동일한 재료가 아니어도 된다.
다음으로, 상층의 메탈배선층을 형성하거나, 와이어본딩용 배선층을 형성해도 된다.
이와 같이, 제 1 실시예에 의하면, 층간절연막(17)의 상부에 스루홀(17a)과 접속되는 트렌치구조의 패터닝을 행할 때에 제 2 트렌치 패턴형성용 레지스트로서 네거티브형 레지스트(18)를 이용하고 있기 때문에 스루홀(17a)에 들어간 네거티브형 레지스트 미노광부(18A)는 노광되지 않으므로 현상시에 용해되어 제거된다. 따라서 제 2 메탈배선(21)의 내부에 제 2 트렌치 패턴형성용 레지스트의 에칭 잔류부에 의한 배선의 차단이 생기지 않게 되기 때문에 메탈배선의 고저항화 또는 단선을 방지할 수 있다. 그 결과, 전기특성이 우수하고 신뢰성이 향상된 듀얼 다마신법에 의한 메탈배선을 형성할 수 있게 된다.
(제 2 실시예)
이하 본 발명의 제 2 실시예에 대하여 도면을 참조하여 설명하기로 한다.
도 3의 (a)∼도 3의 (d) 및 도 4의 (a)∼도 4의 (d)는 본 발명의 제 2 실시예에 관한 듀얼 다마신법에 의한 배선형성방법의 공정순서의 단면구성을 도시한다.도 3의 (a)∼도 4의 (d)에 있어서, 도 1의 (a)∼도 2의 (c)에 도시하는 구성부재와 동일한 구성부재에는 동일 부호를 부여한다.
우선 제 1 실시예와 같은 방법을 이용하여 도 3의 (a)에 도시한 바와 같이, 절연성 기판(11) 상의 절연막(12)에 매설되고, 제 1 배리어막(13) 및 제 1 배선재료(14)로 이루어지는 제 1 메탈배선(15)을 형성한다. 여기에서 절연성 기판(11) 상은 반도체 기판 상에 절연성 막을 형성한 기판을 포함하고, 도시하고 있지는 않지만, 트랜지스터 등의 능동소자나 다층배선이 형성되어 있어도 된다. 이어서, 절연막(12) 및 제 1 메탈배선(15) 상에 보호절연막(16) 및 층간절연막(17)을 차례로 형성한다.
다음으로, 도 3의 (b)에 도시된 바와 같이, 층간절연막(17)에서의 제 1 메탈배선(15)의 상측부분에 스루홀(17a)을 형성한다. 이 때 보호절연막(16)에서의 스루홀(17a)에 노출되는 부분에 대해서도 에칭하여 제 1 메탈배선(15)을 노출시켜도 된다.
다음으로, 도 3의 (c)에 도시된 바와 같이, 층간절연막(17) 상에 스루홀(17a)을 포함하는 전면에 충전재로서, 예를 들면 파장이 365nm 정도의 i선노광에 이용하는 제 1 포지티브형 레지스트를 도포한다. 이어서 제 1 포지티브형 레지스트에 대하여 마스크를 이용하지 않고 층간절연막(17) 상에 형성된 제 1 포지티브형 레지스트의 막두께만큼을 감광할 수 있는 노광량으로 노광한 후에 현상함으로써 스루홀(17a)에 제 1 포지티브형 레지스트(22)를 남긴다. 이 때 제 1 포지티브형 레지스트(22)의 상면은 층간절연막(17)의 상면과 맞추는 것이 바람직하다.
다음으로, 도 3의 (d)에 도시된 바와 같이, 층간절연막(17) 상에 제 1 포지티브형 레지스트(22)를 포함하는 전면에 걸쳐 파장이 248nm 이하의 노광광으로 감광하는 KrF용 제 2 포지티브형 레지스트를 도포한다. 그 후 파장이 248nm 이하에 제 2 포지티브형 레지스트에 대하여 패턴노광을 행하고 현상을 하여, 제 2 트렌치 패턴을 형성하기 위한 개구부(23a)가 설치된 제 2 포지티브형 레지스트(23)를 형성한다. 이 때 제 1 포지티브형 레지스트(22)는 제 2 포지티브형 레지스트(23)를 감광하는 데에 이용되는 노광광의 파장에서는 감광되지 않으므로 스루홀(17a)의 내부에 그대로 남는다.
다음으로, 도 4의 (a)에 도시된 바와 같이, 스루홀(17a) 내에 남겨진 제 1 포지티브형 레지스트(22)에 대하여 i선노광을 행한 후, 소정의 현상을 행함으로써 제 2 트렌치 패턴을 형성하기 위한 개구부(23a)가 설치된 제 2 포지티브형 레지스트(23)의 패턴형상을 유지한 채 스루홀(17a)의 내부에 있는 제 1 포지티브형 레지스트(22)만을 선택적으로 제거할 수 있다. 이 때 포지티브형 레지스트(23)는 i선노광에서는 감광되지 않기 때문에 그대로 잔존할 수 있다. 이와 같이 스루홀(17a) 내에 노광파장이 다른 제 1 포지티브형 레지스트(22)를 충전재로 하여 충전해둠으로써 제 2 트렌치 패턴형성용 제 2 포지티브형 레지스트(23)를 도포했을 때, 제 2 포지티브형 레지스트(23)가 스루홀(17a)의 내부로 들어가는 경우가 없다. 여기에서, 충전재인 제 1 포지티브형 레지스트(22) 중 후공정에서 형성되는 제 2 트렌치 패턴의 하부보다 하측부분을 남김으로써 보호절연막(16) 또는 제 1 메탈배선(15)에서의 스루홀(17a)에 노출되는 부분을 보호해도 된다.
다음으로, 도 4의 (b)에 도시된 바와 같이, 제 2 포지티브형 레지스트(23)로 이루어지는 레지스트 패턴을 마스크로 하여, 층간절연막(17)에 대하여 소정의 깊이까지 에칭함으로써 층간절연막(17)의 상부에 하부가 스루홀(17a)과 접속하는 제 2 트렌치 패턴(17b)을 형성한다. 이 때 층간절연막(17)에서의 스루홀(17a)의 상부와 제 2 트렌치 패턴(17b)의 하부의 접속부(17c)가 원형상을 띠도록 에칭한다. 그 후 스루홀(17a)에서의 제 2 트렌치 패턴(17b)의 하부가 되는 위치보다 상측부분에는 제 1 포지티브형 레지스트(22)가 미리 충전되고 선택적으로 제거된다. 따라서 제 2 트렌치 패턴(17b)을 형성하기 위한 제 2 포지티브형 레지스트(23)가 스루홀(17a) 내에 매설되지 않으므로 층간절연막(17)에서의 제 2 트렌치 패턴(17b)의 내면에 제 2 포지티브형 레지스트(23)의 에칭 잔류부가 남지 않는다. 이어서 제 1 메탈배선(15)이 스루홀(17a)에 노출되지 않은 경우는 보호절연막(16)의 스루홀(17a)에 노출되는 부분을 에칭에 의해 제거하고, 상기 스루홀(17a)의 하면에 제 1 메탈배선(15)을 노출시킨다.
그 후 제 1 실시예와 마찬가지로 도 4의 (c)에 도시된 바와 같이, 제 2 포지티브형 레지스트(23)를 제거한 후, 층간절연막(17) 상의 스루홀(17a) 및 제 2 트렌치 패턴(17b)을 포함하는 전면에 제 2 배리어막(19)을 형성한 후 제 2 배선재료(20)를 충전한다. 도 4의 (d)에 도시된 바와 같이, 층간절연막(17) 상의 무효한 제 2 배리어막(19) 및 제 2 배선재료(20)를 제거하여 이들의 상면을 평탄화함으로써 제 1 메탈배선(15)과 전기적으로 접속되는 제 2 메탈배선(21)을 형성한다.
이와 같이, 제 2 실시예에 의하면 층간절연막(17)의 상부에 스루홀(17a)과 접속되는 트렌치구조를 패터닝하기 전에 스루홀(17a)을 충전하는 충전재로서, i선노광용의 제 1 포지티브형 레지스트(22)를 이용하는 동시에, 제 2 트렌치 패턴형성용 레지스트로서 제 1 포지티브형 레지스트(22)와 노광파장이 다른 KrF용 제 2 포지티브형 레지스트(23)를 이용하고 있다. 이로 인하여 제 2 트렌치 패턴(17b)을 형성하기 위한 개구부(23a)가 설치된 제 2 포지티브형 레지스트(23)를 형성한 후 제 2 포지티브형 레지스트(23)의 패턴형상을 손상시키지 않고 스루홀(17a) 내부에 충전되어 있던 제 1 포지티브형 레지스트(22)를 선택적으로 제거할 수 있다. 이 때문에 제 2 메탈배선(21)의 내부에 제 2 트렌치 패턴형성용 레지스트의 에칭 잔류부에 의한 배선의 차단이 생기지 않게 되므로 메탈배선의 고저항화 또는 단선을 막을 수 있다. 그 결과, 상기 특성이 우수하고 신뢰성이 향상된 듀얼 다마신법에 의한 메탈배선을 형성할 수 있게 된다.
또 스루홀(17a)의 상부와 제 2 트렌치 패턴(17b)의 하부의 접속부(17c)가 원형상을 띠고 있으므로 스루홀(17a)의 개구직경이 작은 경우라도 제 2 배선재료(20)를 스루홀(17a)의 하부에까지 확실히 충전할 수 있으므로 매설 불량에 의한 단선까지도 방지할 수 있다.
제 1 배리어막(13) 및 보호절연막(16)이 반드시 필요한 것은 아니다.
제 1 포지티브형 레지스트(22)로서 i선노광용 레지스트를 이용하였지만, 이것에 한정되지 않고, 제 2 포지티브형 레지스트(23)보다 긴 파장으로 감광하는 레지스트이면 된다. 여기에서는 제 2 포지티브형 레지스트(23)에 노광파장이 248 nm인 KrF용 레지스트를 이용하고 있기 때문에 제 1 포지티브형 레지스트(22)로서, 예를 들어 노광파장이 436nm 정도의 g선에 감광하는 레지스트를 이용해도 된다.
(제 3 실시예)
이하, 본 발명의 제 3 실시예에 대하여 도면을 참조하여 설명하기로 한다.
도 5의 (a)∼도 5의 (d) 및 도 6의 (a)∼도 6의 (c)는 본 발명의 제 3 실시예에 관한 듀얼 다마신법에 의한 배선형성방법의 공정순서의 단면구성을 도시한다. 도 5의 (a)∼도 6의 (c)에 있어서, 도 1의 (a)∼도 2의 (c)에 도시하는 구성부재와 동일한 구성부재에는 동일 부호를 부여한다.
우선 제 1 실시예와 같은 방법을 이용하여 도 5의 (a)에 도시된 바와 같이, 절연성 기판(11) 상의 절연막(12)에 매설되고, 제 1 배리어막(13) 및 제 1 배선재료(14)로 이루어지는 제 1 메탈배선(15)을 형성한다. 여기에서, 절연성 기판(11)은 반도체 기판 상에 절연성 막을 형성한 기판을 포함하고, 도시하고 있지는 않지만, 트랜지스터 등의 능동소자나 다층배선이 형성되어 있어도 된다. 이어서 절연막(12) 및 제 1 메탈배선(15) 상에 보호절연막(16) 및 층간절연막(17)을 차례로 형성한다.
다음으로, 도 5의 (b)에 도시된 바와 같이, 층간절연막(17)에서의 제 1 메탈배선(15)의 상측 부분에 스루홀(17a)을 형성한다. 이 때 보호절연막(16)에서의 스루홀(17a)에 노출되는 부분에 대해서도 에칭하여 제 1 메탈배선(15)을 노출시켜도 된다.
다음으로, 도 5의 (c)에 도시된 바와 같이, 단차피복률이 낮은 조건을 이용한 기상성장법, 예를 들어 평행평판형의 모노실란가스를 이용한 플라즈마 CVD법을이용하여 층간절연막(17) 상에 실리콘 산화막(플라즈마 산화막)으로 된 폐쇄절연막(25)을 스루홀(17a)의 개구부의 상부 부분을 막도록 형성한다.
다음으로, 도 5의 (d)에 도시된 바와 같이, 폐쇄절연막(25) 상에 스루홀(17a)과 대응하는 위치에 상기 스루홀(17a)보다 개구폭이 큰 제 2 트렌치 패턴을 형성하기 위한 개구부를 갖는 레지스트 패턴(26)을 형성한다. 이 때 스루홀(17a)의 개구부의 상부부분은 폐쇄절연막(25)에 의해 막혀 있기 때문에 스루홀(17a)에 레지스트가 들어가지 않는다.
다음으로, 도 6의 (a)에 도시된 바와 같이, 레지스트 패턴(26)을 마스크로 하여, 폐쇄절연막(25)을 에칭한 후 층간절연막(17)에 대하여 소정의 깊이까지 에칭함으로써 층간절연막(17)의 상부에 하부가 스루홀(17a)과 접속하는 제 2 트렌치 패턴(17b)을 형성한다. 이 때 층간절연막(17)에서의 스루홀(17a)의 상부와 제 2 트렌치 패턴(17b)의 하부와의 접속부(17c)가 원형상을 띠도록 에칭한다. 그 후 폐쇄절연막(25)에 의해 개구부의 상부부분이 막혀 있는 스루홀(17a) 내에는 레지스트가 들어가지 않기 때문에 층간절연막(17)의 개구패턴 내에 에칭 잔류부가 발생하지는 않는다. 이어서 제 1 메탈배선(15)이 스루홀(17a)에 노출되지 않은 경우는 보호절연막(16)의 스루홀(17a)에 노출되는 부분을 에칭에 의해 제거하고, 상기 스루홀(17a)의 저면에 제 1 메탈배선(15)을 노출시킨다.
이후의 공정은 제 1 실시예와 마찬가지로, 도 6의 (b)에 도시된 바와 같이, 레지스트 패턴(26)을 제거한 후 층간절연막(17) 상의 스루홀(17a) 및 제 2 트렌치 패턴(17b)을 포함하는 전면에 제 2 배리어막(19)을 형성한 후 제 2 배선재료(20)를충전한다. 이어서 도 6의 (c)에 도시된 바와 같이, 층간절연막(17) 상의 무효한 제 2 배리어막(19) 및 제 2 배선재료(20)를 제거하여 이들의 상면을 평탄화함으로써 제 1 메탈배선(15)과 전기적으로 접속되는 제 2 메탈배선(21)을 형성한다. 이 때, 동시에 폐쇄절연막(25)을 제거해도 된다.
이와 같이, 제 3 실시예에 의하면, 층간절연막(17)의 상부에 스루홀(17a)과 접속되는 트렌치구조를 패터닝하기 전에 스루홀(17a)의 개구부의 상부부분을 폐쇄절연막(25)으로 막기 때문에 제 2 메탈배선(21)의 내부에 제 2 트렌치 패턴 형성용 레지스트의 에칭 잔류부에 의한 배선의 차단이 발생되지 않는다. 그 결과, 메탈배선의 고저항화 또는 단선을 막을 수 있으므로 전기특성이 우수하고 신뢰성이 향상된 듀얼 다마신법에 의한 메탈배선을 형성할 수 있게 된다.
스루홀(17a)의 상부와 제 2 트렌치 패턴(17b)의 하부와의 접속부(17c)가 원형상을 띠고 있기 때문에 스루홀(17a)의 개구직경이 작은 경우라도 제 2 배선재료(20)를 스루홀(17a)의 하부에까지 확실히 충전할 수 있으므로 매설 불량에 의한 단선까지도 방지할 수 있다.
제 1 배리어막(13) 및 보호절연막(16)이 반드시 필요한 것은 아니다.
(제 4 실시예)
이하, 본 발명의 제 4 실시예에 대하여 도면을 참조하여 설명하기로 한다.
도 7의 (a)∼도 7의 (d) 및 도 8의 (a)∼도 8의 (c)는 본 발명의 제 4 실시예에 관한 듀얼 다마신법에 의한 배선형성방법의 공정순서의 단면구성을 도시한다. 도 7의 (a)∼도 8의 (c)에 있어서, 도 1의 (a)∼도 2의 (c)에 도시하는 구성요소와동일한 구성요소에는 동일 부호를 부여한다.
우선 제 1 실시예와 같은 방법을 이용하여 도 7의 (a)에 도시된 바와 같이, 절연성 기판(11) 상의 절연막(12)에 매설되고, 제 1 배리어막(13) 및 제 1 배선재료(14)로 이루어지는 제 1 메탈배선(15)을 형성한다. 여기에서, 절연성 기판(11) 상은 반도체기판 상에 절연성 막을 형성한 기판을 포함하고, 도시하고 있지는 않지만, 트랜지스터 등의 능동소자나 다층배선이 형성되어 있어도 된다. 이어서 절연막(12) 및 제 1 메탈배선(15) 상에 보호절연막(16) 및 층간절연막(17)을 차례로 형성한다.
그 후, 층간절연막(17) 상에 제 1 포지티브형 레지스트(27)를 도포하고, 스루홀 형성패턴이 크롬 등의 차광막 패턴(31a)에 전사되어 이루어지는 포지티브형 레지스트용의 노광 마스크(레티클)(31)를 이용하여 제 1 포지티브형 레지스트(27)에 노광광을 조사하여 스루홀 형성영역이 되는 제 1 포지티브형 레지스트 노광부(27A)를 감광한다. 이 때, 제 1 포지티브형 레지스트(27) 중 노광 마스크(31)에 형성된 차광막 패턴(31a)에 의해 노광광이 조사되지 않는 제 1 포지티브형 레지스트 미노광부(27B)는 미감광인채로 잔존한다.
다음으로, 도 7의 (b)에 도시된 바와 같이, 제 1 포지티브형 레지스트(27)에 대하여 현상을 행함으로써 노광광이 조사되어 감광하고 있는 제 1 포지티브형 레지스트 노광부(27A)를 제거하고, 미감광인채로 잔존하는 제 1 포지티브형 레지스트 미노광부(27B)를 잔존시킴으로써 제 1 메탈배선(15)의 상방에 스루홀을 형성하기 위한 개구부를 갖는 제 1 마스크 패턴(27C)을 형성한다. 이어서 제 1 마스크패턴(27C)을 이용하여 층간절연막(17)에 대하여 에칭함으로써 층간절연막(17)에서의 제 1 메탈배선(15)의 상측부분에 스루홀(17a)을 형성한다. 이 때, 보호절연막(16)의 스루홀(17a)에 노출되는 부분에 대해서도 에칭하여 제 1 메탈배선(15)을 노출시켜도 된다.
다음으로, 도 7의 (c)에 도시된 바와 같이, 제 1 마스크 패턴(27C)을 제거한 후, 층간절연막(17) 상에 스루홀(17a)을 포함하는 전면에 걸쳐 제 2 포지티브형 레지스트(28)를 도포한다. 이어서, 스루홀 형성공정에서 이용한 노광 마스크(31)를 다시 이용하여 제 2 포지티브형 레지스트(28) 중 스루홀(17a)에 충전되어 있는 제 2 포지티브형 레지스트 노광부(28A)를 감광할 수 있는 노광량으로 노광한다. 이 때, 층간절연막(17) 상에 위치하는 제 2 포지티브형 레지스트 미노광부(28B)는 미감광인채로 잔존한다.
다음으로, 도 7의 (d)에 도시된 바와 같이, 이어서 스루홀(17a)을 포함하고 상기 스루홀(17a)보다 개구폭이 큰 제 2 트렌치 패턴을 형성하기 위한 개구부를 갖는 노광 마스크(도시 생략)를 이용하여 제 2 포지티브형 레지스트(28)를 노광하고, 노광한 제 2 포지티브형 레지스트(28)를 현상함으로써 스루홀(17a)의 내부에 제 2 포지티브형 레지스트 노광부(28A)를 남기지 않고 제 2 포지티브형 레지스트(28)로부터 제 2 트렌치 패턴을 형성하기 위한 개구부를 갖는 제 2 마스크 패턴(28C)이 형성된다. 여기에서, 노광조건 등을 최적화하여 제 2 포지티브형 레지스트 노광부(28A)에서의 스루홀(17a)의 내부부분이고, 후공정에서 형성되는 제 2 트렌치 패턴의 하부보다 하측부분을 남김으로써 보호절연막(16) 또는 제 1 메탈배선(15)에서의 스루홀(17a)에 노출하는 부분을 보호해도 된다.
다음으로, 도 8의 (a)에 도시된 바와 같이, 제 2 마스크 패턴(28C)을 이용하여 층간절연막(17)에 대하여 소정의 깊이까지 에칭함으로써 층간절연막(17)의 상부에 하부가 스루홀(17a)과 접속되는 제 2 트렌치 패턴(17b)을 형성한다. 이 때, 층간절연막(17)에서의 스루홀(17a)의 상부와 제 2 트렌치 패턴(17b)의 하부와의 접속부(17c)가 원형상을 띠도록 에칭한다. 그 후 스루홀(17a)에서의 제 2 트렌치 패턴(17b)의 하부가 되는 위치보다 상측영역부터는 스루홀 형성공정에 이용한 노광 마스크(31)를 다시 이용하여 행한 노광 및 그 후의 현상에 의해 제 2 포지티브형 레지스트(28A)가 미리 제거되어 있다. 이로 인하여 층간절연막(17)의 개구패턴 내에 에칭 잔류부가 발생되지 않는다. 이어서, 제 1 메탈배선(15)이 스루홀(17a)에 노출되지 않은 경우는 보호절연막(16)의 스루홀(17a)에 노출되는 부분을 에칭으로 제거하고, 상기 스루홀(17a)의 하면에 제 1 메탈배선(15)을 노출시킨다.
그 후에는 제 1 실시예와 마찬가지이고, 도 8의 (b)에 도시된 바와 같이, 층간절연막(17) 상의 스루홀(17a) 및 제 2 트렌치 패턴(17b)을 포함하는 전면에 제 2 배리어막(19)을 형성한 후, 제 2 배선재료(20)를 충전한다. 이어서, 도 8의 (c)에 도시된 바와 같이, 층간절연막(17) 상의 무효한 제 2 배리어막(19) 및 제 2 배선재료(20)를 제거하여 이들의 상면을 평탄화함으로써 제 1 메탈배선(15)과 전기적으로 접속되는 제 2 메탈배선(21)을 형성한다.
이와 같이, 제 4 실시예에 의하면, 층간절연막(17)의 상부에 스루홀(17a)과 접속되는 트렌치 구조의 패터닝을 행할 때, 스루홀 형성용 노광 마스크(31)를 다시이용하여 제 2 포지티브형 레지스트(28)에서의 스루홀(17a) 내에 충전되어 있는 제 2 포지티브형 레지스트 노광부(28A)를 감광할 수 있는 노광량으로 노광하기 때문에 스루홀(17a)에 들어간 제 2 포지티브형 레지스트 노광부(28A)의 하부까지 감광할 수 있으므로 그 후의 현상에 의해 용해되어 제거할 수 있다. 따라서 제 2 메탈배선(21)의 내부에 제 2 트렌치 패턴형성용 레지스트의 에칭 잔류부에 의한 배선의 차단이 발생되지 않으므로 메탈배선의 고저항화나 단선을 막을 수 있다. 그 결과, 상기 특성이 우수하고 신뢰성이 향상된 듀얼 다마신법에 의한 메탈배선을 형성할 수 있게 된다.
또 스루홀(17a)의 상부와 제 2 트렌치 패턴(17b)의 하부와의 접속부(17c)가 원형상을 띠고 있기 때문에 스루홀(17a)의 개구직경이 작은 경우라도 제 2 배선재료(20)를 스루홀(17a)의 하부까지 확실히 충전할 수 있으므로 매설 불량에 의한 단선까지도 방지할 수 있다. 제 1 배리어막(13) 및 보호절연막(16)이 반드시 필요한 것은 아니다.
본 발명에 관한 배선형성방법에 의하면, 절연막에 형성된 스루홀의 상부에 상기 스루홀과 접속되는 트렌치 패턴을 형성할 때, 트렌치 패턴의 하부보다 상측 부분에 레지스트를 남기지 않기 때문에 트렌치 패턴의 내부에 에칭 잔류부가 발생하지 않게 된다. 그 결과, 에칭 잔류부에 의한 배선의 차단이 생기지 않게 되어 배선의 고저항화나 단선을 막을 수 있으므로 전기특성 및 신뢰성이 우수한 배선을 실현할 수 있다.

Claims (11)

  1. 기판 상의 절연막에 스루홀을 형성하는 공정 (a)와,
    상기 스루홀을 포함하는 상기 절연막 상에 감광성 마스크재를 형성하는 공 정 (b)와,
    상기 감광성 마스크재를 패터닝하여, 상기 스루홀을 포함하는 개구부를 갖는 트렌치 형성용 마스크 패턴을 형성하는 공정 (c)와,
    상기 마스크 패턴을 이용하여 상기 절연막에 대하여 소정의 깊이까지 에칭함으로써 상기 절연막의 상부에 상기 스루홀과 접속하는 트렌치 패턴을 형성하는 공정 (d)와,
    상기 스루홀 및 상기 트렌치 패턴 내에 도전성 재료를 충전하는 공정 (e)와,
    상기 공정 (d)보다 전에 상기 감광성 마스크재가 상기 스루홀 내에 상기 트렌치 패턴의 하부보다 상측부분에 남지 않도록 상기 마스크 패턴을 형성하는 공정 (f)를 구비하는 것을 특징으로 하는 배선형성방법.
  2. 제 1항에 있어서,
    상기 공정 (c)는 상기 절연막 상에 형성된 상기 감광성 마스크재의 막두께를 감광하는 데에 필요한 노광량으로 상기 감광성 마스크재를 노광한 후, 노광한 감광성 마스크재에 대하여 현상함으로써 상기 감광성 마스크재로부터 상기 마스크 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 배선형성방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 공정 (d)는 상기 절연막에서의 상기 스루홀의 상부와 상기 트렌치 패턴의 하부와의 접속부분의 형상에 원형상을 부여하는 공정을 포함하는 것을 특징으로 하는 배선형성방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 공정 (f)로서,
    상기 공정 (b)에 있어서, 상기 감광성 마스크재로서 네거티브형 레지스트를 형성하는 공정과,
    상기 공정 (c)에 있어서, 상기 스루홀 내에 충전된 상기 네거티브형 레지스트를 미감광인채로 잔존시키고, 현상에 의해 미감광인 상기 네거티브형 레지스트를 제거하는 공정을 갖는 것을 특징으로 하는 배선형성방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 공정 (f)로서,
    상기 공정 (a) 후이고 상기 공정 (b) 전에 상기 스루홀 내에 충전재를 충전하는 공정과,
    상기 공정 (b)에 있어서, 상기 충전재가 충전된 상기 스루홀을 포함하는 상기 절연막 상에 상기 감광성 마스크재를 형성하는 공정과,
    상기 공정 (c) 후이고 상기 공정 (d) 전에 상기 충전재를 선택적으로 제거하는 공정을 갖는 것을 특징으로 하는 배선형성방법.
  6. 제 5항에 있어서,
    상기 충전재를 선택적으로 제거하는 공정에서, 상기 스루홀 내에 충전되어 있는 상기 충전재 중, 상기 트렌치 패턴의 하부보다 하측부분을 남기는 것을 특징으로 하는 배선형성방법.
  7. 제 5항 또는 제 6항에 있어서,
    상기 감광성 마스크재는 포지티브형 레지스트이고,
    상기 충전재는 상기 포지티브형 레지스트가 감광하는 파장보다 긴 파장영역에서 감광하는 레지스트인 것을 특징으로 하는 배선형성방법.
  8. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 공정 (f)로서,
    상기 공정 (a) 후이고 상기 공정 (b) 전에 상기 절연막 상에 상기 스루홀의 개구부를 막는 폐쇄막을 형성하는 공정과,
    상기 공정 (b)에 있어서, 상기 폐쇄막이 형성된 상기 절연막 상에 상기 감광성 마스크재를 형성하는 공정과,
    상기 공정 (d)에 있어서, 상기 마스크 패턴을 이용하여 상기 폐쇄막 및 상기절연막에 대하여 에칭을 행함으로써 상기 트렌치 패턴을 형성하는 공정을 갖고 있는 것을 특징으로 하는 배선형성방법.
  9. 제 8항에 있어서,
    상기 폐쇄막은 단차피복률이 낮은 기상성장법을 이용하여 형성하는 것을 특징으로 하는 배선형성방법.
  10. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 공정 (f)로서,
    상기 공정 (a)에 있어서, 상기 스루홀을 제 1 노광 마스크를 이용하여 형성하는 공정과,
    상기 공정 (c)에 있어서, 상기 제 1 노광 마스크를 이용하여 상기 감광성 마스크재에서의 스루홀 부분을 노광한 후 상기 스루홀 부분을 포함하는 트렌치형성용 제 2 노광 마스크를 이용하여 노광하고, 노광한 감광성 마스크재에 대하여 현상함으로써 상기 마스크 패턴을 형성하는 공정을 갖는 것을 특징으로 하는 배선형성방법.
  11. 제 10항에 있어서,
    상기 제 1 노광 마스크를 이용한 노광공정의 노광량을 최적화함으로써 현상 후에 상기 스루홀 내에 충전되어 있는 상기 감광성 마스크재 중 상기 트렌치 패턴의 하부보다 하측부분을 남기도록 하는 것을 특징으로 하는 배선형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914450B1 (ko) * 2002-12-28 2009-08-28 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3920590B2 (ja) * 2000-06-19 2007-05-30 株式会社東芝 半導体装置の製造方法
US6740579B2 (en) * 2002-06-18 2004-05-25 Intel Corporation Method of making a semiconductor device that includes a dual damascene interconnect
US6995085B2 (en) * 2003-01-17 2006-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Underlayer protection for the dual damascene etching
WO2004103039A1 (ja) * 2003-05-19 2004-11-25 Dai Nippon Printing Co., Ltd. 両面配線基板および両面配線基板の製造方法並びに多層配線基板
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7651942B2 (en) * 2005-08-15 2010-01-26 Infineon Technologies Ag Metal interconnect structure and method
WO2009017117A1 (ja) * 2007-07-30 2009-02-05 Sharp Kabushiki Kaisha 発光装置、照明装置及び照明装置を備えたクリーンルーム
US10541204B2 (en) * 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same
JP6762793B2 (ja) * 2016-07-29 2020-09-30 株式会社ジャパンディスプレイ 電子機器及びその製造方法
JP2019105721A (ja) * 2017-12-12 2019-06-27 株式会社ジャパンディスプレイ 表示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03288438A (ja) 1990-04-05 1991-12-18 Miyazaki Oki Electric Co Ltd 半導体素子における多層配線の製造方法
JPH09223731A (ja) 1996-02-19 1997-08-26 Sony Corp 配線形成方法
KR100215846B1 (ko) 1996-05-16 1999-08-16 구본준 반도체장치의 배선형성방법
TW344102B (en) 1996-05-20 1998-11-01 Mos Electronics Taiwan Inc Additive metallization process and structure
JPH10199972A (ja) 1997-01-08 1998-07-31 Sony Corp 配線構造の形成方法および配線構造
JP3713869B2 (ja) 1997-02-17 2005-11-09 ソニー株式会社 半導体装置の製造方法
JPH10340952A (ja) 1997-06-03 1998-12-22 Shijie Xianjin Jiti Electric Co Ltd 集積回路の多層配線形成方法
JPH11154703A (ja) 1997-11-20 1999-06-08 Toshiba Corp 半導体装置の製造方法
JP3183238B2 (ja) 1997-11-27 2001-07-09 日本電気株式会社 半導体装置の製造方法
TW410455B (en) * 1998-02-16 2000-11-01 United Microelectronics Corp Forming method for dual damascene structure
US6074942A (en) * 1998-06-03 2000-06-13 Worldwide Semiconductor Manufacturing Corporation Method for forming a dual damascene contact and interconnect
JP3408746B2 (ja) 1998-06-25 2003-05-19 シャープ株式会社 半導体装置の製造方法
JP2000058647A (ja) 1998-08-17 2000-02-25 Toshiba Corp 半導体装置の製造方法
US6211068B1 (en) * 1999-05-25 2001-04-03 United Microelectronics Corp. Dual damascene process for manufacturing interconnects

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100914450B1 (ko) * 2002-12-28 2009-08-28 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법

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US6495451B2 (en) 2002-12-17
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