JP2004006633A - 電子デバイスの製造方法 - Google Patents

電子デバイスの製造方法 Download PDF

Info

Publication number
JP2004006633A
JP2004006633A JP2003009016A JP2003009016A JP2004006633A JP 2004006633 A JP2004006633 A JP 2004006633A JP 2003009016 A JP2003009016 A JP 2003009016A JP 2003009016 A JP2003009016 A JP 2003009016A JP 2004006633 A JP2004006633 A JP 2004006633A
Authority
JP
Japan
Prior art keywords
film
resist
silicon oxide
dielectric constant
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003009016A
Other languages
English (en)
Other versions
JP3962339B2 (ja
Inventor
Michinari Yamanaka
山中 通成
Hiroshi Yuasa
湯淺 寛
Tetsuo Satake
佐竹 哲郎
Yoshimichi Kobori
小堀 悦理
Takeshi Yamashita
山下 武志
Susumu Matsumoto
松本 晋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2003009016A priority Critical patent/JP3962339B2/ja
Publication of JP2004006633A publication Critical patent/JP2004006633A/ja
Application granted granted Critical
Publication of JP3962339B2 publication Critical patent/JP3962339B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】ビアホールが形成された低誘電率膜の上に、化学増幅型レジストを用いたリソグラフィーにより、所望のトレンチパターンを持つレジスト膜を形成できるようにする。
【解決手段】炭素含有シリコン酸化膜5にビアホ−ル8を形成した後、少なくともビアホ−ル8の壁面上に保護膜9を形成し、その後、化学増幅型レジストを用いたリソグラフィーにより、ビアホ−ル8が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン10aを形成する。
【選択図】   図2

Description

【0001】
【発明の属する技術分野】
本発明は配線の形成方法に関するものである。
【0002】
【従来の技術】
配線形成方法の1つである、デュアルダマシン構造の配線の形成方法は次の通りである。すなわち、絶縁膜をパターン化することによって、ビアホールと配線用溝(以下、トレンチと称することもある)とを形成した後、それらに導電膜を埋め込むことにより配線を形成する。このとき、配線間の容量を低減するために、配線間の絶縁膜として、シリコン酸化膜よりも誘電率の小さい材料からなる膜(つまり低誘電率膜)、例えば有機含有シリコン酸化膜(つまり炭素含有シリコン酸化膜)又はポーラス膜等を用いる場合がある。
【0003】
特許文献1に開示された従来の配線形成方法においては、炭素含有シリコン酸化膜にビアホールを形成した後、トレンチパターンを有するレジスト膜をマスクとして炭素含有シリコン酸化膜に対してエッチングを行なうことにより、デュアルダマシン構造を形成している。
【0004】
【特許文献1】
特開平11−243147号公報
【0005】
【発明が解決しようとする課題】
しかしながら、炭素含有シリコン酸化膜等の低誘電率膜を用いた従来の配線形成方法においては、ビアホール形成後に、化学増幅型レジストを用いたリソグラフィーによりトレンチパターンを形成しようとした場合に、所望のトレンチパターンを持つレジスト膜を形成できないという問題が発生する。以下、図面を参照しながら、この問題について具体的に説明する。
【0006】
図10(a)及び(b)は、従来の配線形成方法において化学増幅型ポジレジストを用いた場合に生じる問題点を示す図である。図10(a)に示すように、基板51上には、第1の配線53が埋め込まれた絶縁膜52が形成されている。第1の配線53の上を含む絶縁膜52の上には、保護膜54、有機含有シリコン酸化膜55及び反射防止膜56が順次形成されている。ここで、有機含有シリコン酸化膜55及び反射防止膜56にビアホール57を形成した後、反射防止膜56の上に、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを有するレジスト膜58を形成しようとしたところ、次のような問題が生じた。すなわち、レジスト膜58に対して光を照射した後に現像を行なうと、トレンチ形成領域のレジスト膜58が十分に溶解せず、その結果、現像不良F、具体的にはレジストの裾引き(レジストがホール内部まで裾を引くように残ってしまうこと)が発生する。その後、裾引きが生じたレジスト膜58をマスクとして反射防止膜56及び有機含有シリコン酸化膜55に対してエッチングを行なうと、図10(b)に示すように、フェンス60を持つトレンチ59が形成される。そして、このフェンス60に起因して、トレンチ59に形成された配線部分と、ビアホール57に形成されたプラグ部分との間における接続抵抗が大きくなってしまう。
【0007】
また、図11(a)及び(b)は、従来の配線形成方法において化学増幅型ネガレジストを用いた場合に生じる問題点を示す図である。図11(a)に示すように、基板51上には、第1の配線53が埋め込まれた絶縁膜52が形成されている。第1の配線53の上を含む絶縁膜52の上には、保護膜54、有機含有シリコン酸化膜55及び反射防止膜56が順次形成されている。ここで、有機含有シリコン酸化膜55及び反射防止膜56にビアホール57を形成した後、反射防止膜56の上に、化学増幅型ネガレジストを用いたリソグラフィーにより、トレンチパターンを有するレジスト膜58を形成しようとしたところ、次のような問題が生じた。すなわち、レジスト膜58に対して光を照射した後に現像を行なうと、本来のトレンチ形成領域よりも広い範囲でレジスト膜58が溶解する。言い換えると、所望のマスク寸法よりも大きいトレンチパターンを持つレジスト膜58が形成される。その後、このレジスト膜58をマスクとして反射防止膜56及び有機含有シリコン酸化膜55に対してエッチングを行なうと、図11(b)に示すように、所望の寸法と異なる寸法を持つトレンチ59が形成される。
【0008】
図12(a)は、ビアホールが形成された絶縁膜上に、所望のマスク寸法通りのトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図である。
【0009】
それに対して、図12(b)は、ビアホールが形成された絶縁膜上に、化学増幅型ポジレジストを用いたリソグラフィーにより、裾引きのあるトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図である。図12(b)に示すように、ビアとトレンチとの接続部が狭められてしまう場合がある。通常、ポジレジストを用いたリソグラフィーでは、光を照射されたレジストが現像によって除去されるが、図12(b)に示す場合、ビアホール近傍のレジストが現像時に十分除去されない結果、裾引きのあるトレンチパターンが形成されてしまう。
【0010】
また、図12(c)は、ビアホールが形成された絶縁膜上に、化学増幅型ネガレジストを用いたリソグラフィーにより、所望のマスク寸法よりも大きいトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図である。図12(c)に示すように、トレンチパターンの幅が拡がると、隣り合うトレンチ同士が結合して配線ショートの原因となってしまう場合がある。通常、ネガレジストを用いたリソグラフィーでは、光を照射されたレジストが現像によって除去されずに残存するが、図12(c)に示す場合、ビアホール近傍のレジストが現像時に除去されてしまう結果、拡大した幅を持つトレンチパターンが形成されてしまう。
【0011】
前記に鑑み、本発明は、ビアホールが形成された低誘電率膜の上に、化学増幅型レジストを用いたリソグラフィーにより、所望のトレンチパターンを持つレジスト膜を形成できるようにし、それによってデュアルダマシン構造の配線を確実に形成できるようにすることを目的とする。
【0012】
【課題を解決するための手段】
前記の目的を達成するために、本願発明者らが、低誘電率膜、例えば炭素含有シリコン酸化膜を用いた従来の配線形成方法においてレジストの現像不良が生じる原因を検討したところ、次のような知見を得た。すなわち、ビアホールが形成された炭素含有シリコン酸化膜の上に化学増幅型レジストを塗布した際に、炭素含有シリコン酸化膜(特にビアホールの壁部)に含まれるアミン又は塩基性物質がレジスト中に拡散するというレジストポイズニング現象が生じる。その結果、露光時に化学増幅型レジストから発生する酸が前述の塩基性物質等によって中和されてしまうので、言い換えると、レジストの良好な現像に不可欠な酸が失活してしまうので、レジストの現像不良が生じる。
【0013】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る第1の電子デバイスの製造方法は、基板上に低誘電率膜を形成する工程と、低誘電率膜にホ−ルを形成する工程と、少なくともホ−ルの壁面の上に保護膜を形成する工程と、保護膜を形成する工程よりも後に、ホ−ルを含む低誘電率膜の上に化学増幅型レジストを塗布し、該塗布された化学増幅型レジストに対して露光及び現像を行なうことによって、ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜を形成する工程と、該レジスト膜をマスクとして低誘電率膜に対してエッチングを行なって、ホ−ルと接続する配線用溝を形成する工程とを備えている。
【0014】
第1の電子デバイスの製造方法によると、低誘電率膜、例えば炭素含有シリコン酸化膜にホ−ルを形成した後、ホ−ル壁面上に保護膜を形成し、その後、化学増幅型レジストを用いたリソグラフィーにより、ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜、つまりトレンチパターンを持つレジスト膜を形成する。このため、化学増幅型レジストの塗布時にホ−ル内でレジストと炭素含有シリコン酸化膜とが直接接することがないので、炭素含有シリコン酸化膜中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それによって所望のトレンチパターンを持つレジスト膜を形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0015】
第1の電子デバイスの製造方法において、保護膜は、ホ−ルの外側の低誘電率膜の上にも形成されていることが好ましい。
【0016】
このようにすると、レジストポイズニング現象を確実に防止できる。
【0017】
第1の電子デバイスの製造方法において、ホ−ルの外側の低誘電率膜の上に反射防止膜が形成されていることが好ましい。
【0018】
このようにすると、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。また、この場合、保護膜は、反射防止膜の上にも形成されていることが好ましい。このようにすると、レジストポイズニング現象を確実に防止できる。
【0019】
第1の電子デバイスの製造方法において、配線用溝を形成する工程よりも後に、保護膜を除去する工程をさらに備えていることが好ましい。
【0020】
このようにすると、ビアプラグの抵抗の増大を防止できる。
【0021】
第1の電子デバイスの製造方法において、低誘電率膜は炭素含有シリコン酸化膜又はポーラス膜であることが好ましい。
【0022】
このようにすると、配線間の容量を確実に低減できる。また、炭素含有シリコン酸化膜としてはSiOC膜を用いてもよい。
【0023】
第1の電子デバイスの製造方法において、保護膜は炭素非含有のシリコン酸化膜であることが好ましい。
【0024】
このようにすると、レジストポイズニング現象を確実に防止できる。
【0025】
第1の電子デバイスの製造方法において、保護膜は、フルオロカーボンガスからなるプラズマを用いて形成されたフルオロカーボン膜であることが好ましい。
【0026】
このようにすると、レジストポイズニング現象を確実に防止できる。
【0027】
第1の電子デバイスの製造方法において、保護膜は、ホ−ルの壁面に露出した低誘電率膜の表面を高密度化することにより形成された改質層であることが好ましい。
【0028】
このようにすると、レジストポイズニング現象を確実に防止できる。
【0029】
本発明に係る第2の電子デバイスの製造方法は、基板上に低誘電率膜を形成する工程と、低誘電率膜にホ−ルを形成する工程と、少なくともホ−ルの壁面に露出した低誘電率膜に電子受容体を吸着させ又は注入する工程と、電子受容体を吸着させ又は注入する工程よりも後に、ホ−ルを含む低誘電率膜の上に化学増幅型レジストを塗布し、該塗布された化学増幅型レジストに対して露光及び現像を行なうことによって、ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜を形成する工程と、レジスト膜をマスクとして低誘電率膜に対してエッチングを行なって、ホ−ルと接続する配線用溝を形成する工程とを備えている。
【0030】
第2の電子デバイスの製造方法によると、低誘電率膜、例えば炭素含有シリコン酸化膜にホ−ルを形成した後、ホ−ル壁部の炭素含有シリコン酸化膜に電子受容体を吸着させ又は注入し、その後、化学増幅型レジストを用いたリソグラフィーにより、ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜を形成する。このため、ホ−ル壁部の炭素含有シリコン酸化膜中において、アミン又は塩基性物質と、吸着させた又は注入した電子受容体との間に酸塩基反応を生じさせることができ、それによって炭素含有シリコン酸化膜中のアミン若しくは塩基性物質を中和でき又は該アミン等の濃度を低減できる。これにより、炭素含有シリコン酸化膜と化学増幅型レジストとが直接接触する場合にも、露光時に化学増幅型レジストから発生する酸が失活してしまうことを防止できる。従って、レジストの現像不良を防止でき、それによって所望のトレンチパターンを持つレジスト膜を形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0031】
第2の電子デバイスの製造方法において、電子受容体を吸着させ又は注入する工程は、プラズマを用いて低誘電率膜に正電荷を持つイオンを吸着させ又は注入する工程を含むことが好ましい。
【0032】
このようにすると、低誘電率膜、例えば炭素含有シリコン酸化膜中のアミン若しくは塩基性物質を確実に中和でき又は該アミン等の濃度を確実に低減できる。また、この場合、プラズマを構成するガスは、H2 ガス及びH2 Oガスのうちの少なくとも1つを含むことが好ましい。このようにすると、炭素含有シリコン酸化膜に入射されるイオンは、質量の小さいH+ イオン又はOH+ イオンとなるので、ビアホールの開口寸法の拡大を防止できる。また、プラズマによって基板が受ける損傷(プラズマダメージ)を最小限に抑制することができる。
【0033】
本発明に係る第3の電子デバイスの製造方法は、基板上に低誘電率膜を形成する工程と、プラグ形成領域に開口部を持つ第1のレジスト膜をマスクとして低誘電率膜に対してエッチングを行なってホ−ルを形成する工程と、アッシングにより第1のレジスト膜を除去する工程と、第1のレジスト膜を除去する工程で生じたレジスト残さを少なくともホ−ルの壁面の上に残存させたまま、ホ−ルを含む低誘電率膜の上に化学増幅型レジストを塗布し、該塗布された化学増幅型レジストに対して露光及び現像を行なうことによって、ホ−ルが形成された領域を含む配線形成領域に開口部を持つ第2のレジスト膜を形成する工程と、第2のレジスト膜をマスクとして低誘電率膜に対してエッチングを行なって、ホ−ルと接続する配線用溝を形成する工程とを備えている。
【0034】
第3の電子デバイスの製造方法によると、低誘電率膜、例えば炭素含有シリコン酸化膜にホ−ルを形成した後、該ホ−ル形成工程で生じたレジスト残さをホ−ル壁面上に残存させたまま、化学増幅型レジストを用いたリソグラフィーにより、ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜、つまりトレンチパターンを持つレジスト膜を形成する。このため、化学増幅型レジストの塗布時にホ−ル内でレジストと炭素含有シリコン酸化膜とが直接接することがないので、炭素含有シリコン酸化膜中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それによって所望のトレンチパターンを持つレジスト膜を形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0035】
第3の電子デバイスの製造方法において、第2のレジスト膜を形成する工程でレジスト残さはホ−ルの外側の低誘電率膜の上にも残存しており、第2のレジスト膜を形成する工程と配線用溝を形成する工程との間に、第2のレジスト膜の開口部に露出するレジスト残さを除去する工程をさらに備えていることが好ましい。
【0036】
このようにすると、レジストポイズニング現象を確実に防止できると共に、ビアプラグの抵抗の増大を防止できる。また、配線用溝の形成前にレジスト残さを除去しておくことによって、配線用溝形成のためのエッチングの負荷を低減できるので、該エッチングに要する時間を短縮してレジストエッチング量を低減できる。
【0037】
第3の電子デバイスの製造方法において、レジスト残さは、C(x及びyは自然数)とシリコンとの化合物よりなることが好ましい。
【0038】
このようにすると、レジストポイズニング現象を確実に防止できる。
【0039】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【0040】
図1(a)〜(d)及び図2(a)〜(e)は、第1の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0041】
まず、図1(a)に示すように、例えばシリコンからなる半導体基板(Si基板)1の上に全面に亘って、例えばSiO2 からなる層間絶縁膜2を堆積する。その後、層間絶縁膜2に第1の金属配線3を埋め込むと共に、層間絶縁膜2の上面を平坦化する。次に、平坦化された層間絶縁膜2の上及び第1の金属配線3の上に、例えばSiNからなる第1の保護膜4を形成する。
【0042】
ここで、第1の保護膜4は、第1の金属配線3が酸化されることを防止するために形成される。すなわち、第1の金属配線3の材料としては、一般にCu等が用いられるが、このような配線材料は、非常に酸化されやすい金属である。よって、後の工程で第1の金属配線3が第2の金属配線12(図2(e)参照)と接続されるまでの間に両配線の接続面に酸化膜が形成されてコンタクト抵抗が上昇する事態を防止するために、第1の保護膜4が必要となる。
【0043】
次に、図1(a)に示すように、第1の保護膜4の上に全面に亘って、シリコン酸化膜よりも比誘電率の小さい低誘電率膜、例えばSiOCからなる厚さ400nm程度の有機含有シリコン酸化膜(炭素含有シリコン酸化膜)5を堆積した後、有機含有シリコン酸化膜5の上に全面に亘って、例えばSiONからなる反射防止膜6を形成する。その後、リソグラフィー法により、ビアホール形成領域に開口部を持つレジスト膜7、つまりビアホールパターンを持つレジスト膜7を形成する。
【0044】
その後、図1(b)に示すように、レジスト膜7をマスクとして、反射防止膜6及び有機含有シリコン酸化膜5に対して順次ドライエッチングを行なってビアホール8を形成する。
【0045】
続いて、図1(c)に示すように、アッシングによりレジスト膜7を除去して反射防止膜6を露出させる。その後、前工程である、ビアホール8を形成するためのエッチング工程で生じたポリマー残さ等を除去するために、反射防止膜6の表面及びビアホール8の内部を洗浄する。
【0046】
次に、図1(d)に示すように、ビアホール8の内表面全体(壁面及び底面)と反射防止膜6の表面とを覆うように、例えばSiO2 からなる厚さ30nm程度の酸化膜9(以下、本実施形態では第2の保護膜9と称する)をCVD(chemical vapor deposition)法により形成する。これにより、ビアホール8の壁面に露出する有機含有シリコン酸化膜5を、第2の保護膜9によって完全に保護することができる。尚、第2の保護膜9は、ビアホール8が完全には埋まらないように形成される。
【0047】
酸化膜からなる第2の保護膜9が必要な理由は次の通りである。すなわち、有機含有シリコン酸化膜5が、後の工程(図2(a)参照)で使用する化学増幅型ポジレジストと直接接触すると、有機含有シリコン酸化膜5に含まれているアミン等と、露光により化学増幅型ポジレジストから発生する酸とが反応する結果、レジストの良好な現像に不可欠な酸が失活してしまう。この現象が生じると、所望の形状を持つレジストパターンを形成することができない。よって、図1(d)に示す工程で形成する保護膜、つまり、有機含有シリコン酸化膜5とレジストとの接触を防止する第2の保護膜9は、有機含有シリコン酸化膜を用いて配線形成を行なう上で重要な役割を果たしている。
【0048】
次に、図2(a)に示すように、ビアホール8の内部を含む第2の保護膜9の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜10を堆積する。ここで、前工程で形成した第2の保護膜9の存在により、有機含有シリコン酸化膜5とレジスト膜10とは直接接触しない。よって、前述の酸の失活現象は起こらないので、レジスト膜10は変質しない。
【0049】
その後、図2(b)に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜10に幅S0 の開口部(トレンチパターン)を形成する。これにより、トレンチパターンを持つレジスト膜10、つまりレジストパターン10aが形成される。ここで、トレンチ形成領域は、ビアホール8が形成された領域を含んでいる。
【0050】
続いて、図2(c)に示すように、レジストパターン10aをマスクとして、第2の保護膜9、反射防止膜6及び有機含有シリコン酸化膜5に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜5及び反射防止膜6に、ビアホール8と接続する深さ(反射防止膜6の表面からの深さ)d0 のトレンチ(配線用溝)11を形成する。
【0051】
その後、図2(d)に示すように、レジストパターン10aをアッシングにより除去して、反射防止膜6上の第2の保護膜9を露出させる。さらに、第1の保護膜4におけるビアホール8に露出する部分に対してエッチングを行なって該部分を開口することにより、第1の金属配線3の上面を露出させる。
【0052】
次に図2(e)に示すように、ビアホール8及びトレンチ11の内部に、デュアルダマシン構造を持つ第2の金属配線12を形成する。第2の金属配線12の具体的な形成方法は次の通りである。まず、ビアホール8及びトレンチ11の内表面全体を覆うように、バリア膜(例えば上層のTa膜及び下層のTaN膜の積層膜)を堆積する。バリア膜は、ビアホール8及びトレンチ11が完全には埋まらないように形成される。続いて、例えばメッキ法により、ビアホール8及びトレンチ11が完全に埋まるようにCu膜等の金属膜を堆積する。その後、例えばCMP(chemical mechanical polishing)法により、ビアホール8及びトレンチ11からはみ出した不要な金属膜を除去すると共に、反射防止膜6上の第2の保護膜9を除去する。これにより、ビアホール8及びトレンチ11の内部に第2の金属配線12が形成される。
【0053】
以上に説明したように、第1の実施形態によると、有機含有シリコン酸化膜5にビアホ−ル8を形成した後、ビアホ−ル8の壁面上に第2の保護膜9を形成する。その後、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜10(ビアホ−ル8が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン10a)を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル8内でレジストと有機含有シリコン酸化膜5とが直接接することがないので、有機含有シリコン酸化膜5中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜10、つまり裾引きのないレジストパターン10aを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0054】
また、第1の実施形態によると、有機含有シリコン酸化膜5の上に反射防止膜6を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。また、第2の保護膜9を反射防止膜6の上にも形成しているので、レジストポイズニング現象を確実に防止できる。
【0055】
尚、第1の実施形態において、有機含有シリコン酸化膜5の上に反射防止膜6を形成したが、これに代えて、反射防止膜6を形成しなくてもよい。この場合、第2の保護膜9は、ビアホール8の外側の有機含有シリコン酸化膜5の露出表面全体と、ビアホール8の壁面に露出した有機含有シリコン酸化膜5の側面を含むビアホール8の内表面全体とを覆うことになる。従って、有機含有シリコン酸化膜5とレジスト膜10とが直接接触することを防止できる。
【0056】
また、第1の実施形態において、トレンチ11の形成後に、ビアホール8の壁面を覆う第2の保護膜9を除去してもよい。このようにすると、ビアホール8に形成されるビアプラグの抵抗の増大を防止できる。
【0057】
また、第1の実施形態において、有機含有シリコン酸化膜5の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばSiOCを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜5に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【0058】
また、第1の実施形態において、第2の保護膜9の材料は、有機含有シリコン酸化膜5からのアミン等の拡散を防止できる材料であれば特に限定されないが、例えば炭素非含有のシリコン酸化膜を用いた場合には、レジストポイズニング現象を確実に防止できる。
【0059】
また、第1の実施形態において、トレンチパターンを持つレジスト膜10(レジストパターン10a)を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0060】
(第2の実施形態)
以下、本発明の第2の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【0061】
図3(a)〜(e)は、第2の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0062】
尚、第2の実施形態においては、まず、図1(a)〜(d)に示す第1の実施形態に係る電子デバイスの製造方法の各工程を実施するものとする。すなわち、図1(a)に示すように、半導体基板1上に、層間絶縁膜2、第1の金属配線3、第1の保護膜4、低誘電率膜(具体的には有機含有シリコン酸化膜)5、反射防止膜6、及びビアホールパターンを持つレジスト膜7を順次形成する。その後、図1(b)に示すように、反射防止膜6及び有機含有シリコン酸化膜5にビアホール8を形成した後、図1(c)に示すように、アッシングによりレジスト膜7を除去する。続いて、図1(d)に示すように、ビアホール8の内表面全体と反射防止膜6の表面とを覆うように酸化膜9を形成する。
【0063】
その後、図3(a)に示すように、酸化膜9に対してエッチバックを行なうことにより、ビアホール8の壁面に、酸化膜(SiO2 )からなるサイドウォール9aを形成すると共に、反射防止膜6上の酸化膜9をエッチングにより除去する。これにより、ビアホール8の壁面に露出する有機含有シリコン酸化膜5を、サイドウォール9aによって保護することができる。このとき、反射防止膜6も、わずかに(例えば厚さd1 程度)エッチングされるが、これは、後の工程に対して大きな影響を与えるものではない。
【0064】
次に、図3(b)に示すように、ビアホール8の内部を含む反射防止膜6の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜10を堆積する。ここで、前工程で形成したサイドウォール9aの存在により、ビアホール8の内部において、有機含有シリコン酸化膜5とレジスト膜10とは直接接触しない。また、有機含有シリコン酸化膜5の上面にも反射防止膜6が存在しているので、ビアホール8の外側においても、有機含有シリコン酸化膜5がレジスト膜10と直接接触することはない。よって、第1の実施形態で述べた酸の失活現象は起こらないので、レジスト膜10は変質しない。
【0065】
その後、図3(c)に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜10に幅S0 の開口部(トレンチパターン)を形成する。これにより、トレンチパターンを持つレジスト膜10、つまりレジストパターン10aが形成される。ここで、トレンチ形成領域は、ビアホール8が形成された領域を含んでいる。
【0066】
続いて、図3(d)に示すように、レジストパターン10aをマスクとして、反射防止膜6及び有機含有シリコン酸化膜5に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜5及び反射防止膜6に、ビアホール8と接続する深さ(反射防止膜6の表面からの深さ)d0 のトレンチ(配線用溝)11を形成する。
【0067】
その後、図3(e)に示すように、レジストパターン10aをアッシングにより除去した後、第1の保護膜4におけるビアホール8に露出する部分に対してエッチングを行なって該部分を開口することにより、第1の金属配線3の上面を露出させる。その後、例えば第1の実施形態と同様の方法により、ビアホール8及びトレンチ11の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第2の金属配線12を形成する。
【0068】
以上に説明したように、第2の実施形態によると、有機含有シリコン酸化膜5にビアホ−ル8を形成した後、ビアホ−ル8の壁面上に、保護膜となるサイドウォール9aを形成する。その後、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜10(ビアホ−ル8が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン10a)を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル8内でレジストと有機含有シリコン酸化膜5とが直接接することがないので、有機含有シリコン酸化膜5中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜10、つまり裾引きのないレジストパターン10aを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0069】
また、第2の実施形態によると、有機含有シリコン酸化膜5の上に反射防止膜6を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。
【0070】
また、第2の実施形態によると、サイドウォール9aとなる酸化膜9のうち、反射防止膜6の上側の部分を予め除去しているため、第1の実施形態の図2(c)に示すエッチング工程と、第2の実施形態の図3(d)に示すエッチング工程とを比較した場合、次のような効果が得られる。すなわち、第2の実施形態の方が第1の実施形態よりも、反射防止膜6の上に酸化膜9が存在しない分、トレンチパターンエッチング時の負荷が低減できる。従って、エッチング時間を短縮でき、それによりレジストエッチング量の低減等も図ることができる。
【0071】
尚、第2の実施形態において、有機含有シリコン酸化膜5の上に反射防止膜6を形成したが、これに代えて、反射防止膜6を形成しなくてもよい。
【0072】
また、第2の実施形態において、トレンチ11の形成後に、ビアホール8の壁面を覆うサイドウォール9aを除去してもよい。このようにすると、ビアホール8に形成されるビアプラグの抵抗の増大を防止できる。
【0073】
また、第2の実施形態において、有機含有シリコン酸化膜5の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばSiOCを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜5に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【0074】
また、第2の実施形態において、サイドウォール9aの材料は、有機含有シリコン酸化膜5からのアミン等の拡散を防止できる材料であれば特に限定されないが、例えば炭素非含有のシリコン酸化膜を用いた場合には、レジストポイズニング現象を確実に防止できる。
【0075】
また、第2の実施形態において、トレンチパターンを持つレジスト膜10(レジストパターン10a)を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0076】
(第3の実施形態)
以下、本発明の第3の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【0077】
図4(a)〜(e)は、第3の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0078】
尚、第3の実施形態においては、まず、図1(a)〜(c)に示す第1の実施形態に係る電子デバイスの製造方法の各工程を実施するものとする。すなわち、図1(a)に示すように、半導体基板1上に、層間絶縁膜2、第1の金属配線3、第1の保護膜4、低誘電率膜(具体的には有機含有シリコン酸化膜)5、反射防止膜6、及びビアホールパターンを持つレジスト膜7を順次形成する。その後、図1(b)に示すように、反射防止膜6及び有機含有シリコン酸化膜5にビアホール8を形成した後、図1(c)に示すように、アッシングによりレジスト膜7を除去する。
【0079】
次に、図4(a)に示すように、例えばC等のフルオロカーボンガス中で放電を行なうことによってプラズマ13を生成し、該プラズマ13に半導体基板1をさらすことにより、ビアホール8の内表面全体と反射防止膜6の表面とを覆うようにフルオロカーボン膜14(以下、本実施形態では第2の保護膜14と称する)を形成する。これにより、ビアホール8の壁面に露出する有機含有シリコン酸化膜5を、第2の保護膜14によって完全に保護することができる。尚、第2の保護膜14は、ビアホール8が完全には埋まらないように形成される。
【0080】
次に、図4(b)に示すように、ビアホール8の内部を含む第2の保護膜14の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜10を隙間なく堆積する。ここで、前工程で形成した第2の保護膜14の存在により、有機含有シリコン酸化膜5とレジスト膜10とは直接接触しない。よって、第1の実施形態で述べた酸の失活現象は起こらないので、レジスト膜10は変質しない。
【0081】
その後、図4(c)に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜10に幅S0 の開口部を形成する。これにより、トレンチパターンを持つレジスト膜10、つまりレジストパターン10aが形成される。ここで、トレンチ形成領域は、ビアホール8が形成された領域を含んでいる。
【0082】
続いて、図4(d)に示すように、レジストパターン10aをマスクとして、第2の保護膜14、反射防止膜6及び有機含有シリコン酸化膜5に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜5及び反射防止膜6に、ビアホール8と接続する深さ(反射防止膜6の表面からの深さ)d0 のトレンチ(配線用溝)11を形成する。
【0083】
その後、図4(e)に示すように、レジストパターン10aをアッシングにより除去した後、第1の保護膜4におけるビアホール8に露出する部分に対してエッチングを行なって該部分を開口することにより、第1の金属配線3の上面を露出させる。その後、例えば第1の実施形態と同様の方法により、ビアホール8及びトレンチ11の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第2の金属配線12を形成する。
【0084】
以上に説明したように、第3の実施形態によると、有機含有シリコン酸化膜5にビアホ−ル8を形成した後、ビアホ−ル8の壁面上に、フルオロカーボン膜からなる第2の保護膜14を形成する。その後、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜10(ビアホ−ル8が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン10a)を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル8内でレジストと有機含有シリコン酸化膜5とが直接接することがないので、有機含有シリコン酸化膜5中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜10、つまり裾引きのないレジストパターン10aを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0085】
また、第3の実施形態によると、有機含有シリコン酸化膜5の上に反射防止膜6を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。また、第2の保護膜14を反射防止膜6の上にも形成しているので、レジストポイズニング現象を確実に防止できる。
【0086】
尚、第3の実施形態において、有機含有シリコン酸化膜5の上に反射防止膜6を形成したが、これに代えて、反射防止膜6を形成しなくてもよい。この場合、第2の保護膜14つまりフルオロカーボン膜は、ビアホール8の外側の有機含有シリコン酸化膜5の露出表面全体と、ビアホール8の壁面に露出した有機含有シリコン酸化膜5の側面を含むビアホール8の内表面全体とを密着性良く覆うことになる。従って、有機含有シリコン酸化膜5とレジスト膜10とが直接接触することを防止できる。
【0087】
また、第3の実施形態において、トレンチ11の形成後に、ビアホール8の壁面を覆う第2の保護膜14を除去してもよい。このようにすると、ビアホール8に形成されるビアプラグの抵抗の増大を防止できる。
【0088】
また、第3の実施形態において、有機含有シリコン酸化膜5の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばSiOCを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜5に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【0089】
また、第3の実施形態において、第2の保護膜9つまりフルオロカーボン膜を形成するためのプラズマ処理の材料ガスとして、Cガスを用いたが、これに代えて、他のフルオロカーボンガス、例えば、Cガス、Cガス及びCHF3 ガス等の、フッ素と炭素とを含むガスを用いても、同様の効果が得られる。
【0090】
また、第3の実施形態において、トレンチパターンを持つレジスト膜10(レジストパターン10a)を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0091】
(第4の実施形態)
以下、本発明の第4の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【0092】
図5(a)〜(e)は、第4の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0093】
尚、第4の実施形態においては、まず、図1(a)〜(c)に示す第1の実施形態に係る電子デバイスの製造方法の各工程を実施するものとする。すなわち、図1(a)に示すように、半導体基板1上に、層間絶縁膜2、第1の金属配線3、第1の保護膜4、低誘電率膜(具体的には有機含有シリコン酸化膜)5、反射防止膜6、及びビアホールパターンを持つレジスト膜7を順次形成する。その後、図1(b)に示すように、反射防止膜6及び有機含有シリコン酸化膜5にビアホール8を形成した後、図1(c)に示すように、アッシングによりレジスト膜7を除去する。
【0094】
次に、図5(a)に示すように、ビアホール8の壁面に露出する有機含有シリコン酸化膜5に対して、例えばO2 ガスを用いたアッシングを行なう。これにより、ビアホール8の壁部となる有機含有シリコン酸化膜5が高密度化(具体的にはSiO2 化)して表面改質層15が形成される。表面改質層15は、それにより覆われた有機含有シリコン酸化膜5に対して、第1の実施形態の第2の保護膜9と同様の保護膜として機能する。
【0095】
次に、図5(b)に示すように、ビアホール8の内部を含む反射防止膜6の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜10を堆積する。ここで、前工程で形成した表面改質層15の存在により、ビアホール8の内部において、有機含有シリコン酸化膜5とレジスト膜10とは直接接触しない。また、有機含有シリコン酸化膜5の上面にも反射防止膜6が存在しているので、ビアホール8の外側においても、有機含有シリコン酸化膜5がレジスト膜10と直接接触することはない。よって、第1の実施形態で述べた酸の失活現象は起こらないので、レジスト膜10は変質しない。
【0096】
その後、図5(c)に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜10に幅S0 の開口部(トレンチパターン)を形成する。これにより、トレンチパターンを持つレジスト膜10、つまりレジストパターン10aが形成される。ここで、トレンチ形成領域は、ビアホール8が形成された領域を含んでいる。
【0097】
続いて、図5(d)に示すように、レジストパターン10aをマスクとして、反射防止膜6及び有機含有シリコン酸化膜5に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜5及び反射防止膜6に、ビアホール8と接続する深さ(反射防止膜6の表面からの深さ)d0 のトレンチ(配線用溝)11を形成する。
【0098】
その後、図5(e)に示すように、レジストパターン10aをアッシングにより除去した後、第1の保護膜4におけるビアホール8に露出する部分に対してエッチングを行なって該部分を開口することにより、第1の金属配線3の上面を露出させる。その後、例えば第1の実施形態と同様の方法により、ビアホール8及びトレンチ11の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第2の金属配線12を形成する。
【0099】
以上に説明したように、第4の実施形態によると、有機含有シリコン酸化膜5にビアホ−ル8を形成した後、ビアホ−ル8の壁面上に、保護膜となる表面改質層15を形成する。その後、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜10(ビアホ−ル8が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン10a)を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル8内でレジストと有機含有シリコン酸化膜5とが直接接することがないので、有機含有シリコン酸化膜5中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜10、つまり裾引きのないレジストパターン10aを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0100】
また、第4の実施形態によると、有機含有シリコン酸化膜5の上に反射防止膜6を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。
【0101】
尚、第4の実施形態において、有機含有シリコン酸化膜5の上に反射防止膜6を形成したが、これに代えて、反射防止膜6を形成しなくてもよい。
【0102】
また、第4の実施形態において、トレンチ11の形成後に、ビアホール8の壁面を覆う表面改質層15を除去してもよい。このようにすると、ビアホール8に形成されるビアプラグの抵抗の増大を防止できる。
【0103】
また、第4の実施形態において、有機含有シリコン酸化膜5の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばSiOCを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜5に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【0104】
また、第4の実施形態において、アッシングにより有機含有シリコン酸化膜5をSiO2 化して表面改質層15を形成したが、これに代えて、他の方法で有機含有シリコン酸化膜5を高密度化して改質層を形成してもよい。
【0105】
また、第4の実施形態において、トレンチパターンを持つレジスト膜10(レジストパターン10a)を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0106】
(第5の実施形態)
以下、本発明の第5の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【0107】
図6(a)〜(h)は、第5の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0108】
まず、第1の実施形態の図1(a)に示す工程と同様に図6(a)に示すように、例えば半導体基板1の上に全面に亘って、例えばSiO2 からなる層間絶縁膜2を堆積する。その後、層間絶縁膜2に第1の金属配線3を埋め込むと共に、層間絶縁膜2の上面を平坦化する。次に、平坦化された層間絶縁膜2の上及び第1の金属配線3の上に、例えばSiNからなる第1の保護膜4を形成する。その後、第1の保護膜4の上に全面に亘って、低誘電率膜、例えばSiOCからなる厚さ400nm程度の有機含有シリコン酸化膜(炭素含有シリコン酸化膜)5を堆積した後、有機含有シリコン酸化膜5の上に全面に亘って、例えば有機材料からなる反射防止膜19を形成する。その後、リソグラフィー法により、ビアホール形成領域に開口部を持つレジスト膜7、つまりビアホールパターンを持つレジスト膜7を形成する。
【0109】
その後、レジスト膜7をマスクとして、反射防止膜19及び有機含有シリコン酸化膜5に対して順次ドライエッチングを行なって、図6(b)に示すように、ビアホール8を形成する。尚、レジスト膜7及び反射防止膜19は、ビアホール8の形成後にアッシングにより除去される。
【0110】
次に、図6(c)に示すように、プラズマ16に半導体基板1をさらすことにより、正電荷を持つイオンを有機含有シリコン酸化膜5の表面に注入し又は吸着させる。これにより、プラズマ処理によって有機含有シリコン酸化膜5の表面に注入し又は吸着させた、正電荷を持つイオンと、有機含有シリコン酸化膜5(特にビアホール8の壁部)中のアミン又は塩基性物質との間に酸塩基反応を生じさせることができる。従って、有機含有シリコン酸化膜5中のアミン若しくは塩基性物質を中和でき又は該アミン等の濃度を低減できる。尚、前述のプラズマ処理によるイオンのスパッタリング効果によって、ビアホール8に、わずかな(例えば幅x0 程度)開口拡大が生じるが、後のトレンチパターン形成工程(図6(e)参照)で寸法制御を行なうことにより、ビアホール8の開口拡大が問題を生じることはない。
【0111】
次に、図6(d)に示すように、ビアホール8の内部を含む有機含有シリコン酸化膜5の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜10を堆積する。ここで、前工程のプラズマ処理により、有機含有シリコン酸化膜5中のアミン又は塩基性物質の濃度が低下しているため、露光時にレジスト膜10から発生する酸が失活してしまうことを防止できるので、レジスト膜10は変質しない。
【0112】
その後、図6(e)に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜10に開口部(トレンチパターン)を形成する。これにより、トレンチパターンを持つレジスト膜10、つまりレジストパターン10aが形成される。ここで、トレンチ形成領域は、ビアホール8が形成された領域を含んでいる。
【0113】
続いて、図6(f)に示すように、レジストパターン10aをマスクとして、有機含有シリコン酸化膜5に対してドライエッチングを行なって、有機含有シリコン酸化膜5に、ビアホール8と接続する深さd0 のトレンチ(配線用溝)11を形成する。
【0114】
その後、図6(g)に示すように、レジストパターン10aをアッシングにより除去した後、第1の保護膜4におけるビアホール8に露出する部分に対してエッチングを行なって該部分を開口することにより、第1の金属配線3の上面を露出させる。
【0115】
その後、図6(h)に示すように、例えば第1の実施形態と同様の方法により、ビアホール8及びトレンチ11の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第2の金属配線12を形成する。
【0116】
以上に説明したように、第5の実施形態によると、有機含有シリコン酸化膜5にビアホ−ル8を形成した後、ビアホ−ル8の壁部を含む有機含有シリコン酸化膜5に、正電荷を持つイオンを注入し又は吸着させ、その後、化学増幅型レジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜10(ビアホ−ル8が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン10a)を形成する。このため、有機含有シリコン酸化膜5に注入し又は吸着させた、正電荷を持つイオンと、有機含有シリコン酸化膜5中のアミン又は塩基性物質との間に酸塩基反応を生じさせることができ、それによって有機含有シリコン酸化膜5中のアミン若しくは塩基性物質を中和でき又は該アミン等の濃度を低減できる。これにより、有機含有シリコン酸化膜5と化学増幅型レジストとが直接接触する場合にも、露光時に化学増幅型レジストから発生する酸が失活してしまうことを防止できる。従って、レジストの現像不良を防止でき、それによって所望のトレンチパターンを持つレジスト膜10つまり裾引きのないレジストパターン10aを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0117】
また、第5の実施形態によると、プラズマ16を用いて正電荷を持つイオンを有機含有シリコン酸化膜5に注入することによって、次のような効果が得られる。すなわち、正電荷を含むプラズマ16を形成するためのガスとしては、様々な種類のガス、例えばプラズマ中でCl+ という陽イオンを生じるCl2 ガスを用いることができる。また、半導体基板1をプラズマ16にさらすときに、半導体基板1を陰極側に設置することにより、陽イオンを有機含有シリコン酸化膜5に簡単に注入することができる。すなわち、第5の実施形態では、基本的にどのようなガスを用いても、レジストポイズニング現象を防止できるという効果が得られる。
【0118】
尚、第5の実施形態において、有機含有シリコン酸化膜5の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばSiOCを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜5に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【0119】
また、第5の実施形態において、ビアホール8の形成後に、有機含有シリコン酸化膜5上の反射防止膜19を除去した。しかし、有機材料からなる反射防止膜19に代えて、例えばSiONからなる反射防止膜を用いる場合には、該反射防止膜を残存させる。このようにすると、トレンチパターン形成時に、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。
【0120】
また、第5の実施形態において、正電荷を持つイオンを有機含有シリコン酸化膜5の表面に注入し又は吸着させたが、これに代えて、他の電子受容体を有機含有シリコン酸化膜5の表面に注入し又は吸着させても、同様の効果が得られる。
【0121】
また、第5の実施形態において、トレンチパターンを持つレジスト膜10(レジストパターン10a)を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0122】
(第6の実施形態)
以下、本発明の第6の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【0123】
図7(a)〜(h)は、第6の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0124】
まず、第1の実施形態の図1(a)に示す工程と同様に図7(a)に示すように、例えば半導体基板1の上に全面に亘って、例えばSiO2 からなる層間絶縁膜2を堆積する。その後、層間絶縁膜2に第1の金属配線3を埋め込むと共に、層間絶縁膜2の上面を平坦化する。次に、平坦化された層間絶縁膜2の上及び第1の金属配線3の上に、例えばSiNからなる第1の保護膜4を形成する。その後、第1の保護膜4の上に全面に亘って、低誘電率膜、例えばSiOCからなる厚さ400nm程度の有機含有シリコン酸化膜(炭素含有シリコン酸化膜)5を堆積した後、有機含有シリコン酸化膜5の上に全面に亘って、例えば有機材料からなる反射防止膜19を形成する。その後、リソグラフィー法により、ビアホール形成領域に開口部を持つレジスト膜7、つまりビアホールパターンを持つレジスト膜7を形成する。
【0125】
その後、レジスト膜7をマスクとして、反射防止膜19及び有機含有シリコン酸化膜5に対して順次ドライエッチングを行なって、図7(b)に示すように、ビアホール8を形成する。尚、レジスト膜7及び反射防止膜19は、ビアホール8の形成後にアッシングにより除去される。
【0126】
次に、図7(c)に示すように、H2 ガス若しくはH2 Oガス又はそれらを主成分とするガスからなるプラズマ17に半導体基板1をさらすことにより、H+ イオン又はOH+ イオンを有機含有シリコン酸化膜5の表面に注入し又は吸着させる。これにより、プラズマ処理によって有機含有シリコン酸化膜5の表面に注入し又は吸着させたH+ イオン又はOH+ イオンと、有機含有シリコン酸化膜5(特にビアホール8の壁部)中のアミン又は塩基性物質との間に酸塩基反応を生じさせることができる。従って、有機含有シリコン酸化膜5中のアミン若しくは塩基性物質を中和でき又は該アミン等の濃度を低減できる。尚、前述のプラズマ処理によって有機含有シリコン酸化膜5に入射されるイオンは、質量の小さいH+ イオン又はOH+ イオンであるため、そのスパッタリング効果は小さいので、第5の実施形態(図6(c)参照)で見られた、ビアホール8の開口拡大は起こらない。また、H+ イオン又はOH+ イオンの質量及び大きさが小さいので、半導体基板1のプラズマダメージ、特に有機含有シリコン酸化膜5のプラズマダメージも極小に抑制することができる。
【0127】
次に、図7(d)に示すように、ビアホール8の内部を含む有機含有シリコン酸化膜5の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜10を堆積する。ここで、前工程のプラズマ処理により、有機含有シリコン酸化膜5中のアミン又は塩基性物質の濃度が低下しているため、露光時にレジスト膜10から発生する酸が失活してしまうことを防止できるので、レジスト膜10は変質しない。
【0128】
その後、図7(e)に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜10に開口部(トレンチパターン)を形成する。これにより、トレンチパターンを持つレジスト膜10つまりレジストパターン10aが形成される。ここで、トレンチ形成領域は、ビアホール8が形成された領域を含んでいる。
【0129】
続いて、図7(f)に示すように、レジストパターン10aをマスクとして、有機含有シリコン酸化膜5に対してドライエッチングを行なって、有機含有シリコン酸化膜5に、ビアホール8と接続する深さd0 のトレンチ(配線用溝)11を形成する。
【0130】
その後、図7(g)に示すように、レジストパターン10aをアッシングにより除去した後、第1の保護膜4におけるビアホール8に露出する部分に対してエッチングを行なって該部分を開口することにより、第1の金属配線3の上面を露出させる。
【0131】
その後、図7(h)に示すように、例えば第1の実施形態と同様の方法により、ビアホール8及びトレンチ11の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第2の金属配線12を形成する。
【0132】
以上に説明したように、第6の実施形態によると、有機含有シリコン酸化膜5にビアホ−ル8を形成した後、ビアホ−ル8の壁部を含む有機含有シリコン酸化膜5にH+ イオン又はOH+ イオンを注入し又は吸着させ、その後、化学増幅型レジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜10(ビアホ−ル8が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン10a)を形成する。このため、有機含有シリコン酸化膜5に注入し又は吸着させたH+ イオン又はOH+ イオンと、有機含有シリコン酸化膜5中のアミン又は塩基性物質との間に酸塩基反応を生じさせることができ、それによって有機含有シリコン酸化膜5中のアミン若しくは塩基性物質を中和でき又は該アミン等の濃度を低減できる。これにより、有機含有シリコン酸化膜5と化学増幅型レジストとが直接接触する場合にも、露光時に化学増幅型レジストから発生する酸が失活してしまうことを防止できる。従って、レジストの現像不良を防止でき、それによって所望のトレンチパターンを持つレジスト膜10、つまり裾引きのないレジストパターン10aを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0133】
また、第6の実施形態によると、有機含有シリコン酸化膜5に、質量の小さいH+ イオン又はOH+ イオンを入射するので、ビアホール8の開口寸法の拡大を防止できる。また、半導体基板1のプラズマダメージ、特に有機含有シリコン酸化膜5のプラズマダメージを最小限に抑制することができる。
【0134】
尚、第6の実施形態において、有機含有シリコン酸化膜5の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばSiOCを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜5に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【0135】
また、第6の実施形態において、ビアホール8の形成後に、有機含有シリコン酸化膜5上の反射防止膜19を除去した。しかし、有機材料からなる反射防止膜19に代えて、例えばSiONからなる反射防止膜を用いる場合には、該反射防止膜を残存させる。このようにすると、トレンチパターン形成時に、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。
【0136】
また、第6の実施形態において、トレンチパターンを持つレジスト膜10(レジストパターン10a)を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0137】
(第7の実施形態)
以下、本発明の第7の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【0138】
図8(a)〜(e)は、第7の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0139】
尚、第7の実施形態においては、まず、図1(a)〜(c)に示す第1の実施形態に係る電子デバイスの製造方法の各工程を実施するものとする。すなわち、図1(a)に示すように、半導体基板1上に、層間絶縁膜2、第1の金属配線3、第1の保護膜4、低誘電率膜(具体的には有機含有シリコン酸化膜)5、反射防止膜6、及びビアホールパターンを持つレジスト膜7を順次形成する。その後、図1(b)に示すように、反射防止膜6及び有機含有シリコン酸化膜5にビアホール8を形成した後、図1(c)に示すように、アッシングによりレジスト膜7を除去する。
【0140】
ここで、本実施形態では、エッチングによりビアホール8を形成する工程で発生したポリマー等のレジスト残さを除去するための洗浄を行なわない。すなわち、図8(a)に示すように、ビアホール8の内表面及び反射防止膜6の表面のそれぞれの上に全面に亘ってレジスト残さ18が残存したままの状態にしておく。尚、ビアホール8を形成するためのエッチングは、基板表面全体に対して行なわれるものであるので、レジスト残さ18は、ビアホール8の内表面全体に隙間なく付着する。また、レジスト残さ18は、ビアホール8を形成するためのエッチング工程で用いたC等のフルオロカーボンガスから生じた生成物であって、具体的には、C(x及びyは自然数)とシリコンとの化合物である。本実施形態では、このレジスト残さ18を、第1の実施形態の第2の保護膜9と同様に、有機含有シリコン酸化膜5に対する保護膜として活用する。
【0141】
次に、図8(b)に示すように、ビアホール8の内部を含むレジスト残さ18の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜10を堆積する。ここで、ビアホール8を形成するためのエッチング後に残存させたレジスト残さ18の存在により、有機含有シリコン酸化膜5とレジスト膜10とは直接接触しない。よって、第1の実施形態で述べた酸の失活現象は起こらないので、レジスト膜10は変質しない。
【0142】
その後、図8(c)に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜10に幅S0 の開口部を形成する。これにより、トレンチパターンを持つレジスト膜10、つまりレジストパターン10aが形成される。ここで、トレンチ形成領域は、ビアホール8が形成された領域を含んでいる。
【0143】
続いて、図8(d)に示すように、レジストパターン10aをマスクとして、レジスト残さ18、反射防止膜6及び有機含有シリコン酸化膜5に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜5及び反射防止膜6に、ビアホール8と接続する深さ(反射防止膜6の表面からの深さ)d0 のトレンチ(配線用溝)11を形成する。
【0144】
その後、図8(e)に示すように、例えばO2 ガスを用いることにより、レジストパターン10a、並びにレジストパターン10aの下側のレジスト残さ18及びビアホール8の内表面上のレジスト残さ18を除去する。その後、第1の保護膜4におけるビアホール8に露出する部分に対してエッチングを行なって該部分を開口することにより、第1の金属配線3の上面を露出させる。その後、例えば第1の実施形態と同様の方法により、ビアホール8及びトレンチ11の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第2の金属配線12を形成する。
【0145】
以上に説明したように、第7の実施形態によると、有機含有シリコン酸化膜5にビアホ−ル8をエッチングにより形成した後、該エッチング工程で生じたレジスト残さ18をビアホ−ル8の壁面等の上に残存させたまま、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜10(ビアホ−ル8が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン10a)を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル8内でレジストと有機含有シリコン酸化膜5とが直接接することがないので、有機含有シリコン酸化膜5中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜10、つまり裾引きのないレジストパターン10aを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0146】
また、第7の実施形態によると、有機含有シリコン酸化膜5の上に反射防止膜6を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。また、レジスト残さ18を反射防止膜6の上にも残存させているので、レジストポイズニング現象を確実に防止できる。
【0147】
また、第7の実施形態によると、トレンチ11の形成後に、ビアホール8の壁面を覆うレジスト残さ18を除去しているので、ビアホール8に形成されるビアプラグの抵抗の増大を防止できる。
【0148】
尚、第7の実施形態において、有機含有シリコン酸化膜5の上に反射防止膜6を形成したが、これに代えて、反射防止膜6を形成しなくてもよい。この場合、レジスト残さ18は、ビアホール8の外側の有機含有シリコン酸化膜5の露出表面全体と、ビアホール8の壁面に露出した有機含有シリコン酸化膜5の側面を含むビアホール8の内表面全体とを覆うことになる。従って、有機含有シリコン酸化膜5とレジスト膜10とが直接接触することを防止できる。
【0149】
また、第7の実施形態において、有機含有シリコン酸化膜5の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばSiOCを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜5に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【0150】
また、第7の実施形態において、レジスト残さ18の組成は特に限定されるものでないが、レジスト残さ18が、例えばC(x及びyは自然数)とシリコンとの化合物であると、レジストポイズニング現象を確実に防止できる。
【0151】
また、第7の実施形態において、トレンチパターンを持つレジスト膜10(レジストパターン10a)を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0152】
(第8の実施形態)
以下、本発明の第8の実施形態に係る電子デバイスの製造方法について図面を参照しながら説明する。
【0153】
図9(a)〜(f)は、第8の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【0154】
尚、第8の実施形態においては、まず、図1(a)〜(c)に示す第1の実施形態に係る電子デバイスの製造方法の各工程を実施するものとする。すなわち、図1(a)に示すように、半導体基板1上に、層間絶縁膜2、第1の金属配線3、第1の保護膜4、低誘電率膜(具体的には有機含有シリコン酸化膜)5、反射防止膜6、及びビアホールパターンを持つレジスト膜7を順次形成する。その後、図1(b)に示すように、反射防止膜6及び有機含有シリコン酸化膜5にビアホール8を形成した後、図1(c)に示すように、アッシングによりレジスト膜7を除去する。
【0155】
ここで、本実施形態では、第7の実施形態と同様に、エッチングによりビアホール8を形成する工程で発生したポリマー等のレジスト残さを除去するための洗浄を行なわない。すなわち、図9(a)に示すように、ビアホール8の内表面及び反射防止膜6の表面のそれぞれの上に全面に亘ってレジスト残さ18が残存したままの状態にしておく。尚、ビアホール8を形成するためのエッチングは、基板表面全体に対して行なわれるものであるので、レジスト残さ18は、ビアホール8の内表面全体に隙間なく付着する。また、レジスト残さ18は、ビアホール8を形成するためのエッチング工程で用いたC等のフルオロカーボンガスから生じた生成物であって、具体的には、C(x及びyは自然数)とシリコンとの化合物である。また、本実施形態でも、第7の実施形態と同様に、レジスト残さ18を、有機含有シリコン酸化膜5に対する保護膜として活用する。
【0156】
次に、図9(b)に示すように、ビアホール8の内部を含むレジスト残さ18の上に全面に亘って、化学増幅型ポジレジストからなるレジスト膜10を堆積する。ここで、ビアホール8を形成するためのエッチング後に残存させたレジスト残さ18の存在により、有機含有シリコン酸化膜5とレジスト膜10とは直接接触しない。よって、第1の実施形態で述べた酸の失活現象は起こらないので、レジスト膜10は変質しない。
【0157】
その後、図9(c)に示すように、トレンチパターンを持つフォトマスクを用いた露光とそれに続く現像、つまりリソグラフィーによって、トレンチ形成領域のレジスト膜10に幅S0 の開口部を形成する。これにより、トレンチパターンを持つレジスト膜10、つまりレジストパターン10aが形成される。ここで、トレンチ形成領域は、ビアホール8が形成された領域を含んでいる。
【0158】
その後、図9(d)に示すように、例えばO2 ガスを用いたRIE(reactiveion etching)方式のアッシングを行なうことにより、レジストパターン10aの外側のレジスト残さ18、つまりレジスト膜10の開口部に露出するレジスト残さ18(具体的にはレジストパターン10aに覆われていない反射防止膜6上のレジスト残さ18と、ビアホール8の内表面全体を覆うレジスト残さ18)を全て除去する。
【0159】
尚、本実施形態が第7の実施形態と異なっている点は、トレンチ形成工程(図9(e)参照)の前に、トレンチ形成領域の反射防止膜6上のレジスト残さ18を予め除去していることである。このため、第7の実施形態のトレンチ形成工程(図8(d)参照)と比較して、本実施形態の方が、トレンチ形成領域にレジスト残さ18が存在しない分、トレンチ形成のためのエッチング時の負荷を低減できる。従って、該エッチングに要する時間を短縮してレジストエッチング量を低減できる。
【0160】
続いて、図9(e)に示すように、レジストパターン10aをマスクとして、反射防止膜6及び有機含有シリコン酸化膜5に対して順次ドライエッチングを行なって、有機含有シリコン酸化膜5及び反射防止膜6に、ビアホール8と接続する深さ(反射防止膜6の表面からの深さ)d0 のトレンチ(配線用溝)11を形成する。前述のように、本実施形態では、図9(e)に示す工程よりも前に、トレンチ形成領域のレジスト残さ18を除去しているので、第7の実施形態と比べて、トレンチ形成のためのエッチング時の負荷を低減でき、それにより、該エッチングに要する時間を短縮してレジストエッチング量の低減等を図ることができる。
【0161】
その後、図9(f)に示すように、レジストパターン10aをアッシングにより除去した後、第1の保護膜4におけるビアホール8に露出する部分に対してエッチングを行なって該部分を開口することにより、第1の金属配線3の上面を露出させる。その後、例えば第1の実施形態と同様の方法により、ビアホール8及びトレンチ11の内部に金属を埋め込むことによって、デュアルダマシン構造を持つ第2の金属配線12を形成する。
【0162】
以上に説明したように、第8の実施形態によると、有機含有シリコン酸化膜5にビアホ−ル8をエッチングにより形成した後、該エッチング工程で生じたレジスト残さ18をビアホ−ル8の壁面等の上に残存させたまま、化学増幅型ポジレジストを用いたリソグラフィーにより、トレンチパターンを持つレジスト膜10(ビアホ−ル8が形成された領域を含むトレンチ形成領域に開口部を持つレジストパターン10a)を形成する。このため、化学増幅型ポジレジストの塗布時にビアホ−ル8内でレジストと有機含有シリコン酸化膜5とが直接接することがないので、有機含有シリコン酸化膜5中のアミン又は塩基性物質がレジスト中に拡散すること、つまりレジストポイズニング現象を防止できる。従って、レジストの現像不良を防止でき、それにより所望のトレンチパターンを持つレジスト膜10、つまり裾引きのないレジストパターン10aを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0163】
また、第8の実施形態によると、有機含有シリコン酸化膜5の上に反射防止膜6を形成しているので、化学増幅型レジストを用いたリソグラフィーを正確に行なうことができる。また、レジスト残さ18を反射防止膜6の上にも残存させているので、レジストポイズニング現象を確実に防止できる。
【0164】
また、第8の実施形態によると、トレンチ形成工程(図9(e)参照)の前に、レジスト膜10の開口部に露出するレジスト残さ18、つまりトレンチ形成領域のレジスト残さ18を予め除去する。このため、ビアホール8の壁面を覆うレジスト残さ18も除去されるので、ビアホール8に形成されるビアプラグの抵抗の増大を防止できる。また、トレンチ形成のためのエッチング時の負荷を低減できるので、該エッチングに要する時間を短縮してレジストエッチング量を低減できる。
【0165】
尚、第8の実施形態において、有機含有シリコン酸化膜5の上に反射防止膜6を形成したが、これに代えて、反射防止膜6を形成しなくてもよい。この場合、レジスト残さ18は、ビアホール8の外側の有機含有シリコン酸化膜5の露出表面全体と、ビアホール8の壁面に露出した有機含有シリコン酸化膜5の側面を含むビアホール8の内表面全体とを覆うことになる。従って、有機含有シリコン酸化膜5とレジスト膜10とが直接接触することを防止できる。
【0166】
また、第8の実施形態において、有機含有シリコン酸化膜5の材料は、シリコン酸化膜よりも比誘電率の小さい材料であれば特に限定されないが、例えばSiOCを用いた場合には配線間の容量を確実に低減できる。また、有機含有シリコン酸化膜5に代えて、他の低誘電率膜、例えばポーラス膜等を用いてもよい。
【0167】
また、第8の実施形態において、レジスト残さ18の組成は特に限定されるものでないが、レジスト残さ18が、例えばC(x及びyは自然数)とシリコンとの化合物であると、レジストポイズニング現象を確実に防止できる。
【0168】
また、第8の実施形態において、トレンチパターンを持つレジスト膜10(レジストパターン10a)を形成するために、化学増幅型ポジレジストを用いたが、これに代えて、化学増幅型ネガレジストを用いてもよい。この場合も、寸法拡大のないトレンチパターンを持つレジスト膜、つまりトレンチ形成領域に所望の寸法通りの開口部を持つレジストパターンを形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【0169】
【発明の効果】
本発明によると、化学増幅型レジストの塗布時にホ−ル内でレジストと低誘電率膜とが直接接触することを防止することにより、又は、ホ−ル壁部の低誘電率膜中のアミン等を中和し又は該アミン等の濃度を低減することにより、次のような効果が得られる。すなわち、露光時に化学増幅型レジストから発生する酸が失活してしまうことを防止できるため、レジストの現像不良を防止できる。従って、所望のトレンチパターンを持つレジスト膜を形成できるので、デュアルダマシン構造の配線を確実に形成できる。
【図面の簡単な説明】
【図1】(a)〜(d)は本発明の第1の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図2】(a)〜(e)は本発明の第1の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図3】(a)〜(e)は本発明の第2の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図4】(a)〜(e)は本発明の第3の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図5】(a)〜(e)は本発明の第4の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図6】(a)〜(h)は本発明の第5の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図7】(a)〜(h)は本発明の第6の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図8】(a)〜(e)は本発明の第7の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図9】(a)〜(f)は本発明の第8の実施形態に係る電子デバイスの製造方法の各工程を示す断面図である。
【図10】(a)及び(b)は従来の配線形成方法において化学増幅型ポジレジストを用いた場合に生じる問題点を示す図である。
【図11】(a)及び(b)は従来の配線形成方法において化学増幅型ネガレジストを用いた場合に生じる問題点を示す図である。
【図12】(a)は、ビアホールが形成された絶縁膜上に、所望のマスク寸法通りのトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図であり、(b)は、ビアホールが形成された絶縁膜上に、化学増幅型ポジレジストを用いたリソグラフィーにより、裾引きのあるトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図であり、(c)は、ビアホールが形成された絶縁膜上に、所望のマスク寸法よりも大きいトレンチパターンを持つレジスト膜が形成された場合の様子を示す平面図である。
【符号の説明】
1  半導体基板
2  層間絶縁膜
3  第1の金属配線
4  第1の保護膜
5  有機含有シリコン酸化膜
6  反射防止膜
7  レジスト膜
8  ビアホール
9  第2の保護膜(酸化膜)
9a サイドウォール
10  レジスト膜
10a レジストパターン
11  トレンチ(配線用溝)
12  第2の金属配線
13  プラズマ
14  第2の保護膜(フルオロカーボン膜)
15  表面改質層
16  プラズマ
17  プラズマ
18  レジスト残さ
19  反射防止膜
0   トレンチ幅
0   トレンチ深さ
1   反射防止膜のエッチング厚さ
0   ビアホールの開口拡大幅

Claims (16)

  1. 基板上に低誘電率膜を形成する工程と、
    前記低誘電率膜にホ−ルを形成する工程と、
    少なくとも前記ホ−ルの壁面の上に保護膜を形成する工程と、
    前記保護膜を形成する工程よりも後に、前記ホ−ルを含む前記低誘電率膜の上に化学増幅型レジストを塗布し、該塗布された化学増幅型レジストに対して露光及び現像を行なうことによって、前記ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜を形成する工程と、
    前記レジスト膜をマスクとして前記低誘電率膜に対してエッチングを行なって、前記ホ−ルと接続する配線用溝を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
  2. 前記保護膜は、前記ホ−ルの外側の前記低誘電率膜の上にも形成されていることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記ホ−ルの外側の前記低誘電率膜の上に反射防止膜が形成されていることを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 前記保護膜は、前記反射防止膜の上にも形成されていることを特徴とする請求項3に記載の半導体装置の製造方法。
  5. 前記配線用溝を形成する工程よりも後に、前記保護膜を除去する工程をさらに備えていることを特徴とする請求項1に記載の半導体装置の製造方法。
  6. 前記低誘電率膜は炭素含有シリコン酸化膜又はポーラス膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
  7. 前記炭素含有シリコン酸化膜はSiOC膜であることを特徴とする請求項6に記載の半導体装置の製造方法。
  8. 前記保護膜は炭素非含有のシリコン酸化膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
  9. 前記保護膜は、フルオロカーボンガスからなるプラズマを用いて形成されたフルオロカーボン膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
  10. 前記保護膜は、前記ホ−ルの壁面に露出した前記低誘電率膜の表面を高密度化することにより形成された改質層であることを特徴とする請求項1に記載の半導体装置の製造方法。
  11. 基板上に低誘電率膜を形成する工程と、
    前記低誘電率膜にホ−ルを形成する工程と、
    少なくとも前記ホ−ルの壁面に露出した前記低誘電率膜に電子受容体を吸着させ又は注入する工程と、
    前記電子受容体を吸着させ又は注入する工程よりも後に、前記ホ−ルを含む前記低誘電率膜の上に化学増幅型レジストを塗布し、該塗布された化学増幅型レジストに対して露光及び現像を行なうことによって、前記ホ−ルが形成された領域を含む配線形成領域に開口部を持つレジスト膜を形成する工程と、
    前記レジスト膜をマスクとして前記低誘電率膜に対してエッチングを行なって、前記ホ−ルと接続する配線用溝を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
  12. 前記電子受容体を吸着させ又は注入する工程は、プラズマを用いて前記低誘電率膜に正電荷を持つイオンを吸着させ又は注入する工程を含むことを特徴とする請求項11に記載の半導体装置の製造方法。
  13. 前記プラズマを構成するガスは、H2 ガス及びH2 Oガスのうちの少なくとも1つを含むことを特徴とする請求項12に記載の半導体装置の製造方法。
  14. 基板上に低誘電率膜を形成する工程と、
    プラグ形成領域に開口部を持つ第1のレジスト膜をマスクとして前記低誘電率膜に対してエッチングを行なってホ−ルを形成する工程と、
    アッシングにより前記第1のレジスト膜を除去する工程と、
    前記第1のレジスト膜を除去する工程で生じたレジスト残さを少なくとも前記ホ−ルの壁面の上に残存させたまま、前記ホ−ルを含む前記低誘電率膜の上に化学増幅型レジストを塗布し、該塗布された化学増幅型レジストに対して露光及び現像を行なうことによって、前記ホ−ルが形成された領域を含む配線形成領域に開口部を持つ第2のレジスト膜を形成する工程と、
    前記第2のレジスト膜をマスクとして前記低誘電率膜に対してエッチングを行なって、前記ホ−ルと接続する配線用溝を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
  15. 前記第2のレジスト膜を形成する工程において前記レジスト残さは前記ホ−ルの外側の前記低誘電率膜の上にも残存しており、
    前記第2のレジスト膜を形成する工程と前記配線用溝を形成する工程との間に、前記第2のレジスト膜の開口部に露出する前記レジスト残さを除去する工程をさらに備えていることを特徴とする請求項14に記載の半導体装置の製造方法。
  16. 前記レジスト残さは、C(x及びyは自然数)とシリコンとの化合物よりなることを特徴とする請求項14に記載の半導体装置の製造方法。
JP2003009016A 2002-03-27 2003-01-17 電子デバイスの製造方法 Expired - Fee Related JP3962339B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003009016A JP3962339B2 (ja) 2002-03-27 2003-01-17 電子デバイスの製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002087883 2002-03-27
JP2003009016A JP3962339B2 (ja) 2002-03-27 2003-01-17 電子デバイスの製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006303013A Division JP4606399B2 (ja) 2002-03-27 2006-11-08 電子デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2004006633A true JP2004006633A (ja) 2004-01-08
JP3962339B2 JP3962339B2 (ja) 2007-08-22

Family

ID=30446090

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003009016A Expired - Fee Related JP3962339B2 (ja) 2002-03-27 2003-01-17 電子デバイスの製造方法

Country Status (1)

Country Link
JP (1) JP3962339B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005088185A1 (ja) * 2004-03-10 2005-09-22 Zeon Corporation ガス製造設備、ガス供給容器、及び電子装置製造用ガス
JP2007335621A (ja) * 2006-06-15 2007-12-27 Sony Corp 半導体装置の製造方法
KR20190015132A (ko) * 2017-08-03 2019-02-13 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법
JP2022113742A (ja) * 2017-05-18 2022-08-04 株式会社半導体エネルギー研究所 表示装置及び表示モジュール

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005088185A1 (ja) * 2004-03-10 2005-09-22 Zeon Corporation ガス製造設備、ガス供給容器、及び電子装置製造用ガス
JP2007335621A (ja) * 2006-06-15 2007-12-27 Sony Corp 半導体装置の製造方法
JP2022113742A (ja) * 2017-05-18 2022-08-04 株式会社半導体エネルギー研究所 表示装置及び表示モジュール
JP7321323B2 (ja) 2017-05-18 2023-08-04 株式会社半導体エネルギー研究所 表示装置及び表示モジュール
KR20190015132A (ko) * 2017-08-03 2019-02-13 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법
KR102678853B1 (ko) 2017-08-03 2024-06-26 도쿄엘렉트론가부시키가이샤 피처리체를 처리하는 방법

Also Published As

Publication number Publication date
JP3962339B2 (ja) 2007-08-22

Similar Documents

Publication Publication Date Title
JP3829162B2 (ja) 半導体素子の導電配線形成方法
TWI423330B (zh) 損壞之多重堆疊雙層膜的選擇性移除方法
US7022619B2 (en) Method for fabricating electronic device
EP1619718A1 (en) Electronic device and its manufacturing method
KR100739252B1 (ko) 반도체 소자의 제조 방법
CN101154586A (zh) 接触孔的制造方法
JP5201326B2 (ja) 多層配線の製造方法
JP2004273483A (ja) 配線構造の形成方法
US6645864B1 (en) Physical vapor deposition of an amorphous silicon liner to eliminate resist poisoning
KR20010070419A (ko) 배선형성방법
WO1999054930A1 (en) Deep submicron metallization using deep uv photoresist
JP3962339B2 (ja) 電子デバイスの製造方法
JP2004128074A (ja) 半導体装置の製造方法
KR20070008118A (ko) 반도체소자의 금속 콘택 형성방법
JP4606399B2 (ja) 電子デバイスの製造方法
JP3359622B2 (ja) 配線形成方法
JP2000188329A (ja) 半導体装置の製造方法および多層配線構造の形成方法
KR100744803B1 (ko) 반도체 소자의 mim 캐패시터 제조방법
JP2004221439A (ja) 電子デバイスの製造方法
JP3173652B2 (ja) 半導体装置およびその製造方法
US11942324B2 (en) Method for BEOL metal to dielectric adhesion
US7524760B2 (en) Semiconductor device and method for manufacturing the same
KR100278995B1 (ko) 반도체장치의 비어홀 형성방법
JP2008135649A (ja) 半導体装置の製造方法
JP2008251741A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060912

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061108

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061226

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070119

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070424

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070518

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110525

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110525

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120525

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120525

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130525

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees