CN101154586A - 接触孔的制造方法 - Google Patents
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Abstract
本发明披露一种接触孔的制造方法。提供一半导体基底，其具有一导电区域，于该半导体基底及该导电区域上沉积一介电层，接着于该介电层上涂布一蚀刻抵挡层、一含硅层以及一光致抗蚀剂层。随后，进行一光刻工艺，于该光致抗蚀剂层中形成一第一开口，再利用该光致抗蚀剂层作为一蚀刻屏蔽，经由该第一开口蚀刻该含硅层，以于该含硅层中形成一具有渐缩倾斜侧壁的第二开口，然后，分别利用该含硅层以及该蚀刻抵挡层作为蚀刻屏蔽，经由该第二开口蚀刻该蚀刻抵挡层以及该介电层，以于该介电层中形成一接触孔，暴露出部分的该导电区域。
Description
技术领域
本发明涉及半导体工艺领域，特别是涉及一种在半导体晶片上形成接触孔等开口的工艺。本发明尤其适合应用在线宽在65纳米或者45纳米以下的半导体工艺。
背景技术
随着集成电路的线宽不断地缩小，半导体元件的微小化已进入到深次微米以及纳米等级，而单一芯片上的半导体元件的密度越大表示元件之间的间隔也就越小，这使得接触孔的制作越来越困难。尤其当半导体元件的线宽达到65纳米，甚至45纳米等级时，要制作出如接触孔、介层洞与沟槽等开口，特别是高深宽比(aspect ratio)的开口，难度日益升高。
目前接触孔蚀刻工艺多半是利用光致抗蚀剂屏蔽法(photoresist maskapproach)与硬屏蔽法(hard mask approach)两种方式进行。其中，光致抗蚀剂屏蔽法因黄光工艺在193纳米光致抗蚀剂上的光学限制，在65纳米线宽的接触孔的制造方法，间距(pitch)为180至200纳米的光学限制，只能给予在线约120纳米的显影后关键尺寸(after development inspect critical dimension，ADICD)，并且为了增加光致抗蚀剂聚焦景深(depth of focus，DOF)的余裕度，必须将193纳米光致抗蚀剂的厚度进一步减少及薄化，但也因此造成后续蚀刻时的难度。此外，现有的光致抗蚀剂屏蔽法仍然存有标准波(standard wave)以及碗形轮廓(bowling profile)等缺点。
现有的硬屏蔽法则通常使用金属或金属合金作为蚀刻硬屏蔽，但是却会增加工艺的复杂性。除了必须考虑硬屏蔽本身的材料是否耐蚀刻以外，硬屏蔽在沉积时是否影响前层，例如，对已形成有硅化镍金属层的元件而言，其后续硬屏蔽在沉积时的温度即不适合超过400℃，以及在蚀刻后剩下的硬屏蔽层是否容易去除等等，都是必须额外考虑的因素。
由此可知，现有技艺关于形成接触孔的方法仍有诸多缺点待改善，该技术领域特别需要一种改良的接触孔制作方法，其可以避免使用到金属硬屏蔽，同时达到所要的蚀刻后关键尺寸(after etch inspect critical dimension，AEICD)以及接触孔轮廓。
发明内容
本发明的主要目的在提供一种改良的接触孔的制造方法，以解决上述现有技艺的问题。
根据本发明的优选实施例，本发明披露一种接触孔的制造方法。首先，提供一半导体基底，其上具有至少一导电区域；于该半导体基底以及该导电区域上沉积一介电层；接着，于该介电层上涂布一蚀刻抵挡层；于该蚀刻抵挡层上涂布一含硅硬屏蔽及抗反射(SHB)层；接着，于该SHB层上涂布一光致抗蚀剂层；随后，进行一光刻工艺，于该光致抗蚀剂层中形成一第一开口，其具有一显影后关键尺寸(ADICD)；再利用该光致抗蚀剂层作为一蚀刻屏蔽，经由该第一开口蚀刻该SHB层，以于该SHB层中形成一具有渐缩倾斜侧壁的第二开口，其底部具有一蚀刻后关键尺寸(AEICD)，且该AEICD约为该ADICD的40％至80％；然后，分别利用该SHB层以及该蚀刻抵挡层做为蚀刻屏蔽，经由该第二开口蚀刻该蚀刻抵挡层以及该介电层，以于该介电层中形成一接触孔，暴露出部分的该导电区域。
根据本发明的另一优选实施例，本发明披露一种接触孔的制造方法。首先，提供一半导体基底，其上具有至少一导电区域，接着，于该半导体基底以及该导电区域上沉积一介电层，接着，于该介电层上涂布一下层光致抗蚀剂层；烘烤固化该下层光致抗蚀剂层，接着，于该下层光致抗蚀剂层上涂布一含硅硬屏蔽及抗反射(SHB)层，接着，于该SHB层上涂布一上层光致抗蚀剂层，该上层光致抗蚀剂层的厚度小于该下层光致抗蚀剂层的厚度，接着，进行一光刻工艺，于该上层光致抗蚀剂层中形成一第一开口，接着，利用该上层光致抗蚀剂层作为一蚀刻屏蔽，经由该第一开口蚀刻该SHB层，以于该SHB层中形成一具有渐缩倾斜侧壁的第二开口，接着，分别利用该SHB层以及该下层光致抗蚀剂层做为蚀刻屏蔽，经由该第二开口蚀刻该下层光致抗蚀剂层以及该介电层，以于该介电层中形成一接触孔，暴露出部分的该导电区域。
根据本发明的另一优选实施例，本发明披露一种接触孔的制造方法，首先，提供一半导体基底，其上具有至少一导电区域，接着，于该半导体基底以及该导电区域上沉积一蚀刻停止层，接着，于该蚀刻停止层上沉积一介电层；于该介电层上涂布一下层光致抗蚀剂层，接着，烘烤固化该下层光致抗蚀剂层；于该下层光致抗蚀剂层上涂布一含硅硬屏蔽及抗反射(SHB)层；于该SHB层上涂布一上层光致抗蚀剂层，该上层光致抗蚀剂层的厚度小于该下层光致抗蚀剂层的厚度，接着，进行一光刻工艺，于该上层光致抗蚀剂层中形成一第一开口，接着，利用该上层光致抗蚀剂层作为一蚀刻屏蔽，经由该第一开口蚀刻该SHB层，以于该SHB层中形成一具有渐缩倾斜侧壁的第二开口，接着，分别利用该SHB层以及该下层光致抗蚀剂层做为蚀刻屏蔽，经由该第二开口蚀刻该下层光致抗蚀剂层以及该介电层，以于该介电层中形成一接触孔，暴露出部分的该蚀刻停止层，接着，经由该接触孔蚀除该蚀刻停止层，暴露出部分的该导电区域。
为了进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而所附图式仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1至图5绘示的是本发明优选实施例在半导体晶片上形成接触孔等开口的剖面示意图。
图6及图7绘示的是本发明另一优选实施例的剖面示意图。
图8绘示的是含硅的有机高分子聚合物或聚硅物的示意图，其具有一发色基团(chromophore group)以及一交联基团(crosslinkable group)。简单符号说明
1半导体晶片 10 底层
12导电区域 13 接触孔蚀刻停止层
14介电层 16 蚀刻抵挡层
18含硅硬屏蔽层 20 光致抗蚀剂层
22开口 28 开口
34接触孔
具体实施方式
请参阅图1至图5，其绘示的是本发明优选实施例在半导体晶片上形成接触孔等开口的剖面示意图。如图1所示，提供一半导体晶片1，其上具有一底层(base layer)10，在底层10上具有一导电区域12，其中底层10可以是一半导体基底，例如，硅基底、硅锗(SiGe)半导体基底、硅覆绝缘(silicon-on-insulator，SOI)基底等等，此时，导电区域12可以是一电性掺杂区域，例如，金氧半导体(metal-oxide-semiconductor，MOS)晶体管元件的源极/漏极掺杂区域(source/drain doping region)。
此外，底层10亦可以是一层间介电(inter-layer dielectric，ILD)层，例如，掺杂硅玻璃(doped silicate glass)、二氧化硅或者低介电常数(low-dielectricconstant)材料等等，此时，导电区域12可以是一下层金属内连线(lower metalinterconnection)，例如，以镶嵌(damascene)工艺包覆形成在底层10内的铜导线。若导电区域12是以镶嵌工艺形成在介电层中的铜金属，则通常在介电层与铜金属之间还会有一阻障层，用来避免铜的扩散，但此阻障层并未绘示在图中。
在底层10与导电区域12的表面上，覆盖有一介电层14，其可以是掺杂硅玻璃、二氧化硅或者低介电常数材料等等，形成方式可以利用化学气相沉积(chemical vapor deposition，CVD)法或者旋转涂布(spin-on coating，SOC)法等等。
如图2所示，接着在介电层14上形成一蚀刻抵挡层16，例如novolac型酚醛树脂(novolac resin)或者类似i-line光致抗蚀剂等材料，其厚度约为1500埃(angstrom)至3000埃，优选则为1800埃左右。若以i-line光致抗蚀剂为例，其形成方式以一般光致抗蚀剂涂布程序，涂布在介电层14上，然后再加以烘烤固化。
接着，在蚀刻抵挡层16上形成一含硅硬屏蔽及抗反射(Silicon-containingHard-mask Bottom anti-reflection coating，SHB)层18，其成分为含硅的有机高分子聚合物(organosilicon polymer)或聚硅物(polysilane)，至少具有一发色基团(chromophore group)以及一交联基团(crosslinkable group)，如图8所示，其具有的硅含量(silicon content)约介于重量百分比5％至30％，优选则介于15％至25％之间，此外，其成分中亦可以含有交联剂(crosslinking agent)，使SHB层18在照光后可产生交联反应。
根据本发明的优选实施例，SHB层18具有可通过硅含量的调整而获得不同耐蚀刻能力的特性，并且在光刻工艺中能够展现良好的抗反射性。换言之，本发明将其用来作为形成在光致抗蚀剂层底下的抗反射层，同时，通过调整其硅含量，与下方的蚀刻抵挡层16之间产生较高的蚀刻选择比(etchingselectivity)。
根据本发明的优选实施例，SHB层18的硅含量介于15％至25％之间，而其厚度则介于150埃至1100埃之间，优选为800埃左右。根据本发明的优选实施例，SHB层18以旋转涂布(spin-on)方式形成在蚀刻抵挡层16上，因此不会影响到前层，例如，已形成有硅化镍金属层的元件。
根据本发明的优选实施例，在完成前述的涂布后，可以再进行一烘烤工艺，将溶剂赶走。此外，前述的蚀刻抵挡层16在涂布后，亦可以先不进行烘烤，而是待SHB层18涂布完成后才一起进行烘烤的动作。
在形成SHB层18之后，接着于SHB层18上涂布一光致抗蚀剂层20。根据本发明的优选实施例，光致抗蚀剂层20为ArF光致抗蚀剂或者193纳米光致抗蚀剂。根据本发明，光致抗蚀剂层20的厚度不需要太厚，因为光致抗蚀剂层20其主要功能是在将其图案以干蚀刻方式转移至下方SHB层18时，作为一干蚀刻屏蔽。根据本发明的优选实施例，光致抗蚀剂层20的厚度仅需要600埃至2200埃之间，优选约为1500埃左右。相较于过去动辄需要3500埃以上的厚度，因此本发明可以在黄光光刻工艺中获得较大的工艺余裕度，也能获得较为精准的图案转移结果。
根据本发明的优选实施例，光致抗蚀剂层20的厚度小于蚀刻抵挡层16的厚度。根据本发明的优选实施例，SHB层18与蚀刻抵挡层16之间具有高蚀刻选择比。
如图3所示，接着进行一光刻工艺，利用曝光、显影等步骤，在光致抗蚀剂层20中形成一开口22，定义出最终欲形成在下方介电层14中的接触孔位置与形状。开口22暴露出部分的SHB层18的表面，且具有一显影后关键尺寸(after development inspect critical dimension，ADICD)，例如，65纳米。
接着，如图4所示，利用光致抗蚀剂层20作为一蚀刻屏蔽，进行一干蚀刻工艺，将开口22所定义的接触孔图案经由蚀刻转移至下方的SHB层18中，形成开口28，暴露出部分的蚀刻抵挡层16的表面。根据本发明的优选实施例，上述干蚀刻工艺中所使用的蚀刻气体至少包括全氟甲烷(tetrafluoromethane，CF4)气体以及一含氢的氟烷气体，例如，三氟甲烷(trifluoromethane，CHF3)。
举例来说，利用CF4/CHE3的蚀刻条件如下：压力约为80毫乇(millitorr)至150毫乇，优选为120毫乇，功率约为500瓦特至600瓦特之间，通入的CF4气体流量约为200至300标准立方毫米每分钟(sccm)，优选为200sccm，CHF3气体流量则约为5至30标准立方毫米每分钟(sccm)，优选为15sccm，蚀刻时间约为30秒至100秒之间，优选为35秒左右。
根据本发明的优选实施例，上述含氢的氟烷气体亦可以是CHxFy，其中，x＝1、2、3；y＝1、2、3。
本发明刻意将含氢的氟烷气体，例如，三氟甲烷(CHF3)，加入蚀刻气体成分中，其用意在使蚀刻下方的SHB层18过程中，营造出能够同时产生高分子沉积的蚀刻环境，如此一来，可以在SHB层18中蚀刻出如图4中所示的具有渐缩倾斜(tapered)侧壁的开口28，其中开口28的底部具有一小于开口22的显影后关键尺寸的蚀刻后关键尺寸(after etch inspect criticaldimension，AEICD)，例如，45纳米。
根据本发明，开口28的蚀刻后关键尺寸(AEICD)约为开口22的显影后关键尺寸(ADICD)的40％至80％左右(亦即，缩小率可达到20％至60％左右)。
此外，值得一提的是，若是使用不含氢的氟烷气体，例如，C4F6气体，混合全氟甲烷(CF4)气体，作为蚀刻气体成分，则吾人发现在蚀刻SHB层18过程中会有较严重的侧蚀问题，而容易在接触孔较密集处导致相邻接触孔的桥接(bridging)现象，因此并不适合。
如图5所示，接着利用SHB层18作为干蚀刻屏蔽，进行一干蚀刻工艺，经由开口28各向异性干蚀刻蚀刻抵挡层16，且在SHB层18消耗殆尽，将开口28所定义的接触孔图案转移至蚀刻抵挡层16后，继续以蚀刻抵挡层16作为干蚀刻屏蔽蚀刻介电层14，在介电层14中形成接触孔34，其尺寸大小即约略等于开口28的底部的蚀刻后关键尺寸(AEICD)，例如，45纳米。接触孔34暴露出部分的导电区域12的表面。
根据本发明的优选实施例，接触孔34的尺寸缩小率至少为开口22的显影后关键尺寸的20％以上，甚至可达30％至40％。
前述干蚀刻蚀刻抵挡层16的蚀刻条件如下：压力约为10毫乇(millitorr)，功率约为700瓦特至300瓦特之间，通入的气体为CO/O2/N2，流量分别为250/30/200sccm，蚀刻时间约为60秒左右。
请参阅图6及图7，其绘示的是本发明另一优选实施例的剖面示意图。如图6所示，根据本发明另一优选实施例，在底层10与导电区域12的表面上，先覆盖有一接触孔蚀刻停止层(contact etching stop layer，CESL)13，然后才覆盖介电层14。接触孔蚀刻停止层13可以是氮化硅(SiN)所构成，但不限于此，其厚度约为400埃至1500埃之间。
此实施例的前面步骤与图1至图4均相同，差异仅在于接触孔蚀刻停止层13的有无。根据本发明另一优选实施例，同样利用SHB层18作为干蚀刻屏蔽，进行一干蚀刻工艺，经由开口28各向异性干蚀刻蚀刻抵挡层16，且在SHB层18消耗殆尽，将开口28所定义的接触孔图案转移至蚀刻抵挡层16后，继续以蚀刻抵挡层16作为干蚀刻屏蔽蚀刻介电层14，在介电层14中形成接触孔34，暴露出部分的接触孔蚀刻停止层13的表面。
如图7所示，随后再以另一蚀刻工艺，经由接触孔34蚀刻掉暴露出来的接触孔蚀刻停止层13，暴露出下方的导电区域12。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (31)
1.一种接触孔的制造方法，包括：
提供半导体基底，其上具有至少一导电区域；
于该半导体基底以及该导电区域上沉积介电层；
于该介电层上涂布蚀刻抵挡层；
于该蚀刻抵挡层上涂布含硅层；
于该含硅层上涂布光致抗蚀剂层；
进行光刻工艺，于该光致抗蚀剂层中形成第一开口，其具有显影后关键尺寸；
利用该光致抗蚀剂层作为一蚀刻屏蔽，经由该第一开口蚀刻该含硅层，以于该含硅层中形成具有渐缩倾斜侧壁的第二开口，其底部具有蚀刻后关键尺寸，且该蚀刻后关键尺寸约为该显影后关键尺寸的40％至80％；以及
分别利用该含硅层以及该蚀刻抵挡层作为蚀刻屏蔽，经由该第二开口蚀刻该蚀刻抵挡层以及该介电层，以于该介电层中形成一接触孔，暴露出部分的该导电区域。
2.如权利要求1所述的接触孔的制造方法，其中该蚀刻抵挡层包括novolac型酚醛树脂。
3.如权利要求1所述的接触孔的制造方法，其中该蚀刻抵挡层包括i-line光致抗蚀剂。
4.如权利要求1所述的接触孔的制造方法，其中该蚀刻抵挡层的厚度介于1500埃至3000埃之间。
5.如权利要求1所述的接触孔的制造方法，其中该含硅硬屏蔽及抗反射层其成分为含硅的有机高分子聚合物或聚硅物。
6.如权利要求1所述的接触孔的制造方法，其中该含硅硬屏蔽及抗反射层利用旋转涂布法形成在该蚀刻抵挡层上。
7.如权利要求1所述的接触孔的制造方法，其中涂布完该含硅硬屏蔽及抗反射层后，还包括一烘烤固化工艺。
8.如权利要求1所述的接触孔的制造方法，其中该含硅硬屏蔽及抗反射层的硅含量介于重量百分比5％至30％之间。
9.如权利要求1所述的接触孔的制造方法，其中该含硅硬屏蔽及抗反射层的厚度介于150埃至1100埃之间。
10.如权利要求1所述的接触孔的制造方法，其中经由该第一开口蚀刻该SHB层的蚀刻工艺利用全氟甲烷气体以及含氢的氟烷气体作为蚀刻气体。
11.如权利要求10所述的接触孔的制造方法，其中该含氢的氟烷气体为CHxFy，其中，x＝1、2、3；y＝1、2、3。
12.如权利要求1所述的接触孔的制造方法，其中该光致抗蚀剂层的厚度小于该蚀刻抵挡层的厚度。
13.如权利要求12所述的接触孔的制造方法，其中该光致抗蚀剂层的厚度介于600埃至2200埃之间。
14.如权利要求1所述的接触孔的制造方法，其中该光致抗蚀剂层为193纳米光致抗蚀剂。
15.如权利要求1所述的接触孔的制造方法，其中该含硅层为含硅硬屏蔽及抗反射层。
16.一种接触孔的制造方法，包括：
提供半导体基底，其上具有至少一导电区域；
于该半导体基底以及该导电区域上沉积介电层；
于该介电层上涂布下层光致抗蚀剂层；
于该下层光致抗蚀剂层上涂布含硅层；
于该含硅层上涂布上层光致抗蚀剂层，该上层光致抗蚀剂层的厚度小于该下层光致抗蚀剂层的厚度；
进行光刻工艺，于该上层光致抗蚀剂层中形成第一开口；
利用该上层光致抗蚀剂层作为一蚀刻屏蔽，经由该第一开口蚀刻该含硅层，以于该含硅层中形成渐缩的第二开口；以及
分别利用该含硅层以及该下层光致抗蚀剂层作为蚀刻屏蔽，经由该第二开口蚀刻该下层光致抗蚀剂层以及该介电层，以于该介电层中形成一接触孔，暴露出部分的该导电区域。
17.如权利要求16所述的接触孔的制造方法，其中该下层光致抗蚀剂层包括novolac型酚醛树脂。
18.如权利要求16所述的接触孔的制造方法，其中该下层光致抗蚀剂层包括i-line光致抗蚀剂。
19.如权利要求16所述的接触孔的制造方法，其中该下层光致抗蚀剂层的厚度介于1500埃至3000埃之间。
20.如权利要求16所述的接触孔的制造方法，其中该含硅硬屏蔽及抗反射层其成分为含硅的有机高分子聚合物或聚硅物。
21.如权利要求16所述的接触孔的制造方法，其中该含硅硬屏蔽及抗反射层利用旋转涂布法形成在该下层光致抗蚀剂层上。
22.如权利要求16所述的接触孔的制造方法，其中涂布完该含硅硬屏蔽及抗反射层后，还包括烘烤固化工艺。
23.如权利要求16所述的接触孔的制造方法，其中该含硅硬屏蔽及抗反射层的硅含量介于重量百分比5％至30％之间。
24.如权利要求16所述的接触孔的制造方法，其中该含硅硬屏蔽及抗反射层的厚度介于150埃至1100埃之间。
25.如权利要求16所述的接触孔的制造方法，其中经由该第一开口蚀刻该SHB层的蚀刻工艺利用全氟甲烷气体以及含氢的氟烷气体作为蚀刻气体。
26.如权利要求25所述的接触孔的制造方法，其中该含氢的氟烷气体为CHxFy，其中，x＝1、2、3；y＝1、2、3。
27.如权利要求16所述的接触孔的制造方法，其中该上层光致抗蚀剂层的厚度介于600埃至2200埃之间。
28.如权利要求16所述的接触孔的制造方法，其中该上层光致抗蚀剂层为193纳米光致抗蚀剂。
29.如权利要求16所述的接触孔的制造方法，其中该介电层上还形成有蚀刻停止层。
30.如权利要求25所述的接触孔的制造方法，其中该蚀刻停止层包括氮化硅。
31.如权利要求16所述的接触孔的制造方法，其中该含硅层为含硅硬屏蔽及抗反射层。
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102194738A (zh) * | 2010-03-15 | 2011-09-21 | 中芯国际集成电路制造(上海)有限公司 | 制作接触孔的方法 |
| CN102299100A (zh) * | 2010-06-23 | 2011-12-28 | 中芯国际集成电路制造(上海)有限公司 | 接触孔的制作方法 |
| CN102324387A (zh) * | 2011-09-28 | 2012-01-18 | 上海宏力半导体制造有限公司 | 深沟槽的形成方法 |
| CN102376626A (zh) * | 2010-08-10 | 2012-03-14 | 中芯国际集成电路制造(上海)有限公司 | 减小半导体器件中通孔尺寸的方法 |
| WO2013056484A1 (zh) * | 2011-10-17 | 2013-04-25 | 深圳市华星光电技术有限公司 | 控制液晶显示装置接触孔孔壁角度的制作方法 |
| CN105336576A (zh) * | 2014-08-12 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制备方法 |
| CN109841593A (zh) * | 2017-11-29 | 2019-06-04 | 台湾积体电路制造股份有限公司 | 用于制造半导体器件的方法 |
| CN115985846A (zh) * | 2023-02-10 | 2023-04-18 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法以及半导体结构 |
-
2006
- 2006-09-27 CN CNB200610159332XA patent/CN100499038C/zh active Active
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102194738A (zh) * | 2010-03-15 | 2011-09-21 | 中芯国际集成电路制造(上海)有限公司 | 制作接触孔的方法 |
| CN102299100A (zh) * | 2010-06-23 | 2011-12-28 | 中芯国际集成电路制造(上海)有限公司 | 接触孔的制作方法 |
| CN102376626A (zh) * | 2010-08-10 | 2012-03-14 | 中芯国际集成电路制造(上海)有限公司 | 减小半导体器件中通孔尺寸的方法 |
| CN102324387A (zh) * | 2011-09-28 | 2012-01-18 | 上海宏力半导体制造有限公司 | 深沟槽的形成方法 |
| WO2013056484A1 (zh) * | 2011-10-17 | 2013-04-25 | 深圳市华星光电技术有限公司 | 控制液晶显示装置接触孔孔壁角度的制作方法 |
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