CN109841593B - 用于制造半导体器件的方法 - Google Patents

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Abstract

本发明的实施例提供了用于控制半导体器件的端至端距离的方法。本发明的实施例可以用于图案化5nm节点或超出5nm节点制造的层以实现小于35nm的端至端距离。与现有技术相比，本发明的实施例将周期时间和生产成本从三个光刻工艺和四个蚀刻工艺减少至一个光刻工艺和三个蚀刻工艺。

Description

用于制造半导体器件的方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及制造半导体器件的方法。
背景技术
半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在衬底上形成电路组件和元件来制造半导体器件。
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，诸如5nm节点。半导体器件的尺寸缩小在半导体工艺步骤中存在挑战。对于各个半导体工艺步骤，需要提高效率并且降低成本。
发明内容
根据本发明的一个方面，提供了一种图案化衬底上的层的方法，包括：在所述层上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层；在所述第二掩模层上方形成光刻胶层；使用光刻工艺来图案化所述光刻胶层；使用所述光刻胶层作为掩模来蚀刻所述第二掩模层以在所述第二掩模层中形成部件；实施成角度蚀刻以通过增加所述部件的长度而没有改变所述部件的宽度来修改所述部件；以及使用所述第二掩模层作为掩模来蚀刻所述第一掩模层。
根据本发明的另一个方面，提供了一种形成半导体器件的方法，包括：在FinFET结构的栅极结构上方形成层间介电层；以及图案化所述层间介电层以在所述层间介电层中形成接触开口，包括：图案化所述层间介电层上方的硬掩模层以在所述硬掩模层中形成第一图案，其中，所述第一图案包括沿着线对准的两个或多个单向部件，所述两个或多个单向部件具有为第一值的端至端距离；以及实施成角度蚀刻以增加所述两个或多个单向部件的长度而不改变所述两个或多个单向部件的宽度，从而将所述端至端距离从所述第一值减小至第二值。
根据本发明的又一个方面，提供了一种用于制造半导体器件的方法，包括：在光刻胶层中形成第一图案，其中，所述第一图案包括单向部件；使用所述光刻胶层作为掩模来蚀刻所述光刻胶层下面的掩模层，以在所述掩模层中形成所述第一图案；以及以一定角度引导离子束以增加所述单向部件的长度而不增大所述单向部件的宽度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一个实施例的用于制造半导体器件的方法的流程图。
图2A至图2K是根据本发明的一个实施例的形成半导体器件的各个阶段的示意性截面图。
图3A是根据本发明的一个实施例的具有单向部件的图案的中间掩模的示意性平面图。
图3B是根据本发明的一个实施例的在成角度蚀刻工艺之后的单向部件的示意性平面图。
图4是根据本发明的一个实施例的成角度蚀刻工艺的示意图。
图5是根据本发明的实施例的用于实施成角度蚀刻工艺的工艺装置的示意性截面图。
图6是根据本发明的实施例的用于实施成角度蚀刻工艺的工艺装置的示意性截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“且，为便于、“在…下方”、“在…下、“在…下方”、“在…下等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地做出相应的解释。
本发明的实施例涉及用于形成具有减小的端至端距离的图案的方法。在半导体工艺期间，端至端距离或端至端临界尺寸可以指图案中的分隔开的两个相邻部件的最短距离。例如，当图案包括沿着相同轴(例如，纵轴)彼此靠近的两个线性部件时，轴上的两个部件的两个最近端点之间距离称为两个部件之间的端至端距离。部件可以是图案中的开口/孔或岛。
随着器件尺寸缩小，图案部件中的端至端距离也缩小。对于节点5nm工艺，端至端距离可能小于30nm。使用单个光刻工艺实现30nm以下的端至端距离具有挑战性。端至端距离小于30nm的图案可以通过MD硬掩模工艺中的三个光刻工艺和四个蚀刻工艺来实现。
例如，第一光刻工艺用于在第一光刻胶结构中形成具有第一部件的第一图案。第一部件可以包括沿着x方向的线。沿着y方向的线的宽度或线的尺寸表示最终图案中的目标端至端距离。第一光刻工艺可以是极紫外(EUV)光刻工艺。通过使用第一光刻胶作为掩模的第一蚀刻工艺将第一图案转印至第一硬掩模层。在去除了来自第一光刻工艺的第一光刻胶结构之后，涂覆第二光刻胶结构以用于第二光刻工艺。
实施第二光刻工艺图案化，以在第二光刻胶结构中形成具有第二部件的第二图案。第二部件可以包括沿着y方向的线。沿着x方向的线的宽度或线的尺寸表示最终图案中的部件的目标宽度。第二光刻工艺可以是浸渍光刻工艺。通过使用第二光刻胶结构和第一硬掩模层作为掩模的第二蚀刻工艺将第二图案转印至第一硬掩模层下面的第二硬掩模层。在去除来自第二光刻工艺的第二光刻胶结构之后，涂覆第三光刻胶结构以用于第三光刻工艺。
实施第三光刻工艺图案化，以在第三光刻胶结构中形成具有第三部件的第三图案。第三部件可以包括沿着y方向的线。第二部件和第三部件可以是相同的，但是以半节距对准分隔以形成沿着y方向的线。沿着x方向的线的宽度或线的尺寸表示最终图案中的部件的目标宽度。第三光刻工艺可以是浸渍光刻工艺。通过使用第三光刻胶结构和第一硬掩模层作为掩模的第三蚀刻工艺将第三图案转印至第二硬掩模。
在去除来自第三光刻工艺的第三光刻胶结构之后，通过使用第一和第二硬掩模作为掩模的第四蚀刻工艺，在第三硬掩模层中形成最终图案。第三掩模上的最终图案显示重叠的三种图案。因此，在现有技术中，需要三次光刻工艺和四次蚀刻工艺来实现小于30nm的端至端距离。
本发明的实施例提供了一种使用一个光刻工艺和一个图案化来形成具有端至端距离小于30nm的图案的方法。
图1是根据本发明的一个实施例的用于制造半导体器件的方法100的流程图。方法100可以用于将半导体衬底中的层图案化为单向部件。方法100使用一次光刻操作来形成具有小于约30nm的端至端临界尺寸的单向部件。方法100可以用于在制造半导体器件中图案化各个层。例如，方法100可以用于图案化层间介电层、形成金属栅极结构、图案化有源区域以及图案化半导体器件(诸如FinFET器件)中的多晶硅层。图2A至图2K是根据方法100形成半导体器件200的各个阶段的示意性截面图。
图2A是半导体器件200的示意性立体截面图。在一个实施例中，半导体器件200包括形成在衬底202上的一个或多个FinFET器件结构204。衬底202可以由硅或其它半导体材料制成。可选地或额外地，衬底202可以包括诸如锗的其它元素半导体材料。在一些实施例中，衬底202由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底202由诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体制成。在一些实施例中，衬底202包括外延层。例如，衬底202具有位于块状半导体上面的外延层。
FinFET器件结构204包括从衬底202延伸的一个或多个鳍结构206(例如，Si鳍)。鳍结构206可以可选地包括锗。可以通过使用诸如光刻和蚀刻工艺的合适的工艺来形成鳍结构206。在一些实施例中，使用干蚀刻或等离子体工艺从衬底202蚀刻鳍结构206。
诸如浅沟槽隔离(STI)结构的隔离结构208形成为围绕鳍结构206。在一些实施例中，鳍结构206的下部由隔离结构208围绕，并且鳍结构206的上部从隔离结构208突出。换句话说，鳍结构206的部分嵌入在隔离结构208内。隔离结构208防止电干扰或串扰。
FinFET器件结构204还包括由层间介电层212围绕的栅极堆叠结构214。层间介电层212可以包括由多种介电材料制成的多层，多种介电材料诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其它适用的介电材料。低k介电材料的实例包括但不限于氟化硅玻璃(FSG)、碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂，可流动CVD或其它适用的工艺来形成层间介电层212。
栅极堆叠结构214包括间隔件216、栅极堆叠层218和电极220。栅极结构214形成在鳍结构206的中心部分上方。在一些实施例中，多个栅极堆叠结构214形成在鳍结构206上方。栅极堆叠层218可以包括多个层，诸如高k介电层、覆盖层、高k金属层、界面层和/或其它合适的部件。
栅极堆叠层218可以包括介电材料，诸如氧化硅、氮化硅、氮氧化硅，具有高介电常数(高k)的介电材料或它们的组合。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氧氮化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。
栅电极220可以包括多晶硅或金属。金属包括氮化钽(TaN)、镍硅(NiSi)、钴硅(CoSi)、钼(Mo)、铜(Cu)、钨(W)、铝(Al)、钴(Co)、锆(Zr)、铂(Pt)或其它适用的材料。可以在后栅极工艺(或栅极替换工艺)中形成栅电极220。
图2A示出了设置在纵向对准的栅极堆叠结构214之间并且将纵向对准的栅极堆叠结构214分隔开的栅极切割区域213。可以通过任何方法形成由栅极切割区域213分隔开的栅极堆叠结构214。例如，在替换栅极工艺的背景下，可以形成将被去除并且由栅极堆叠结构214替换的伪栅极结构并且将伪栅极结构图案化为由栅极切割区域213分隔开。在这种情况下，可以在栅极切割区域213处沿着栅极堆叠结构214形成间隔件216。在其它实例中，可以形成层间介电层212之后切割伪栅极结构，诸如通过蚀刻伪栅极结构并且用介电材料填充蚀刻的凹槽以形成栅极切割区域213。在进一步实例中，可以在形成层间介电层212和栅极堆叠结构214之后切割栅极堆叠结构214，诸如通过蚀刻栅极堆叠结构214并且用介电材料填充蚀刻的凹槽以形成栅极切割区域213。
鳍结构206包括由栅极结构214围绕或包裹的沟道区域222。可以掺杂鳍结构206以提供用于n型FinFET(NMOS器件)或p型FinFET(PMOS器件)的合适的沟道。可以使用诸如离子注入工艺、扩散工艺、退火工艺、其它适用的工艺或它们的组合的合适的工艺来掺杂鳍结构206。鳍结构206包括源极/漏极区域210和源极/漏极区域210之间的沟道区域222。FinFET器件结构204可以是包括在微处理器、存储器单元(例如，静态随机存取存储器(SRAM))和/或其它集成电路中的器件。
FinFET器件结构204包括多个鳍结构206和多个栅极结构214。栅极结构214横越在鳍结构206上方。鳍结构206可以基本彼此平行。栅极结构214也可以彼此平行并且基本垂直于鳍结构206。如图2A所示，鳍结构206沿着x方向并且栅极结构214沿着y方向。
图2A是其上可以实施具有减小的端至端距离(诸如参照图1描述的)的图案化的示例性结构。
图2B至图2K是半导体器件200的部分截面图。图2B至图2K的每个均包括沿着XX-XX平面(平行于x-z平面)的半导体器件200的截面图的1D(X切割)视图，以及沿着YY-YY平面(平行于y-z平面)的半导体器件200的截面图的2D(Y切割)视图。如图2A所示，x-y-z坐标选择在x-y平面平行于衬底200的顶面的位置，并且z轴垂直于衬底200的顶面。
在方法100的操作105中，在栅极结构214和层间介电层212上方形成蚀刻停止层224。蚀刻停止层224可以是单层或多层。蚀刻停止层224由氧化硅(SiOx)、碳化硅(SiC)、氮化硅(SixNy)、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)或其它适用的材料制成。在一些实施例中，蚀刻停止层224具有双层结构，该双层结构包括形成在SiC层上的氧化硅(SiOx)层，并且氧化硅层由正硅酸乙酯(TEOS)形成。SiC层用作胶层以改进下面的层和氧化硅层之间的粘合。
在一个实施例中，蚀刻停止层224具有介于约2nm和10nm之间(例如约5nm)的厚度。蚀刻停止层224包括由等离子体增强化学汽相沉积(PECVD)工艺形成的氮化硅(SixNy)。
在方法100的操作110中，在蚀刻停止层224上方形成层间介电层226，如图2B所示。层间介电层226被配置为电隔离将各FinFET器件结构204彼此连接的接触结构。
在一些实施例中，层间介电层226通过将可流动介电材料物理致密和/或化学转变成介电材料(诸如氧化硅和氮化硅)而形成。在一些实施例中，层间介电层226包括在可流动CVD(FCVD)工艺形成的可流动介电材料。在一些实施例中，可流动介电材料可以主要包括氮化硅、氮氧化硅、碳化硅或碳氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有大高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体特别是可流动氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。
在一个实施例中，层间介电层226通过将可流动介电材料退火和高温(HT)掺杂为氧化硅而形成。在一些实施例中，沉积的可流动介电材料的退火和/或HT掺杂有助于去除不期望的元素以使沉积的可流动介电材料致密。用于掺杂这些可流动介电材料的材料可以包括硅、锗、氧、氮或不会改变和/或降低层间介电层226的介电性质的它们的任何组合或任何元素。形成层间介电层226的HT掺杂工艺改进了层间介电层226的介电材料的结构密度。例如，与没有使用HT掺杂工艺形成的层间介电层相比，这种结构密度的改进大幅减小层间介电层226的湿蚀刻率(WER)约30％至约50％。
在一个实施例中，层间介电层226包括由FCVD形成的氧化硅。层间介电层226可以具有介于约30nm和100nm之间(例如，约65nm)的厚度。
在方法100的操作115中，在层间介电层226上方形成第一硬掩模层228，如图2B所示。第一硬掩模层228被配置为在干蚀刻工艺期间提供相对于层间介电层226的高蚀刻选择性。在一些实施例中，第一硬掩模层228由诸如碳化钨(WC)、氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)的金属材料制成。在一个实施例中，第一硬掩模层228具有介于约10nm和50nm之间(例如，约20nm)的厚度。
在方法100的操作120中，在第一硬掩模层228上方形成第二硬掩模层230，如图2B所示。第二硬掩模层230被配置为在干蚀刻工艺期间提供相对于第一硬掩模层228的高蚀刻选择性。第二硬掩模层230可以包括氧化硅层或其它合适的材料。在一个实施例中，第二硬掩模层230是由PECVD形成的氧化硅层。在一个实施例中，第二硬掩模层230具有介于约20nm和80nm之间(例如，约40nm)的厚度。
在方法100的操作125中，在第二硬掩模层230上形成三层光刻胶结构232，如图2C所示。三层光刻胶结构232包括底层234、中间层236和顶层238。在一个实施例中，三层光刻胶232可以选择为适用于极紫外(EUV)光刻。
底层234包含可图案化和/或具有调整为提供抗反射性的组成的材料。在一个实施例中，底层234是被配置为减少光刻工艺期间的反射的底部抗反射涂(BARC)层。在一个实施例中，底层234包括未交联的单体或聚合物，例如碳骨架聚合物。在其它实施例中，底层234由诸如富硅氧化物或碳氧化硅(SiOC)的无氮材料制成。可以通过旋涂工艺形成底层234。在其它实施例中，可以通过另一合适的沉积工艺形成底层。在一个实施例中，底层234包括旋涂碳(SOC)。底层234可以具有介于约60nm和300nm之间(例如，约200nm)的厚度。
中间层236可以具有为光刻工艺提供抗反射性和/或硬掩模性的组成。在一个实施例中，中间层236包括含硅层(例如，硅硬掩模材料)。中间层236可以包括含硅无机聚合物。在其它实施例中，中间层236包括硅氧烷聚合物(例如，具有O-Si-O-Si-等骨架的聚合物)。可以选择中间层236的硅比率来控制蚀刻速率。在其它实施例中，中间层236可以包括氧化硅(例如，旋涂玻璃(SOG))、氮化硅、氧氮化硅、多晶硅、含金属的有机聚合物材料(含诸如钛、氮化钛、铝和/或钽的金属)；和/或其它合适的材料。在一个实施例中，中间层236可以具有介于约15nm和50nm之间(例如，约30nm)的厚度。
顶层238可以是正性光刻胶层或负性光刻胶层。在一些实施例中，顶层238由聚(甲基丙烯酸甲酯)(PMMA)、聚(甲基戊二酰亚胺)(PMGI)、酚醛树脂(DNQ/Novolac)或SU-8制成。在一个实施例中，顶层238可以具有介于约30nm和85nm之间(例如，约65nm)的厚度。
在方法100的操作130中，使用光刻工艺图案化顶层238。顶层238可以使用EUV光刻工艺形成，该EUV光刻工艺使用极紫外(EVU)辐射或软x射线(即波长短于130nm的辐射)，已经成为用于形成较小的半导体器件的光刻方法之一。
在光刻工艺之后，在顶层238中形成部件240，如图2D所示。在一个实施例中，每个部件240均可以是沿着x方向具有宽度242和沿着y方向具有长度244的开口。宽度242可以介于约10nm和15nm之间。在一个实施例中，长度244可以介于约20nm至100nm之间。部件240可以沿着y方向对准，其中，相邻部件240之间具有端至端距离246。换句话说，部件240单向布置为使得每个部件240的纵向轴均平行于y轴。在一个实施例中，端至端距离246可以小于约65nm。例如，端至端距离246可以小于55nm。在一个实施例中，端至端距离246介于约40nm至约50nm之间。
在一个实施例中，部件240的长度244短于将在层间介电层226中形成的开口的目标长度。换句话说，端至端距离246长于将在层间介电层226中实现的目标端至端距离。在一个实施例中，长度244可以比将在层间介电层226中形成的部件的目标长度短约20nm和30nm之间。
图3A是用于图案化顶层238的图案300a的示意性平面图。图案300a显示用于图案化顶层238的中间掩模(reticle)的图案。图案300a包括多个单向部件240。具体地，多个部件240沿着y方向布置为多行，并且沿着x方向具有基本相同的宽度242。取决于集成电路的设计，多个部件240沿着y方向的长度244可以相同或不同。
在图3A的示例性设计中，部件240包括旨在提供用于至源极/漏极区域、栅电极的电接触件和FinFET器件的互连件的开口的部件240Vss、240Vcc、240BL、240nN。部件240Vss、240Vcc、240BL、240nN具有沿着x方向大致相同的宽度以及沿着纵向方向或y方向的不同长度。例如，部件240Vss、240Vcc、240BL沿着y方向上的同一条线线性布置。部件240Vss、240Vcc、240BL可以分别具有约80nm、35nm和15nm的长度。相邻部件240Vss、240Vcc、240BL之间的端至端距离可以为约55nm。多个部件240nN沿着y方向上的同一条线线性布置。部件240nN可以具有约55nm的长度。相邻部件240nN之间的端至端距离可以为约55nm。
返回参照图2D，在图案化顶层238之后，使用图案化的顶层238作为掩模来图案化中间层236。因此，顶层238的图案转印至中间层236，以形成图案化的中间层236。在图案化中间层236之后，使用图案化的中间层236作为掩模来图案化底层234，如图所示。可以使用等离子体工艺图案化中间层236和底层234。
在方法100的操作135中，使用图案化的光刻胶结构232作为掩模来图案化第二硬掩模层230，如图2E所示。在操作135中可以使用干蚀刻工艺来图案化第二掩模层230。在操作期间，部件240从图案化的光刻胶结构232转印至第二掩模层230。
在一个实施例中，使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的蚀刻气体来图案化第二掩模层230。含氟气体包括氮六氟乙烷(C2F6)、四氟甲烷(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、八氟丙烷(C3F8)、八氟环丁烷(C4F8)或它们的组合。
在方法100的操作140中，可以实施干蚀刻工艺来去除顶层238和中间层236。如图2E所示，在操作140中的干蚀刻工艺之后，仅留下三层光刻胶结构232的底层234。
在方法100的操作145中，实施成角度蚀刻工艺以沿着图2F和图2G所示的一个方向修改图案化的第二硬掩模层230。离子束254a和/或离子束254b以相对于z轴一定角度指向衬底200，以修改部件240在y方向上的侧壁258a、258b而不影响部件240的侧壁260。
图4是在操作145中使用的成角度蚀刻工艺的示意图。具有部件240的衬底202定位在x-y平面中。衬底202可以围绕z轴旋转，使得侧壁260沿着y方向或部件240的平行于y轴的纵轴。离子束254a、254b在基本平行于y-z平面的平面内指向衬底202，使得离子束254a、254b平行于部件240的侧壁260。离子束254a可以相对于y-z平面中的z轴具有角度404。离子束254b可以相对于z轴具有角度406。在一个实施例中，离子束254a、254b可以是平面402中沿着x方向扫描衬底的离子束带。在其它实施例中，离子束254a、254b可以是同时被指向至衬底202的整个表面的体离子束。
可以根据部件240的沿着y方向的高宽比(深度与长度244的比)选择角度404、406，以实现沿着y方向的目标蚀刻速率。在一个实施例中，当部件240的沿着y方向的最大高宽比(部件240的深度与最小长度244的比)介于约1.0至10之间(例如，约5.0)时，角度404、406可以介于10度和30度之间。在一个实施例中，当部件240的沿着y方向的最大高宽比(部件240的深度与最小长度244的比)介于约1.0至10之间(例如，约5.0)时，角度404、406可以为约20度。
可以选择角度404、406以调整沿着y方向的蚀刻速率。例如，较大的角度404、406对应于沿着硬掩模230的底部在y方向上的较快蚀刻速率。在其它实施例中，可以选择蚀刻时间和蚀刻速率以实现部件240的长度预期增加。在一个实施例中，角度404、406的一个或两个可以在一定角度范围内扩展。在一个实施例中，角度404、406的一个或两个在约10°的范围内扩展。在另一实施例中，角度404、406的一个或两个在约5°的范围内扩展。
在操作145中，离子束254a以角度404指向衬底202，使得离子束254a撞击部件240的侧壁258a上的第二掩模层230，如图2F所示。另一方面，离子束254a不直接撞击部件240的侧壁260。因此，部件240获得沿着y方向增加的长度256，而部件240的宽度242保持不变。类似地，离子束254b以角度406指向衬底202，使得离子束254b撞击部件240的侧壁258b上的第二掩模层230，如图2G所示。另一方面，离子束254b不直接撞击部件240的侧壁260。因此，部件240获得沿着y方向增加的长度262，而部件240的宽度242保持不变。
取决于在操作145中使用的方案，可以应用一个或两个离子束254a、254b。取决于在操作145中使用的装置，可以依次或同时施加离子束254a、254b。
在一个实施例中，离子束254a、254b可以由蚀刻气体的等离子体产生。蚀刻气体可以包括含氟气体、氮气(N2)、氧气(O2)或诸如氩气(Ar)的惰性气体或它们的组合。含氟气体包括四氟甲烷(CF4)、氮六氟乙烷(C2F6)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、八氟丙烷(C3F8)、八氟环丁烷(C4F8)、八氟环戊烯(C5F8)或它们的组合。在一个实施例中，诸如氩气的载气可以包括在蚀刻气体中以产生离子束254a、254b。
在方法100的操作155中，去除三层光刻胶结构232的底层234，如图2H所示。可以通过诸如灰化工艺的剥离工艺去除底层234。可以在剥离工艺之后实施湿清洗工艺。
部件240已经修改为部件240’。部件240’具有通过操作145中的成角度蚀刻工艺而增加的长度250以及与部件240的宽度242基本相同的宽度248。部件240’之间的端至端距离252由部件240之间的端至端距离246减小。部件240’的尺寸和端至端距离252对应于将在层间介电层226中形成的目标尺寸。
图3B是根据本发明的一个实施例的在成角度蚀刻工艺之后形成在第二硬掩模层230中的图案300b的示意性平面图。图案300b显示将在层间介电层226中形成的目标图案。图案300b包括由图案300a中的多个单向部件240修改的多个单向部件240’。具体地，多个部件240’沿着y方向布置为多行，并且沿着x方向具有基本相同的宽度248。取决于集成电路的设计，多个部件240’沿着y方向的长度250可以相同或不同。
部件240’的宽度248可以介于约10nm和15nm之间。根据本发明的实施例，宽度248和宽度242之间的差小于3nm，例如，接近0nm。在一个实施例中，部件240’的长度250可以介于约35nm至130nm之间。在一个实施例中，相邻部件240’之间的端至端距离252可以小于约35nm。例如，端至端距离252可以小于25nm。在一个实施例中，端至端距离252介于约20nm和约25nm之间。
在图3B的示例性图案中，部件240’Vss、240’Vcc、240’BL可以分别具有约110nm、65nm和45nm的长度。相邻部件240’Vss、240’Vcc、240’BL之间的端至端距离可以为约20nm至30nm。部件240’nN可以具有约85nm的长度。相邻部件240’nN之间的端至端距离可以为约20nm至30nm。比较图案300a和300b，部件之间的端至端距离已经减小了约20nm至30nm。在图案300b中，端至端距离252小于35nm。
在方法100的操作160中，实施蚀刻工艺以将图案300b从第二硬掩模层230转印至第一硬掩模层228，如图2I所示。操作160可以通过使用蚀刻气体的等离子体的干蚀刻工艺来实施。在一个实施例中，当第一硬掩模层228包括诸如氮化钛、碳化钨的金属时，蚀刻气体包括氯基或氟基气体。例如，蚀刻气体可以包括六氟化硫(SF6)、三氟化氮(NF3)与氯气(Cl2)的结合、四氟化碳(CF4)、六氟乙烷(C2F6)、氯气(Cl2)、三氯化硼(BCl3)以及它们的组合。
在一个实施例中，操作160包括干蚀刻之后的湿清洗工艺以从衬底处去除残留物。在操作160之后，图案300b转印至第一硬掩模层228。
如上所述，使用具有三种不同图案的三个光刻工艺和四个蚀刻工艺可以实现小于35nm的端至端距离。方法100利用一个光刻工艺(操作130)和三个蚀刻工艺(操作135、145、160)实现小于35nm的端至端距离。因此，方法100通过消除两个光刻工艺和一个蚀刻工艺而减少了生产时间和成本。
在方法100的操作165中，通过使用第一硬掩模层228作为掩模的蚀刻工艺来图案化层间介电层226，如图2J所示。蚀刻工艺可以是使用蚀刻气体的等离子体的干蚀刻工艺。蚀刻气体可以包括含氟气体、氮气(N2)、氧气(O2)或它们的组合。含氟气体包括四氟甲烷(CF4)、氮六氟乙烷(C2F6)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、八氟丙烷(C3F8)、八氟环丁烷(C4F8)、八氟环戊烯(C5F8)或它们的组合。
在一个实施例中，操作165中的蚀刻工艺也蚀刻穿过蚀刻停止层224和层间介电层212以形成部件264。部件264可以至FinFET器件结构204的源极/漏极区域、栅电极或其它区域的沟槽或通孔开口，以用于形成至FinFET器件结构204的电接触件。
在方法100的操作170中，实施金属化工艺以用导电材料填充部件264以制成接触件266，如图2K所示。在一个实施例中，在金属填充之后实施诸如化学机械抛光(CMP)工艺的平坦化工艺。
在一些实施例中，用于制成接触件266的导电材料包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiS)、硅化钴(CoSi)、碳化钽(TaC)、氮硅化钽(TaSiN)、碳氮化钽(TaCN)、铝化钛(TiAl)、氮铝化钛(TiAlN)、其它适用的导电材料或它们的组合。在一些实施例中，接触件266包括氮化钛层和形成在氮化钛层上方的钨。
在一些实施例中，接触件266还可以包括衬垫和/或阻挡层。例如，衬垫(未示出)可以形成在接触沟槽264的侧壁和底面上。衬垫可以是正硅酸乙酯(TEOS)或氮化硅，但是可以可选地使用任何其它适用的电介质。可以使用等离子体增强化学汽相沉积(PECVD)工艺来形成衬垫，但是可以可选地使用诸如物理汽相沉积或热工艺其它适用的工艺。阻挡层(未示出)可以形成在衬垫(如果存在)上方并且可以覆盖开口的侧壁和底面。可以使用诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、等离子体增强CVD(PECVD)、等离子体增强物理汽相沉积(PEPVD)、原子层沉积(ALD)的工艺或任何其它适用的工艺来形成阻挡层。阻挡层可以由氮化钽制成，但是也可以使用诸如钽、钛、氮化钛等的其它材料。
如图2K所示，接触件266形成为穿过层间介电层226。金属接触件266之间的端至端距离小于35nm。在一个实施例中，金属接触件266之间的端至端距离介于约20nm和约25nm之间。
根据本发明的成角度蚀刻工艺(如在方法100的操作145中所讨论的)可以在可以以一定角度将离子束指向处理的衬底的等离子体室中实施。
图5是根据本发明的实施例的用于实施成角度蚀刻的工艺装置500的示意性截面图。工艺装置500产生离子束带并且以一定角度将离子束带引向衬底。
如图5所示，工艺装置500可以包括工艺室502和等离子体室504。工艺装置500可以包括天线506。天线506可以设置在等离子体室504的外部。天线506可以电连接至向天线506供应交流电压的RF电源(未示出)。电压可以处于例如2MHz或更高的频率，以在等离子体室504中产生等离子体。在操作中，使用RF信号对天线506供电，以将能量电感耦合至等离子体室504。电感耦合能量激发引入至等离子体室的工艺气体(诸如操作145中的蚀刻气体)，从而生成等离子体。
等离子体室504包括具有提取孔口510的腔室壁508。腔室壁508可以面向设置在工艺室502中的衬底载体512设置在工艺室502的一侧上。提取孔口510被配置为将离子束带520引向衬底载体512。如室壁508所示，孔口510可以被配置为以各个角度和组合将离子束带520引向衬底514。
衬底载体512被配置为固定和移动工艺室502中的衬底514。衬底载体512可以在工艺室502中沿着x方向平移，使得离子束带520扫描穿过衬底载体512上的衬底514的整个表面。
衬底514可以在操作期间接地。提取(extraction)电源516可以用于在衬底514和室壁508之间施加提取电压。提取电压可以介于约800伏和约1200伏之间，例如，约1000伏，但是其它电压均在本发明的范围内。此外，提取电压可以是频率介于约1kHz和50kHz之间的方波，但是其它频率也在本发明的范围内。
当提取电压施加在等离子体室504的室壁508和衬底514之间，并且等离子体室504内的等离子体由提取电压相对于衬底514被偏置时，等离子体和衬底514之间的电势差导致等离子体中的正电荷离子以离子束带520的形式穿过提取孔口510并且朝向衬底514加速。
在操作期间，衬底514设置为靠近具有提取孔口510的室壁508并且与具有提取孔口510的室壁508相对。在一些实施例中，衬底514可以位于远离孔口510介于约5mm至15mm之间(例如，约12mm)的位置。
在一个实施例中，可以相对于提取孔口510定位衬底514，以将衬底514上的部件与离子束带520对准，以实现根据本发明的成角度蚀刻。在一个实施例中，衬底514可以在固定至衬底载体512之前预对准。在一个实施例中，衬底514可以由衬底载体512围绕z轴旋转。在其它实施例中，提取孔口510可以围绕z轴旋转。在其它实施例中，衬底载体512和提取孔口510均可以围绕z轴旋转。
离子束带520可以在一个方向(诸如y方向)上与衬底514至少一样宽，并且可以在正交方向(或x方向)上比衬底514窄得多。衬底514可以相对于提取孔口510平移，从而使得衬底514的不同部分暴露于离子束带520。在另一实施例中，等离子体室504可以在衬底514保持静止时平移。在其它实施例中，等离子体室504和衬底514都可以平移。在一些实施例中，衬底514在x方向上相对于提取孔口510以恒定的工件扫描速度移动，使得整个衬底514暴露于离子束带520相同的时间量。
图6是根据本发明的实施例的用于实施成角度蚀刻的工艺装置600的示意性截面图。工艺装置600产生体离子束(bulk ion beam)620并且以一定角度将体离子束620引向衬底。
如图6所示，工艺装置600可以包括工艺室602和等离子体室604。工艺装置600可以包括天线606。天线606可以设置在等离子体室604的外部。天线606可以电连接至向天线606供应交流电压的RF电源(未示出)。电压可以处于例如2MHz或更高的频率，以在等离子体室604中产生等离子体。在操作中，使用RF信号对天线606供电，以将能量电感耦合至等离子体室604。电感耦合能量激发引入至等离子体室的工艺气体(诸如操作145中的蚀刻气体)，从而产生等离子体。
等离子体室604包括具有多个孔口610的等离子体格栅608。等离子体格栅608可以设置在工艺室602上方，面向设置在工艺室602中的衬底载体612。多个孔口610被配置为沿着z方向引导体离子束620。可以将体离子束620以各个撞击角度引向衬底载体612上的衬底614。通过围绕x方向旋转衬底载体来控制体离子束620的撞击角度。
衬底载体612被配置为固定和移动工艺室602中的衬底614。衬底载体612可以在工艺室602中沿着z方向平移(translate)，以调整衬底614和等离子体栅格608之间的距离。衬底载体612也可以围绕x轴、y轴和z轴旋转，以使衬底614与体离子束620对准并且调整体离子束620在衬底614处的撞击角度。如图6所示，在z轴穿过衬底载体612的中心轴618的位置处选择x-y-z坐标系。
衬底614可以在操作期间接地。提取电源616可以用于在衬底614和等离子体栅格608之间施加提取电压。提取电压可以是恒定电压。可选地，提取电压可以是频率介于约1kHz和50kHz之间的方波，但是其它频率也在本发明的范围内。
当提取电压施加在等离子体栅格608和衬底614之间，并且等离子体室604内的等离子体由提取电压相对于衬底614被偏置时，等离子体和衬底614之间的电势差导致等离子体中的正电荷离子以体离子束620穿过等离子体栅格608中的多个孔口610朝向衬底614加速。
在实施根据本发明的成角度蚀刻工艺之前，可以将衬底614固定至衬底载体612。衬底载体612可以围绕z轴旋转以使衬底614上的各部件(诸如部件240)的纵轴对准。例如，可以旋转衬底614，使得部件240的长度244平行于y轴。衬底614可以由衬底载体612围绕x轴旋转以选择用于本发明公开的成角度蚀刻的角度。
在如操作145中描述的成角度蚀刻期间，衬底保持静止。在一个实施例中，衬底614可以在中场时间(at half time)围绕z轴旋转180度以平衡等离子体栅格608和衬底614的不同部分之间的距离差异。
实例
在一个实例中，使用与图5的工艺装置500类似的工艺装置来实施本发明的方法100，以在方法100的操作145中实施成角度蚀刻。
在操作145之前，在三层光刻胶层中形成第一图案。在光刻工艺之后，该图案包括纵向重复并且顺序地布置为行的VSS部件、Vcc部件和BL部件。Vss部件具有约100nm的长度，Vcc部件具有约55nm的长度，并且BL部件具有约35nm的长度。BL部件和Vss部件之间的端至端距离为约30nm。Vss部件和Vcc部件之间的端至端距离为约30nm。Vcc部件和BL部件之间的端至端距离为约30nm。在蚀刻诸如硬掩模230的第二硬掩模之后，该图案包括纵向重复并且顺序地布置为行的Vss部件、Vcc部件和BL部件。Vss部件具有约80nm的长度，Vcc部件具有约35nm的长度，并且BL部件具有约15nm的长度。BL部件和Vss部件之间的端至端距离为约50nm。Vss部件和Vcc部件之间的端至端距离为约50nm。Vcc部件和BL部件之间的端至端距离为约50nm。
使用与工艺装置500类似的工艺装置对第一图案实施成角度蚀刻工艺。在操作期间，将1000瓦的功率施加至等离子体源以产生蚀刻气体的等离子体。施加1000伏提取电压以提取离子束带。蚀刻气体包括10sccm的CF4、5sccm的CH3F和9sccm的氩气。离子束带的撞击角度为约21度。衬底和提取孔口之间的距离为约12mm。实施成角度工艺10至30分钟。
在成角度蚀刻工艺之后，Vss部件具有约110nm的长度，从原始长度80nm增加了30nm。Vcc部件具有约65nm的长度，从原始长度35nm增加了30nm。BL部件具有约45nm的长度，从原始长度15nm增加了30nm。长开口和短开口之间的长度改变的不同小于2nm。部件宽度的变化未检出或小于3nm。BL部件和Vss部件之间的端至端距离为约25nm。Vss部件和Vcc部件之间的端至端距离为约25nm。Vcc部件和BL部件之间的端至端距离为约25nm。
虽然以上描述了用于图案化层间金属介电层的工艺，但是本发明的实施例可以用于图案化各层以形成端至端距离小于35nm的单向部件。例如，本发明的实施例可以图案化具有线部件的有源区域，例如以在有源区域中形成鳍；图案化多晶硅层，例如以在多晶硅层中形成伪栅极；或图案化金属栅极结构，例如以在金属栅极中形成隔离结构。
虽然以上描述了用于制造FinFET器件的方法，但是本发明的实施例可以用于制造需要形成端至端距离小于35nm的图案的任何合适的器件。例如，器件元件包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管和/或其它适用的元件。
本发明的实施例可以用于图案化5nm节点或超过5nm节点制造的层以实现低于35nm的端至端距离。与现有技术相比，本发明的实施例将周期时间和生产成本从三个光刻工艺和四个蚀刻工艺减少至一个光刻工艺和三个蚀刻工艺。
本发明的一个实施例提供了一种处理衬底的方法。该方法包括：图案化衬底上的硬掩模层以在硬掩模层中形成部件，并且实施成角度蚀刻工艺以通过增加部件的长度来修改部件，同时维持部件的宽度。在一些实施例中，实施成角度蚀刻工艺包括将离子束引向衬底的顶面，其中，包括离子束的平面沿着部件的长度平行于部件的侧壁的平面。在一些实施例中，离子束相对于垂直于衬底的顶面的z轴具有撞击角度。在一些实施例中，撞击角度介于约10度至约30度之间。在一些实施例中，该方法还包括根据部件的高宽比来选择撞击角度。在一些实施例中，离子束是覆盖衬底宽度的离子束带。在一些实施例中，离子束是覆盖衬底的整个顶面的体离子束。在一些实施例中，部件的长度增加约20nm至约30nm。在一些实施例中，通过极紫外(EUV)光刻工艺来实施掩模层的图案化。在一些实施例中，该方法还包括在实施成角度蚀刻工艺之后去除在图案化掩模层中使用的光刻胶层。
本发明的另一实施例提供了一种图案化衬底上的层的方法。该方法包括：在层上方形成第一硬掩模层，在第一掩模层上方形成第二掩模层，在第二掩模层上方形成光刻胶层，使用光刻工艺图案化光刻胶层，使用光刻胶层作为掩模蚀刻第二掩模层以在第二掩模层中形成部件，实施成角度蚀刻以通过增加部件的长度而不改变部件的宽度来修改部件，以及使用第二掩模层作为掩模蚀刻第一掩模层。在一些实施例中，光刻工艺是极紫外(EUV)光刻工艺。在一些实施例中，实施成角度蚀刻工艺包括将离子束引向衬底的顶面，其中，包括离子束的平面沿着部件的长度平行于部件的侧壁的平面。在一些实施例中，离子束相对于垂直于衬底的顶面的z轴具有撞击角度。在一些实施例中，撞击角度介于约10度至约30度之间。在一些实施例中，离子束是覆盖衬底宽度的离子束带。在一些实施例中，离子束是覆盖衬底的整个顶面的体离子束。在一些实施例中，其中，部件的长度增加约20nm至约30nm。在一些实施例中，半导体层是形成在FinFET器件结构上方的层间介电层中的一个。
本发明的另一实施例提供了一种制造半导体器件的方法。该方法包括：图案化衬底上的硬掩模层以在硬掩模层中形成第一图案，其中，第一图案包括沿着线对准的两个或多个单向部件，其中，该部件具有端至端距离的第一值；以及实施成角度蚀刻工艺以将两个部件之间的端至端距离从第一值减小至第二值而不改变两个或多个部件的宽度。在一些实施例中，端至端距离的第二值小于35nm。在一些实施例中，实施成角度蚀刻工艺包括将离子束引向衬底的顶面，其中，包括离子束的平面沿着部件的长度平行于部件的侧壁的平面。在一些实施例中，离子束相对于垂直于衬底的顶面的z轴具有撞击角度。在一些实施例中，离子束是覆盖衬底的整个顶面的体离子束。在一些实施例中，部件的长度增加约20nm至约30nm。
本发明的另一实施例提供了一种用于形成半导体器件的方法。该方法包括：在FinFET结构的栅极结构上方形成层间介电层，并且图案化层间介电层以在层间介电层中形成接触开口，图案化层间介电层以在层间介电层中形成接触开口包括：在层间介电层上方形成第一硬掩模层，在第一硬掩模层上方形成第二硬掩模层；图案化第二硬掩模层以在第二硬掩模层中形成第一开口，其中，第一开口的长度短于接触开口的长度；实施成角度蚀刻工艺以增加第一开口的长度而不改变第一开口的宽度，使用第二硬掩模作为掩模来蚀刻第一硬掩模层，从而将修改的第一开口转印至第一硬掩模层，并且使用第一硬掩模中的修改的第一开口作为掩模蚀刻层间介电层来形成接触开口。在一些实施例中，实施成角度蚀刻工艺包括将离子束引向衬底的顶面，其中，包括离子束的平面沿着第一开口的长度平行于第一开口的侧壁的平面。
本发明的另一实施例提供了一种形成半导体器件的方法。该方法包括：在FinFET结构的栅极结构上方形成层间介电层，并且图案化层间介电层以在层间介电层中形成接触开口，图案化层间介电层以在层间介电层中形成接触开口包括：图案化层间介电层上方的硬掩模层以在硬掩模层中形成第一图案，其中，第一图案包括沿着线对准的一个或多个单向部件，该单向部件具有端至端距离的第一值，以及实施成角度蚀刻以增加两个或多个部件的长度而不改变两个或多个部件的宽度，从而将端至端距离从第一值减小至第二值。
本发明的另一实施例提供了一种用于制造半导体器件的方法。该方法包括：在光刻胶层中形成第一图案，其中，第一图案包括单向部件，使用光刻胶层作为掩模蚀刻光刻胶层之下的掩模层以在掩模层中形成第一图案的，以一定角度引导离子束以增加单向部件的长度而不增大单向部件的宽度。在一些实施例中，沿着单向部件的长度，沿着平行于单向部件的侧壁的平面的平面引导离子束。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种图案化衬底上的层的方法，包括：
在所述层上方形成第一掩模层；
在所述第一掩模层上方形成第二掩模层；
在所述第二掩模层上方形成光刻胶层；
使用光刻工艺来图案化所述光刻胶层；
使用所述光刻胶层作为掩模来蚀刻所述第二掩模层以在所述第二掩模层中形成蚀刻部件；
对所述蚀刻部件的蚀刻侧表面实施成角度蚀刻以通过增加所述蚀刻部件的长度而没有改变所述蚀刻部件的宽度来修改所述部件，在进行所述修改所述部件的过程中，所述蚀刻部件的内周侧壁始终保持暴露状态；以及
使用所述第二掩模层作为掩模来蚀刻所述第一掩模层。
2.根据权利要求1所述的方法，其中，所述光刻工艺是极紫外(EUV)光刻工艺，
其中，修改所述蚀刻部件之前所述蚀刻部件的端至端距离小于65nm，修改所述蚀刻部件之后所述端至端距离被减小至小于30nm。
3.根据权利要求1所述的方法，其中，实施所述成角度蚀刻工艺包括：
将离子束引向所述衬底的顶面，其中，包括所述离子束的平面平行于所述部件的沿着所述蚀刻部件的长度的侧壁平面。
4.根据权利要求3所述的方法，其中，所述离子束具有相对于垂直于所述衬底的顶面的z轴的撞击角度。
5.根据权利要求4所述的方法，其中，所述撞击角度介于10度至30度之间。
6.根据权利要求3所述的方法，其中，所述离子束是覆盖所述衬底的宽度的离子束带。
7.根据权利要求3所述的方法，其中，所述离子束是覆盖所述衬底的整个顶面的体离子束。
8.根据权利要求1所述的方法，其中，所述蚀刻部件的长度增加20nm至30nm。
9.根据权利要求1所述的方法，其中，所述层是形成在FinFET器件结构上方的层间介电层。
10.一种形成半导体器件的方法，包括：
在FinFET结构的栅极结构上方形成层间介电层；以及
图案化所述层间介电层以在所述层间介电层中形成接触开口，包括：
图案化所述层间介电层上方的硬掩模层以在所述硬掩模层中形成第一图案，其中，所述第一图案包括沿着线对准的两个或多个蚀刻的单向部件，所述两个或多个蚀刻的单向部件具有为第一值的端至端距离；以及
实施成角度蚀刻以增加所述两个或多个蚀刻的单向部件的长度，而从形成所述第一图案至所述成角度蚀刻完成的期间不改变所述两个或多个单向部件的宽度，从而将所述端至端距离从所述第一值减小至第二值，在实施成角度蚀刻的过程中，所述两个或多个蚀刻的单向部件的内周侧壁始终保持暴露状态。
11.根据权利要求10所述的方法，其中，实施所述成角度蚀刻工艺包括：
将离子束引向所述硬掩模层的顶面，其中，包括所述离子束的平面平行于所述部件的沿着所述部件的长度的侧壁平面。
12.根据权利要求11所述的方法，其中，所述离子束具有相对于垂直于所述硬掩模层的顶面的z轴的撞击角度。
13.根据权利要求12所述的方法，其中，所述撞击角度介于10度至30度之间。
14.根据权利要求12所述的方法，还包括：根据所述部件的高宽比来选择撞击角度。
15.根据权利要求10所述的方法，其中，所述部件的长度增加了20nm至30nm。
16.根据权利要求10所述的方法，其中，通过极紫外(EUV)光刻工艺来实施图案化所述掩模层。
17.根据权利要求10所述的方法，还包括：
在实施所述成角度蚀刻工艺之后，去除在图案化所述硬掩模层中使用的光刻胶层。
18.一种用于制造半导体器件的方法，包括：
在光刻胶层中形成第一图案，其中，所述第一图案包括单向部件；
使用所述光刻胶层作为掩模来蚀刻所述光刻胶层下面的掩模层，以在所述掩模层中形成包括被蚀刻的单向部件的所述第一图案；以及
对所述被蚀刻的单向部件的蚀刻侧表面以一定角度引导离子束以增加所述蚀刻的单向部件的长度而不增大所述单向部件的宽度，在引导是所述离子束的过程中，所述蚀刻的单向部件的内周侧壁始终保持暴露状态。
19.根据权利要求18所述的方法，其中，沿着平行于所述单向部件的侧壁平面的平面来引导所述离子束，所述侧壁平面沿着所述单向部件的长度。
20.根据权利要求18所述的方法，其中，在所述光刻胶层中形成所述第一图案通过极紫外(EUV)光刻工艺实施。
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