TW202243007A - 製造半導體裝置的方法 - Google Patents

製造半導體裝置的方法 Download PDF

Info

Publication number
TW202243007A
TW202243007A TW110129488A TW110129488A TW202243007A TW 202243007 A TW202243007 A TW 202243007A TW 110129488 A TW110129488 A TW 110129488A TW 110129488 A TW110129488 A TW 110129488A TW 202243007 A TW202243007 A TW 202243007A
Authority
TW
Taiwan
Prior art keywords
layer
pattern
hard mask
forming
layers
Prior art date
Application number
TW110129488A
Other languages
English (en)
Inventor
蕭名雯
戴均晏
劉雁欣
郭明誌
謝銘峯
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202243007A publication Critical patent/TW202243007A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在製造半導體裝置的方法中，底層結構包括形成閘極電極以及源極/汲極磊晶層。一個或多個層形成於底層結構之上，且一個或多個硬質遮罩層形成於一個或多個層之上。一個或多個第一抗蝕層形成於硬質遮罩層之上，且第一光阻圖案形成於一個或多個第一抗蝕層之上。調整第一光阻圖案的寬度。藉由以第一光阻圖案作為蝕刻遮罩來圖案化一個或多個第一抗蝕層，從而形成第一硬質遮罩圖案。並且藉由使用第一硬質遮罩圖案來圖案話硬質遮罩層，從而形成第二硬質遮罩圖案。

Description

製造半導體裝置的方法
無
隨著具有複雜佈局結構的半導體裝置尺寸的減小，已開發出一種局部互連，能將源極/汲極區連接到另一個源極/汲極區。局部互聯或擴散接觸，為導電層設置於在金屬線路層下方的源極/汲極區(例如源極/汲極磊晶層)之上的導電層，並且連接元件具有相對較短的距離，且能增加與第一金屬線路電性連接的源極/汲極區的高度。在設計標準單元時，局部互連增強了設計的靈活性，並使標準單元的尺寸最小化。因此，提供具有更大設計靈活性和更高可靠性的局部互連結構和製程是理想的。
無
以下揭露提供了用於實現所提供主題的不同特徵的許多不同實施方式或示例。以下描述原件、數值、操作、材料、配置等類似物的特定示例以簡化本揭露。當然，這些僅僅是示例，而無意於進行限制。其他原件、數值、操作、材料、配置等類似物亦須考慮。例如，在下面的描述中，在第二特徵上方形成第一特徵可以包括其中第一特徵和第二特徵以直接接觸形成的實施方式，並且還可以包括其中可以在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵不直接接觸的實施方式。另外，本揭露可以在各個示例中重複參考數字和/或文字。此重複本身並不指示所討論的各種實施方式和/或配置之間的關為。
此外，為了便於描述，本揭露中可以使用諸如「在...下麵」、「在...下方」、「低於」、「在...上面」、「高於」等在空間上相對的術語來描述一個元件或特徵與如圖所示的另一個或多個元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋裝置在使用或操作中的不同方位。此裝置可以以其他方式定向(旋轉90度或以其他方向)，並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，術語「由…製成」可表示「包含…」或「具有…」。此外，在以下的製造過程中，在所描述的操作之間可能具有有一個或多個額外的操作，並且操作的順序可能會改變。在本揭露中，「A、B以及C中之一」表示「A、B及/或C」(A；B；C；A及B；A及C；B及C；或者A、B及C)。並且，除非另有描述，這並不表示A中的一個元件、B中的一個元件以及C中的一個元件。在一個實施方式中所描述的相同或類似的材料、結構、尺寸、製程及/或操作亦可以在其他實施方式中使用，且詳細說明可以省略。
第1圖所示為根據本揭露一實施方式之沿半導體裝置的X方向的剖面圖。半導體裝置包括設置在基板10上的電晶體，其具有設置在溝道區20上的閘極電極84以及源極/汲極區50。半導體裝置還包括形成在一個或多個層間介電質層95中的一個或多個導電線路層120。在一些實施方式中，溝道區20是突出於隔離絕緣層的鰭片的一部分。源極/汲極接觸層100，也可稱為局部互連或擴散接觸，設置於在第一(最低)金屬線路層之下的源極/汲極區50(例如源極/汲極磊晶層)之上的導電(例如金屬)層。源極/汲極接觸層100還用於增加電連接到第一金屬線路的源極/汲極區50的高度。在這種情況下，源極/汲極接觸層100不一定連接兩個或多個源極/汲極區50，並且被配置在一個源極/汲極區50上。通孔110進一步設置在源極/汲極接觸層100上，並嵌入蝕刻停止層96和多個層間介電質層90、92和95。閘極電極接觸層130也設置在閘極電極84上。
在一些實施方式中，在相鄰閘極電極84之間形成多個線形導電層，並通過移除部分線形導電層來執行切割操作，將線形導電層切割成多個源極/汲極接觸層100。在其他實施方式中，在相鄰閘極電極84之間形成與源極/汲極接觸層100對應的多個凹槽，且凹槽內填充導電材料。
第2A至13C圖顯示了各種視圖，其說明了根據本揭露一實施方式的源極/汲極接觸層100的順序製程。在這些圖式中，為了簡化而省略了一些層/特性。應理解，可以在這些圖式所示的製程之前、期間和之後提供額外的操作，對於該方法的附加實施方式，可以替換或消除以下描述的一些操作。並且，這些操作/製程的順序可以互換。
第2A-2C圖繪示根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。第2A圖為平面(上)視圖，第2B圖為第2A圖中剖面線X1-X1的剖面圖，第2C圖為第2A圖中剖面線Y1-Y1的剖面圖。
如第2A-2C圖，鰭片結構20，作為主動區，其被設置在基板10上，並由隔離絕緣層30(淺溝槽隔離，shallow trench isolation，STI)隔開。在一些實施方式中，鰭片結構20包括用於n型鰭式場效電晶體(fin FET)的一個或多個鰭片結構20，以及用於p型鰭式場效電晶體的一個或多個鰭片結構20。例如，基板10為雜質濃度約為1×10 15cm -3至約1×10 18cm -3的p型矽基板。在其他實施方式中，基板10為雜質濃度範圍約為1×10 15cm -3至約1×10 18cm -3的n型矽基板。或者，基板10可包括另一基本半導體，如鍺；半導體化合物，包括IV-IV族半導體化合物，如SiC和SiGe；III-V族半導體化合物，如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。在一個實施方式中，基板10是SOI(矽絕緣體)基板的矽層。
在一些實施方式中，鰭片結構20可通過任何合適的方法來圖案化。例如，鰭片結構20可以使用一種或多種光蝕刻製程進行圖案化，包括雙圖案化或多圖案化製程。通常，雙圖案或多圖案製程結合了光蝕刻製程和自對準製程，允許創建的圖案具有，例如，比使用單一的、直接的光蝕刻製程所能獲得的更小的間距。例如，在一實施方式中，犧牲層在一基板上形成並使用光蝕刻製程來圖案化。間隔物藉由使用自對準製程沿圖案化犧牲層形成。然後除去犧牲層，剩下的間隔物或芯棒可用於圖案化鰭片結構。
隔離絕緣層30包括由LPCVD(低壓化學氣相沉積)、電漿CVD或可流動CVD形成的一層或多層絕緣材料，如氧化矽、氮氧化矽或氮化矽。在可流動CVD中，沉積的是可流動的介質材料而不是矽氧化物。可流動介質材料，顧名思義，可以在沉積過程中「流動」，以填充高縱橫比的間隙或空間。通常，會在含矽的前驅物中加入各種化學物質以允許沉積的薄膜流動。在一些實施方式中，添加了氮氫鍵。可流動介質前驅物的例子，特別是可流動的矽氧化物前驅物，包括矽酸鹽、矽氧烷、甲基倍半矽氧烷(MSQ)、氫倍半矽氧烷(HSQ)、MSQ和HSQ的混合物、過氫矽氮烷(TCPS)、過氫聚矽氮烷(PSZ)、正矽酸四乙酯(TEOS)或矽胺，例如三矽胺(TSA)。這些可流動的矽氧化物材料是在多個操作過程中形成的。在可流動的薄膜沉積後，將其固化，然後退火以除去不需要的元素以形成矽氧化物。可流動的薄膜中可摻雜硼及/或磷。在一些實施方式中，隔離絕緣層30可由一層或多層自旋玻璃(SOG)、SiO、SiON、SiOCN及/或氟摻雜的矽酸鹽玻璃(FSG)形成。在所述鰭片結構20上形成厚厚的隔離絕緣層30後，進行平面化製程，以除去隔離絕緣層30的一部分。平面化製程可包括化學機械拋光(CMP)及/或蝕刻製程。然後，進一步去除隔離絕緣層30，使鰭片結構20的上部暴露出來，該部分將成為溝道層，如第2C圖所示。在一些實施方式中，使用濕式蝕刻製程，例如，藉由將基板進自於氫氟酸(HF)中來完成隔離絕緣層30的部分去除。在另一個實施方式中，使用乾式蝕刻製程執行隔離絕緣層30的部分去除。例如，使用CHF 3或BF 3作為蝕刻氣體的乾式蝕刻製程。在形成隔離絕緣層30之後，進行熱製程，例如退火過程，以提高隔離絕緣層30的品質。在一些實施方式中，熱製程是通過使用快速熱退火(RTA)在約900°C至約1050°C的溫度範圍內，以及惰性氣體環境(如N 2、Ar或He環境)中存續約1.5秒至約10秒來執行的。
接著，如第2A-2C圖所示，在部分鰭片結構20上形成一個虛擬閘極結構40。介電層和多晶矽層形成在隔離絕緣層30和暴露的鰭片結構20之上，然後執行圖案化製程，以獲得虛擬閘極結構40，其包括由多晶矽和虛擬閘極介電層所構成的虛擬閘極電極層。多晶矽層的圖案化是通過在一些實施方式中使用包括氮化矽層和氧化物層的硬質遮罩來完成的。虛擬閘極介電層可以是由CVD、物理氣相沉積(PVD)、原子層沉積(ALD)、電子束蒸鍍或其他合適的製程所形成的矽氧化物。在一些實施方式中，虛擬閘極介電層包括一層或多層氧化矽、氮氧化矽、氮化矽氧或高k介電質。在一些實施方式中，虛擬閘極介電層的厚度在約1 nm至約5 nm的範圍內。在一些實施方式中，虛擬閘極電極層是均勻或非均勻摻雜多晶矽。在本實施方式中，虛擬閘極電極層的寬度在約30 nm至約60 nm的範圍內。在一些實施方式中，虛擬閘極電極層的厚度在約30 nm至約50 nm的範圍內。此外，可以將一個或多個虛擬閘極電極層設置在虛擬閘極結構40的兩側，以提高圖案化製程中的圖案保真度。虛擬閘極結構40的寬度在一些實施方式中在約5 nm到約40 nm的範圍內，在一些實施方式中在約7 nm到約15 nm的範圍內。
進一步，如第2A-2C圖所示，側壁間隔物48形成於虛擬閘極結構40的相對側面。在虛擬閘極結構40上形成用於側壁間隔物48的絕緣材料層。絕緣材料層以共形(conformal)的方式沉積，使其在垂直表面(如側壁、水平表面和虛擬閘極結構40的頂部)上形成實質上相等的厚度。在一些實施方式中，絕緣材料層的厚度範圍為約5 nm到約20 nm之間。絕緣材料層包括一種或多種SiN、SiON和SiCN或任何其他合適的介電材料。絕緣材料層可以通過ALD或CVD或任何其他合適的方法形成。接下來，通過各向異性蝕刻去除絕緣材料層的底部部分，從而形成側壁間隔物48。在一些實施方式中，側壁間隔物48包括兩層到四層不同的絕緣材料。在一些實施方式中，虛擬閘極介電層的一部分設置在側壁間隔物48和隔離絕緣層30之間。在其他實施方式中，沒有設置虛擬閘極介電層的任何部分在側壁間隔物48和隔離絕緣層30之間。
在第2A-2C圖中，繪示了四個鰭片結構20和四個虛擬閘極結構40。但是，鰭片結構20的數量不限於四個，虛擬閘極結構40的數量也不限於四個。
第3A-3C圖繪示根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。第3A圖為平面(上)視圖，第3B圖為第3A圖沿剖面線X1-X1的剖面圖，第3C圖為第3A圖沿剖面線Y2-Y2的剖面圖。在第3A圖中，省略了隔離絕緣層30(透明)。
接著，在一些實施方式中，未被虛擬閘極結構40覆蓋的鰭片結構20的源極/汲極區被蝕刻(凹進去)以形成源極/汲極凹槽25。在其他實施方式中，沒有凹槽形成於其中，而是將磊晶層形成在鰭片結構20之上。
第4A-4C圖繪示根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。第4A圖為平面(上)視圖，第4B圖為第4A圖沿剖面線X1-X1的剖面圖，第4C圖為第4A圖沿剖面線Y2-Y2的剖面圖。在第4A圖中，省略隔離絕緣層30(透明)。
在源極/汲極凹槽25形成後，在源極/汲極凹槽25之內及之上形成一個或多個源極/汲極磊晶層50。在一些實施方式中，具有不同成分的兩個或多個磊晶層形成為源極/汲極磊晶層50。在一些實施方式中，源極/汲極磊晶層50包括用於n型FinFET的SiP或SiCP，以及用於p型FinFET的摻雜硼的SiGe。在至少一實施方式中，源極/汲極磊晶層50通過LPCVD製程、分子束磊晶、原子層沉積或任何其他合適的方法磊晶生長。LPCVD製程是在大約400°C到850°C的溫度和大約1 Torr到200 Torr的壓力下進行的，使用的矽源極氣體如SiH 4、Si 2H 6或Si 3H 8；鍺源極氣體，如GeH 4或G 2H 6；碳源極氣體如CH 4或SiH 3CH 3，磷源極氣體如PH 3。在一些實施方式中，矽化物層在源極/汲極磊晶層50上進一步形成。
第5A-5C圖繪示根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。第5A圖為平面(上)視圖，第5B圖為第5A圖中沿剖面線X1-X1的剖面圖，第5C圖為第5A圖中沿剖面線Y2-Y2的剖面圖。在第5A圖中，犧牲閘極電極結構和源極/汲極磊晶層50上的一些層被省略。
接著，如第5A-5C圖所示。在源極/汲極磊晶層50和虛擬閘極結構40上形成蝕刻停止層60，然後在蝕刻停止層60上形成第一層間介電質層70(interlayer dielectric，ILD)。在一些實施方式中，蝕刻停止層60由基於氮化矽的材料製成，如氮化矽或氮氧化矽。第一層間介電質層70的材料包括具有Si、O、C及/或H的化合物，如矽氧化物、SiCOH和SiOC。而有機材料，如聚合物，亦可用於第一層間介電質層70。
第6A-6C圖繪示根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。第6A圖為平面(上)視圖，第6B圖為第6A圖沿剖面線X1-X1的剖面圖，第6C圖為第6A圖沿剖面線Y2-Y2的剖面圖。在第6A圖中，犧牲閘極電極結構和源極/汲極磊晶層50上的一些層被省略。
在第一層間介電質層70形成後，進行平面化製程，如CMP，以便暴露虛擬閘極結構40的頂部部分。然後，去除包括虛擬閘極電極層以及虛擬閘極介電層在內的虛擬閘極結構40，從而形成閘極間隔。虛擬閘極結構40可以通過電漿乾式蝕刻及/或濕式蝕刻來去除。當虛擬閘極電極層為多晶矽且第一層間介電質層70為矽氧化物時，可以使用TMAH溶液等濕式蝕刻劑選擇性地去除虛擬閘極電極層。然後使用電漿乾式蝕刻和/或濕式蝕刻去除虛擬閘極介電層。
在閘極間隔內形成金屬閘極結構。金屬閘極結構包括如第6B圖所示的閘極介電層82和金屬的閘極電極84。在一些實施方式中，在鰭片結構20上形成介面層，在介面層上形成閘極介電層82。在一些實施方式中，介面層是由化學氧化所形成的。在一些實施方式中，介面層包括氧化矽、氮化矽和混合氧化矽鍺中之一者。在一些實施方式中，介面層的厚度在約0.2 nm到約6 nm的範圍內。在一些實施方式中，閘極介電層82包括介電材料的一層或多層，如氧化矽、氮化矽或高k介電材料、其他合適的介電材料和/或其組合。高k介電材料的例子包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、La 2O 3、HfO 2-La 2O 3、Y 2O 3或其他合適的高k介電材料和/或其組合。閘極介電層82可以通過CVD、ALD或任何合適的方法形成。在一實施方式中，閘極介電層82採用高共形沉積製程如ALD形成，以確保形成圍繞每個溝道層具有均勻厚度的閘極介電層82。在一實施方式中，閘極介電層82的厚度範圍從約1 nm到約100 nm。
金屬的閘極電極84包括設置在閘極介電層82上的一個或多個導電層。在一些實施方式中，金屬的閘極電極84包括一個或多個工作功能調整層。在一些實施方式中，工作功能調整層由導電材料製成，如TiN、WN、TaAlC、TiC、TaAl、TaC、Co、Al、TiAl或TiAlC單層，或由兩種或多種這些材料組成的多層。在一些實施方式中，對於n型溝道FET，含鋁層，如TiAl、TiAlC、TaAl和/或TaAlC被用作n型WFM層，而對於p型溝道FET，一個或多個TaN、TiN、WN、TiC和/或Co被用作p型WFM層。金屬的閘極電極84包括在所述工作功能調整層上形成的一個或多個本體閘極電極層。在一些實施方式中，本體閘極電極層包括一層或多層導電材料，如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料，和/或組合。
第7A和7B圖分別繪示透視圖和平面圖(俯視圖)，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。
如第7A圖所示，在閘極電極84和第一層間介電質層70上形成多個層。在一些實施方式中，第一層210形成於閘極電極84和第一層間介電質層70之上。在一些實施方式中，第一層210是介電層，如氮化矽、SiON、SiCN或SiOCN或其他合適的材料。在一些實施方式中，第一層220的厚度在約2 nm到約4 nm的範圍內。在一些實施方式中，第一層210係作為蝕刻停止層。
在一些實施方式中，在第一層210之上形成第二層220。在一些實施方式中，第二層220是不同於第一層210的介電層，並包括氧化矽、SiOC、SiOCN或其他合適的材料。在一些實施方式中，第二層220的厚度在約40 nm到約80 nm的範圍內。在一些實施方式中，第二層220作為第二層間介電質層。
在一些實施方式中，在第二層220之上形成第三層230。在一些實施方式中，第三層230由與第二層220不同的材料製成。在一些實施方式中，第三層230包括金屬合金，如WC、WN、TiN、TaN或其他合適的材料。在其他實施方式中，第三層230由介電材料製成，如AlO、AlON、AlN、氧化鉿或其他介電材料。在一些實施方式中，第三層230的厚度在約15 nm到約30 nm的範圍內。在一些實施方式中，第三層230係作為第一硬質遮罩層。
在一些實施方式中，在第三層230之上形成第四層240。在一些實施方式中，第四層240是與第三層230不同的介電層，並包括氧化矽、SiOC、SiOCN或其他合適的材料。在一些實施方式中，第四層240的厚度範圍從約40 nm到約50 nm。在一些實施方式中，第四層240係作為第二硬質遮罩層。
在一些實施方式中，第五層250在第四層240之上形成。在一些實施方式中，第五層250由與第四層240不同的材料製成，並包括非晶矽或多晶矽，或其他合適的材料。在其他實施方式中，第五層250由介電材料製成，如AlO、AlON、AlN、氧化鉿或其他介電材料。在一些實施方式中，第五層250的厚度在約20 nm到約40 nm的範圍內。在一些實施方式中，第五層250係作為第三硬質遮罩層。第一層210至第五層250由CVD、ALD或任何合適的方法形成。
接著，如第7A圖所示，在第五層250上形成三層抗蝕系統。三層抗蝕劑系統包括底層260作為第六層，中間層270作為第七層和光阻層280(圖案)。在一些實施方式中，底層260由有機材料製成。前述有機材料可包括多個未交聯的單體或聚合物。在一些實施方式中，底層260包含可圖案化的材料及/或具有提供抗反射特性的組成物的材料。底層260的示例性材料包括基於碳的聚合物，如聚羥基苯乙烯(PHS)、聚甲基丙烯酸甲酯(PMMA)、聚醚及其組合，以及其他含有芳香環的有機聚合物。在一些實施方式中，底層260通過旋轉塗布製程形成。在其他實施方式中，底層260由另一合適的沉積製程形成。在一些實施方式中，底層260的厚度範圍從約50 nm到約100 nm。在一些實施方式中，在形成底層260之後，進行退火操作。中間層270包括含矽聚合物，如一些實施方式中的聚矽氧烷。在一些實施方式中，中間層270的厚度範圍從約10 nm到約30 nm。如第7A圖所示，在三層抗蝕系統中，使用一個或多個光蝕刻製程來圖案化光阻層280。光阻層280對應於沒有形成源極/汲極接觸層的區域。
第8A和8B圖分別繪示透視圖和平面圖(俯視圖)，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。
在一些實施方式中，中間層270通過使用光阻層280作為蝕刻遮罩進行蝕刻，而底層260通過使用圖案化的中間層270作為蝕刻遮罩進行蝕刻。然後，如8A和8B圖所示，用圖案化的中間層270和/或底層260作為蝕刻遮罩對第五層250進行蝕刻。在一些實施方式中，隨後移除中間層270和底層260。
第9A和9B圖分別繪示透視圖和平面圖(俯視圖)，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。
然後，如第9A和9B圖所示。在圖案化的第五層250上形成三層抗蝕系統。三層抗蝕劑系統包括底層310、中間層320和光阻層330(圖案)。三層抗蝕系統的材料和結構如上所述。光阻層330包括沿Y方向(閘極延伸方向)延伸的線間隔圖案。
第10A-10D圖所示為根據本揭露一實施方式的半導體裝置製程的順序階段中各階段的剖面圖。
如第10A圖所示，中間層320用光阻層330作為蝕刻遮罩進行圖案化。然後，在一些實施方式中，如第10B圖所示，在圖案化的中間層320上形成具有線間隔圖案的另一個光阻圖案，並且通過使用光阻層340作為蝕刻遮罩進一步圖案化前述已圖案化的中間層320。設置在閘極電極上方的其餘中間層320和由中間層320形成的間隔即對應作為於源極/汲極接觸層。
在如第10C圖所示的中間層320被圖案化之後，將圖案化的中間層320作為蝕刻遮罩對底層310進行圖案化。然後，第四層240和第三層230通過使用圖案化的底層310作為蝕刻遮罩被圖案化成線間隔圖案。在這個蝕刻製程中，具有島狀的圖案化的第五層250沒有被圖案化。因此，在圖案化的第五層250之下，一部分的第四層240和第三層230保留如第10D圖所示。在一些實施方式中，第五層250、第四層240和第三層230由與彼此不同的材料製成。
第11A和11B圖分別繪示透視圖和平面圖(俯視圖)，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。
在第四層240和第三層230已圖案化後，移除中間層320和底層310，並且移除第五層250，如第11A和11B圖所示。圖案化的第四層240對應為光阻層280，其延伸至第五層250。圖案化的中間層320之間的間隔朝Y方向延伸，並且沒有圖案化的第五層250的一部分受到蝕刻，以去除第四層240及第三層230。並且，形成了圖案化的第五層250的一部分的地方受到蝕刻保護，從而留下了第四層240及第三層230。如第11B圖所示，未被圖案化的第三層230和圖案化的第四層240所覆蓋的間隔對應作為源極/汲極接觸層。換句話說，第三層230所形成的間隔被第四層240所切割。
第12A和12B圖分別繪示透視圖和平面圖(俯視圖)，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。
隨後，通過使用圖案化的第三層230和圖案化的第四層240的組合作為蝕刻遮罩，對第二層220、第一層210和第一層間介電質層70進行圖案化，從而形成間隔72。接著，移除第三層230和第四層240，如第12A和12B圖所示。
第13A、13B和13C圖分別繪示透視圖、平面圖(俯視圖)及剖面圖，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。
如第13A、13B和13C圖所示，間隔72被導電材料所填充，從而形成源極/汲極接觸層100。第13C圖為第13A圖沿剖面線X2-X2的剖面圖。在間隔72和第二層210中形成一層或多層導電材料，如鎢、鈦、鈷、鉬和鎳，或其矽化物，其合金或其他合適的材料，並進行平面化製程，如CMP。
第14圖繪示了前述技術對於半導體裝置的標準單元結構的應用。在一些實施方式中，CMOS電路配置在兩個電源軌道區域之間的單元區中，其中Vdd和Vss的電源線路配置在單元區中。閘極電極沿Y方向延伸並設置在X方向，主動區沿X方向延伸並設置在Y方向。在鰭片場效電晶體的情形中，每個主動區包括一個或多個鰭片結構，在X方向延伸，並設置在Y方向中。在一些實施方式中，源極/汲極接觸層設置在及/或連接主動區(鰭片結構)的源極/汲極區上。
如第14圖所示，源極/汲極接觸層的圖案是由一般線形圖案和切割圖案的相減運算生成的。如前所述的製程，實現了這個減法操作。
第15圖所示為根據本揭露一實施方式之標準單元結構的電源軌道區的放大佈局圖。在一些實施方式中，一個或多個通孔110將源極/汲極接觸層(被切割圖案切割後所剩餘的一般圖案)與電源供應線路相連接。當裝置尺寸縮小時，通孔110和切割的圖案之間的間隙及/或相鄰切割圖案之間的間隙會減小。在一些實施方式中，相鄰的切割圖案彼此合併。在這種情況下，當切割圖案形成如第7A圖所示的光阻層280時，將形成波浪形圖案。在其他情況下，切割圖案的島狀在光阻圖案中是圓形的。光阻圖案中切割圖案的這種變形可能會導致通孔110無法充分接觸源極/汲極接觸層。本揭露所公開的實施方式解決了此問題。
第16圖所示為根據本揭露一實施方式之半導體裝置製程的順序階段中之一者的俯視圖。第16圖顯示了第15圖所示切割圖案部分的光阻層280，其與第7A及7B圖的描述相同。
在一些實施方式中，在第15圖所示的原始佈局中，切割圖案的寬度W1介於約15 nm到約20 nm的範圍內。如第16圖所示，切割圖案對應的光阻層280的寬度W2比寬度W1大了25%~45%左右。寬度W2可以通過調整光蝕刻製程中的一個或多個參數和/或通過調整被切割圖案的感光遮罩的遮罩偏置來調整。
接著，如第17A和17B圖，進行定向製程，以沿Y方向減少光阻層280的寬度W3。在一些實施方式中，定向製成是定向離子植入製程。在一些實施方式中，離子(能量種)主要被植入到光阻層280的側面。在一些實施方式中，離子是氬離子。在其他實施方式中，離子是As、P、B、C、Si、He、Ne或任何其他適當元素中的一個或多個。離子植入的劑量範圍約為1×10 14cm -2~5×10 16cm -2，植入能量約為0.5 keV~100 keV，或約為30 keV~50 keV。在一些實施方式中，離子以相對於X-Y平面(基板的水平表面)的水平表面約0°至約300°或約30°至約65°的角度植入。在一些實施方式中，植入的角度為大於0度並等於或小於約20度。通過定向離子植入製程，光阻層280的寬度W3比寬度W2小約10%~30%。在一些實施方式中，如第17C圖所示的定向離子植入製程將所連接的光阻層280隔開。在一些實施方式中，僅沿Y方向(+Y和-Y方向)進行定向離子植入，而不沿其他方向(+X或-X方向)進行定向離子植入。
在其他實施方式中，定向製程是定向蝕刻製程。定向蝕刻可以描述為水平或表面各向異性或選擇性蝕刻，其中目標層或圖案實質上只蝕刻在平行於基板的平面(X-Y平面)中的一個方向(例如，Y方向)，並且實質上不蝕刻另一個方向(例如，X方向)。定向蝕刻可以通過調整各種蝕刻參數來實現，以產生沿基本水平方向移動的蝕刻種類(自由基)，或以大於30-90度的大入射角(其中90度的角度是水平的)入射到基板上。要調整的蝕刻參數包括但不限於，蝕刻劑(氣體)組成、蝕刻溫度、蝕刻時間、蝕刻壓力、射頻(RF)偏置電壓、射頻偏置功率、蝕刻劑流速、晶圓傾斜、其他合適的蝕刻參數，或其組合。
第18A圖所示為根據本揭露一實施方式之定向圖案化裝置的示意圖。第18B、18C和18D圖所示為定向圖案化的示意圖。如定18A圖所示，定向圖案化裝置，例如定向蝕刻裝置1000，包括主腔室1010，在主腔室1010中設置用於加工晶圓的晶圓段1030，以及用於產生電漿的電漿產生腔1020。在一些實施方式中，電漿是射頻產生的電漿，使用13.56 MHz和/或2.45 GHz的高頻電源。其他頻率範圍也可以使用。分離板1026設置在主腔室1010和電漿產生腔1020之間。分離板1026包括一個狹縫1022，電漿束1100從狹縫1022中引入主腔室1010。在一些實施方式中，可調式的半月板1024設置在電漿產生腔1020側的狹縫1022上。一個或多個真空系統1040，包括一個渦輪分子幫浦，與主腔室1010和電漿產生腔1020相耦合，以維持腔室的負壓狀態。在一些實施方式中，在蝕刻製程中，主腔室1010內的壓力低於電漿產生腔1020內的壓力。在一些實施方式中，主腔室1010的壓力為1×10 -5Torr，電漿產生腔1020的壓力為1×10 -3Torr。
在一些實施方式中，分離板1026和晶圓段1030分別受到直流電壓的偏置，以提取和控制電漿束1100。此外，晶圓段1030通過移動機構1035移動，以相對於電漿束1100掃描晶片。在一些實施方式中，至少調整一個射頻和直流偏置電壓，來達成相對於基板表面能夠使蝕刻物質實質上在平面方向上水平流動(例如，在X方向上)的電場，或提供一個大的入射角。在一些實施方式中，蝕刻物質被調整為具有高能物質的動量的特徵，使得蝕刻物質或高能物質的動量在同一路線上的動量是不相同的，即，頂部路徑上的蝕刻或高能物質的動量與底部路徑上的蝕刻或高能物質的動量不同。在一些實施方式中，頂部路徑上的蝕刻或高能物質的動量與位在底部路徑上方的中間路徑的蝕刻或高能物質的動量不同，頂部路徑上的蝕刻或高能物質的動量與底部路徑上的蝕刻或高能物質的動量相同或不同。任何組合都可以通過調整電磁控制來實現，以調整蝕刻的能量或蝕刻前端高能物質的能量。在一些實施方式中，蝕刻氣體包括氧、氟、碳、氬、氫、烴和/或氮或任何其他合適的種類。
在一些實施方式中，如第18B和18C圖所示，調整半月板1024的位置以改變電漿束1100的入射角θi。如第18D圖所示，藉由沿Y方向掃描晶圓，無需在X方向上大幅擴展凹槽即可形成凹槽圖案。在一些實施方式中，Y方向上的蝕刻量與X方向上的蝕刻量的比率約為2或更多，在其他實施方式中約為5或更多。在一些實施方式中，該比率約為10或更多。理想情況下，該比率盡可能高，但在一些實施方式中可能高達約100，在其他實施方式中可能高達約50。此外，沿Z方向(垂直方向)的蝕刻量小於Y方向的蝕刻量。在一些實施方式中，Y方向上的蝕刻量與Z方向上的蝕刻量的比率約為2或更多，在其他實施方式中約為5或更多。在一些實施方式中，該比率約為10或更多。理想情況下，該比率盡可能高，但在一些實施方式中可能高達約100，在其他實施方式中可能高達約50。
通過定向蝕刻製程，光阻層280的寬度W3比寬度W2小約10%~30%。在一些實施方式中，如第17C圖所示的定向蝕刻製程將連接的光阻層280隔開。在一些實施方式中，定向蝕刻製程僅沿Y方向(+Y和-Y方向)執行，而不沿其他方向(+X或-X方向)執行定向蝕刻製程。
第19A和19B圖所示為根據本揭露一實施方式之半導體裝置製程的順序階段中之一者的俯視圖。第19A和19B圖所示為根據第7A-8B圖中描述的製程所圖案化而得的圖案化的第五層250。
如第19A圖所示，在第17A圖所示的光阻層280中進一步減少了圖案化的第五層250。在一些實施方式中，沿Y方向的圖案化的第五層250的寬度W4比寬度W3約小了20%到30%。在一些實施方式中，如第19A圖所示，在第五層250的切割圖案的角落之間保留剩餘部分。在一些實施方式中，當光阻層280按第17C圖所示的定向製成分開時，沒有殘留剩餘部分，並且連續圖案被劃分為如第19B圖所示的島狀圖案。
第20圖所示為根據本揭露一實施方式之半導體裝置製程的順序階段中之一者的俯視圖。第20圖繪示了圖案化的第四層240，其是藉由第9A-11B圖所示的製程來圖案化的。如第20圖所示，第四層240的切割圖案包含與第15圖中所設計的圖案相似的島狀圖案。
在一些實施方式中，圖案化的第四層240沿Y方向的寬度W5約為寬度W4的±20%。在一些實施方式中，不殘留任何部件。
在第四層240圖案化後，執行如第12A-13C圖所示的製程以形成源極/汲極接觸層100。
本揭露描述的各種實施方式或例子提供了優於現有技術的幾個優點。例如，在本揭露中，由於採用了定向製程來調整第一光阻圖案的寬度，因此在硬遮罩圖案中消除或抑制了第一光阻圖案中的變形。所述技術可以增加通孔和源極/汲極接觸層之間的間隙。
需要理解的是，並非所有的優點皆已在此討論，所有的實施方式或實施例都不需要特定的優點，而其他的實施方式或實施例可能提供不同的優點。
根據本揭露的一個方面，在製造半導體裝置的方法中，形成包括閘極電極和源極/汲極磊晶層的底層結構，在底層結構上形成一個或多個層，在一個或多個層上形成硬質遮罩層，在硬質遮罩層之上形成一個或多個第一抗蝕層，形成第一光阻圖案於一個或多個第一抗蝕層之上，調整第一光阻圖案的寬度，藉由以第一光阻圖案作為蝕刻遮罩，圖案化一個或多個第一抗蝕層，從而形成第一硬質遮罩圖案，並且藉由使用第一硬質遮罩圖案，圖案化硬質遮罩層，從而形成第二硬質遮罩圖案。在上述及以下的一個或多個實施方式中，調整第一光阻圖案的寬度包括定向蝕刻製程或定向離子植入製程。在上述及以下的一個或多個實施方式中，第一光阻圖案包括連續圖案，第一硬遮罩圖案包括相應連續圖案，相應連續圖案在第二硬遮罩圖案中被劃分為島狀圖案。在上述及以下的一個或多個實施方式中，第一光阻圖案包括連續圖案，且第一硬質遮罩圖案包括相應連續圖案，並且在第二硬質遮罩圖案中，相應連續圖案被劃分為由剩餘圖案連接或其間具有剩餘圖案的島狀圖案。在上述及以下的一個或多個實施方式中，硬質遮罩層包括非晶矽或多晶矽。在上述及以下的一個或多個實施方式中，形成一個或多個第二抗蝕層於第二硬質遮罩圖案之上，藉由圖案化一個或多個第二抗蝕層來形成第三硬質遮罩圖案，藉由以第三硬質遮罩圖案以及第二硬質遮罩圖案作為蝕刻遮罩，圖案化一個或多個層，從而形成第四硬質遮罩圖案。在上述及以下的一個或多個實施方式中，底層結構進一步包括第一層間介電質層，設置於源極/汲極磊晶層之上，以及第二層間介電質層，設置於第一層間介電質層以及閘極電極之上。此方法進一步包括藉由以第四硬質遮罩圖案作為蝕刻遮罩，圖案化第一層間介電質層以及第二層間介電質層，從而形成溝槽圖案，並且藉由以導電材料填滿溝槽圖案，從而形成源極/汲極接觸圖案。
根據本揭露的另一方面，在製造半導體裝置的方法中，形成底層結構，其包括鰭片結構設置於基板之上、閘極結構設置於鰭片結構的上部部分之上、源極/汲極磊晶層設置於鰭片結構的源極/汲極區之上、以及層間介電質層設置於源極/汲極磊晶層之上。在底層結構之上形成第一層，在第一層之上形成第二層，在第二層之上形成第三層，在第三層之上形成第四層，在第四層之上形成第五層。在第五層上形成第一抗蝕層，形成第一光阻圖案於第一抗蝕層之上，並調整第一光阻圖案的寬度。藉由以第一光阻圖案作為蝕刻遮罩，圖案化第一抗蝕層。藉由以第一光阻圖案作為蝕刻遮罩，圖案化第五層。形成第二抗蝕層於圖案化的第五層之上。藉由以一個或多個第二光阻圖案作為蝕刻遮罩，圖案化第二抗蝕層。藉由以圖案化的第二抗蝕層以及圖案化的第五層作為蝕刻遮罩，圖案化第三層及第四層。藉由以圖案化的第三層以及圖案化的第四層作為蝕刻遮罩，圖案化第二層、第一層以及層間介電質層，從而形成溝槽圖案於源極/汲極磊晶層之上。藉由以導電材料填滿溝槽圖案，從而形成源極/汲極接觸圖案。在上述及以下的一個或多個實施方式中，調整第一光阻圖案的寬度包括定向蝕刻製程。在上述及以下的一個或多個實施方式中，在定向蝕刻製程中，第一光阻圖案沿著第一軸的蝕刻速率，為第一光阻圖案沿著平行於第一軸之第二軸的蝕刻速率的兩倍或以上。在上述及以下的一個或多個實施方式中，調整第一光阻圖案的寬度包括定向離子植入製程，其包括相對於第一抗蝕層的上表面，以大於0度且等於或小於20度的角度的方向植入離子。在上述及以下的一個或多個實施方式中，定向離子植入製程中，氬離子植入於第一光阻圖案中。在上述及以下的一個或多個實施方式中，第五層包括非晶矽或多晶矽。在上述及以下的一個或多個實施方式中，第三層包括WC、WN、TiN或TaN中至少一者。在上述及以下的一個或多個實施方式中，第二層或第四層中的至少一層包括氧化矽。在上述及以下的一個或多個實施方式中，第一抗蝕層以及第二抗蝕層中每一者皆包括具有有機材料的底層以及具有矽聚合物的中間層。
根據本揭露的又一方面，一種製造半導體裝置的方法包括，形成底層結構，其包括設置於基板上的閘極結構以及源極/汲極磊晶層。形成一個或多個層於底層結構之上。形成硬質遮罩層於一個或多個層之上。形成一個或多個第一抗蝕層於硬質遮罩層之上。形成第一光阻圖案於一個或多個第一抗蝕層之上。調整第一光阻圖案的寬度。藉由以第一光阻圖案作為蝕刻遮罩，圖案化一個或多個第一抗蝕層，從而形成第一硬質遮罩圖案。藉由使用第一硬質遮罩圖案，圖案化硬質遮罩層，從而形成第二硬質遮罩圖案。第一光阻圖案包括連續圖案及相應第二硬質遮罩圖案。連續圖案位於將要形成電源供應線路的電源軌道區。相應第二硬質遮罩圖案包括位於電源軌道區中的分割島狀圖案。在上述及以下的一個或多個實施方式中，連續圖案是由沿著第一方向排列的多個圖案所形成的，並且沿著與第一方向交錯的第二方向的第一光阻圖案的寬度減小。在上述及以下的一個或多個實施方式中，沿著第二方向的第一光阻圖案的寬度減小了10%至30%。在上述及以下的一個或多個實施方式中，在寬度減小後，沿著第二方向的分割島狀圖案的寬度小於第一光阻圖案的寬度的10%至20%。
前述揭露概述了幾個實施方式的特徵，使得本領域技術人員可以更好地理解本揭露的各個方面。本領域技術人員將理解，他們可以容易地將本揭露用作設計或修改其他製程和結構的基礎，以實現與本揭露介紹的實施方式相同的目的和/或實現相同的益處。本領域技術人員還應該理解，雖然本揭露已以多種實施方式揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
10:基板 20:溝道區 20:鰭片結構 25:源極/汲極凹槽 30:隔離絕緣層 40:虛擬閘極結構 48:側壁間隔物 50:源極/汲極區 50:源極/汲極磊晶層 60:蝕刻停止層 70:第一層間介電質層 72:間隔 82:閘極介電層 84:閘極電極 90:介電層 92:介電層 95:介電層 96:蝕刻停止層 100:源極/汲極接觸層 110:通孔 120:導電線路層 130:閘極電極接觸層 210:第一層 220:第二層 230:第三層 240:第四層 250:第五層 260:底層 270:中間層 280:光阻層 310:底層 320:中間層 330:光阻層 340:光阻層 1000:定向蝕刻裝置 1010:主腔室 1020:電漿產生腔 1022:狹縫 1024:半月板 1026:分離板 1030:晶圓段 1035:移動機構 1040:真空系統 1100:電漿束 DC:直流電 RF:射頻 W1:寬度 W2:寬度 W3:寬度 W4:寬度 W5:寬度 X:方向 Y:方向 Z:方向 X1-X1:剖面線 X2-X2:剖面線 Y1-Y1:剖面線 Y2-Y2:剖面線 θi:入射角
以下將結合附圖閱讀，根據以下詳細描述可以最好地理解本揭露的各方面。應理解，根據行業中的慣例，各種特徵未按比例繪製。實際上，為了清楚起見，各種特徵的尺寸可以任意地增加或減小。 第1圖所示為根據本揭露一實施方式之沿半導體裝置的X方向的剖面圖。 第2A、2B和2C圖分別繪示平面視圖(俯視圖)、沿X方向的剖面圖以及沿Y方向的剖面圖，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第3A、3B和3C圖分別繪示平面視圖(俯視圖)、沿X方向的剖面圖以及沿Y方向的剖面圖，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第4A、4B和4C圖分別繪示平面視圖(俯視圖)、沿X方向的剖面圖以及沿Y方向的剖面圖，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第5A、5B和5C圖分別繪示平面視圖(俯視圖)、沿X方向的剖面圖以及沿Y方向的剖面圖，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第6A、6B和6C圖分別繪示平面視圖(俯視圖)、沿X方向的剖面圖以及沿Y方向的剖面圖，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第7A和7B圖分別繪示透視圖和平面圖(俯視圖)，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第8A和8B圖分別繪示透視圖和平面圖(俯視圖)，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第9A和9B圖分別繪示透視圖和平面圖(俯視圖)，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第10A、10B、10C和10D圖所示為根據本揭露一實施方式的半導體裝置製程的順序階段中之一者的剖面圖。 第11A和11B圖分別繪示透視圖和平面圖(俯視圖)，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第12A和12B圖分別繪示透視圖和平面圖(俯視圖)，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第13A、13B和13C圖分別繪示透視圖、平面圖(俯視圖)及剖面圖，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第14圖所示為根據本揭露一實施方式之半導體裝置的標準單元結構的佈局。 第15圖所示為根據本揭露一實施方式之半導體裝置的標準單元結構的電力軌道區的佈局。 第16圖所示為根據本揭露一實施方式之半導體裝置製程的順序階段中之一者的俯視圖。 第17A、17B和17C圖繪示了俯視圖(第17A和17C圖)以及剖面圖(第17B圖)，並說明根據本揭露一實施方式的半導體裝置製程的順序階段中之一者。 第18A圖所示為根據本揭露一實施方式之定向圖案化裝置的示意圖。第18B、18C和18D圖所示為定向圖案化的示意圖。 第19A和19B圖所示為根據本揭露一實施方式之半導體裝置製程的順序階段中之一者的俯視圖。 第20圖所示為根據本揭露一實施方式之半導體裝置製程的順序階段中之一者的俯視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
10:基板
20:溝道區
50:源極/汲極區
84:閘極電極
90:介電層
92:介電層
95:介電層
96:蝕刻停止層
100:源極/汲極接觸層
110:通孔
120:導電線路層
130:閘極電極接觸層
X:方向
Z:方向

Claims (20)

  1. 一種製造半導體裝置的方法，包括： 形成一底層結構，其包括複數個閘極電極以及複數個源極/汲極磊晶層於一基板之上； 形成一或多個層於該底層結構之上； 形成一硬質遮罩層於該一或多個層之上； 形成一或多個第一抗蝕層於該硬質遮罩層之上； 形成一第一光阻圖案於該一或多個第一抗蝕層之上； 調整該第一光阻圖案的一寬度； 藉由以該第一光阻圖案作為蝕刻遮罩，圖案化該一或多個第一抗蝕層，從而形成一第一硬質遮罩圖案；以及 藉由使用該第一硬質遮罩圖案，圖案化該硬質遮罩層，從而形成一第二硬質遮罩圖案。
  2. 如請求項1所述之方法，其中調整該第一光阻圖案的該寬度包括一定向蝕刻製程或一定向離子植入製程。
  3. 如請求項2所述之方法，其中: 該第一光阻圖案包括一連續圖案，且該第一硬質遮罩圖案包括一相應連續圖案；以及 該相應連續圖案在該第二硬質遮罩圖案中被劃分為複數個島狀圖案。
  4. 如請求項2所述之方法，其中： 該第一光阻圖案包括一連續圖案，且該第一硬質遮罩圖案包括一相應連續圖案；以及 在該第二硬質遮罩圖案中，該相應連續圖案被劃分為由一剩餘圖案連接或其間具有該剩餘圖案的複數個島狀圖案。
  5. 如請求項2所述之方法，其中該硬質遮罩層包括非晶矽或多晶矽。
  6. 如請求項2所述之方法，更包括: 形成一或多個第二抗蝕層於該第二硬質遮罩圖案之上； 藉由圖案化該一或多個第二抗蝕層來形成一第三硬質遮罩圖案；以及 藉由以該第三硬質遮罩圖案以及該第二硬質遮罩圖案作為蝕刻遮罩，圖案化該一或多個層，從而形成一第四硬質遮罩圖案。
  7. 如請求項6所述之方法，其中: 該底層結構更包括一第一層間介電質層，設置於該些源極/汲極磊晶層之上，以及一第二層間介電質層，設置於該第一層間介電質層以及該些閘極電極之上；以及 該方法更包括: 藉由以該第四硬質遮罩圖案作為蝕刻遮罩，圖案化該第一層間介電質層以及該第二層間介電質層，從而形成複數個溝槽圖案；以及 藉由以一導電材料填滿該些溝槽圖案，從而形成複數個源極/汲極接觸圖案。
  8. 一種製造半導體裝置的方法，包括: 形成一底層結構，其包括複數個鰭片結構設置於一基板之上、複數個閘極結構設置於該些鰭片結構的複數個上部部分之上、複數個源極/汲極磊晶層設置於該些鰭片結構的複數個源極/汲極區之上、以及一層間介電質層設置於該些源極/汲極磊晶層之上； 形成一第一層於該底層結構之上； 形成一第二層於該第一層之上； 形成一第三層於該第二層之上； 形成一第四層於該第三層之上； 形成一第五層於該第四層之上； 形成一第一抗蝕層於該第五層之上； 形成一第一光阻圖案於該第一抗蝕層之上； 調整該第一光阻圖案的一寬度； 藉由以該第一光阻圖案作為蝕刻遮罩，圖案化該第一抗蝕層； 藉由以該第一光阻圖案作為蝕刻遮罩，圖案化該第五層； 形成一第二抗蝕層於圖案化的該第五層之上； 藉由以一或多個第二光阻圖案作為蝕刻遮罩，圖案化該第二抗蝕層； 藉由以圖案化的該第二抗蝕層以及圖案化的該第五層作為蝕刻遮罩，圖案化該第三層及該第四層； 藉由以圖案化的該第三層以及圖案化的該第四層作為蝕刻遮罩，圖案化該第二層、該第一層以及該層間介電質層，從而形成複數個溝槽圖案於該些源極/汲極磊晶層之上；以及 藉由以一導電材料填滿該些溝槽圖案，從而形成複數個源極/汲極接觸圖案。
  9. 如請求項8所述之方法，其中調整該第一光阻圖案的該寬度包括一定向蝕刻製程。
  10. 如請求項9所述之方法，其中在該定向蝕刻製程中，該第一光阻圖案沿著一第一軸的一蝕刻速率，為該第一光阻圖案沿著平行於該第一軸之一第二軸的一蝕刻速率的兩倍或以上。
  11. 如請求項8所述之方法，其中調整該第一光阻圖案的該寬度包括一定向離子植入製程，其包括相對於該第一抗蝕層的一上表面，以大於0度且等於或小於20度的一角度的一方向植入離子。
  12. 如請求項11所述之方法，其中在該定向離子植入製程中，氬離子植入於該第一光阻圖案中。
  13. 如請求項8所述之方法，其中該第五層包括非晶矽或多晶矽。
  14. 如請求項8所述之方法，其中該第三層包括碳化鎢、氮化鎢、氮化鈦或氮化鉭中至少一者。
  15. 如請求項8所述之方法，其中該第二層或該第四層中至少一者包括氧化矽。
  16. 如請求項8所述之方法，其中該第一抗蝕層以及該第二抗蝕層中每一者皆包括具有一有機材料的一底層以及具有矽聚合物的一中間層。
  17. 一種製造半導體裝置的方法，包括: 形成一底層結構，其包括設置於一基板上的複數個閘極結構以及複數個源極/汲極磊晶層； 形成一或多個層於該底層結構之上； 形成一硬質遮罩層於該一或多個層之上； 形成一或多個第一抗蝕層於該硬質遮罩層之上； 形成一第一光阻圖案於該一或多個第一抗蝕層之上； 調整該第一光阻圖案的一寬度； 藉由以該第一光阻圖案作為蝕刻遮罩，圖案化該一或多個第一抗蝕層，從而形成一第一硬質遮罩圖案；以及 藉由使用該第一硬質遮罩圖案，圖案化該硬質遮罩層，從而形成一第二硬質遮罩圖案； 其中該第一光阻圖案包括: 一連續圖案，位於將要形成一電源供應線路的一電源軌道區；以及 一相應第二硬質遮罩圖案，包括位於該電源軌道區中的複數個分割島狀圖案。
  18. 如請求項17所述之方法，其中: 該連續圖案是由沿著一第一方向排列的多個圖案所形成的；以及 沿著與該第一方向交錯的一第二方向的該第一光阻圖案的該寬度減小。
  19. 如請求項18所述之方法，其中沿著該第二方向的該第一光阻圖案的該寬度減小了10%至30%。
  20. 如請求項19所述之方法，其中在該寬度減小後，沿著該第二方向的該些分割島狀圖案的一寬度小於該第一光阻圖案的該寬度的10%至20%。
TW110129488A 2021-04-23 2021-08-10 製造半導體裝置的方法 TW202243007A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/239,254 US11862690B2 (en) 2021-04-23 2021-04-23 Method of manufacturing a semiconductor device
US17/239,254 2021-04-23

Publications (1)

Publication Number Publication Date
TW202243007A true TW202243007A (zh) 2022-11-01

Family

ID=82973081

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110129488A TW202243007A (zh) 2021-04-23 2021-08-10 製造半導體裝置的方法

Country Status (3)

Country Link
US (2) US11862690B2 (zh)
CN (1) CN114975274A (zh)
TW (1) TW202243007A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI840147B (zh) * 2023-03-06 2024-04-21 華邦電子股份有限公司 光罩結構與圖案化方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160064239A1 (en) * 2014-08-28 2016-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Integrated Circuit Patterning
US10312089B1 (en) * 2017-11-29 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for controlling an end-to-end distance in semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI840147B (zh) * 2023-03-06 2024-04-21 華邦電子股份有限公司 光罩結構與圖案化方法

Also Published As

Publication number Publication date
CN114975274A (zh) 2022-08-30
US20240088236A1 (en) 2024-03-14
US11862690B2 (en) 2024-01-02
US20220344478A1 (en) 2022-10-27

Similar Documents

Publication Publication Date Title
US10879374B2 (en) Semiconductor device and manufacturing method thereof
US11289589B2 (en) Semiconductor device and manufacturing method thereof
TWI646685B (zh) 半導體裝置及其製造方法
KR102073398B1 (ko) 반도체 장치 및 이의 제조 방법
US11121217B2 (en) Semiconductor device and manufacturing method thereof
US20210313456A1 (en) Method of manufacturing semiconductor devices
TW201730987A (zh) 半導體裝置及其製造方法
US11990510B2 (en) Semiconductor device and manufacturing method thereof
US10504729B2 (en) Methods for controlling an end-to-end distance in semiconductor device
US10872892B2 (en) Semiconductor device and manufacturing method thereof
TW202113989A (zh) 半導體元件及其製造方法
TW202205679A (zh) 半導體元件
US20230378307A1 (en) Semiconductor device and manufacturing method thereof
US20240274668A1 (en) Method of manufacturing a semiconductor device and a semiconductor device
US20240088236A1 (en) Method of manufacturing a semiconductor device
US20240088297A1 (en) A semiconductor device for recessed fin structure having rounded corners
US20220375796A1 (en) Method of manufacturing semiconductor devices and semiconductor device
KR20230109536A (ko) 반도체 디바이스를 제조하는 방법 및 반도체 디바이스
TWI764255B (zh) 半導體元件及其製造方法
US10879119B2 (en) Method for fabricating a semiconductor device
US20220406661A1 (en) Method of manufacturing a semiconductor device
US20240282820A1 (en) Semiconductor device and manufacturing method thereof