CN115985846A - 半导体结构的制作方法以及半导体结构 - Google Patents
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Abstract
本申请提供了一种半导体结构的制作方法以及半导体结构。该方法包括：提供基底，基底包括依次层叠的第一衬底、氧化物层、互连结构层、介质结构层以及贯穿介质结构层至互连结构层中的凹槽；在基底的裸露表面上依次形成导电层和光刻胶层；对光刻胶层进行曝光处理和显影处理，形成第一光刻胶部，并对第一光刻胶部进行第一烘烤处理，第一烘烤处理满足预定条件，预定条件包括以下至少之一：烘烤时间范围为80s~90s，烘烤温度为130℃~140℃；去除第一光刻胶部覆盖部分之外的导电层以及部分第一光刻胶部，剩余的导电层形成焊盘，剩余的第一光刻胶部形成第二光刻胶部。该方法解决了现有技术中半导体结构制作工艺复杂且成本较高的问题。
Description
技术领域
本申请涉及半导体技术领域，具体而言，涉及一种半导体结构的制作方法以及半导体结构。
背景技术
在半导体工艺以及微纳加工领域，光刻工艺是不可或缺的加工环节。传统的光刻工艺包含涂胶、曝光、显影三个主要加工步骤。首先将光刻胶均匀地涂布在基底表面，再通过曝光机曝光掩膜图形，最后通过显影，实现将掩膜图形从掩膜板到基底上的转移，半导体产品中，采用光刻胶工艺形成焊盘时，在形成光刻胶之前先形成硬掩膜层，目前基于BSI技术的CMOS图像传感器的装置(如芯片、模组等)的设计逐渐向高像素、高灵敏度、小尺寸等方向发展，简化半导体制作的工艺变得越来越重要。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体结构的制作方法以及半导体结构，以解决现有技术中半导体结构制作工艺复杂且成本较高的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，包括：提供基底，所述基底包括依次层叠的第一衬底、氧化物层、互连结构层、介质结构层以及贯穿所述介质结构层至所述互连结构层中的凹槽；在所述基底的裸露表面上依次形成导电层和光刻胶层；对所述光刻胶层进行曝光处理和显影处理，在所述凹槽底壁的部分所述导电层的远离所述氧化物层的表面上形成第一光刻胶部，并对所述第一光刻胶部进行第一烘烤处理，所述第一光刻胶部的远离所述氧化物层的表面低于所述凹槽外的所述导电层的远离所述氧化物层的表面，所述第一烘烤处理满足预定条件，所述预定条件包括以下至少之一：烘烤时间范围为80s~90s，烘烤温度为130℃~140℃；去除所述第一光刻胶部覆盖部分之外的所述导电层以及部分所述第一光刻胶部，剩余的所述导电层形成焊盘，剩余的所述第一光刻胶部形成第二光刻胶部，所述第二光刻胶部覆盖所述焊盘。
进一步地，在去除所述第一光刻胶部覆盖部分之外的所述导电层以及部分所述第一光刻胶部，分别形成焊盘以及第二光刻胶部之后，所述方法还包括：采用化学机械研磨法去除部分所述介质结构层；去除所述第二光刻胶部。
进一步地，在所述基底的裸露表面上依次形成导电层和光刻胶层之前，所述方法还包括：在所述基底的裸露表面上形成粘合层。
进一步地，在所述基底的裸露表面上形成所述导电层之后，在所述导电层的裸露表面上形成所述光刻胶层之前，所述方法还包括：对所述导电层进行第二烘烤处理。
进一步地，在对所述导电层进行第二烘烤处理之后，所述方法还包括：将所述导电层冷却至20℃~25℃。
进一步地，对所述光刻胶层进行曝光处理和显影处理，包括：对所述光刻胶层依次进行曝光前烘烤处理、曝光处理以及曝光后烘烤处理；对经过曝光后烘烤处理的所述光刻胶层进行显影处理。
进一步地，提供基底，包括：提供所述第一衬底，并在所述第一衬底的表面上形成第一预备氧化物层；提供第二衬底，并在所述第二衬底的表面上依次形成叠置的所述介质结构层、所述互连结构层以及第二预备氧化物层；键合所述第一预备氧化物层以及所述第二预备氧化物层，并去除所述第二衬底，键合的所述第一预备氧化物层以及所述第二预备氧化物层形成所述氧化物层；去除部分所述介质结构层以及部分所述互连结构层，形成所述凹槽。
进一步地，形成所述介质结构层包括：在所述第二衬底的表面上形成介质层；在所述介质层裸露表面上形成硅层；在所述硅层的裸露表面上形成第三氧化层。
进一步地，形成所述互连结构层包括：在所述第三氧化层的裸露表面上形成多个层叠的介电层，并在各所述介电层中分别形成金属层。
根据本申请的另一方面，提供了一种半导体结构，采用任一种所述的半导体结构的制作方法制作而成。
应用本申请的技术方案，所述半导体结构的制作方法中，首先，提供基底，所述基底包括依次层叠的第一衬底、氧化物层、互连结构层、介质结构层以及贯穿所述介质结构层至所述互连结构层中的凹槽；之后，在所述基底的裸露表面上依次形成导电层和光刻胶层；之后，对所述光刻胶层进行曝光处理和显影处理，在所述凹槽底壁的部分所述导电层的远离所述氧化物层的表面上形成第一光刻胶部，并对所述第一光刻胶部进行第一烘烤处理，所述第一光刻胶部的远离所述氧化物层的表面低于所述凹槽外的所述导电层的远离所述氧化物层的表面，所述第一烘烤处理满足预定条件，所述预定条件包括以下至少之一：烘烤时间范围为80s~90s，烘烤温度为130℃~140℃；去除所述第一光刻胶部覆盖部分之外的所述导电层以及部分所述第一光刻胶部，剩余的所述导电层形成焊盘，剩余的所述第一光刻胶部形成第二光刻胶部，所述第二光刻胶部覆盖所述焊盘。该方法通过在导电层的表面上直接形成光刻胶层，并对显影后的光刻胶层，即第一光刻胶部进行满足预定条件的烘烤处理，加强第一光刻胶部的固化，与焊盘之间的粘附性好，不易脱落，因此可以在刻蚀过程中保护焊盘不受损伤，从而可以简化半导体制作工艺制程，缩减成本，进而解决了现有技术中半导体结构制作工艺复杂且成本较高的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的一种实施例的半导体结构的制作方法的流程图；
图2示出了根据本申请的一种实施例的形成第一预备氧化物层后的半导体结构示意图；
图3示出了根据本申请的一种实施例的形成第二预备氧化物层后的半导体结构示意图；
图4示出了根据本申请的一种实施例的形成第三氧化物层后的半导体结构示意图；
图5示出了根据本申请的一种实施例的形成介电层和金属层后的半导体结构示意图；
图6示出了根据本申请的一种实施例的形成介质结构层后的半导体结构示意图；
图7示出了根据本申请的一种实施例的基底的结构示意图；
图8示出了根据本申请的一种实施例的形成光刻胶层后的半导体结构示意图；
图9示出了根据本申请的另一种实施例的形成光刻胶层后的半导体结构示意图；
图10示出了根据本申请的一种实施例的形成第一光刻胶部后的半导体结构示意图；
图11示出了根据本申请的一种实施例的形成第二光刻胶部后的半导体结构示意图；
图12示出了根据本申请的一种实施例的去除第二光刻胶部后的半导体结构示意图。
其中，上述附图包括以下附图标记：
10、基底；101、第一衬底；102、第一预备氧化物层；103、第二衬底；104、介质结构层；105、互连结构层；106、第二预备氧化物层；107、氧化物层；108、凹槽；109、介质层；110、硅层；111、第三氧化层；112、介电层；113、金属层；201、粘合层；202、导电层；203、光刻胶层；204、第一光刻胶部；205、焊盘；206、第二光刻胶部。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中半导体结构制作工艺复杂且成本较高的，为了解决如上问题，本申请提出了一种半导体结构的制作方法以及半导体结构。
根据本申请的实施例，提供了一种半导体结构的制作方法。
图1是根据本申请实施例的半导体结构的制作方法的流程图。如图1所示，该方法包括以下步骤：
步骤S101，如图7所示，提供基底10，上述基底10包括依次层叠的第一衬底101、氧化物层107、互连结构层105、介质结构层104以及贯穿上述介质结构层104至上述互连结构层105中的凹槽108；
步骤S102，如图7和图8所示，所示在上述基底10的裸露表面上依次形成导电层202和光刻胶层203；
步骤S103，如图8和图10所示，对上述光刻胶层203进行曝光处理和显影处理，在上述凹槽底壁的部分上述导电层202的远离上述氧化物层107的表面上形成第一光刻胶部204，并对上述第一光刻胶部204进行第一烘烤处理，上述第一光刻胶部204的远离上述氧化物层107的表面低于上述凹槽外的上述导电层202的远离上述氧化物层107的表面，上述第一烘烤处理满足预定条件，上述预定条件包括以下至少之一：烘烤时间范围为80s~90s，烘烤温度为130℃~140℃；
步骤S104，如图10和图11所示，去除上述第一光刻胶部204覆盖部分之外的上述导电层202以及部分上述第一光刻胶部204，剩余的上述导电层形成焊盘205，剩余的上述第一光刻胶部204形成第二光刻胶部206，上述第二光刻胶部206覆盖上述焊盘205。
上述半导体结构的制作方法中，首先，提供基底，上述基底包括依次层叠的第一衬底、氧化物层、互连结构层、介质结构层以及贯穿上述介质结构层至上述互连结构层中的凹槽；之后，在上述基底的裸露表面上依次形成导电层和光刻胶层；之后，对上述光刻胶层进行曝光处理和显影处理，在上述凹槽底壁的部分上述导电层的远离上述氧化物层的表面上形成第一光刻胶部，并对上述第一光刻胶部进行第一烘烤处理，上述第一光刻胶部的远离上述氧化物层的表面低于上述凹槽外的上述导电层的远离上述氧化物层的表面，上述第一烘烤处理满足预定条件，上述预定条件包括以下至少之一：烘烤时间范围为80s~90s，烘烤温度为130℃~140℃；去除上述第一光刻胶部覆盖部分之外的上述导电层以及部分上述第一光刻胶部，剩余的上述导电层形成焊盘，剩余的上述第一光刻胶部形成第二光刻胶部，上述第二光刻胶部覆盖上述焊盘。该方法通过在导电层的表面上直接形成光刻胶层，并对显影后的光刻胶层，即第一光刻胶部进行满足预定条件的烘烤处理，加强第一光刻胶部的固化，与焊盘之间的粘附性好，不易脱落，因此可以在刻蚀过程中保护焊盘不受损伤，从而可以简化半导体制作工艺制程，缩减成本，进而解决了现有技术中半导体结构制作工艺复杂且成本较高的问题。
实际应用中，对显影后的光刻胶进行第一烘烤处理，烘烤时间范围为80s~90s或烘烤温度为130℃~140℃，可以明显加强光刻胶的固化，与焊盘之间的粘附度提高，可以更好的在后续制程中保护焊盘。
为了防止显影过程中的显影液与导电层接触发生反应，导致刻蚀导电层后在介质结构层表面残留大量的氧化物，本申请的另一种实施例中，在去除上述第一光刻胶部覆盖部分之外的上述导电层以及部分上述第一光刻胶部，分别形成焊盘以及第二光刻胶部之后，上述方法还包括：如图11和图12所示，采用化学机械研磨法去除部分上述介质结构层104；去除上述第二光刻胶部206。
实际应用中，CMOS图像传感器技术由于具有高灵敏度、宽动态范围、高分辨率、低功耗、灵活的图像捕获能力以及优良的系统集成能力，已经成为相机的主流传感器类型。CMOS图像传感器按照光线入射方向分为FSI (Front side illumination，前照式)结构和BSI (Back side illumination，背照式)结构，BSI产品由于与FSI产品结构的差异性，在导电层表面没有TiN层，在光刻显影时，导电层材料，比如Al可以直接与显影液接触反应，导致最后刻蚀后结构表面存在大量的氧化物残留，造成PRNU(Photo Response Non-Uniformity，光响应非均匀性)过大，通过化学机械研磨去除部分上述介质结构层，可以将表面残留的氧化物去除，从而防止PRNU过大。另外，BSI产品在全制程中，焊盘制作完成需要沉积保护层保护焊盘，保护层一般是TEOS材料，同时在开焊盘区，沉积介质层保护硅层的侧壁，介质层一般是TEOS材料，而为了防止在刻蚀焊盘时损伤焊盘所在凹槽的侧壁的硅，介质层的厚度需要较厚，保护层和介质层相加，会使BSI 产品表面TEOS较厚，造成CRA（ChiefRay Angle，主光线角度） 较差，因此化学机械研磨去除部分介质结构层可以调整BSI产品表面介质结构层的厚度，从而提升BSI产品的CRA。
具体地，由于第一光刻胶部与焊盘的粘附性好，在采用化学机械研磨法去除部分介质结构层的时候，上述第一光刻胶部可以保护焊盘表面，防止焊盘表面受到污染。上述焊盘的远离上述互连结构层的表面与上述凹槽外的上述介质结构层的远离上述互连结构层的表面在基底厚度方向上的距离相差约2µm，采用化学机械研磨法去除介质结构层时，焊盘上的压力相对较小。
本申请的又一种实施例中，在上述基底的裸露表面上依次形成导电层和光刻胶层之前，上述方法还包括：如图8和图9所示，在上述基底10的裸露表面上形成粘合层201。在形成导电层之前先形成粘合层，可以使得导电层和介质结构层牢固接触。
具体地，上述粘合层的材料可以是钛和氮化钛的混合物，可以采用钛和氮化钛同时沉积的工艺操作方式，使得两种材料混合均匀。
为了进一步增强光刻胶层与导电层之间的粘附度，本申请的再一种实施例中，在上述基底的裸露表面上形成上述导电层之后，在上述导电层的裸露表面上形成上述光刻胶层之前，上述方法还包括：对上述导电层进行第二烘烤处理。
本申请的另一种实施例中，在对上述导电层进行第二烘烤处理之后，上述方法还包括：将上述导电层冷却至20℃~25℃。进行第二烘烤处理之后，将导电层冷却至20℃~25℃，可以使得后续形成光刻胶层时的均匀性更好。
为了能够增加光刻胶中溶剂挥发，更好地增加光刻胶和导电层之间的粘附度，本申请的又一种实施例中，对上述光刻胶层进行曝光处理和显影处理，包括：对上述光刻胶层依次进行曝光前烘烤处理、曝光处理以及曝光后烘烤处理；对经过曝光后烘烤处理的上述光刻胶层进行显影处理。
本申请的再一种实施例中，提供基底，包括：如图2所示，提供上述第一衬底101，并在上述第一衬底101的表面上形成第一预备氧化物层102；如图3所示，提供第二衬底103，并在上述第二衬底103的表面上依次形成叠置的上述介质结构层104、上述互连结构层105以及第二预备氧化物层106；如图2、图3以及图6所示，键合上述第一预备氧化物层102以及上述第二预备氧化物层106，并去除上述第二衬底103，键合的上述第一预备氧化物层102以及上述第二预备氧化物层106形成上述氧化物层107；如图7所示，去除部分上述介质结构层104以及部分上述互连结构层105，形成上述凹槽108。采用键合的方式形成基底，可以使得介质结构层的晶体质量更高，从而可以提高后续制作的半导体结构的性能。
为了保护硅层不受损伤，在硅层的上下表面形成介质层和氧化层，本申请的另一种实施例中，如图4所示，形成上述介质结构层104包括：在上述第二衬底103的表面上形成介质层109；在上述介质层109裸露表面上形成硅层110；在上述硅层110的裸露表面上形成第三氧化层111。
本申请的又一种实施例中，如图5所示，形成上述互连结构层105包括：在上述第三氧化层111的裸露表面上形成多个层叠的介电层112，并在各上述介电层112中分别形成金属层113。在介电层中形成的金属层在BSI图像传感器的各掺杂区、电路输入和输出之间提供互联。
根据本申请的另一方面，提供了一种半导体结构，采用任一种上述的半导体结构的制作方法制作而成。
上述半导体结构，采用任一种上述的半导体结构的制作方法制作而成，该方法通过在导电层的表面上直接形成光刻胶层，并对显影后的光刻胶层，即第一光刻胶部进行满足预定条件的烘烤处理，加强第一光刻胶部的固化，与焊盘之间的粘附性好，不易脱落，因此可以在刻蚀过程中保护焊盘不受损伤，从而可以简化半导体制作工艺制程，缩减成本，进而解决了现有技术中半导体结构制作工艺复杂且成本较高的问题。
为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例对本申请的技术方案进行详细说明。
实施例
该实施例中的半导体结构的制作方法包括以下过程：
首先，提供基底，包括：如图2所示，提供上述第一衬底101，并在上述第一衬底101的表面上形成第一预备氧化物层102；如图3所示，提供第二衬底103，并在上述第二衬底103的表面上依次形成叠置的上述介质结构层104、上述互连结构层105以及第二预备氧化物层106；具体地，如图4所示，形成上述介质结构层104包括：在上述第二衬底103的表面上形成介质层109；在上述介质层109裸露表面上形成硅层110；在上述硅层110的裸露表面上形成第三氧化层111；如图5所示，形成上述互连结构层105包括：在上述第三氧化层111的裸露表面上形成多个层叠的介电层112，并在各上述介电层112中分别形成上述金属层113；如图2、图3以及图6所示，键合上述第一预备氧化物层102以及上述第二预备氧化物层106，并去除上述第二衬底103，键合的上述第一预备氧化物层102以及上述第二预备氧化物层106形成上述氧化物层107；如图7所示，去除部分上述介质结构层104以及部分上述互连结构层105，形成上述凹槽108。
之后，如图7和图8所示，所示在上述基底10的裸露表面上依次形成导电层202和光刻胶层203；另外，还可以在上述基底的裸露表面上依次形成导电层和光刻胶层之前，如图8和图9所示，在上述基底10的裸露表面上形成粘合层201。
之后，如图8和图10所示，对上述光刻胶层203进行曝光处理和显影处理，在上述凹槽底壁的部分上述导电层202的远离上述氧化物层107的表面上形成第一光刻胶部204，并对上述第一光刻胶部204进行第一烘烤处理，上述第一光刻胶部204的远离上述氧化物层107的表面低于上述凹槽外的上述导电层202的远离上述氧化物层107的表面，上述第一烘烤处理满足预定条件，上述预定条件包括以下至少之一：烘烤时间范围为80s~90s，烘烤温度为130℃~140℃
之后，如图10和图11所示，去除上述第一光刻胶部204覆盖部分之外的上述导电层202以及部分上述第一光刻胶部204，剩余的上述导电层形成焊盘205，剩余的上述第一光刻胶部204形成第二光刻胶部206，上述第二光刻胶部206覆盖上述焊盘205。
最后，如图11和图12所示，采用化学机械研磨法去除部分上述介质结构层104；去除上述第二光刻胶部206。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1）、上述半导体结构的制作方法中，首先，提供基底，上述基底包括依次层叠的第一衬底、氧化物层、互连结构层、介质结构层以及贯穿上述介质结构层至上述互连结构层中的凹槽；之后，在上述基底的裸露表面上依次形成导电层和光刻胶层；之后，对上述光刻胶层进行曝光处理和显影处理，在上述凹槽底壁的部分上述导电层的远离上述氧化物层的表面上形成第一光刻胶部，并对上述第一光刻胶部进行第一烘烤处理，上述第一光刻胶部的远离上述氧化物层的表面低于上述凹槽外的上述导电层的远离上述氧化物层的表面，上述第一烘烤处理满足预定条件，上述预定条件包括以下至少之一：烘烤时间范围为80s~90s，烘烤温度为130℃~140℃；去除上述第一光刻胶部覆盖部分之外的上述导电层以及部分上述第一光刻胶部，剩余的上述导电层形成焊盘，剩余的上述第一光刻胶部形成第二光刻胶部，上述第二光刻胶部覆盖上述焊盘。该方法通过在导电层的表面上直接形成光刻胶层，并对显影后的光刻胶层，即第一光刻胶部进行满足预定条件的烘烤处理，加强第一光刻胶部的固化，与焊盘之间的粘附性好，不易脱落，因此可以在刻蚀过程中保护焊盘不受损伤，从而可以简化半导体制作工艺制程，缩减成本，进而解决了现有技术中半导体结构制作工艺复杂且成本较高的问题。
2）、上述半导体结构，采用任一种上述的半导体结构的制作方法制作而成，该方法通过在导电层的表面上直接形成光刻胶层，并对显影后的光刻胶层，即第一光刻胶部进行满足预定条件的烘烤处理，加强第一光刻胶部的固化，与焊盘之间的粘附性好，不易脱落，因此可以在刻蚀过程中保护焊盘不受损伤，从而可以简化半导体制作工艺制程，缩减成本，进而解决了现有技术中半导体结构制作工艺复杂且成本较高的问题。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种半导体结构的制作方法，其特征在于，包括：
提供基底，所述基底包括依次层叠的第一衬底、氧化物层、互连结构层、介质结构层以及贯穿所述介质结构层至所述互连结构层中的凹槽；
在所述基底的裸露表面上依次形成导电层和光刻胶层；
对所述光刻胶层进行曝光处理和显影处理，在所述凹槽底壁的部分所述导电层的远离所述氧化物层的表面上形成第一光刻胶部，并对所述第一光刻胶部进行第一烘烤处理，所述第一光刻胶部的远离所述氧化物层的表面低于所述凹槽外的所述导电层的远离所述氧化物层的表面，所述第一烘烤处理满足预定条件，所述预定条件包括以下至少之一：烘烤时间范围为80s~90s，烘烤温度为130℃~140℃；
去除所述第一光刻胶部覆盖部分之外的所述导电层以及部分所述第一光刻胶部，剩余的所述导电层形成焊盘，剩余的所述第一光刻胶部形成第二光刻胶部，所述第二光刻胶部覆盖所述焊盘。
2.根据权利要求1所述的方法，其特征在于，在去除所述第一光刻胶部覆盖部分之外的所述导电层以及部分所述第一光刻胶部，分别形成焊盘以及第二光刻胶部之后，所述方法还包括：
采用化学机械研磨法去除部分所述介质结构层；
去除所述第二光刻胶部。
3.根据权利要求1所述的方法，其特征在于，在所述基底的裸露表面上依次形成导电层和光刻胶层之前，所述方法还包括：
在所述基底的裸露表面上形成粘合层。
4.根据权利要求1所述的方法，其特征在于，在所述基底的裸露表面上形成所述导电层之后，在所述导电层的裸露表面上形成所述光刻胶层之前，所述方法还包括：
对所述导电层进行第二烘烤处理。
5.根据权利要求4所述的方法，其特征在于，在对所述导电层进行第二烘烤处理之后，所述方法还包括：
将所述导电层冷却至20℃~25℃。
6.根据权利要求1所述的方法，其特征在于，对所述光刻胶层进行曝光处理和显影处理，包括：
对所述光刻胶层依次进行曝光前烘烤处理、曝光处理以及曝光后烘烤处理；
对经过曝光后烘烤处理的所述光刻胶层进行显影处理。
7.根据权利要求1所述的方法，其特征在于，提供基底，包括：
提供所述第一衬底，并在所述第一衬底的表面上形成第一预备氧化物层；
提供第二衬底，并在所述第二衬底的表面上依次形成叠置的所述介质结构层、所述互连结构层以及第二预备氧化物层；
键合所述第一预备氧化物层以及所述第二预备氧化物层，并去除所述第二衬底，键合的所述第一预备氧化物层以及所述第二预备氧化物层形成所述氧化物层；
去除部分所述介质结构层以及部分所述互连结构层，形成所述凹槽。
8.根据权利要求7所述的方法，其特征在于，形成所述介质结构层包括：
在所述第二衬底的表面上形成介质层；
在所述介质层裸露表面上形成硅层；
在所述硅层的裸露表面上形成第三氧化层。
9.根据权利要求8所述的方法，其特征在于，形成所述互连结构层包括：
在所述第三氧化层的裸露表面上形成多个层叠的介电层，并在各所述介电层中分别形成金属层。
10.一种半导体结构，其特征在于，采用权利要求1至9中任一项所述的半导体结构的制作方法制作而成。
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Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265140A (ja) * | 1988-08-30 | 1990-03-05 | Toshiba Corp | 半導体装置用電極の形成方法 |
| JP2000232092A (ja) * | 1999-02-09 | 2000-08-22 | Nec Corp | 半導体装置の製造方法および半導体装置 |
| US6709965B1 (en) * | 2002-10-02 | 2004-03-23 | Taiwan Semiconductor Manufacturing Company | Aluminum-copper bond pad design and method of fabrication |
| CN101154586A (zh) * | 2006-09-27 | 2008-04-02 | 联华电子股份有限公司 | 接触孔的制造方法 |
| US20090181532A1 (en) * | 2008-01-10 | 2009-07-16 | International Business Machines Corporation | Integration scheme for extension of via opening depth |
| CN101533767A (zh) * | 2008-12-31 | 2009-09-16 | 昆山锐芯微电子有限公司 | 半导体器件、金属-绝缘体-金属电容及其制造方法 |
| CN103210486A (zh) * | 2010-09-17 | 2013-07-17 | 德塞拉股份有限公司 | 芯片两侧分段式通路的形成 |
| WO2013170722A1 (zh) * | 2012-05-14 | 2013-11-21 | 无锡华润上华科技有限公司 | 快闪存储器的制作方法 |
| CN103811412A (zh) * | 2012-11-13 | 2014-05-21 | 无锡华润上华科技有限公司 | 一种钨插塞与金属布线的制作方法 |
| US20140209984A1 (en) * | 2013-01-31 | 2014-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd | Semiconductor Device With Multi Level Interconnects And Method Of Forming The Same |
| CN106129026A (zh) * | 2015-05-04 | 2016-11-16 | 精材科技股份有限公司 | 半导体结构及其制作方法 |
| CN107114006A (zh) * | 2017-03-29 | 2017-08-29 | 香港中文大学（深圳） | 完美吸收体的制造方法 |
| CN110581064A (zh) * | 2018-06-07 | 2019-12-17 | 住友电工光电子器件创新株式会社 | 半导体装置的制造方法 |
| US20210118693A1 (en) * | 2019-10-21 | 2021-04-22 | Tokyo Electron Limited | Methods for etching metal films using plasma processing |
| CN115547926A (zh) * | 2022-12-02 | 2022-12-30 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法以及半导体结构 |
-
2023
- 2023-02-10 CN CN202310096491.3A patent/CN115985846B/zh active Active
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265140A (ja) * | 1988-08-30 | 1990-03-05 | Toshiba Corp | 半導体装置用電極の形成方法 |
| JP2000232092A (ja) * | 1999-02-09 | 2000-08-22 | Nec Corp | 半導体装置の製造方法および半導体装置 |
| US6709965B1 (en) * | 2002-10-02 | 2004-03-23 | Taiwan Semiconductor Manufacturing Company | Aluminum-copper bond pad design and method of fabrication |
| CN101154586A (zh) * | 2006-09-27 | 2008-04-02 | 联华电子股份有限公司 | 接触孔的制造方法 |
| US20090181532A1 (en) * | 2008-01-10 | 2009-07-16 | International Business Machines Corporation | Integration scheme for extension of via opening depth |
| CN101533767A (zh) * | 2008-12-31 | 2009-09-16 | 昆山锐芯微电子有限公司 | 半导体器件、金属-绝缘体-金属电容及其制造方法 |
| CN103210486A (zh) * | 2010-09-17 | 2013-07-17 | 德塞拉股份有限公司 | 芯片两侧分段式通路的形成 |
| WO2013170722A1 (zh) * | 2012-05-14 | 2013-11-21 | 无锡华润上华科技有限公司 | 快闪存储器的制作方法 |
| CN103811412A (zh) * | 2012-11-13 | 2014-05-21 | 无锡华润上华科技有限公司 | 一种钨插塞与金属布线的制作方法 |
| US20140209984A1 (en) * | 2013-01-31 | 2014-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd | Semiconductor Device With Multi Level Interconnects And Method Of Forming The Same |
| CN106129026A (zh) * | 2015-05-04 | 2016-11-16 | 精材科技股份有限公司 | 半导体结构及其制作方法 |
| CN107114006A (zh) * | 2017-03-29 | 2017-08-29 | 香港中文大学（深圳） | 完美吸收体的制造方法 |
| CN110581064A (zh) * | 2018-06-07 | 2019-12-17 | 住友电工光电子器件创新株式会社 | 半导体装置的制造方法 |
| US20210118693A1 (en) * | 2019-10-21 | 2021-04-22 | Tokyo Electron Limited | Methods for etching metal films using plasma processing |
| CN115547926A (zh) * | 2022-12-02 | 2022-12-30 | 合肥晶合集成电路股份有限公司 | 半导体结构的制作方法以及半导体结构 |
Non-Patent Citations (1)
| Title |
|---|
| 杜成涛，方杰，张德平: "集成电路版图设计技术探究", pages: 58 - 61 * |
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| Publication number | Publication date |
|---|---|
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