JP2003234465A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003234465A JP2003234465A JP2002029107A JP2002029107A JP2003234465A JP 2003234465 A JP2003234465 A JP 2003234465A JP 2002029107 A JP2002029107 A JP 2002029107A JP 2002029107 A JP2002029107 A JP 2002029107A JP 2003234465 A JP2003234465 A JP 2003234465A
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Abstract
(57)【要約】
【課題】 オンチップレンズの形成後にスクライブライ
ン領域の絶縁膜を除去するのでは、その除去のための工
程が必要となり、製造工程の増加につながる。 【解決手段】 ＣＣＤ撮像装置の製造において、スクラ
イブライン領域１３に１層目の導電性膜１４および２層
目の導電性膜１７を残存させた状態で平坦化層２３を形
成することで、平坦化層２３の上にカラーフィルタ層２
４やオンチップレンズ２５を形成する際の塗布ムラの発
生を抑える一方、スクライブライン領域１３上の導電性
膜１４，１７についてはそのまま残して、ダイシング工
程で一緒にスクラブすることでその除去のための工程を
不要とする。
ン領域の絶縁膜を除去するのでは、その除去のための工
程が必要となり、製造工程の増加につながる。 【解決手段】 ＣＣＤ撮像装置の製造において、スクラ
イブライン領域１３に１層目の導電性膜１４および２層
目の導電性膜１７を残存させた状態で平坦化層２３を形
成することで、平坦化層２３の上にカラーフィルタ層２
４やオンチップレンズ２５を形成する際の塗布ムラの発
生を抑える一方、スクライブライン領域１３上の導電性
膜１４，１７についてはそのまま残して、ダイシング工
程で一緒にスクラブすることでその除去のための工程を
不要とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に導電性材料であるポリシリコンやアモ
ルファスシリコンを用いて電極層を成膜し、スクライブ
ライン領域にてダイシングする半導体装置の製造方法に
関する。
方法に関し、特に導電性材料であるポリシリコンやアモ
ルファスシリコンを用いて電極層を成膜し、スクライブ
ライン領域にてダイシングする半導体装置の製造方法に
関する。
【０００２】
【従来の技術】半導体装置、例えばＣＣＤ(Charge Coup
led Device)撮像装置に代表される固体撮像装置では、
近年、画素数の増大と装置の小型化において著しい向上
が図られてきた。また、感度ムラや色ムラの防止と集光
率の向上の両立のため、下地平坦化上層にレンズを形成
し、多色再現性と色ムラ防止を目的としたカラーフィル
タとマイクロレンズの製造および配設技術においても種
々の工夫が試みられるに至っている。
led Device)撮像装置に代表される固体撮像装置では、
近年、画素数の増大と装置の小型化において著しい向上
が図られてきた。また、感度ムラや色ムラの防止と集光
率の向上の両立のため、下地平坦化上層にレンズを形成
し、多色再現性と色ムラ防止を目的としたカラーフィル
タとマイクロレンズの製造および配設技術においても種
々の工夫が試みられるに至っている。
【０００３】一方、ＣＣＤ撮像装置を始めとする固体撮
像装置では、装置に対するさらなる小型化と高解像度化
の要請が高く、高集積化の進展に伴い単位画素当たりの
占有面積が縮小され、同時にセンサ部の開口面積も縮小
の方向にある。ところが、センサ部の開口面積の縮小化
により、センサ部に採り込まれる光量が不足し、ＳＮ比
を確保するのに充分な光誘起電荷を発生させることが困
難となってきているのが現状である。
像装置では、装置に対するさらなる小型化と高解像度化
の要請が高く、高集積化の進展に伴い単位画素当たりの
占有面積が縮小され、同時にセンサ部の開口面積も縮小
の方向にある。ところが、センサ部の開口面積の縮小化
により、センサ部に採り込まれる光量が不足し、ＳＮ比
を確保するのに充分な光誘起電荷を発生させることが困
難となってきているのが現状である。
【０００４】そこで、高集積度と高感度の両特性を共に
満たす要求に鑑みて採用されたのがオンチップレンズで
ある。このオンチップレンズを採用したＣＣＤ撮像装置
の構造について、その垂直レジスタの転送方向に沿った
断面構造を示す図３を用いて説明する。
満たす要求に鑑みて採用されたのがオンチップレンズで
ある。このオンチップレンズを採用したＣＣＤ撮像装置
の構造について、その垂直レジスタの転送方向に沿った
断面構造を示す図３を用いて説明する。
【０００５】図３において、シリコン等の半導体基板１
０１上には、１層目のポリシリコンゲート電極１０２お
よび２層目のポリシリコンゲート電極１０３が順に形成
されている。なお、ここでは、説明の簡略化のために、
半導体基板１０１上のシリコン酸化膜やポリシリコンゲ
ート電極１０２，１０３間の層間絶縁膜等については省
略してある。２層目のポリシリコンゲート電極１０３上
には全面に亘ってアルミニウム等の金属膜が堆積され、
センサ部上部が開口されることによって遮光膜１０４が
形成されている。
０１上には、１層目のポリシリコンゲート電極１０２お
よび２層目のポリシリコンゲート電極１０３が順に形成
されている。なお、ここでは、説明の簡略化のために、
半導体基板１０１上のシリコン酸化膜やポリシリコンゲ
ート電極１０２，１０３間の層間絶縁膜等については省
略してある。２層目のポリシリコンゲート電極１０３上
には全面に亘ってアルミニウム等の金属膜が堆積され、
センサ部上部が開口されることによって遮光膜１０４が
形成されている。
【０００６】開口部を含む遮光膜１０４の上に、Ｓi3Ｎ
4 等の保護膜１０５が全面に亘って形成され、さらに１
層目のポリシリコンゲート電極１０２および２層目のポ
リシリコンゲート電極１０３により形成された段差を埋
めてアクリル樹脂やＳi Ｏ2等による平坦化層１０６が
形成されている。平坦化技術としては、化学的機械研磨
(Chemical Mechanical Polishing；ＣＭＰ)を使うなど
の工夫がなされている（例えば、特開平９−５５４８８
号公報参照）。
4 等の保護膜１０５が全面に亘って形成され、さらに１
層目のポリシリコンゲート電極１０２および２層目のポ
リシリコンゲート電極１０３により形成された段差を埋
めてアクリル樹脂やＳi Ｏ2等による平坦化層１０６が
形成されている。平坦化技術としては、化学的機械研磨
(Chemical Mechanical Polishing；ＣＭＰ)を使うなど
の工夫がなされている（例えば、特開平９−５５４８８
号公報参照）。
【０００７】ここで、ダイシング時に使用されるスクラ
イブライン領域１０７については、ダイシング時におけ
る帯電によるゴミの付着などによって不良につながるた
め、ＣＣＤ撮像装置を形成する一連の工程において形成
された膜を全て除去した状態でダイシングを行うように
なっている。平坦化層１０６の上にはさらにカラーフィ
ルタ層１０８が形成され、その上にさらにオンチップレ
ンズ１０９が形成されている。
イブライン領域１０７については、ダイシング時におけ
る帯電によるゴミの付着などによって不良につながるた
め、ＣＣＤ撮像装置を形成する一連の工程において形成
された膜を全て除去した状態でダイシングを行うように
なっている。平坦化層１０６の上にはさらにカラーフィ
ルタ層１０８が形成され、その上にさらにオンチップレ
ンズ１０９が形成されている。
【０００８】
【発明が解決しようとする課題】このように、オンチッ
プレンズを採用した従来のＣＣＤ撮像装置では、化学的
機械研磨（ＣＭＰ）を用いて段差を平坦化し、その平坦
化層１０６の上にカラーフィルタ層１０８およびオンチ
ップレンズ１０９を順に形成した構造を採っている。し
かしながら、化学的機械研磨を用いて平坦化層１０６を
平坦化してもその平坦化前の初期段差、特に凹部が大き
い場合は研磨されず、段差の発生を完全に抑えることは
できない。
プレンズを採用した従来のＣＣＤ撮像装置では、化学的
機械研磨（ＣＭＰ）を用いて段差を平坦化し、その平坦
化層１０６の上にカラーフィルタ層１０８およびオンチ
ップレンズ１０９を順に形成した構造を採っている。し
かしながら、化学的機械研磨を用いて平坦化層１０６を
平坦化してもその平坦化前の初期段差、特に凹部が大き
い場合は研磨されず、段差の発生を完全に抑えることは
できない。
【０００９】したがって、いくら形状に優れたオンチッ
プレンズを形成したとしても、下地の平坦化層１０６の
表面の平坦性が不十分な場合には、スクライブライン領
域１０７の段差に起因して塗布ムラが生じ、次のカラー
フィルタ層１０８の形成や、オンチップレンズ１０９の
高さや光軸が不揃いに形成されるので、色ムラや画像ム
ラが発生するという課題があった。
プレンズを形成したとしても、下地の平坦化層１０６の
表面の平坦性が不十分な場合には、スクライブライン領
域１０７の段差に起因して塗布ムラが生じ、次のカラー
フィルタ層１０８の形成や、オンチップレンズ１０９の
高さや光軸が不揃いに形成されるので、色ムラや画像ム
ラが発生するという課題があった。
【００１０】なお、スクライブライン領域の段差に起因
する塗布ムラの発生を防止する方法として、フィールド
酸化膜（絶縁膜）を一連の工程途中で除去することなく
残存させておき、オンチップレンズの形成後に表面保護
膜を除去する際に、スクライブライン領域上の絶縁膜を
除去する方法が知られている（例えば、特開平７−３３
５８１号公報参照）。
する塗布ムラの発生を防止する方法として、フィールド
酸化膜（絶縁膜）を一連の工程途中で除去することなく
残存させておき、オンチップレンズの形成後に表面保護
膜を除去する際に、スクライブライン領域上の絶縁膜を
除去する方法が知られている（例えば、特開平７−３３
５８１号公報参照）。
【００１１】しかしながら、この従来例に係る製造方法
は、スクライブライン領域の段差に起因する塗布ムラを
防止する上では有効であるが、ダイシング時の帯電によ
るゴミの付着などによって不良が発生しないようにする
ためには、オンチップレンズの形成後に最終的に、スク
ライブライン領域上の絶縁膜を除去せざるを得なく、そ
の除去のための工程が必要となるため、製造工程が１つ
増えるという新たな課題が発生する。
は、スクライブライン領域の段差に起因する塗布ムラを
防止する上では有効であるが、ダイシング時の帯電によ
るゴミの付着などによって不良が発生しないようにする
ためには、オンチップレンズの形成後に最終的に、スク
ライブライン領域上の絶縁膜を除去せざるを得なく、そ
の除去のための工程が必要となるため、製造工程が１つ
増えるという新たな課題が発生する。
【００１２】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、製造工程を増やすこ
となく、感度ムラや画像ムラを低減し、かつ高感度で小
型化が可能な半導体装置の製造方法を提供することにあ
る。
であり、その目的とするところは、製造工程を増やすこ
となく、感度ムラや画像ムラを低減し、かつ高感度で小
型化が可能な半導体装置の製造方法を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体ウエハ表面の素子形成領域および
スクライブライン領域に導電性膜を成膜する工程と、ス
クライブライン領域に導電性膜を残した状態でパターニ
ングする工程と、素子形成領域およびスクライブライン
領域に平坦化膜を形成する工程と、スクライブライン領
域に形成した平坦化膜を除去する工程と、スクライブラ
イン領域にて導電性膜が残存した状態でダイシングする
工程とを有することを特徴としている。
の製造方法は、半導体ウエハ表面の素子形成領域および
スクライブライン領域に導電性膜を成膜する工程と、ス
クライブライン領域に導電性膜を残した状態でパターニ
ングする工程と、素子形成領域およびスクライブライン
領域に平坦化膜を形成する工程と、スクライブライン領
域に形成した平坦化膜を除去する工程と、スクライブラ
イン領域にて導電性膜が残存した状態でダイシングする
工程とを有することを特徴としている。
【００１４】上記の製造方法において、スクライブライ
ン領域に導電性膜を残した状態でパターニングし、しか
る後素子形成領域およびスクライブライン領域に平坦化
膜を形成することで、スクライブライン領域に残存する
導電性膜によって平坦化前の初期段差が低減されるた
め、平坦化膜の表面の平坦度が上がる。このスクライブ
ライン領域上の導電性膜についてはそのまま除去せずに
残し、ダイシング工程で一緒にスクラブする。このと
き、スクラブされるのが導電性膜であるため帯電するこ
とはなく、したがって素子形成領域にゴミとして付着す
る心配はない。
ン領域に導電性膜を残した状態でパターニングし、しか
る後素子形成領域およびスクライブライン領域に平坦化
膜を形成することで、スクライブライン領域に残存する
導電性膜によって平坦化前の初期段差が低減されるた
め、平坦化膜の表面の平坦度が上がる。このスクライブ
ライン領域上の導電性膜についてはそのまま除去せずに
残し、ダイシング工程で一緒にスクラブする。このと
き、スクラブされるのが導電性膜であるため帯電するこ
とはなく、したがって素子形成領域にゴミとして付着す
る心配はない。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１６】図１および図２は、本発明に係る半導体装
置、例えばＣＣＤ撮像装置の製造方法についての処理の
流れを示す工程図である。ここでは、ＣＣＤ撮像装置に
おける垂直レジスタの転送方向に沿った断面構造をもっ
て一連の処理の流れを示している。
置、例えばＣＣＤ撮像装置の製造方法についての処理の
流れを示す工程図である。ここでは、ＣＣＤ撮像装置に
おける垂直レジスタの転送方向に沿った断面構造をもっ
て一連の処理の流れを示している。
【００１７】先ず、半導体基板（ウエハ）１１表面の素
子形成領域１２およびスクライブライン領域１３にポリ
シリコンやアモルファスシリコン等の導電性材料からな
る導電性膜１４を成膜するとともに、素子形成領域１２
の導電性膜１４上には第１層目のゲート電極を形成する
ためのレジストマスク１５Ａを形成する（工程１）。こ
のとき、スクライブライン領域１３の導電性膜１４上に
もレジストマスク１５Ｂを形成する。
子形成領域１２およびスクライブライン領域１３にポリ
シリコンやアモルファスシリコン等の導電性材料からな
る導電性膜１４を成膜するとともに、素子形成領域１２
の導電性膜１４上には第１層目のゲート電極を形成する
ためのレジストマスク１５Ａを形成する（工程１）。こ
のとき、スクライブライン領域１３の導電性膜１４上に
もレジストマスク１５Ｂを形成する。
【００１８】続いて、レジストマスク１４Ａで導電性膜
１４上を覆った状態でエッチングを行うことによって１
層目のゲート電極１６をパターニングする（工程２）。
このとき、レジストマスク１５Ｂによってスクライブラ
イン領域１３の導電性膜１４も覆われているため、素子
形成領域１２に１層目のゲート電極１６が形成されると
同時に、スクライブライン領域１３に導電性膜１４が残
存する。なお、図面には示していないが、半導体基板１
１表面とゲート電極１６および導電性膜１４との間には
シリコン酸化膜（絶縁膜）が介在することになる。
１４上を覆った状態でエッチングを行うことによって１
層目のゲート電極１６をパターニングする（工程２）。
このとき、レジストマスク１５Ｂによってスクライブラ
イン領域１３の導電性膜１４も覆われているため、素子
形成領域１２に１層目のゲート電極１６が形成されると
同時に、スクライブライン領域１３に導電性膜１４が残
存する。なお、図面には示していないが、半導体基板１
１表面とゲート電極１６および導電性膜１４との間には
シリコン酸化膜（絶縁膜）が介在することになる。
【００１９】次いで、全面にポリシリコンやアモルファ
スシリコン等の導電性材料からなる導電性膜１７を成膜
する（工程３）。続いて、素子形成領域１２の導電性膜
１７上には２層目のゲート電極を形成するためのレジス
トマスク１８Ａを形成するとともに、スクライブライン
領域１３の導電性膜１７上にもレジストマスク１８Ｂを
形成する（工程４）。
スシリコン等の導電性材料からなる導電性膜１７を成膜
する（工程３）。続いて、素子形成領域１２の導電性膜
１７上には２層目のゲート電極を形成するためのレジス
トマスク１８Ａを形成するとともに、スクライブライン
領域１３の導電性膜１７上にもレジストマスク１８Ｂを
形成する（工程４）。
【００２０】次いで、レジストマスク１８Ａで導電性膜
１７上を覆った状態でエッチングを行うことによって２
層目のゲート電極２０をパターニングする（工程５）。
このとき、レジストマスク１８Ｂによってスクライブラ
イン領域１３の導電性膜１７も覆われているため、素子
形成領域１２に２層目のゲート電極２０が形成されると
同時に、スクライブライン領域１３に導電性膜１７が残
存する。なお、図面には示していないが、１層目のゲー
ト電極１６と２層目のゲート電極２０および１層目の導
電性膜１４と２層目の導電性膜１７との間には層間絶縁
膜が介在することになる。
１７上を覆った状態でエッチングを行うことによって２
層目のゲート電極２０をパターニングする（工程５）。
このとき、レジストマスク１８Ｂによってスクライブラ
イン領域１３の導電性膜１７も覆われているため、素子
形成領域１２に２層目のゲート電極２０が形成されると
同時に、スクライブライン領域１３に導電性膜１７が残
存する。なお、図面には示していないが、１層目のゲー
ト電極１６と２層目のゲート電極２０および１層目の導
電性膜１４と２層目の導電性膜１７との間には層間絶縁
膜が介在することになる。
【００２１】スクライブライン領域１３上の１層目の導
電性膜１４および２層目の導電性膜１７については、途
中工程で除去することなく、後述するダイシング工程で
個々の半導体装置（本例では、ＣＣＤ撮像装置）に分割
するまで残存させておくこととする。
電性膜１４および２層目の導電性膜１７については、途
中工程で除去することなく、後述するダイシング工程で
個々の半導体装置（本例では、ＣＣＤ撮像装置）に分割
するまで残存させておくこととする。
【００２２】続いて、上述した一連の工程と同様に、ア
ルミニウム等の金属膜を全面に堆積し、センサ部上部を
開口することにより遮光層２１を形成し、しかる後Ｓi3
Ｎ4等の保護層２２を全面に形成し、さらに１層目のゲ
ート電極１６および２層目のゲート電極２０によって生
じた段差を埋めてアクリル樹脂やＳi Ｏ2 等による平坦
化層２３を形成する（工程６）。
ルミニウム等の金属膜を全面に堆積し、センサ部上部を
開口することにより遮光層２１を形成し、しかる後Ｓi3
Ｎ4等の保護層２２を全面に形成し、さらに１層目のゲ
ート電極１６および２層目のゲート電極２０によって生
じた段差を埋めてアクリル樹脂やＳi Ｏ2 等による平坦
化層２３を形成する（工程６）。
【００２３】このとき、ダイシング時に使用されるスク
ライブライン領域１３については、全ての膜が除去され
ると凹部の初期段差が大きくなるが、１層目の導電性膜
１４および２層目の導電性膜１７を残存させておくこと
で初期段差を低減できる。一例として、１層目の導電性
膜１４および２層目の導電性膜１７の膜厚（＝１層目の
ゲート電極１６および２層目のゲート電極２０の膜厚）
を２５０ｎｍとした場合に、ゲート酸化膜や層間絶縁膜
の膜厚を無視するものとすると、５００ｎｍ程度のスク
ライブライン領域１３の初期段差を回避できる。
ライブライン領域１３については、全ての膜が除去され
ると凹部の初期段差が大きくなるが、１層目の導電性膜
１４および２層目の導電性膜１７を残存させておくこと
で初期段差を低減できる。一例として、１層目の導電性
膜１４および２層目の導電性膜１７の膜厚（＝１層目の
ゲート電極１６および２層目のゲート電極２０の膜厚）
を２５０ｎｍとした場合に、ゲート酸化膜や層間絶縁膜
の膜厚を無視するものとすると、５００ｎｍ程度のスク
ライブライン領域１３の初期段差を回避できる。
【００２４】次いで、このまま平坦化層２３を化学的機
械研磨（ＣＭＰ）を用いて平坦化させる（工程７）。こ
のとき、１層目の導電性膜１４および２層目の導電性膜
１７の残存によってスクライブライン領域１３の初期段
差が低減されているため、表面が極めて平坦な平坦化層
２３を形成することができる。
械研磨（ＣＭＰ）を用いて平坦化させる（工程７）。こ
のとき、１層目の導電性膜１４および２層目の導電性膜
１７の残存によってスクライブライン領域１３の初期段
差が低減されているため、表面が極めて平坦な平坦化層
２３を形成することができる。
【００２５】この平坦化処理後、平坦化層２３上にカラ
ーフィルタ層２４を形成し、その上にさらにオンチップ
レンズ２５を形成し、しかる後スクライブライン領域１
３の平坦化層２３を除去する（工程８）。なお、スクラ
イブライン領域１３の平坦化層２３については、カラー
フィルタ層２４やオンチップレンズ２５を形成する前に
除去することも可能である。
ーフィルタ層２４を形成し、その上にさらにオンチップ
レンズ２５を形成し、しかる後スクライブライン領域１
３の平坦化層２３を除去する（工程８）。なお、スクラ
イブライン領域１３の平坦化層２３については、カラー
フィルタ層２４やオンチップレンズ２５を形成する前に
除去することも可能である。
【００２６】以上説明した一連の工程を経た後、最終的
に、スクライブライン領域１３にて１層目の導電性膜１
４および２層目の導電性膜１７が残存した状態でダイシ
ングが行われる。これにより、個々の半導体装置（本例
では、ＣＣＤ撮像装置）に分割される。
に、スクライブライン領域１３にて１層目の導電性膜１
４および２層目の導電性膜１７が残存した状態でダイシ
ングが行われる。これにより、個々の半導体装置（本例
では、ＣＣＤ撮像装置）に分割される。
【００２７】上述したように、ＣＣＤ撮像装置の製造に
おいて、スクライブライン領域１３に１層目の導電性膜
１４および２層目の導電性膜１７を残存させた状態で平
坦化層２３を形成することにより、これら導電性膜１
４，１７によって平坦化前の初期段差を低減できるため
平坦化層２３の表面の平坦性を極めて良好なものとする
ことができる。
おいて、スクライブライン領域１３に１層目の導電性膜
１４および２層目の導電性膜１７を残存させた状態で平
坦化層２３を形成することにより、これら導電性膜１
４，１７によって平坦化前の初期段差を低減できるため
平坦化層２３の表面の平坦性を極めて良好なものとする
ことができる。
【００２８】これにより、平坦化層２３の上にカラーフ
ィルタ層２４やオンチップレンズ２５を形成する際の塗
布ムラの発生を抑えることができるため、感度ムラや画
像ムラの低減が可能となる。その結果、ＣＣＤ撮像装置
の性能と信頼性の向上に大きく寄与できることになる。
ィルタ層２４やオンチップレンズ２５を形成する際の塗
布ムラの発生を抑えることができるため、感度ムラや画
像ムラの低減が可能となる。その結果、ＣＣＤ撮像装置
の性能と信頼性の向上に大きく寄与できることになる。
【００２９】また、ダイシング工程でスクライブライン
領域１３に残存している膜１４，１７が、ゲート電極１
６，２０を形成するポリシリコン膜やアモルファスシリ
コン膜などの導電性膜であり、これら導電性膜１４，１
７を一緒にスクラブしても、スクラブされるのが導電性
材料であるため帯電することはなく、したがって素子形
成領域１２にゴミとして付着する心配はない。しかも、
導電性膜１４，１７を除去するための工程を設けなくて
も良いため、製造工程を増やすことなく、所期の目的を
達成できることになる。
領域１３に残存している膜１４，１７が、ゲート電極１
６，２０を形成するポリシリコン膜やアモルファスシリ
コン膜などの導電性膜であり、これら導電性膜１４，１
７を一緒にスクラブしても、スクラブされるのが導電性
材料であるため帯電することはなく、したがって素子形
成領域１２にゴミとして付着する心配はない。しかも、
導電性膜１４，１７を除去するための工程を設けなくて
も良いため、製造工程を増やすことなく、所期の目的を
達成できることになる。
【００３０】なお、上記実施形態では、ＣＣＤ撮像装置
の製造方法に適用した場合について説明したが、本発明
はこれに限られるものではなく、素子形成領域に導電性
膜を形成する工程を有する半導体装置の製造方法全般に
適用可能である。
の製造方法に適用した場合について説明したが、本発明
はこれに限られるものではなく、素子形成領域に導電性
膜を形成する工程を有する半導体装置の製造方法全般に
適用可能である。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
スクライブライン領域に導電性膜を残した状態でパター
ニングし、しかる後素子形成領域およびスクライブライ
ン領域に平坦化膜を形成し、スクライブライン領域上の
導電性膜についてはそのまま残して一緒にスクラブする
ようにすることで、製造工程を増やすことなく、初期段
差に起因する塗布ムラの発生を抑えることができるた
め、感度ムラや画像ムラを低減できることになる。
スクライブライン領域に導電性膜を残した状態でパター
ニングし、しかる後素子形成領域およびスクライブライ
ン領域に平坦化膜を形成し、スクライブライン領域上の
導電性膜についてはそのまま残して一緒にスクラブする
ようにすることで、製造工程を増やすことなく、初期段
差に起因する塗布ムラの発生を抑えることができるた
め、感度ムラや画像ムラを低減できることになる。
【図１】本発明に係るＣＣＤ撮像装置の製造方法の処理
の流れを示す工程図（その１）である。
の流れを示す工程図（その１）である。
【図２】本発明に係るＣＣＤ撮像装置の製造方法の処理
の流れを示す工程図（その２）である。
の流れを示す工程図（その２）である。
【図３】オンチップレンズを採用したＣＣＤ撮像装置の
構造を示す垂直レジスタの転送方向に沿った断面構造図
である。
構造を示す垂直レジスタの転送方向に沿った断面構造図
である。
１１…半導体基板（ウエハ）、１２…素子形成領域、１
３…スクライブライン領域、１４，１７…導電性膜、１
６…１層目のゲート電極、２０…２層目のゲート電極、
２１…遮光層、２２…保護層、２３…平坦化層、２４…
カラーフィルタ層、２５…オンチップレンズ
３…スクライブライン領域、１４，１７…導電性膜、１
６…１層目のゲート電極、２０…２層目のゲート電極、
２１…遮光層、２２…保護層、２３…平坦化層、２４…
カラーフィルタ層、２５…オンチップレンズ
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Ｆターム(参考） 4M118 AA06 AA10 AB01 BA10 CA32
CA40 DA18 DA20 EA01 EA17
GB11 GC07 GD04
5C024 CY47 EX43 EX51
Claims (5)
- 【請求項１】 半導体ウエハ表面の素子形成領域および
スクライブライン領域に導電性膜を成膜する工程と、 前記スクライブライン領域に前記導電性膜を残した状態
でパターニングする工程と、 前記素子形成領域および前記スクライブライン領域に平
坦化膜を形成する工程と、 前記スクライブライン領域に形成した前記平坦化膜を除
去する工程と、 前記スクライブライン領域にて前記導電性膜が残存した
状態でダイシングする工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記導電性膜はポリシリコン膜またはア
モルファスシリコン膜であることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記導電性膜はゲート電極を形成するこ
とを特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記半導体装置が固体撮像装置であり、 前記平坦化膜の除去前または除去後に、前記平坦化膜上
にオンチップレンズを形成する工程を有することを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記オンチップレンズを形成する前に前
記平坦化膜上にカラーフィルタ層を形成することを特徴
とする請求項４記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002029107A JP2003234465A (ja) | 2002-02-06 | 2002-02-06 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002029107A JP2003234465A (ja) | 2002-02-06 | 2002-02-06 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003234465A true JP2003234465A (ja) | 2003-08-22 |
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ID=27773565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002029107A Pending JP2003234465A (ja) | 2002-02-06 | 2002-02-06 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2003234465A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2010219077A (ja) * | 2009-03-12 | 2010-09-30 | Sharp Corp | 半導体ウエハ基板および電子素子モジュール、電子情報機器 |
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| US9419032B2 (en) | 2009-08-14 | 2016-08-16 | Nanchang O-Film Optoelectronics Technology Ltd | Wafer level camera module with molded housing and method of manufacturing |
-
2002
- 2002-02-06 JP JP2002029107A patent/JP2003234465A/ja active Pending
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