KR20010013500A - 반도체기판의 열처리방법 - Google Patents

반도체기판의 열처리방법 Download PDF

Info

Publication number
KR20010013500A
KR20010013500A KR1019997011506A KR19997011506A KR20010013500A KR 20010013500 A KR20010013500 A KR 20010013500A KR 1019997011506 A KR1019997011506 A KR 1019997011506A KR 19997011506 A KR19997011506 A KR 19997011506A KR 20010013500 A KR20010013500 A KR 20010013500A
Authority
KR
South Korea
Prior art keywords
oxide layer
annealing
semiconductor layer
heat treatment
forming
Prior art date
Application number
KR1019997011506A
Other languages
English (en)
Other versions
KR100637364B1 (ko
Inventor
크리스또프말빌르
띠에리바흐쥬
베르나르아스빠
위베르모리쓰
앙드레-쟈끄오베흐똥-에르브
Original Assignee
에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 filed Critical 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
Publication of KR20010013500A publication Critical patent/KR20010013500A/ko
Application granted granted Critical
Publication of KR100637364B1 publication Critical patent/KR100637364B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은, 적어도 하나의 표면상에 반도체층(4)을 포함하는 기판을 처리하기 위한 공정에 관한 것이다. 이 공정은 기판을 어닐링(annealing)하는 단계와, 상기 반도체층(4)의 표면상에 산화층(6)을 형성하는 단계를 구비하여 구성되고, 상기 산화층(6)을 형성하는 단계는, 상기 어닐링 단계가 종료되기 전에 나머지 반도체층(4)을 보호하면서 실행된다.

Description

반도체기판의 열처리방법 {HEAT TREATMENT METHOD FOR SEMICONDUCTOR SUBSTRATES}
예컨대 실리콘층을 지지기판상으로 이동시키는 단계를 갖춘 기판제조공정이 있다.
적어도 3개의 단계를 갖춘 반도체 재료의 층과 박막을 제조하는 공정은, 예컨대 문헌 FR 2,681,472에 개시되어 있다. 첫번째 단계동안, 기체 마이크로버블 (microbubble)층이 이온주입에 의해 반도체 재료의 웨이퍼의 한쪽 면 아래에 생성된다. 두번째 단계동안, 웨이퍼의 이 면은 지지기판으로 이동되고, 나중에 고착된다. 세번째 단계동안, 웨이퍼와 지지기판으로 이루어져 있는 어셈블리(assembly)는 주입층의 웨이퍼를 쪼갤 수 있는 열처리를 필요로 한다. 이 열처리의 시간과 온도 등과 같은 파라미터의 선택은, 반도체 웨이퍼의 이력(history)과 열적예산(thermal budget)에 의존한다. 이 열적예산은, 예컨대 의도적 가열 및/또는 이온빔(ion beam) 자체에 의한 가열에 의해 주입단계동안 획득된다. 또, 본딩(bonding) 전에 일어나고, 다음 쪼개짐을 용이하게 하기 위해 주입된 원자를 이주시키려고 하는 어닐링(annealing) 단계동안 획득될 수도 있다. 게다가, 쪼개짐 전에 실행되고 본딩을 안정시키려고 하는 어닐링 오퍼레이션동안 획득될 수 있다. 또한, 다른 열처리는 쪼개짐 전에 관찰될 수 있다.
쪼개짐 후에, 지지기판에 부착하는 박층(thin layer)이 얻어진다. 이 공정은 Smart-Cut 프로세스로 불리워진다.
이 공정의 SOI(Silicon On Insulator)기술로 불리는 하나의 특정 응용에 있어서, SOI층이 제작된다. 이전 단락에서 설명된 공정을 이용하여 SOI층을 제작하는 몇개의 방법이 관찰될 수 있다. 첫번째 방법에 따르면, 예컨대 절연 산화층을 갖춘 주입면의 실리콘 웨이퍼를 덮을 수 있고, 이동을 위해 예컨대 실리콘으로도 이루어진 지지기판을 이용할 수 있다. 두번째 방법에 따르면, 절연층으로 덮여진 지지기판이나 완전한 절연지지기판(예컨대, 석영)으로 이동되는 완전한 반도전성 웨이퍼를 가질 수 있다. 세번째 방법에 따르면, 반도체 웨이퍼상에 절연물을 가질 수 있고, 이 웨이퍼를 절연물로 자신을 덮는 지지기판이나 완전히 절연하는 기판으로 이동시킬 수 있다. 게다가, 절연물을 얻기 위해, 이 경우에는 실리콘으로 이루어져 있지만, 더 일반적으로는 반도체 재료로 이루어진 웨이퍼나 지지기판의 표면에 산화층을 형성하는 단계를 실행하는 것이 유리하다는 것이 여기에 지적되어 있다.
상술한 공정의 3개 단계후에, 그것의 지지기판으로부터 접착되지 않는 반도체층의 문제점이 발생한다. 또, 반도체층과 지지기판간의 인터페이스에서 나타나는 결점은, 전기적으로 활성화되어 지지기판/반도체층 어셈블리로 이루어진 웨이퍼를 쓸모없게 한다. 이들 결점을 덜고, 특히 폴리싱(polishing) 오퍼레이션이 관찰될 때 층이 접착되지 않는 것을 막기 위해, 지지기판과 반도체 층을 갖춘 웨이퍼간의 본딩 인터페이스를 강화할 필요가 있다.
비교적 고온, 즉 1000℃보다 더 크고 바람직하게는 약 1100℃에서의 어닐링은,본딩 인터페이스를 강화할 수 있다는 것이 알려져 있다. 앞으로, 재료의 특성을 향상시키려고 하는 어떤 열적 오퍼레이션을 어닐링으로 부를 것이다.이 어닐링은, 상온이나 변화하는 온도에서 실행되는 열처리이다. 후자의 경우에 있어서, 어닐링은 예컨대 2개 값 사이에서 온도의 점차적인 증가와 2개 온도 사이에서 주기적인 발진 등에 따라 실행될 것이다.
이 타입의 어닐링은, 비산화 분위기(non-oxidizing atmosphere)나 산화분위기(oxidizing atmosphere)에서 실행될 것이다. 일반적으로, 비산화 분위기(질소, 아르곤, 진공 등)에서의 어닐링은 반도체, 특히 실리콘 표면의 피팅(pitting)의 스퓨리어스 현상(spurious phenomenon)을 야기시킨다는 결점을 가지고 있다. 산화분위기에서의 어닐링은 결정구조에 결함을 발생시킨다는 결점을 가지고 있다. 이들 결함은, 예컨대 SOI구조의 적층결함타입 및/또는 HF결함(결함이 매립산화물의 장식(decoration)의 헤일로우(halo)에 의해 드러날 때, HF결함으로 불리워진다) 등이다.
게다가, 예컨대 산화에 의해 실리콘층의 표면상에 산화층을 형성하는 상술된 응용의 경우에 있어서, 그것은 때때로 유용하다. 그러나, 상술한 바와 같이 산화, 더 일반적으로는 산화층 표면의 어떤 형성은 결함을 발생시킨다고 알려져 있다. 그런데, 결정구조에서 이들 결함의 존재는 완전히 바람직하지 않다.
본 발명은 마이크로 전자산업 및/또는 광전자산업용 반도체소자의 제조에 관한 것이다. 특히, 이러한 소자를 제작할 기판의 제조 및 준비분야에 관한 것이다.
도 1은 반도체층을 처리하기 위한 공정이 본 발명에 따라 실행되는 일례의 단계를 개략적으로 나타낸 도면이고,
도 2는 기판이 가열되는 온도가 본 발명에 따른 공정에 의한 처리동안 변화하는 일례를 나타낸 도면,
도 3은 기판이 가열되는 온도가 본 발명에 따른 공정에 의한 처리동안 변화하는 다른 예를 나타낸 도면,
도 4는 마이크로 전자산업과 광전자산업용 기판을 처리하기 위한 종래기술의 공정단계를 개략적으로 나타낸 도면,
도 5는 본 발명에 따른 공정을 이용하여 쪼개짐 표면을 매끄럽게 하는 단계를 개략적으로 나타낸 도면이다.
본 발명의 목적은, 층의 표면의 어떤 피팅도 없이 어닐링 오퍼레이션이, 반도체층을 구비하는 웨이퍼, 특히 실리콘 웨이퍼와 지지기판간의 본딩 인터페이스를 특히 안정시키기 위해 실행되는 것을 가능하게 하는 공정을 제공하는 것이다.
본 발명의 다른 목적은, 결정구조에 도입되는 결함의 수를 가능한 한 크게 제한하는 동안, 산화층이 반도체층의 표면상에 형성되는 것을 가능하게 하는 공정을 제공하는 것이다.
이들 목적은 적어도 하나의 표면상에 반도체층을 포함하는 기판을 처리하기 위한 공정의 장점에 의해 달성되고, 기판을 어닐링하는 단계와, 상기 반도체층의 표면상에 산화층을 형성하는 단계를 구비하여 구성되고, 상기 산화층을 형성하는 단계는, 상기 어닐링 단계가 종료되기 전에 나머지 반도체층을 보호하면서 실행되는 것을 특징으로 한다.
"적어도 하나의 표면상에 반도체층을 포함하는 기판"이라는 표현은, 완전한 반도전성기판(예컨대, 실리콘기판)이나 반도전성층의 스택(stack) 또는 비동질 구조를 구비하는 그 밖의 기판, 또는 그들의 제조에서 각종 스테이지에서의 구성요소의 부분을 구비하는 기판을 의미하는 것은 물론이다.
예를 위해, 반도체층은 수십 Å부터 수십미크론의 두께를 갖추고 있다.
따라서, 본 발명에 따른 공정의 장점에 의해, 산화층은 반도체층의 표면상에 형성된다. 특히 피팅현상을 피하기 위해, 이 산화층은 어닐링 단계동안 나머지 반도체층을 보호한다. 산화층은, 산화물의 퇴적이나, 반도체층의 표면영역의 열산화, 또는 이미 퇴적된 산화층을 매개로 반도체의 열산화에 의해 추종되는 표면의 산화물의 그 밖의 퇴적에 의해 반도체층(특히, 비산화 반도체의 경우에는 배타적이지 않다)의 표면상에 형성될 수 있다. 모든 경우에 있어서, 산화물은 반도체 재료의 성분과 질소 등의 다른 성분으로 구성될 수 있다.
본 발명에 따른 공정에 있어서, 표면산화층을 형성하는 단계의 조합은 결함의 형성, 즉 피팅타입 결함의 형성을 막으면서, 특히 반도체층과 지지기판간의 본딩 인터페이스를 강화하는 것을 가능하게 한다.
게다가, 기판을 어닐링하는 단계는, 제조와 준비공정에서 이전 단계동안 발생된 반도체층의 결함을 해소하는 것을 가능하게 한다. 특히, 어닐링 단계는 표면산화층을 형성하는 단계동안 반도체층에서 발생된 적층결함과 HF결함 등의 결정결함을 해소하도록 하는 온도와 시간동안 실행될 수 있다. 따라서, 결함의 레벨을 극적으로 증가시키는 일없이 반도체층의 표면상에 산화층을 형성하는 것을 가능하게 한다. 게다가, 출원인은 어닐링에 의한 반도체 재료의 해소(healing)가 반도체층의 표면상에 산화층을 형성한 다음의 어떤 단계에 비해 더 나은 저항력을 나타내는 것을 알아냈다. 이것은, 산화물의 형성전에 어닐되었을 경우, 반도체층이 표면산화층의 형성후에 보다 적은 결함을 포함하고 있기 때문이다.
본 발명에 따른 공정의 변형에 따르면, 이 공정은 어닐링 단계후에, 반도체층의 표면에 형성된 산화층을 제거하기 위해 환원단계를 구비하고 있다.
다른 변형에 따르면, 본 발명에 따른 공정은 표면산화층을 형성하는 몇 개의 단계와, 몇 개의 환원단계 및, 적어도 어닐링 단계에 의해 추종되는 표면산화층을 형성하는 최종단계를 구비하고 있다.
뒤의 2개 변형례에 따르면, 본 발명에 따라 실행되는 공정은 특히 반도체층을 얇게 하는 것을 가능하게 하고, 고농도의 결함을 포함하는 반도체층 부분을 제거하거나 층표면의 거칠기(roughness)를 감소시키는 것을 가능하게 한다. 따라서, 본 발명에 따른 공정은, 상기 공정의 주입, 본딩 및 쪼개는 단계후에 언제 특히 유용한지를 알 수 있고, 한편 주입에 의해, 즉 쪼개짐 존(zone)의 방해되는 부분을 제거하는 것이 바람직하며, 다른 한편 쪼개짐으로부터 생기는 표면의 거칠기를 줄이는 것이 바람직하다. 반도체층의 일부에 손실성 표면산화층을 형성하는 것은, 그것만으로 폴리싱 오퍼레이션의 결점을 피하는 것을 가능하게 한다. 이것은, 폴리싱기술이 기계적 손상타입(lesion type)의 결함과 가공경화된 존(strain-harden ed zones) 등을 발생시키기 때문이다. 화학적-기계적 폴리싱이 이용되는 경우, 화학작용에 의한 결함이 이전의 결함에 부가될 수 있다. 게다가, 폴리싱 오퍼레이션은 일반적으로 두께 균일성의 부족을 초래한다. 이 후자의 결점은, 제거되는 재료의 두께를 증가시킬수록 점점더 위험하게 되기 때문에, 폴리싱단계의 기간은 증가하게 된다. 이것은, 특히 폴리싱에 의해 제거되는 두께가 100nm에 도달할 때의 상황이다. 따라서, 통상적으로 이들 모든 결점은 폴리싱 결과에서 재현성(reproduci bility)의 부족을 초래한다. 게다가, 긴 폴리싱 오퍼레이션은 공정실행의 속도를 늦추어 생산성의 하강을 초래한다. 재료를 제거하여 반도체층을 얇게 할 수 있기 때문에, 본 발명에 따른 공정에 따라 손실성 표면산화층을 형성하는 이점은 높이 평가될 것이다. 이 얇게 하는 것이 폴리싱 단계에서 손실성 표면산화층의 형성에 의해 완료되면, 이 때 폴리싱 오퍼레이션에 의해 발생된 결함은 더 작은 스케일(scale)로 발전될 것이다.
다른 변형에 따르면, 반도체층으로 덮인 지지기판은 저장되거나, 예컨대 기판의 처리가 계속될 때 제거될 수 있는 보호 산화층을 갖춘 반도체소자 제조기 (fabricator)로 전달될 것이다.
한편, 본 발명의 다른 양상과 이점은 다음에 오는 상세한 설명에 나타날 것이다.
이하, 본 발명의 실시형태에 대해 설명한다.
도 1에 나타낸 본 발명에 따른 공정이 실행되는 한정하지 않은 일례에 따르면, 이것은 매립된 산화 내부층(interlayer; 5)과 함께 실리콘층(4)에 의해 덮인 지지기판(2)을 구비하는 웨이퍼(1)에서 실행된다(도 1의 (a)).
이 공정은, 실리콘 산화층(6)을 형성하기 위해 표면산화층을 형성하는 단계(도 1의 (b))와 어닐링 단계 및 환원단계를 구비하고 있다(도 1의 (c)).
표면산화층을 형성하는 단계동안, 실리콘 산화층(6)은 실리콘층(4)의 초기표면(initial surface; 8)의 부근에 나타난다.
표면산화층의 형성은 드라이(dry)공정이나 웨트(wet)공정을 이용하여 실행될 수 있다. 드라이공정을 이용하면, 표면산화층은, 예컨대 웨이퍼(1)를 가열함으로써 기체산소로 형성된다. 웨트공정을 이용하면, 표면산화층은, 예컨대 수증기에 의해 형성된다.
바람직하게, 본 발명에 따른 공정의 표면산화층을 형성하는 단계와 어닐링 단계는 시간적으로 분리된다. 또, 바람직하게 표면산화층의 형성은 더 낮은 온도에서 SOI구조의 더 적은 결함을 발생시키기 때문에, 표면산화층이 형성되는 온도는 900℃와 1000℃ 사이에 있다. 한편, 어닐링 단계는 1000℃ 이상에서 유리하게 실행된다.
웨트공정은 이미 언급된 이들 타입의 더 적은 결함을 도입하기 때문에, 웨트공정을 이용하여 표면산화층을 형성하는 것이 바람직하다. 또, 웨트공정은 드라이공정보다 더 높은 비율의 표면산화층 형성을 나타내고, 더 낮은 온도에서 여전히 작동하는 동안 표면산화층 형성의 합당한 동력을 유지할 수 있게 한다. 그러므로, 바람직하게 예컨대 질소, 아르곤 등의 비산화 분위기의 1100℃에서의 어닐링에 따라 웨트공정은 거의 950℃의 온도에서 이용된다.
도 2에 나타낸 바와 같이, 제2온도 Ta=1100℃에서 어닐링하는 경우에, 표면산화층은 제1온도를 950℃로 유지하는 동안 형성될 수 있다.
몇몇 경우에 있어서, 웨이퍼(10)는 거의 1200℃온도까지 올려질 수 있다. 그것은, 예컨대 매립된 산화층(5)과 지지기판(2)간의 본딩 인터페이스(10)를 안정시키고 한층 더 높은 온도에서 이 어닐링을 실행하기 위해 완전히 관찰될 수 있지만, 어닐링 설비로부터 생기는 금속오염 등의 바람직하지 못한 영향이 발생하게 된다.
도 3에 나타낸 바와 같이, 1변형례에 따르면 표면산화층은, 예컨대 기판의 온도를 온도유지가 실행되는 어닐링 온도 Ta까지 올라가는 동안 형성될 수도 있다.
도 2와 도 3에 나타낸 실시예에 있어서, 표면산화층을 형성하는 단계는 실제 어닐링 단계가 시작하기 전에 실행된다. 그러나, 본 발명에 따른 공정을 실행하는 다른 방법에 따르면, 표면산화층의 형성은 기판의 온도를 올리는 상태와 초기의 어닐링상태동안 실행될 수 있다. 또, 그것은 초기의 어닐링상태동안, 예컨대규제된 양의 산화가스를 어닐링 분위기로 도입함으로써 완전히 실행될 수 있다. 바람직하게, 그것은 표면산화층의 형성이 어닐링의 종료전에 완료되는 이러한 방법으로 실행된다.
환원단계는, 웨이퍼(1)를 양호한 실리콘/실리콘 산화물 에칭선택도를 나타내는 불화수소산의 배스(bath)에 담금으로써 바람직하게 실행된다.
본 발명의 2개의 응용례는, Smart-Cut공정의 환경에서 아래에 설명될 것이다. 여기에서, 이 공정은 SOI구조를 제조하기 위해 이용된다.
실시예 1 : 상술한 바와 같이 본 발명에 따른 공정은, 매립된 산화층(5)과 지지기판(2)간의 본딩 인터페이스(10)를 강화하기에 충분한 온도와 시간동안 실행될 수 있고, 도 4에 나타낸 공정이 실행된 후에 얻어진다.
이 공정에 따르면, 규정된 깊이에 위치한 주입존(12)에서 매립된 산화층으로 덮인 실리콘 웨이퍼(3)에, 예컨대 5×1016H+/㎠의 주입량을 이용하는 수소이온주입이 실시된다 (도 4의 (a)). 주입후에, 실리콘 웨이퍼(3)는 지지기판(2)과 접촉된다(도 4의 (b)). 그 후, 실리콘 웨이퍼(3)와 지지기판(2)을 구비하는 어셈블리에서는, 실리콘 웨이퍼(3)로부터 주입존(12)의 분리를 허용할 수 있는 처리단계가 실시된다(도 4의 (c)). 이 단계는, 예컨대 실리콘 웨이퍼(3)와 지지기판(2)을 구비하는 어셈블리를 주입조건에 의존하고 거의 600℃만큼 높은 온도까지 올림으로써 실행된다. 변형례에 따르면, 기계적 강도(mechanical strength)는 열처리와 조합해서 가해지거나 이 열처리 대신에 가해진다. 반도체층(4)이 웨이퍼(3)로부터 분리된 후에, 매립된 산화물 내부층(5)과 함께 실리콘 박층(4)에 의해 덮인 지지기판 (2)이 얻어진다. 이 실리콘층(4)의 자유표면(free surface)은 쪼개짐 표면(14)이다.
예컨대, 쪼개짐 표면(14)을 폴리싱하기 전에 또는 전기적으로 유효한 결함의 형성을 막기 위해, 본딩 인터페이스(10)를 안정시키는 단계를 실행하는 것이 때때로 필요하다. 이 안정화는, 예컨대 약 1100℃에서 기판을 어닐링함으로써 얻어진다. 이 어닐링은, 아르곤 등의 적어도 하나의 비산화 가스를 함유한 분위기에서 실행된다. 그러므로, 이전의 산화단계는 이 안정화 어닐링동안, 실리콘층(4)을 보호하려고 하는 산화층(6)을 형성하기 위해 약 950℃에서 바람직하게 실행된다. 이 어닐링후에, 실리콘층(4)은 보호 산화층(6)을 제거하려고 하는 환원단계를 겪는다.
실시예 2: 도 4에 나타내고 제1실시예의 제시에 이미 나타낸 공정에 있어서, 쪼개짐 후에, 실리콘층(4)의 쪼개짐 표면은 너무 거칠어, 이 쪼개짐 표면(14)의 밑에 있는 주입존(12)의 나머지 부분에 대응하는 방해존(disturbed zone; 16)을 유지한다(도 5의 (a)와 도 5의 (b)). 그러므로, 본 발명에 따른 공정은 이 방해존(16)을 제거하기 위해, 그리고 적당한 거칠기를 회복하기 위해 실행된다. 종래기술에 따르면, 이들 오퍼레이션은 화학적-기계적 폴리싱에 의해 실행된다. 그러나, 폴리싱은 이미 상술한 결점을 갖기 때문에, 완전히 만족스럽지 못하다. 본 발명에 따른 공정은, 손실성 표면산화층을 형성함으로써 결점을 개선한다.
산화층(6)을 형성하기 위해, 실리콘층(4)은 상술한 기술중 하나를 이용하는 열처리에 의해 산화된다(도 5의 (c)). 이 산화층(6)은 쪼개짐 표면 부근에 나타나고, 산화물과 실리콘간의 인터페이스는 쪼개짐 표면(14)의 거칠기를 점진적으로 매끄럽게 하는 실리콘의 깊이로 나아간다.
이 공정에 따른 어닐링 단계는 이때 실행된다.
산화층(6)은 이때 화학적으로 소멸된다(도 5의 (d)). 이 경우의 예를 위해, 1000부터 수천Å까지 제거할 목적으로 웨이퍼(1)는 몇분동안 10이나 20% 불화수소산 배스에 담궈진다.
본 발명에 따른 공정의 이 변형례를 실행하기 위해서는, 온도와, 산화시간, 대기의 산화특성 및, 산소함유량이 중요한 파라미터이다. 이들 파라미터는 잘 조절될 수 있다. 이것은, 본 발명에 따른 공정의 이 응용례가 손실성 층의 형성을 대단히 재현할 수 있게 한다. 또, 이 공정은 이용하기 쉽고, 마이크로 전자산업용 구성요소의 제조를 위한 모든 통상의 기판처리절차와 일관된다.
또, 본 발명에 따른 공정은 표면산화층을 형성하는 적어도 하나의 단계와, 적어도 하나의 환원단계 및, 앞의 층에 산화층을 형성하는 전체 또는 각 단계에 의해 발생되는 결함을 해소하도록, 표면산화층을 형성하는 최종단계후에 실행되는 적어도 하나의 어닐링 단계를 포함하고 있다. 다른 변형례에 따르면, 본 발명에 따른 공정은 표면산화층을 형성하는 몇 개의 단계와, 몇개의 환원단계를 구비하고 있고, 표면산화층을 형성하는 각 단계는 어닐링 단계에 의해 추종된다.
손실성 층을 형성하는 상기의 단계는 폴리싱 단계와 결합될 수 있다. 이 폴리싱 단계는 손실성 층을 형성하는 단계후에 일어나거나 그렇지 않을 수 있다. 이들 단계의 결합은, 이온주입에 의해 방해되는 존에 있는 고농도의 결정결함을 갖는 실리콘층 부분을 제거하는데 이용될 수 있다. 또, 이 결합은 거칠기를 감소시키는데도 이용될 수 있다. 손실성 표면산화층의 형성과 관계되는 환원의 덕분으로, 폴리싱 오퍼레이션은 매우 충분히 더 짧아져, 실리콘층(4)을 덜 손상시키게 된다. 손실성 표면산화층의 형성후에 제거를 실행하는 것은, 화학적-기계적 폴리싱에 의해 감소시키는 것이 어려운 거칠기가 이미 큰 정도까지 줄어들었기 때문에 더 효과적이다.
유리한 변형례에 따르면, 표면산화층을 형성하는 단계는 어닐링이 표면산화층의 형성에 의해 발생되는 결함을 해소하고 본딩 인터페이스(10)를 안정시키는 어닐링 단계에 의해 추종되고, 환원단계는 이 어닐링후에 실행되며, 최종적으로 짧은 폴리싱 단계는 거칠기의 감소가 완료되는 것을 가능하게 한다.
일반적으로, 본 발명에 따른 공정은 재료의 층을 지지기판(2)으로 이동시키도록 설계된 공정의 환경(Smart-Cut등)에서 실현된다. 그러므로, 재료가 지지기판(2)에 접착되는 인터페이스를 강화하거나, 혹은 크게 방해된 존(16) 부근의 층을 제거하기 위해 제공된다. 또, 본 발명에 따른 공정은 SOI구조(SIMOX, Smart-Cut등)를 제작하기 위해 설계된 공정의 환경이나 이들 구조의 이용의 환경에서 실현된다. 이 때, 그것은 이 실리콘층(4)의 결함의 레벨을 극적으로 증가시키는 일없이 실리콘층(4)을 얇게 하거나 산화하는데 제공된다.
또, 본 발명에 따른 공정은 산화층(6)을 반도체층(4)의 표면의 적어도 일부분에 국부적으로 형성하는데 유리하게 이용된다.
실리콘에 관해서 상술된 것은 다른 반도체, 특히 SiC, SiGe 등의 실리콘 화합물에 바꾸어 넣을 수 있다.
본 발명에 따른 공정은, 두께가 2000Å보다 더 작은 반도체층 (4)의 1defect /㎠보다 HF결함밀도가 적은 SOI타입의 반도체구조를 얻는 것을 가능하게 한다.
또, 본 발명에 따른 공정은, 5%보다 더 나은 두께의 균일성을 갖는 반도체층(4)이 2nm보다 더 적은 거칠기 실효값(rms roughness value)을 가지는 반도체구조를 얻는 것을 가능하게 한다.

Claims (19)

  1. 적어도 하나의 표면상에 반도체층(4)을 포함하는 기판을 처리하는 공정에 있어서,
    기판을 어닐링하는 단계와, 상기 반도체층(4)의 표면상에 산화층(6)을 형성하는 단계를 구비하여 구성되고,
    상기 산화층(6)을 형성하는 단계는, 상기 어닐링 단계가 종료되기 전에 나머지 반도체층(4)을 보호하면서 실행되는 것을 특징으로 하는 열처리방법.
  2. 제1항에 있어서, 상기 산화층(6)을 형성하는 단계는, 상기 반도체층(4)의 열산화에 의해 실행되는 것을 특징으로 하는 열처리방법.
  3. 제1항 또는 제2항에 있어서, 상기 기판은, 적어도 하나의 비산화가스, 바람직하게는 아르곤을 함유한 분위기에서 어닐되는 것을 특징으로 하는 열처리방법.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 어닐링 단계는, 상기 표면산화층(6)의 형성에 의해 상기 반도체층(4)에서 발생된 결정결함을 해소하도록 하는 온도와 시간동안 실행되는 것을 특징으로 하는 열처리방법.
  5. 제1항 내지 제4항중 어느 한 항에 있어서, 상기 어닐링 단계후에, 상기 반도체층(4)의 표면에 형성된 상기 산화층(6)을 제거하기 위해 환원단계를 구비하고 있는 것을 특징으로 하는 열처리방법.
  6. 제5항에 있어서, 상기 환원단계는, 상기 반도체층(4)을 얇게 하는데 이용되는 것을 특징으로 하는 열처리방법.
  7. 제1항 내지 제6항중 어느 한 항에 있어서, 상기 어닐링 단계는, 상기 반도체층(4)과 지지기판(2)간의 본딩 인터페이스(10)를 강화하도록 하는 온도와 시간동안 실행되는 것을 특징으로 하는 열처리방법.
  8. 제1항 내지 제7항중 어느 한 항에 있어서, 표면산화층(6)을 형성하는 몇 개의 단계와, 몇 개의 환원단계 및, 적어도 어닐링 단계에 의해 추종되는 표면산화층 (6)을 형성하는 최종단계를 구비하고 있는 것을 특징으로 하는 열처리방법.
  9. 제1항 내지 제8항중 어느 한 항에 있어서, 그 후에 폴리싱 단계를 더 구비하고 있는 것을 특징으로 하는 열처리방법.
  10. 제1항 내지 제9항중 어느 한 항에 있어서, 주입존(12)에서 반도체 재료의 웨이퍼(3)의 한쪽 면 아래에 원자를 주입하는 단계와, 주입하기 쉬운 상기 웨이퍼(3)의 면을 지지기판(2)과 친밀하게 접촉시키는 단계 및, 상기 웨이퍼(3)로부터 반도체층(4)을 분리하고, 이 반도체층(4)을 갖춘 기판을 구성하기 위해 주입존(12)의 웨이퍼(3)로부터의 분리를 허용할 수 있는 처리단계를 구비하고 있는 것을 특징으로 하는 열처리방법.
  11. 제1항 내지 제10항중 어느 한 항에 있어서, 상기 반도체는 실리콘인 것을 특징으로 하는 열처리방법.
  12. 제11항에 있어서, 각 어닐링 단계는 1000℃ 이상, 바람직하게는 약 1100℃에서 실행되는 것을 특징으로 하는 열처리방법.
  13. 제11항 또는 제12항에 있어서, 산화층(16)을 형성하는 각 단계는, 각 어닐링 단계보다 더 낮은 온도, 바람직하게는 900℃와 1000℃ 사이의 온도에서 실행되는 것을 특징으로 하는 열처리방법.
  14. 제1항 내지 제13항중 어느 한 항에 있어서, 표면산화층(6)을 형성하는 각 단계는, 각 어닐링 단계가 시작되기 전에 실행되는 것을 특징으로 하는 열처리방법.
  15. 제1항 내지 제14항중 어느 한 항에 있어서, 표면산화층(6)을 형성하는 적어도 하나의 단계는, 상기 기판의 온도가 상기 어닐링 온도까지 올라가는 동안에, 적어도 부분적으로 실행되는 것을 특징으로 하는 열처리방법.
  16. 제1항 내지 제12항중 어느 한 항에 있어서, 표면산화층을 형성하는 각 단계는, 규제된 양의 산화가스를 어닐링 분위기로 도입함으로써 어닐링 온도와 같은 온도에서 실행되는 것을 특징으로 하는 열처리방법.
  17. 제1항 내지 제16항중 어느 한 항에 있어서, 상기 산화층(6)은, 상기 반도체층(4)의 표면의 적어도 일부분에 국부적으로 형성되는 것을 특징으로 하는 열처리방법.
  18. 제1항 내지 제17항중 어느 한 항에 있어서, HF결함 밀도는 두께가 2000Å보다 더 작은 반도체층(4)의 11defect/㎠보다 적은 것을 특징으로 하는 SOI 반도체구조.
  19. 제1항 내지 제18항중 어느 한 항에 있어서, 상기 반도체층(4)은 5%보다 더 나은 두께의 균일성과 2nm보다 더 적은 거칠기 실효값을 갖는 것을 특징으로 하는 SOI 반도체구조.
KR1019997011506A 1998-04-07 1999-04-06 반도체기판처리방법 KR100637364B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR9804299A FR2777115B1 (fr) 1998-04-07 1998-04-07 Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
FR98/04299 1998-04-07
PCT/FR1999/000786 WO1999052145A1 (fr) 1998-04-07 1999-04-06 Procede de traitement thermique de substrats semi-conducteurs

Publications (2)

Publication Number Publication Date
KR20010013500A true KR20010013500A (ko) 2001-02-26
KR100637364B1 KR100637364B1 (ko) 2006-10-23

Family

ID=9524936

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997011506A KR100637364B1 (ko) 1998-04-07 1999-04-06 반도체기판처리방법

Country Status (9)

Country Link
US (1) US6403450B1 (ko)
EP (1) EP0986826B1 (ko)
JP (1) JP4479010B2 (ko)
KR (1) KR100637364B1 (ko)
DE (1) DE69943072D1 (ko)
FR (1) FR2777115B1 (ko)
MY (1) MY122412A (ko)
TW (1) TW429481B (ko)
WO (1) WO1999052145A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100758053B1 (ko) * 2002-10-01 2007-09-11 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 반도체 재료로 제조된 웨이퍼용 고속 어닐링 방법
KR100803811B1 (ko) * 2001-07-16 2008-02-14 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 반도체 웨이퍼의 표면 상태를 향상시키기 위한 방법
KR100890792B1 (ko) * 2006-07-13 2009-03-31 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 결합 계면 안정화를 위한 열처리

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3911901B2 (ja) * 1999-04-09 2007-05-09 信越半導体株式会社 Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法
FR2797714B1 (fr) * 1999-08-20 2001-10-26 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
FR2797713B1 (fr) * 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
FR2810793B1 (fr) * 2000-06-23 2003-09-05 St Microelectronics Sa Procede de fabrication d'un substrat semi-conducteur du type silicium sur isolant a couche active semi-conductrice mince
US6717213B2 (en) * 2001-06-29 2004-04-06 Intel Corporation Creation of high mobility channels in thin-body SOI devices
US7883628B2 (en) * 2001-07-04 2011-02-08 S.O.I.Tec Silicon On Insulator Technologies Method of reducing the surface roughness of a semiconductor wafer
US7749910B2 (en) * 2001-07-04 2010-07-06 S.O.I.Tec Silicon On Insulator Technologies Method of reducing the surface roughness of a semiconductor wafer
FR2827078B1 (fr) * 2001-07-04 2005-02-04 Soitec Silicon On Insulator Procede de diminution de rugosite de surface
AU2002339592A1 (en) * 2001-10-29 2003-05-12 Analog Devices Inc. A method for bonding a pair of silicon wafers together and a semiconductor wafer
US7084046B2 (en) * 2001-11-29 2006-08-01 Shin-Etsu Handotai Co., Ltd. Method of fabricating SOI wafer
JP2003205336A (ja) * 2002-01-08 2003-07-22 Tori Techno:Kk 高力ステンレスボルト及びその製造法
US7018910B2 (en) 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
US6953736B2 (en) 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
FR2842349B1 (fr) 2002-07-09 2005-02-18 Transfert d'une couche mince a partir d'une plaquette comprenant une couche tampon
FR2842648B1 (fr) * 2002-07-18 2005-01-14 Commissariat Energie Atomique Procede de transfert d'une couche mince electriquement active
JP4684650B2 (ja) 2002-08-12 2011-05-18 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 薄層を形成する方法、犠牲酸化によって厚みを補正するステップを含む方法、及び関連する機械
JP4407127B2 (ja) * 2003-01-10 2010-02-03 信越半導体株式会社 Ｓｏｉウエーハの製造方法
FR2855909B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
FR2856194B1 (fr) * 2003-06-10 2005-08-26 Soitec Silicon On Insulator Procede perfectionne de recuit de stabilisation
US7098148B2 (en) * 2003-06-10 2006-08-29 S.O.I.Tec Silicon On Insulator Technologies S.A. Method for heat treating a semiconductor wafer
DE10326578B4 (de) * 2003-06-12 2006-01-19 Siltronic Ag Verfahren zur Herstellung einer SOI-Scheibe
EP1542275A1 (en) * 2003-12-10 2005-06-15 S.O.I.TEC. Silicon on Insulator Technologies S.A. A method for improving the quality of a heterostructure
FR2867310B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Technique d'amelioration de la qualite d'une couche mince prelevee
EP1650794B1 (en) 2004-10-19 2008-01-16 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for fabricating a wafer structure with a strained silicon layer and an intermediate product of this method
JP2008526010A (ja) * 2004-12-28 2008-07-17 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ 低いホール密度を有する薄層を得るための方法
JP4934966B2 (ja) * 2005-02-04 2012-05-23 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
JP2006216826A (ja) * 2005-02-04 2006-08-17 Sumco Corp Ｓｏｉウェーハの製造方法
WO2006090201A2 (en) * 2005-02-24 2006-08-31 S.O.I.Tec Silicon On Insulator Technologies Thermal oxidation of a sige layer and applications thereof
FR2883659B1 (fr) * 2005-03-24 2007-06-22 Soitec Silicon On Insulator Procede de fabrication d'une hetero-structure comportant au moins une couche epaisse de materiau semi-conducteur
CN101341577B (zh) * 2005-12-19 2011-08-03 信越半导体股份有限公司 Soi基板的制造方法及soi基板
FR2895563B1 (fr) * 2005-12-22 2008-04-04 Soitec Silicon On Insulator Procede de simplification d'une sequence de finition et structure obtenue par le procede
JP2008028070A (ja) 2006-07-20 2008-02-07 Sumco Corp 貼り合わせウェーハの製造方法
JP5280015B2 (ja) * 2007-05-07 2013-09-04 信越半導体株式会社 Ｓｏｉ基板の製造方法
JP2009260313A (ja) * 2008-03-26 2009-11-05 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法及び半導体装置の作製方法
EP2161741B1 (en) * 2008-09-03 2014-06-11 Soitec Method for fabricating a semiconductor on insulator substrate with reduced SECCO defect density
JP2012510180A (ja) * 2008-11-26 2012-04-26 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド シリコン−オン−インシュレータ構造体を処理する方法
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
JP5912368B2 (ja) * 2011-03-22 2016-04-27 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法及びシリコンウェーハ
FR2978604B1 (fr) 2011-07-28 2018-09-14 Soitec Procede de guerison de defauts dans une couche semi-conductrice
FR2984007B1 (fr) * 2011-12-13 2015-05-08 Soitec Silicon On Insulator Procede de stabilisation d'une interface de collage situee au sein d'une structure comprenant une couche d'oxyde enterree et structure obtenue
CN104040686B (zh) * 2012-01-12 2017-05-24 信越化学工业株式会社 热氧化异种复合基板及其制造方法
KR102028779B1 (ko) * 2012-02-13 2019-10-04 어플라이드 머티어리얼스, 인코포레이티드 기판의 선택적 산화를 위한 방법 및 장치
FR2987166B1 (fr) 2012-02-16 2017-05-12 Soitec Silicon On Insulator Procede de transfert d'une couche
FR2991099B1 (fr) * 2012-05-25 2014-05-23 Soitec Silicon On Insulator Procede de traitement d'une structure semi-conducteur sur isolant en vue d'uniformiser l'epaisseur de la couche semi-conductrice
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
FR3076069B1 (fr) * 2017-12-22 2021-11-26 Commissariat Energie Atomique Procede de transfert d'une couche utile
FR3091620B1 (fr) * 2019-01-07 2021-01-29 Commissariat Energie Atomique Procédé de transfert de couche avec réduction localisée d’une capacité à initier une fracture

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5297666A (en) * 1976-02-12 1977-08-16 Hitachi Ltd Production of semiconductor device containing pn junctions
US4824698A (en) * 1987-12-23 1989-04-25 General Electric Company High temperature annealing to improve SIMOX characteristics
US4804633A (en) * 1988-02-18 1989-02-14 Northern Telecom Limited Silicon-on-insulator substrates annealed in polysilicon tube
EP0444943B1 (en) * 1990-02-28 1997-05-21 Shin-Etsu Handotai Company Limited A method of manufacturing a bonded wafer
JP2721265B2 (ja) * 1990-07-05 1998-03-04 株式会社東芝 半導体基板の製造方法
JPH06275525A (ja) * 1993-03-18 1994-09-30 Shin Etsu Handotai Co Ltd Ｓｏｉ基板及びその製造方法
JP3036619B2 (ja) * 1994-03-23 2000-04-24 コマツ電子金属株式会社 Ｓｏｉ基板の製造方法およびｓｏｉ基板
US6008110A (en) * 1994-07-21 1999-12-28 Kabushiki Kaisha Toshiba Semiconductor substrate and method of manufacturing same
JPH0837286A (ja) * 1994-07-21 1996-02-06 Toshiba Microelectron Corp 半導体基板および半導体基板の製造方法
JP3528880B2 (ja) * 1995-05-24 2004-05-24 三菱住友シリコン株式会社 Ｓｏｉ基板の製造方法
JP3105770B2 (ja) * 1995-09-29 2000-11-06 日本電気株式会社 半導体装置の製造方法
US5646053A (en) * 1995-12-20 1997-07-08 International Business Machines Corporation Method and structure for front-side gettering of silicon-on-insulator substrates
US5930643A (en) * 1997-12-22 1999-07-27 International Business Machines Corporation Defect induced buried oxide (DIBOX) for throughput SOI

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100803811B1 (ko) * 2001-07-16 2008-02-14 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 반도체 웨이퍼의 표면 상태를 향상시키기 위한 방법
KR100758053B1 (ko) * 2002-10-01 2007-09-11 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 반도체 재료로 제조된 웨이퍼용 고속 어닐링 방법
KR100890792B1 (ko) * 2006-07-13 2009-03-31 에스오아이테크 실리콘 온 인슐레이터 테크놀로지스 결합 계면 안정화를 위한 열처리

Also Published As

Publication number Publication date
KR100637364B1 (ko) 2006-10-23
US6403450B1 (en) 2002-06-11
WO1999052145A1 (fr) 1999-10-14
TW429481B (en) 2001-04-11
DE69943072D1 (de) 2011-02-10
EP0986826B1 (fr) 2010-12-29
JP4479010B2 (ja) 2010-06-09
FR2777115A1 (fr) 1999-10-08
FR2777115B1 (fr) 2001-07-13
MY122412A (en) 2006-04-29
EP0986826A1 (fr) 2000-03-22
JP2002503400A (ja) 2002-01-29

Similar Documents

Publication Publication Date Title
KR100637364B1 (ko) 반도체기판처리방법
EP1851789B1 (en) Thermal oxidation of a sige layer and applications thereof
KR100752467B1 (ko) 마이크로 전자 부품용 기판 처리 방법 및 이 방법에 의해얻어진 기판
US6962858B2 (en) Method for reducing free surface roughness of a semiconductor wafer
KR100878061B1 (ko) 복합물 기판의 제조방법
EP1688991A2 (en) SOI wafer production method
KR100890792B1 (ko) 결합 계면 안정화를 위한 열처리
CZ281798B6 (cs) Substrát SOI a způsob jeho výroby
US6903032B2 (en) Method for preparing a semiconductor wafer surface
EP1881528A1 (en) Method for producing bonded wafer
KR101623968B1 (ko) 감소된 ｓｅｃｃｏ 결함 밀도를 갖는 반도체-온-절연체 기판의 제조 방법
US7749910B2 (en) Method of reducing the surface roughness of a semiconductor wafer
KR20110137806A (ko) 실리콘-온-인슐레이터 기판의 씨닝 방법
JPWO2005024925A1 (ja) Ｓｏｉウェーハの作製方法
KR19990023856A (ko) 에스 오 아이 층위에의 산화막 형성방법 및 결합 웨이퍼 제조방법
JP4849419B2 (ja) 半導体ウェーハにおいてトラップ密度を減少させるための方法
JP2020504439A (ja) セミコンダクタオンインシュレータ基板の表面を平滑化するためのプロセス
KR100580998B1 (ko) Ｓｏｉ 웨이퍼 제조 방법
KR100905976B1 (ko) 반도체 웨이퍼에서 트랩 밀도를 감소시키는 방법
JPH1079356A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121015

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131007

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181015

Year of fee payment: 13

EXPY Expiration of term