KR100580998B1 - Ｓｏｉ 웨이퍼 제조 방법 - Google Patents

Ｓｏｉ 웨이퍼 제조 방법 Download PDF

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Abstract

본 발명은 초박형 SOI 웨이퍼 제조 방법에 관해 개시한다. 내부에는 수소 주입층 및 매몰 산화층이 형성되고, 표면에는 산화막이 형성된 콘트롤 웨이퍼를 준비한다. 핸들 웨이퍼의 상부 표면에 상기 콘트롤 웨이퍼의 산화막 표면을 접합한 후 스마트 컷 방법으로 상기 수소 주입층 상부의 실리콘을 제거한다. 상기 매몰 산화층 상부의 실리콘 및 상기 매몰 산화층을 제거한 후 노출되는 실리콘을 소정 두께 연마한다. 본 발명의 SOI 웨이퍼는 웨이퍼 수준에서 높은 두께 균일도와 우수한 막질을 갖는 실리콘 활성층을 포함하며, 저비용으로 제조가 가능하다.
SOI, SIMOX, UNIBOND, 균일도, 결함, 계면 특성

Description

ＳＯＩ 웨이퍼 제조 방법 {Method for manufacturing Silicon On Insulator wafer}
도 1a 및 도 1b는 종래의 SIMOX 방법에 의한 SOI 웨이퍼 제조 과정을 설명하기 위한 단면도.
도 2a 내지 도 2e는 종래의 UNIBOND 방법에 의한 SOI 웨이퍼 제조 과정을 설명하기 위한 단면도.
도 3a 내지 도 3d는 종래의 ELTRAN 방법에 의한 SOI 웨이퍼 제조 과정을 설명하기 위한 단면도.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 SOI 웨이퍼 제조 방법을 설명하기 위한 단면도.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 SOI 웨이퍼 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘
2, 101: 산소 이온
3, 103, 302: 매몰 산화층
10, 20, 30, 40, 100, 110, 200, 300: 실리콘 시료
11, 21, 33, 102, 201, 301: 산화막
12, 104, 303: 수소 주입층
31: 다공질 실리콘층
32: 에피택셜 실리콘층
본 발명은 초고속, 저전력 나노급 CMOS 소자의 제조에 사용되는 SOI(Silicon On Insulator) 웨이퍼 제조 방법에 관한 것으로, 더욱 상세하게는 얇고 균일한 두께를 가지며 결정결함이 적고 계면 특성이 양호한 실리콘층을 포함하는 초박형 SOI 웨이퍼 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 최근들어 집적도를 증가시키면서 저전력으로 초고속의 동작을 이룰 수 있는 고성능 나노 소자의 개발이 진행되고 있다. 고성능 나노 소자의 개발에 있어 가장 유망한 대안으로 초박형 실리콘 기판의 사용을 들 수 있는데, 이에 따라 SOI 웨이퍼 제조 기술이 주목을 받고 있다.
종래의 SOI 웨이퍼는 주로 SIMOX, Unibond, ELTRAN 등의 방법으로 제조되었다. 그러나 이러한 기술들은 나노급 소자에서 요구하는 결함 밀도, 활성층으로 이용되는 실리콘층의 두께 및 두께 균일도 등의 조건을 완전히 만족시키지 못하고 있는 실정이다.
일반적인 SOI(Silicon On Insulator) 구조는 실리콘/절연막/단결정 실리콘으 로 이루어지며, 넓은 의미로는 하부의 기판과 절연막의 종류에 관계없이 최상부에 실리콘 단결정막이 형성된 구조를 말한다. 이러한 SOI 구조는 1960년대 SOS(Silicon On Sapphire)의 연구로 시작되었으며, 초기에는 재결정화법(ZMR : Zone-Melting and Recrystallization), 다공질 실리콘 산화, 실리콘의 횡면 에피텍셜 성장법 등이 연구되었으나, 계속적인 기술 경쟁과 시장의 선택에 따라 현재에는 SIMOX(Separation by IMplantation of OXygen), 스마트 컷(smart cut)을 이용하는 UNIBOND, ELTRAN(Epitaxial Layer TRANsfer) 방법 등이 주류를 이루고 있다.
[SIMOX 방법]
현재 적용이 가장 용이한 기술이다. 도 1a에 도시된 바와 같이 실리콘(1) 내부로 약 1~9X1017 atoms/cm2 의 산소 이온(2)를 주입한 후 약 1300~1500℃의 고온에서 열처리(anneal) 및 산화 공정을 실시하여 도 1b와 같이 실리콘(1) 내부에 매몰 산화층(3)이 형성되도록 한다. 최종적으로 실리콘(1), 산화층(3) 및 실리콘(1)으로 이루어지는 SOI 구조의 웨이퍼가 얻어진다.
상기 열처리에 의해 실리콘이 재결정화되며 매몰 산화층(3)이 안정화되고 결함이 제거된다. 상기 매몰 산화층(3) 상부의 실리콘(1)의 두께는 약 50~500nm 가량의 범위에서 조정되며, 상기 매몰 산화층(3)의 두께는 약 50~200nm 정도로 조정된다.
상기 SIMOX 방법은 산소 이온 주입을 이용하기 때문에 활성층으로 이용될 실리콘층을 균일한 두께로 형성시킬 수 있지만, 매몰 산화층(3)의 계면과 계면 가까 이에 이온 주입으로 인한 결함이 많이 존재하기 때문에 높은 결함 밀도로 인하여 소자에 적용하는 데는 어려움이 있다. 따라서 이에 대한 연구가 필요하다.
[UNIBOND 방법]
도 2a를 참조하면, 콘트롤(Control) 웨이퍼를 준비하기 위해 실리콘 시료(10)의 표면에 산화막(11)을 형성하고, 상기 실리콘 시료(10)의 소정 깊이에 수소 이온을 주입하여 수소 주입층(12)을 형성한다.
도 2b를 참조하면, 핸들(Handle) 웨이퍼를 준비하기 위해 다른 실리콘 시료(20)의 표면에 산화막(21)을 형성한다.
도 2c를 참조하면, 상기 산화막(21)과 산화막(11)이 서로 접하도록 상기 핸들 웨이퍼에 상기 콘트롤 웨이퍼를 접합시킨다.
도 2d를 참조하면, 스마트 컷 방법으로 상기 수소 주입층(12) 상부의 실리콘 시료(10)를 제거한다. 300~600℃ 정도의 온도에서 열처리하면 상기 수소 주입층(12)에 존재하는 미결합 수소(H)가 팽창하면서 상기 수소 주입층(12)이 파과되는데, 이에 의해 상기 수소 주입층(12) 상부의 실리콘 시료(10)가 분리된다.
도 2e를 참조하면, 화학적 기계적 연마(CMP) 방법으로 상기 산화막(21 및 11) 상부의 실리콘(10)을 소정 두께 연마하여 제거한다. 최종적으로 실리콘(10), 산화막(11 및 21), 실리콘(20)으로 이루어지는 SOI 구조의 웨이퍼가 얻어진다.
상기 UNIBOND 방법을 이용하면 상기 산화막(21 및 11)의 계면과 계면 가까이에 결함이 적어 상기 산화막(21 및 11) 상부의 실리콘(10)이 양호한 결정질(crystal quality)을 유지한다. 그러나 CMP 공정으로 두꺼운 두께의 실리콘(10)을 제거해야 하기 때문에 물리적 충격과 마찰로 인해 실리콘(10)의 표면이 거칠어지고 두께가 불균일해진다. 또한, 실리콘(10)의 두께를 감소시키는 데 한계가 있으며 복잡한 공정으로 인해 생산성이 낮다.
[ELTRAN 방법]
도 3a를 참조하면, 콘트롤 웨이퍼를 준비하기 위해 실리콘 시료(30) 상에 다공질 실리콘(Porous Si)층(31)을 형성하고, 상기 다공질 실리콘층(31) 상에 에픽택셜 실리콘층(32) 및 산화막(33)을 순차적으로 형성한다.
도 3b를 참조하면, 핸들 웨이퍼로 사용될 실리콘 시료(40) 상에 상기 콘트롤 웨이퍼를 접합시킨다.
도 3c를 참조하면, 워터 젯(Water jet) 방법으로 상기 다공질 실리콘층(31)을 일부 포함하는 상기 실리콘 시료(30)를 제거한다.
도 3d를 참조하면, 상기 에피택셜 실리콘층(32) 상에 잔류하는 상기 다공질 실리콘층(31)을 제거한다. 최종적으로 에피택셜 실리콘(32), 산화막(33) 및 실리콘(40)으로 이루어지는 SOI 구조의 웨이퍼가 얻어진다.
상기 ELTRAN 방법은 다공성 실리콘 형성, 에피 성장 및 물리적 절단 공정을 이용한다. 이러한 방법을 이용하면 활성층으로 이용될 상기 에픽택셜 실리콘층(32)의 두께(TSOI)를 비교적 용이하게 제어할 수 있으나, 기존의 CMOS 공정과의 정합이 용이하지 않으며, 막질 저하, 입자 발생과 표면 조도 악화 및 신뢰성 등의 문제로 인하여 일부의 분야에 적용이 한정될 것으로 판단된다.
본 발명의 목적은 활성층으로 이용될 실리콘층의 두께를 균일하고 얇게 제어할 수 있고, 막질과 계면 특성을 고품질로 유지할 수 있으며, 저비용으로 제조가 가능한 SOI 웨이퍼 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 현재의 기술로 구현이 용이하고, 웨이퍼 전체에서 균일한 두께의 초박형 단결정 실리콘을 안정적으로 형성할 수 있으며, 우수한 표면 및 계면의 평활도와 박막 내의 결함 밀도가 낮은 실리콘층을 포함하는 SOI 웨이퍼 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명은, 제 1 실리콘 시료의 소정 깊이에 매몰 산화층을 형성하고 표면에 산화막을 형성하는 단계와, 상기 매몰 산화층보다 깊은 깊이의 상기 제 1 실리콘 시료에 수소 주입층을 형성하는 단계와, 상기 제 1 실리콘 시료의 산화막과 제 2 실리콘 시료의 상부 표면이 접하도록 상기 제 2 실리콘 시료 위로 상기 제 1 실리콘 시료를 접합하는 단계와, 상기 수소 주입층 상부의 실리콘을 제거하는 단계와, 상기 매몰 산화층 상부의 실리콘을 제거하는 단계와, 상기 매몰 산화층을 제거한 후 노출되는 실리콘을 소정 두께 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 매몰 산화층 및 산화막은 상기 제 1 실리콘 시료에 산소 이온을 주입하여 소정 깊이에 상기 매몰 산화층이 형성되도록 하는 단계와, 양호한 매몰 산화층 계면 형성과 결함제거 및 표면에 상기 산화막이 형성되도록 열처리 및 산화 공정을 실시하는 단계를 통해 형성되는 것을 특징으로 한다.
상기 매몰 산화층은 습식 식각으로 제거하며, 상기 실리콘은 화학적 기계적 연마(CMP) 공정이나 다양한 방법으로 소정의 두께만 남도록 일부 제거하는 것을 특징으로 한다.
고성능(초고속, 저전력)의 소자 특성과, 우수한 초고주파 특성 등의 조건을 만족시키면서 고집적화를 이루어나가기 위해서는 고품질과 균일한 두께의 초박막 SOI 소재를 이용한 2D/3D SOI CMOS 소자로의 진화가 가속화 되어야 할 것으로 판단된다. 이러한 목표를 달성하기 위해 필요한 핵심 기술 중의 하나가 상기와 같은 특성을 갖는 SOI 웨이퍼의 제조이다. 본 발명은 고품질과 균일한 두께의 초박형 실리콘층을 갖는 새로운 SOI 웨이퍼 제조 방법에 관한 것이다. 본 발명에 따른 초박형 SOI 웨이퍼 제조 기술은 나노급 신소자의 조속한 개발과 고성능 기반의 신소자를 활용한 전자정보통신 기술의 발전을 이루는 바탕이 될 것으로 기대된다.
본 발명에 따른 SOI 웨이퍼 제조 방법은 기존의 방식보다 실리콘층의 제조에 더욱 유리하며, 실리콘층의 두께 균일도를 더욱 높일 수 있다. 또한, 실리콘층과 매몰 산화층 사이의 계면 조도가 매우 우수할 뿐만 아니라, 박막 내의 결함 밀도도 낮아 집적회로의 제조에 적합한 수준이 될 것으로 기대된다. 따라서 나노급 고집적 회로에서 요구되는 초고속, 저전력 등의 규격을 만족시킬 수 있다.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 초박형 SOI 웨이퍼 제조 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 먼저, 실리콘 시료(100)를 준비한다.
도 4b를 참조하면, 상기 실리콘 시료(100)에 1X1016~5X1018atoms/cm2의 산소 이온(oxygen ion)(101)을 약 10~200KeV의 에너지로 주입한다.
도 4c를 참조하면, 실리콘을 재결정화시키고 결함을 제거하는 동시에 소정 깊이에 매몰 산화층(103)이 형성되도록 약 1300~1500℃의 고온에서 열처리 및 산화 공정을 실시한다. 이 때 주입된 산소 이온에 의해 상기 실리콘 시료(100)의 소정 깊이에는 매몰 산화층(103)이 형성되며, 표면부에는 산화에 의해 약 50~200nm 두께의 얇은 산화막(102)이 형성된다. 상기 산화막(102)의 형성에 의해 상기 실리콘 시료(100)의 두께가 1차적으로 얇아진다.
도 4d를 참조하면, 상기 매몰 산화층(103)보다 깊은 깊이의 상기 실리콘 시료(100)에 수소 이온을 주입하여 수소 주입층(104)을 형성함으로써, 내부에는 수소 주입층(104)과 매몰 산화층(103)이 형성되며, 표면에는 얇은 산화막(102)이 형성된 콘트롤 웨이퍼가 준비된다.
도 4e를 참조하면, 준비된 핸들 웨이퍼(110)의 상부 표면에 상기 콘트롤 웨이퍼의 산화막(102)이 접하도록 핸들 웨이퍼(110)의 위로 상기 콘트롤 웨이퍼를 본딩(bonding) 방법으로 접합시킨다.
도 4f를 참조하면, 스마트 컷 방법으로 상기 수소 주입층(104) 상부의 실리콘 시료(100)를 제거한다. 300~600℃ 정도의 질소 분위기에서 열처리하면 상기 수소 주입층(104) 내에 존재하는 미결합 수소(H)가 팽창하면서 상기 수소 주입층(104)이 파과되는데, 이에 의해 상기 수소 주입층(104) 상부의 실리콘 시료(100)가 분리된다.
도 4g를 참조하면, 상기 매몰 산화층(103) 상부에 남아있는 실리콘(100)을 건식 또는 습식식각으로 제거한다.
도 4h를 참조하면, 상기 매몰 산화층(103)을 습식 식각으로 제거하고, 산화/식각 또는 화학적 기계적 연마(Touch CMP)/산화/식각 공정으로 상부의 실리콘(100)을 일부 제거하여 상기 실리콘 시료(100)의 두께가 2차적으로 얇아지도록 함으로써 최종적으로 실리콘(100), 산화막(102), 실리콘(110)으로 이루어지는 초박형의 SOI 웨이퍼가 얻어진다. 이 때 상기 산화막(102) 상부에 남아 있는 실리콘(100)은 두께가 얇기 때문에 간단히 CMP(soft touch CMP) 공정만으로도 용이하게 전체적으로 균일한 연마가 가능하다.
한편, 도 4b 및 도 4c의 공정 과정에서 금속 불순물이 주입될 수 있으므로 주입된 금속 불순물의 영향을 줄이기 위하여 도 4c의 공정 후에 상기 산화막(102)을 제거하고, 계속해서 저온, 저농도 불순물이 주입된 고품질의 실리콘 에피막을 증착하면 고품질, 고순도의 실리콘 박막을 제조할 수도 있다. 또한, 도 4c의 공정 후에 상부의 산화막(102)을 제거하고 SiGe 버퍼(buffer)층, SiGe 완충(relaxation)막 및 스트레인드(strained) 실리콘막을 증착하여 스트레인드 실리콘막을 갖는 초박형 SOI 웨이퍼를 제조할 수도 있다.
도 5a 내지 도 5g 는 본 발명의 다른 실시예에 따른 초박형 SOI 웨이퍼 제조 방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 핸들 웨이퍼를 준비하기 위해 실리콘 시료(200)의 표면을 열산화시켜 약 10~1000㎚ 두께의 산화막(201)을 형성한다.
도 5b를 참조하면, 콘트롤 웨이퍼를 준비하기 위하여 실리콘 시료(300)에 1X1016~5X1018atoms/cm2 의 산소 이온을 약 10~200KeV의 에너지로 주입한 후 약 800~1500℃의 고온에서 열처리 및 산화 공정을 실시한다. 이 때 주입된 산소 이온에 의해 상기 실리콘 시료(300)의 소정 깊이에는 균일한 두께의 매몰 산화층(302)이 형성되며, 표면에는 산화에 의해 약 10~200nm 두께의 얇은 산화막(301)이 형성된다. 상기 산화막(301)의 형성에 의해 상기 실리콘 시료(300)의 두께가 1차적으로 얇아진다. 상기 열처리는 가열로(Furnace) 또는 급속열처리(RTP) 방법으로 할 수 있으며, 600~1500℃에서 10초 내지 수 시간동안 실시한다.
상기 산화 분위기에서 열처리를 추가적으로 실시하면 표면의 결함이 매몰 산화층(302)의 계면으로 집중되어 계면 상태와 막질이 크게 개선될 수 있다. 이러한 산화 공정은 경우에 따라 생략될 수 있으며, 필요할 경우에는 결함을 낮추고 계면 조도를 개선하며 실리콘 시료(300)의 두께를 얇게 할 수 있는 방법으로 적극 활용될 수 있다.
도 5c를 참조하면, 상기 매몰 산화층(302)보다 깊은 깊이의 상기 실리콘 시료(300)에 수소 이온을 주입하여 수소 주입층(303)을 형성함으로써 내부에는 수소 이온층(303)과 매몰 산화층(302)이 형성되며, 표면에는 얇은 산화막(301)이 형성된 콘트롤 웨이퍼가 준비된다. 이 때 상기 수소 주입층(303)을 상기 매몰 산화층(302)보다 100~10000nm 정도 더 깊은 위치에 형성하여 컷팅시 충격이 완화되고 결함층이 상부로 전이되지 않도록 한다. 또한, 수소 이온을 나누어 주입하면 수소 절단에 필요한 온도가 증가된다. 그러므로 낮은 농도의 수소를 1차 주입한 후 실리콘 에피층이나 SiGe 에피층을 형성하고 표면을 산화시킨다. 그리고 나머지 수소 이온을 2차로 주입하면 고품질의 실리콘층을 확보할 수 있으며, 이온 주입에 따른 오염도 최소화시킬 수 있다.
다른 실시예로서, 수소 이온을 주입하기 전에 상기 산화막(301) 상에 약 100nm 이내의 두께로 산화막을 형성하여 수소 이온 주입시 불순물이 실리콘층(300)으로 주입되거나 채널링되는 것을 억제되도록 할 수 있으며, 상기 산화막을 제거한 후 UV/O3 또는 O2 플라즈마를 이용하여 저온 산화막을 10~50nm 두께로 형성하면 불순물의 양을 크게 낮출 수 있다.
또한, 상기 수소 주입층(303)을 형성한 후 표면에 저온의 실리콘 에피층 또는 SiGe 에피층을 형성할 수 있으며, 이 때 Ge 농도를 증가시키면 증착 온도가 낮아지기 때문에 스마트 컷 공정시보다 낮은 온도에서 증착이 가능해진다. Ge 농도는 증착 온도, 결함 발생 또는 소자의 응용 목적에 따라 최적화될 수 있다.
도 5d를 참조하면, 상기 핸들 웨이퍼의 산화막(201)과 상기 콘트롤 웨이퍼의 산화막(301)이 서로 접하도록 상기 핸들 웨이퍼 위로 상기 콘트롤 웨이퍼를 수소 본딩(Hydrogen bonding) 방법으로 접합시킨다. 이 때 표면에 산소(O)나 수소(H) 표면 처리를 실시하여 결합 강도를 개선시킬 수 있다.
도 5e를 참조하면, 스마트 컷 방법으로 상기 수소 주입층(303) 상부의 실리콘 시료(300)를 제거한다. 300~800℃ 정도의 질소 분위기에서 열처리하면 상기 수소 주입층(303)에 존재하는 미결합 수소가 팽창하면서 상기 수소 주입층(303)이 파과되는데, 이에 의해 상기 수소 주입층(303) 상부의 실리콘 시료(300)가 분리된다.
도 5f를 참조하면, 상기 매몰 산화층(302) 상부에 남아있는 실리콘(300)을 건식 또는 습식식각으로 제거한다. 상기 스마트 컷 방법으로 절단된 실리콘(300)의 표면은 매우 거칠고 막 내에 결함이 많이 존재하기 때문에 실리콘 스트립(strip) 용액을 사용하여 표면을 식각한다.
도 5g를 참조하면, 상기 매몰 산화층(302)을 제거한 후 실리콘(300)의 소정 두께를 저온 산화 식각법으로 제거하여 활성층으로 이용될 얇은 두께의 실리콘층(300)만 남도록 한다. 상기 매몰 산화층(302)을 제거하면 노출되는 실리콘(300)의 표면은 결함 밀도가 높고 거칠지만 상기 산화막(301)과의 계면은 조도가 양호하고 결합 밀도가 낮다. 그러므로 상기 실리콘(300)의 표면부만 선택적으로 제거하여 활성층으로 이용될 양질의 실리콘층(300)만을 남긴다.
이 후 산화 및 식각 공정으로 활성층으로 이용될 실리콘층(300)의 두께를 제어하거나, 터치(Touch) CMP 공정으로 상기 실리콘층(300)의 조도를 개선할 수 있다. 이 경우 CMP 공정으로 인한 균일도 저하를 방지하고 두께를 정밀하게 제어해야 한다. 상기 산화 및 식각 공정은 UV/ozone이나 산소 플라즈마(Remote Oxygen Plasma)를 이용하는 저온 산화 공정과 HF 또는 HF 증기(Vapor)를 이용한 습식 식각으로 이루어질 수 있는데, 이 경우 특히 낮은 온도에서 공정이 진행되기 때문에 불순물과 결함의 확산이 방지되어 균일한 두께를 가지는 고품질의 활성층을 얻을 수 있다.
본 발명을 적용하면 특히, 5~20nm 범위의 채널 두께를 갖는 실리콘 활성층을 용이하게 만들 수 있다. 본 발명에 따라 형성된 실리콘 활성층은 두께가 균일하고, 우수한 표면 및 계면 조도를 가지며 결함 밀도가 낮아 고성능 소자의 제조에 적합하다.
이외에도 SIMOX 공정 전이나 공정 후에 에피 공정을 실시하는 등의 추가적인 공정도 적용될 수도 있으며, 경우에 따라서는 다른 소재가 부분적으로 적용될 수도 있다.
이상 바람직한 실시예를 들어 본 발명을 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 바와 같이 본 발명은 고성능(초고속, 저전력)이 요구되는 초고집적 반도체 집적회로 구현을 위한 초박형 SOI 웨이퍼를 제공한다. 본 발명의 SOI 웨이퍼는 웨이퍼 수준에서 높은 두께 균일도와 우수한 막질을 갖는 실리콘 활성층을 포함하며, 고비용의 CMP 공정 등이 포함되지 않아 높은 양산성을 확보할 수 있도록 한다. 따라서 나노급 반도체 소자 및 차세대 신소자, 초고성능 회로 및 시스템 설계 및 제작과 이를 응용한 제품의 실용화를 앞당기는 데 기여할 수 있다.

Claims (14)

  1. a) 제 1 실리콘 시료의 소정 깊이에 매몰 산화층을 형성하고 표면에 산화막을 형성하는 단계와,
    b) 상기 매몰 산화층보다 깊은 깊이의 상기 제 1 실리콘 시료에 수소 주입층을 형성하는 단계와,
    c) 상기 제 1 실리콘 시료의 산화막과 제 2 실리콘 시료의 상부 표면이 접하도록 상기 제 2 실리콘 시료 위로 상기 제 1 실리콘 시료를 접합하는 단계와,
    d) 상기 수소 주입층 상부의 실리콘을 제거하는 단계와,
    e) 상기 매몰 산화층 상부의 실리콘을 제거하는 단계와,
    f) 상기 매몰 산화층을 제거한 후 노출되는 실리콘을 소정 두께 제거하는 단계를 포함하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  2. 제 1 항에 있어서, 상기 단계 a)는 상기 제 1 실리콘 시료에 산소 이온을 주입하는 단계와,
    상기 제 1 실리콘 시료의 소정 깊이에는 상기 매몰 산화층이 형성되고, 표면에는 상기 산화막이 형성되도록 열처리 및 산화 공정을 실시하는 단계로 이루어지는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  3. 제 1 항에 있어서, 상기 제 2 실리콘 시료의 상부 표면에 산화막이 형성된 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  4. 제 1 항에 있어서, 상기 단계 d)는 300 내지 600℃의 질소 또는 산소 분위기에서 열처리하는 스마트 컷 방법으로 실시되며, 상기 스마트 컷에 의해 상기 수소 주입층 상부의 상기 제 1 실리콘 시료가 제거되는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  5. 제 1 항에 있어서, 상기 매몰 산화층 상부의 실리콘은 습식 식각이나 건식식각 방법으로 제거하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  6. 제 1 항에 있어서, 상기 매몰 산화층은 습식 식각으로 제거하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  7. 제 1 항에 있어서, 상기 단계 f)에서 상기 실리콘 상부의 결함층 및 소정의 실리콘을 화학적 기계연마(CMP)공정으로 제거하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  8. 제 1 항에 있어서, 상기 단계 f)에서 상기 실리콘층을 산화 및 습식 식각하여 두께를 조절하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  9. 제 1 항에 있어서, 상기 단계 a)를 실시한 후 상기 산화막을 제거하고, 불순 물이 주입된 실리콘 에피막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  10. 제 1 항에 있어서, 상기 단계 a)를 실시한 후 상기 산화막을 제거하고, SiGe 버퍼층, SiGe 완충막 및 스트레인드 실리콘막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  11. 제 10 항에 있어서, 상기 스트레인드 실리콘막의 표면을 저온 산화시키는 단계를 더 포함하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  12. 제 1 항에 있어서, 상기 수소 주입층은 상기 매몰 산화층보다 100~10000nm 깊게 형성하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  13. 제 1 항에 있어서, 상기 수소 주입층은 상기 매몰 산화층 내부 또는 상기 매몰 산화층과 하부의 상기 제 1 실리콘 시료의 경계면에 형성하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
  14. 제 1 항에 있어서, 상기 단계 b)는 상기 제 1 실리콘 시료에 수소 이온을 1차 주입하는 단계와,
    상기 제 1 실리콘 시료의 표면에 실리콘 에피층이나 SiGe 에피층을 형성하고 표면을 산화시키는 단계와,
    상기 제 1 실리콘 시료에 나머지 수소 이온을 2차 주입하여 소정 깊이에 상기 수소 주입층이 형성되도록 하는 단계로 이루어지는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.
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