KR20020081380A - Ｓｉｍｏｘ기판 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 SIMOX기판의 제조 방법에서 열처리 조건을 상세히 규정함으로써 종래형의 ITOX에 있어서의 문제점을 극복하여 보다 고품질SIMOX기판 및 그의 제조 방법의 제공을 한다.
실리콘 단결정 기판에 산소이온을 주입하고, 그런 다음 고온열처리를 시행함으로써 묻힌 산화층 표면 단결정 실리콘층을 형성함을 특징으로 하는 방법에 의해 묻힌 산화층과 표면 단결정 실리콘층을 갖는 SIMOX기판이 제조된다. 이 방법은 상기 고온 열처리의 전단계를 1150℃이상, 단결정 실리콘의 융점 미만의 온도에서 불활성 가스에 산소를 1%미만의 분압으로 첨가한 분위기에서 실시한 후, 고온 열처리의 후단계의 적어도 일부를 묻힌 산화층에 내부 산화가 발생하지 않는 범위에서 산소 분압을 상승시켜 열처리를 실시함을 특징으로 한다. 또한, 고온 열처리의 전단계를 1150℃이상 그리고 단결정 실리콘의 융점 미만의 온도에서 불활성 가스에 산소를 1%미만의 분압으로 첨가한 분위기에서 실시한 후, 이어서 묻힌 산화층의 ITOX 처리를 1300℃이하의 온도에서 실시하여 제조할 수 있다.

Description

ＳＩＭＯＸ기판 및 그의 제조 방법 {SIMOX SUBSTRATE AND METHOD FOR PRODUCTION THEREOF}
실리콘 산화물과 같은 절연물상에 단결정 실리콘층을 갖는 SOI 기판으로서는, SIMOX 웨이퍼와 접합된 웨이퍼가 주로 알려져 있다. SIMOX 웨이퍼는 산소이온의 이온 주입에 의해 단결정 실리콘 기판 내부에 산소이온을 주입하고, 이어서, 기판상에 어닐링 처리를 행함으로써 이들 산소이온과 실리콘 원자를 화학 반응시킴으로써 기판상에 묻힌 산화층(BOX: buried oxide)을 형성시킴으로써 얻어지는 SOI 기판이다. 한편, 접합된 웨이퍼는 2매의 단결정 실리콘웨이퍼에 산화층을 개재하여 접착시켜, 2매중 한쪽의 웨이퍼를 박막화함으로서 얻어지는 SOI 기판이다.
이와 같은 SOI 기판의 SOI층에 형성된 MOSFET (Meta1-oxide- SemiconductorFie1d Effect Transistor)는 높은 방사선 내성과 랫치업 내성을 가지며, 고신뢰성을 나타냄과 동시에 디바이스의 미세화에 수반하는 쇼트 채널 효과를 억제하고, 또한, 저소비전력동작이 가능하게 된다. 또한, 디바이스 동작영역이 정전 용량적으로 기판 자체로부터 절연되기 때문에 신호 전달 속도가 향상하고, 디바이스의 고속동작을 실현될 수 있다. 이러한 이유로 인해, SOI 기판은 차세대 MOS-LSI용의 고기능 반도체 기판으로서 기대되고 있다.
이 SOI 기판의 다른 종류 중, SIMOX 웨이퍼는 SOI층의 막두께 균일성에 특히 우수한 특징을 가지고 있다. SIMOX 웨이퍼에 있어서, SOI층으로서 0.3㎛이하의 두께를 형성하는 것이 가능하고, 0.1㎛ 전후, 더욱이 그 이하 두께의 SOI층도 양호하게 두께를 제어하는 것이 가능하다. 특히, 두께 0.1㎛이하의 SOI층은 완전 공핍형 동작(fully depleted type operation)의 MOS-LSI 형성에 종종 이용된다. 이 경우 SOI층 자체의 막두께가 MOSFET 동작의 역치 전압과 비례 관계가 있으므로, 고성능 디바이스를 수율 좋게 제작하기 위하여는 SOI층의 막두께 균일성이 중요한 요소가 된다. 이러한 관점으로부터 SOI 막두께 균일성이 우수한 SIMOX 웨이퍼는 차세대 MOSFET용 기판으로서 기대되고 있다.
SIMOX기판의 제작에 있어서, 통상, 단일의 가속 에너지, 전형적으로는 200keV 정도의 에너지를 이용하여 산소이온을 주입한다. 이 경우, 산소이온의 주입량이 1.5×1018개/㎠ 이상의 영역이던가, 2.5∼4.5×10l7개/㎠의 범위로 한정된 영역의 어느 것인가의 경우에만, 고온 열처리후에 얻어지는 SIMOX 구조가 연속적이고도, 균일한 품질로 양호한 묻힌 산화층을 얻을 수 있는 것이 잘 알려져 있다(예를 들면, S. Nakashima and K. Izumi, Journal of Materials Research, vol. 8523(1993)). 이들 산소이온 주입량을 이용하여 제작된 SIMOX기판은, 관례적으로, 전자의 산소이온 주입량 영역을 이용하여 제작된 것은 고도우즈(high-dose) SIMOX기판, 후자의 산소이온 주입량 영역을 이용하여 제작된 것은 저도우즈(low-dose) SIMOX기판으로 불리고 있다.
고도우즈 SIMOX기판과 저도우즈 SIMOX기판에는 각각 특징이 있으며, 그에 따라 사용하는 것이 알려져 있다. 이들 가운데, 저도우즈 SIMOX기판은 산소이온 주입량이 비교적 적기 때문에, 표면 실리콘층의 관통 전위밀도가 저감되어 있으며, 또한, 저비용으로 실현 가능한 기술로서 기대되고 있다. 한편, 저도우즈 SIMOX기판은 묻힌 산화층이 얇기 때문에, 리이크 결함의 발생빈도가 높고, 절연 내성이 불충분하게 되는 확률이 높은 문제가 있었다.
이 저도우즈 SIMOX기판의 묻힌 산화층의 품질 개선에 기여하는 기술로서는 고온에서의 내부산화처리 처리("ITOX 처리"라고도 한다)를 이용하는 기술이 제안되어 있다(Nakajima et al., 일본국 특개평 7-263538호 공보, 또는 S. Nakashima et a1., Journal of Electrochemical Society, vol. 143244). ITOX 기술에 의하면, 고온에서의 산화 처리에 의해 기판 표면에 열산화막이 성장함과 동시에, 묻힌 산화막의 상부 계면에도 약간 양의 산화막 성장이 생겨 묻힌 산화막의 후막화가 가능해진다. 그 결과로서, 리이크 결함의 저감, 절연 내압의 개선의 쌍방이 가능하게 되는 것이 보고되어 있다.
한편, 저도우즈 SIMOX기판의 표면 실리콘층에는 고도우즈 SIMOX기판에 비하여 저감되었다고는 해도, 밀도 102∼104개/㎠ 정도, 또는 그 이상의 관통 전위가 여전히 잔존하고 있다. 이러한 저도우즈 SIMOX기판의 제조공정에 있어서, ITOX처리(내부산화처리)를 통상 이용되고 있는 1350℃정도의 고온으로 수행할 때, SOI층 표면에 관통 전위부를 중심으로 한 직경 2㎛, 깊이 10㎚ 정도의 함몰이 발생하는 것이 지적되고 있다(W. P. Maszara et a1., Proceedings 1997 IEEE International SOI Conference, p. 18). 전형적으로는 100㎚이하의 얇은 SOI두께를 이용하는 완전공핍형 디바이스는 그의 동작 역치가 SOI두께에 따라 변동하지만, 상기 함몰은 SOI두께의 국소적 변동에 영향을 받기 때문에, 이러한 기판상에 완전 공핍형 디바이스를 제작했을 경우, 그의 동작 성능에 제약이 생길 가능성이 있었다.
그러나 전술한 ITOX 기술에 있어서는 내부산화효과에 의해 묻힌 산화막 두께에 증분이 생기게 할 때, 묻힌 산화막의 증분의 10배이상의 두께의 표면 산화막이 성장하기 때문에, 필연적으로 표면 실리콘층의 두께가 얇게 되어버린다. 따라서, 묻힌 산화층의 품질을 개선하기 위하여 내부 산화효과에 의한 묻힌 산화막의 증분을 확보하고 자 하면, 표면 실리콘층을 얇게 할 수밖에 없고, 결과로서 얻어지는 실리콘층 두께에 제약이 생기게 된다. 또는, 최종적으로 얻어지는 SIMOX 구조에서 소정의 표면 실리콘층을 확보하고자 하면, 그 기판 표면의 산화량을 제한할 필요가 생기고, 결과로서 묻힌 산화층의 품질개선의 정도에도 스스로 제약을 받게된다.
ITOX 기술을 이용하여 제작한 저도우즈 SIMOX기판은 전술한 바와 같이, ITOX효과에 의해 묻힌 산화층의 품질은 개선되고 있지만, 표면 실리콘층에 잔존하는 관통 전위 부위에 직경 2㎛, 깊이 10㎚정도의 함몰이 발생한다. 그리하여, 이러한 기판상에, 전형적으로 100㎚이하의 얇은 SOI두께를 이용하는 완전 공핍형의 디바이스를 형성한 경우, 그 동작 역치가 SOI층 두께의 국소적 변동의 영향을 받기 때문에, 그의 동작 성능향상에 제약이 생길 가능성이 있는 문제가 있다.
본 발명은 SIMOX기판의 제조 방법에서 수행되는 열처리 조건중 주위 공기중의 산소농도를 ITOX 효과를 방지하는 정도까지 억제함으로써 종래형의 ITOX에 있어서의 종래의 제약을 경감하고, 묻힌 산화층중의 리이크 결점을 저감하며, 또한 보다 고품질인 SIMOX기판의 제공을 가능하게 한 것이다.
또한, 본 발명은 SIMOX기판의 제조 방법에서 열처리 조건을 상세히 규정함으로써 종래형의 ITOX의 문제점을 극복하고, 보다 고품질인 SIMOX기판 및 그의 제조방법의 제공을 가능하게 한 것이다.
본 발명은 실리콘 기판의 표면 근방에 묻힌 산화층을 배치하고, 그 위에 단결정 실리콘층(이하, SOI(silicon-on-insulator)층으로 기재)를 형성시킨 SOI 기판에 관한 것이다. 더 상세히는, SIMOX(Separation by IMp1anted OXygen) 기술에 의한 SOI 기판 및 그의 제조방법이다.
도 1A, 1B 및 1C는 본 발명의 SIMOX 기판 제조 프로세스에서의 기판 단면 구조변화의 모습을 모식적으로 나타낸 도이다.
도 2A, 2B 및 2C는 종래의 ITOX 기술에 의한 SIMOX 기판 제조 프로세스에서의 기판 단면 구조변화의 모습을 모식적으로 나타낸 도이다.
도 3은 ITOX 온도를 1350℃로 한 샘플의 SOI층 표면의 단면 프로파일의 관찰예이다.
도 4는 ITOX 온도를 1250℃로 한 샘플의 SOI층 표면의 단면 프로파일의 관찰예이다.
도 5는 발명의 제 2실시예의 평가 결과이다.
전술한 목적은 다음 (1)∼(20)항에 의해 달성된다.
(1) 실리콘 단결정 기판에 산소이온을 주입한 후, 고온열처리를 실시함으로써 묻힌 산화층 및 표면 단결정 실리콘층을 형성하는 SIMOX기판의 제조 방법에 있어서, 고온 열처리의 전단계를 1150℃이상 내지 단결정 실리콘의 융점 미만의 온도사이에서 불활성 가스에 산소를 1%미만의 분압으로 첨가한 분위기에서 실시한 후, 고온 열처리의 후단계의 적어도 일부를 묻힌 산화층에 내부 산화가 발생하지 않는범위에서 산소 분압을 상승시켜 열처리를 실시함을 특징으로 하는 방법.
(2) 상기 방법(1)에 있어서, 상기 고온 열처리 후단계의 온도가 1150℃이상 내지 단결정 실리콘의 융점 미만의 온도사이에서 실시함을 특징으로 하는 방법.
(3) 상기 방법(1)에 있어서, 상기 고온 열처리 전단계 및 후단계의 각각의 온도가 1300℃이상 내지 단결정 실리콘의 융점 미만의 온도사이에서 실시함을 특징으로 하는 방법.
(4) 상기 방법(1)에 있어서, 상기 고온 열처리 후단계의 적어도 일부가 불활성 가스에 산소를 1∼10%의 분압으로 첨가한 분위기하에서 실시함을 특징으로 하는 방법.
(5) 상기 방법(1)에 있어서, 상기 고온 열처리 전단계 및 후단계의 각각의 온도가 1350℃이상 내지 단결정 실리콘의 융점 미만의 온도사이이고, 상기 고온 열처리 후단계의 적어도 일부가 불활성 가스에 산소를 1∼10%의 분압으로 첨가한 분위기하에서 실시함을 특징으로 하는 방법.
(6) 실리콘 단결정 기판에 산소이온을 주입한 후, 고온열처리를 실시함으로써 묻힌 산화층 및 표면 단결정 실리콘층을 형성하는 SIMOX기판의 제조 방법에 있어서, 고온 열처리의 전단계를 1150℃이상 내지 단결정 실리콘의 융점 미만의 온도사이에서 불활성 가스에 산소를 1%미만의 분압으로 첨가한 분위기에서 실시한 후, 이어서 묻힌 산화층에 내부 산화를 유도하기 위하여 고온 열처리의 후단계의 적어도 일부를 1300℃이하의 온도에서 열처리를 실시함을 특징으로 하는 방법.
(7) 상기 방법(6)에 있어서, 상기 고온 열처리 전단계의 온도가 1300℃이상내지 단결정 실리콘의 융점 미만의 온도사이에서 실시함을 특징으로 하는 방법.
(8) 상기 방법(6)에 있어서, 상기 내부 산화 처리 온도가 1150∼1280℃ 범위의 온도에서 실시함을 특징으로 하는 방법.
(9) 상기 방법(6)에 있어서, 상기 내부 산화 처리 온도가 1150∼1250℃ 범위의 온도에서 실시함을 특징으로 하는 방법.
(10) 상기 방법(6)에 있어서, 상기 내부 산화 처리중의 산소 분압을 50%이상에서 실시함을 특징으로 하는 방법.
(11) 상기 방법(6)에 있어서, 상기 고온 열처리 전단계의 온도가 1350℃이상이고, 계속되는 내부 산화 처리 온도가 1150∼1280℃ 범위의 온도이고, 산소 분압을 50%이상에서 실시함을 특징으로 하는 방법.
(12) 실리콘 단결정 기판에 산소이온을 주입한 후, 고온열처리를 실시함으로써 묻힌 산화층 및 표면 단결정 실리콘층을 형성하는 SIMOX기판의 제조 방법에 있어서, 고온 열처리의 전단계를 1150℃이상 내지 단결정 실리콘의 융점 미만의 온도사이에서 불활성 가스에 산소를 1%미만의 분압으로 첨가한 분위기에서 실시한 후, 이어서 묻힌 산화층이 내부 산화를 유도되지 않는 범위에서 산소 분압을 증가시킴으로써 고온 열처리를 수행하고, 그런 다음, 산소분압에 의해 유도된 묻힌 산화층중의 내부 산화의 발생하는 동안 고온 열처리를 1300℃이하의 온도에서 수행함을 특징으로 하는 방법.
(13) 상기 방법(12)에 있어서, 상기 고온 열처리 전단계와 후단계의 각각의 온도가 1300℃이상 내지 단결정 실리콘의 융점 미만의 온도사이에서 실시함을 특징으로 하는 방법.
(14) 상기 방법(12)에 있어서, 상기 내부 산화 처리 온도가 1150∼1280℃ 범위의 온도에서 실시함을 특징으로 하는 방법.
(15) 상기 방법(12)에 있어서, 상기 내부 산화 처리 온도가 1150∼1250℃ 범위의 온도에서 실시함을 특징으로 하는 방법.
(16) 상기 방법(12)에 있어서, 상기 내부 산화 처리중의 산소 분압을 50%이상에서 실시함을 특징으로 하는 방법.
(17) 상기 방법(12)에 있어서, 상기 고온 열처리의 전단계와 후단계의 열처리의 온도가 1300℃이상 내지 단결정 실리콘의 융점이하의 온도이고, 계속되는 내부 산화 처리 온도가 1150∼1280℃ 범위의 온도이고, 산소 분압을 50%이상에서 실시함을 특징으로 하는 방법.
(18) 상기 방법(12)에 있어서, 상기 고온 열처리 전단계와 후단계의 온도가 1300℃이상 내지 단결정 실리콘의 융점이하의 온도이고, 계속되는 내부 산화 처리 온도가 1150∼1250℃ 범위의 온도이고, 산소 분압을 50%이상에서 실시함을 특징으로 하는 방법.
(19) 상기 (1) 내지 (18)의 어느 하나에 기재된 방법에 의해 제조된 SIMOX기판.
(20) 표면 단결정 실리콘층의 두께가 10∼120㎚, 묻힌 산화층의 두께가 80∼200㎚이고, 또한 실리콘층 표면의 요철 폭이 8㎚이하인 것을 특징으로 하는 SIMOX기판.
본 발명에 있어서, 전단계의 열처리에 이어 실시되는 열처리에서 산소분압을 전단계의 그것보다도 ITOX 효과가 발생하지 않는 범위로 증가시켜 처리를 행한다. 이와 같은 조건하에서는 ITOX 효과가 발생하지 않음에도 불구하고, 즉 다시 말하면, 묻힌 산화층의 두께는 증가하지 않음에도 불구하고, 열처리시간에 따라 묻힌 산화막의 리이크 결함이 감소된다. 한편, 이 공정에서 30% 이상의 산소분압을 사용하는 종래의 ITOX 처리에 비하여 저산소분압을 이용하기 때문에 종래의 ITOX 처리공정에 비하여 열처리중의 표면 산화막의 성장이 억제된다. 따라서, 소망의 실리콘층 두께에 도달할 때까지의 열처리시간을 장기간 유지하는 것이 가능하게 되고, 또한 그 결과, 묻힌 산화층의 리이크 결함을 더욱 감소시키는 것이 가능하다.
[발명의 실시 형태]
이하, 본 발명에 관한 실시의 형태에 대하여 설명한다.
본 발명은 단결정 실리콘 기판에 산소이온 주입을 실시한 후, 고온 열처리를 시행함으로써 제작하는 SIMOX기판의 제조방법에 있어서, 고온 열처리 조건에 관한 것이다. 고온 열처리의 전단계를 불활성 가스에 미량 산소를 1%미만의 분압으로 첨가한 분위기에서 행한 후, 열처리 후단계를 산소분압을 ITOX 효과가 발생하지 않는 범위로 상승시켜 행한다. 그렇지 않으며, 본 발명에 있어서, 고온 열처리의 전단계를 불활성 가스에 미량 산소를 1%미만의 분압으로 첨가한 분위기에서 행한 후, 이어서 1300℃이하의 온도에서 ITOX 처리를 실시한다. 또 다른 방법으로는 본 발명에 있어서, 고온 열처리의 전단계를 불활성 가스에 미량 산소를 1%미만의 분압으로 첨가한 분위기에서 행한 후, ITOX 효과가 발생하지 않는 범위에서 산소분압을 증가시켜 실시하고, 이어서 1300℃이하의 온도에서 ITOX 처리를 실시한다.
전단계의 열처리 온도는 산소이온 주입이 가져오는 손상을 회복시키기 위해서는 1300℃이상, 단결정 실리콘의 융점이하로 하는 것이 바람직하다. 더욱 바람직하기로는 1350℃이상 단결정 실리콘의 융점 이하로 하는 것이다. 불활성 가스의 전형적인 예로서는 아르곤, 질소 등을 들 수 있지만, 불활성이면 특히, 이들로 한정되는 것은 아니다. 또한, 본 공정의 처리시간에 대해서는 결정중의 손상이 충분히 회복되는 시간이면 좋고, 특히 한정되는 것은 아니나, 대표적으로는 1∼6시간 정도의 시간이 이용된다.
전단계 열처리의 분위기는 실리콘층 표면의 면거침 방지의 관점으로부터 미량 산소의 첨가가 바람직하다. 한편, 산소이온 주입에 의해 초래된 손상은 이 전단계 열처리시에 회복되지만, 첨가하는 산소분압이 지나치게 올리면 이들 손상이 회복되기 전에, 손상부를 핵으로서 산소 석출물이 형성되고, 그 결과, 양호한 SIMOX 구조를 형성할 수 없게 된다. 이러한 산소 석출물의 형성을 방지하기 위해서, 산소의 첨가량을 필요 최소한으로 할 필요가 있다. 1%미만으로 하는 것이 바람직하다
전단계의 열처리에 이어서 실시하는 산소농도를 상승시켜 행하는 후단계의 열처리의 산소분압은 ITOX 효과가 발생하지 않는 범위이면 좋으나, 동일 처리 시간하에서 리이크 결함이 저감의 보다 큰 효과를 얻기 위하여는 산소농도를 높게 하는 편이 바람직하다. 이들 쌍방의 관점을 조정하기 위하여는 바람직하기로는 1∼10%의 산소분압에서 처리하는 것이 바람직하다. 처리온도는 리이크 결함을 감소시키기 위하여 높은 온도가 바람직하고, 구체적으로는 1300℃이상, 단결정 실리콘의 융점이하, 바람직하기로는 1350℃이상, 단결정 실리콘의 융점이하로 하는 것이 좋다. 처리시간은 소망의 두께의 표면 실리콘층이 얻어지는 한 처리시간이 길수록 본 발명의 효과는 크게 된다. 효과의 관점으로부터 처리시간을 4시간이상으로 하는 것이 바람직하나, 경제성의 관점으로부터는 최장 20시간까지의 상한으로 설정하는 것이 바람직하다.
ITOX 처리온도는 묻힌 산화막의 상부 계면에 증분을 생성시키기 위하여는 1150℃이상의 온도로 하는 것이 바람직하고, 실리콘층표면의 전위부 주변에서 함몰의 발생을 억제하기 위해서는 1300℃이하로 할 필요가 있다. 보다 바람직하지는1280℃이하이고, 한층 더 바람직하기로는 1250℃이하의 온도이다. 전술한 온도를 이용함으로써 전위부 주변에서의 함몰의 발생이 억제되는 기구는 이하와 같이 생각된다. 즉, 1350℃의 ITOX 처리에서 기판표면을 통하여 내부로 확산하는 산소량이 충분히 확보할 수 있기 때문에, 표면 산화막과 실리콘층 계면에서의 산화 반응이 소위 반응률속(reaction-rate limited step: 反應律速)으로 된다. 관통전위가 존재하는 곳에서는 높은 반응속도 정수의 높은 지수 결정면(high-index crystal plane)이 존재하기 때문에, 반응률속의 조건하에서는 전위부분에서 국소적인 가속 산화가 발생하고, 결과로서, 그 부분에서 실리콘층에 국소적인 함몰이 발생한다. ITOX 처리온도를 1350℃로부터 저하시키면, 표면으로부터 내부로 확산하는 산소량이 처리온도 저하에 따라 저하하기 때문에, 표면 산화막과 실리콘층 사이의 계면에서의 산화반응이 반응률속으로부터 산소의 공급률속으로 추이해 간다. 산화 반응이 산소의 공급률속으로 되면, 그의 반응속도는 산화되는 계면의 반응정수에 의하지 않고, 산소의 공급량에 의해 일의적으로 결정되게 되기 때문에, 반응률속 때에 발생한 전위부분에서의 가속산화는 더 이상 발생하지 않고, 결과적으로 실리콘층의 국소적인 함몰도 억제된다. 산화계면에서의 반응을 산소의 공급률속에 의해 지배되도록 하기 위하여는 ITOX 처리온도를 1280℃까지 저하시키는 것이 바람직하고, 더욱이 1250℃까지 저하시키면 보다 바람직하다.
ITOX 처리중 산소분압은 특히 한정되는 것은 아니나, ITOX 효과를 얻어지는 범위이면 좋다. 처리시간 단축의 관점에서 산소분압을 바람직하기로는 30∼100vol%, 보다 바람직하기로는 50∼100vol%로 높이는 것이 좋다. 산소분압을100 vol%미만의 경우, 산소에 혼합되는 가스는 불활성 가스이면 좋고, 대표적인 불활성 가스의 예로는 아르곤, 질소 등을 들 수 있으나, 특히 이들에 한정되는 것은 아니다.
ITOX 처리시간에 대해서는 최종적으로 소망의 SOI층 두께를 얻어지도록 조정되지만, ITOX 온도에 의해도 변화하기 위해 일률적으로는 규정할 수 없다. SOI층 두께로서 대표적으로 이용되는 50∼200㎚의 경우, ITOX 처리시간은 3∼8시간 정도이나, 특히 이 범위로 한정되는 것에서는 아니다.
본 발명에 따른 SIMOX기판 제조에서 산소이온 주입 조건은 특별히 한정되는 것도 아니다. 산소이온의 도우즈 양으로서는 저도우즈에서도 고도우즈에서도 좋으나, 그 이외의 조건에서도 좋다. 또한, 산소이온 주입을 여러 차례 실시해도 좋다. 리이크 결함을 감소시키는 관점에서, 본 발명에서 고려되는 열처리 조건은 리이크 결함을 발생하기 쉬운 저도우즈가 사용되는 경우, 채택될 때, 큰 효과를 가져오는 것으로 기대된다. 대표적으로는 가속 에너지로서 180keV를 이용하는 경우, 저도우즈로서는 2.5×1017∼4.5×1017개/㎠의 범위이다. 산소이온의 주입은 복수회 반복하여 실시하여도 좋다.
SOI층중 결정 결함을 감소시키는 관점에서, 이온 주입중의 기판 온도는 500∼600℃정도의 온도로 하는 것이 바람직하다.
고온에서 열처리에 사용되는 장치는 특히 한정되는 것은 아니나, 소정시간에 전술한 온도에서 열처리를 수행할 수 있는 것이 요구된다. 유리하게 사용될 수 있는 장치로서는 대표적으로 고온 열처리로를 들 수 있다. 처리온도, 처리시간 등의 성능이 충족되는 한, 램프 어닐링 로에서도 처리할 수 있다. 열처리로에서 처리온도, 처리시간이외의 조건, 예를 들면 삽입온도, 승온속도, 강온속도 등에 대해서 특별한 제한은 없고, 또한, 승온조건 및 강온조건을 복수 단계로 하여도 좋다.
본 발명의 제 1 태양에 따라, 산소이온 주입에 사용되는 가속 에너지로서 180keV를 이용하는 경우, 표면 실리콘층의 두께가 200㎚이상, 묻힌 산화층의 두께가 90㎚이하의 SIMOX 기판에 있어서, 지금까지는 리이크 결함밀도가 1개/㎠ 이상 발생하였던 것에 대하여 동일 막두께 구성으로 1개/㎠ 이하로 감소된 SIMOX 기판을 제조할 수 있는 것이 가능하게 되었다. 또 이 경우에서도, 후속 ITOX 처리, 또는 희생 산화처리 등의 산화처리나, 액상 화학시약을 이용한 엣칭처리 또는 반응성 이온 엣칭법을 행함으로써 표면 실리콘층을 200㎚이하의 두께로 박막화를 용이하게 할 수 있다.
본 발명의 제 2태양에 따라, SIMOX 기판 제조용으로 일반적으로 이용되고 있는 가속 에너지 150∼250keV의 이온 주입기를 이용하여, 저도우즈 SIMOX기판을 제조한 경우, ITOX 처리에 의해 품질 개선한 막두께 80∼200㎚의 묻힌 산화층 위에, 완전 공핍형 동작의 전계 효과 트랜지스터를 제작하는데 요구되는 120㎚이하의 두께의 SOI층을, 그 표면의 요철을 8㎚이하로서 제조할 수 있다. 완전 공핍형 동작에 있어서는 그의 역치 전압이 SOI층의 두께에 따라 변화하나, 널리 이용되는 50∼120㎚의 두께에서는, 두께 1㎚의 변화에 의해 역치 전압은 10mV 변화한다. SIMOX기판을 사용하는 완전 공핍형 동작에 있어서의 전형적인 역치 전압은 400mV이고, 그 변동 허용범위는 20% 정도인 것으로부터, SOI두께 변동으로서는 8㎚이하로 억제하는 것이 바람직하다. 본 발명의 SIMOX기판은 SOI층의 국소적 요철을 8㎚이하로 억제하고 있기 때문에, SOI층위에 형성된 완전 공핍형 동작의 전계효과 트랜지스터 소자에 있어서, 격차를 억제한 역치 전압이 실현 가능하게 된다.
본 발명의 제 3태양은 제 1태양과 제 2태양을 결합한 것으로서, 결합한 상태에서 실현되는 각각의 효과를 가능하게 한다. 본 발명의 제 1태양 및 제 2태양은 결합한 상태에서 실시되는 것을 요구하는 것은 아니며, 서로 각각 독립적으로 수행될 수 있다.
이하에, 본 발명의 제 1태양 및 제 2태양의 구체적인 실시예를 설명한다. 본 발명의 제 3태양은 제 1태양과 제 2태양을 결합한 것이며, 그의 효과는 각각의 태양의 합이므로, 본 발명의 제 3태양은 다음 구체적인 설명에서 생략한다.
실시 제 1태양
실리콘웨이퍼(1) 9매 준비하고, 산소이온 주입을 기판 온도 550℃, 가속 전압180keV, 주입량 4×1017개/㎠의 조건에서 각각의 실리콘웨이퍼에서 영역(2)에서 행했다(참조: 도 1A 및 도 2A). 다음에, 이들 웨이퍼(1)를 각각 별개로 열처리로에 투입하고, 상이한 조건에서 고온 열처리를 행했다. 고온열처리는 2스텝 구성으로 했다. 제 1열처리는 모든 웨이퍼에 공통의 조건을 이용하고, 온도 1350℃, 분위기는 아르곤 ＋ 0.5vol% 산소, 처리시간 4시간으로 하여 실리콘 웨이퍼중의 표면 실리콘층(4)상에 표면 산화막(3)과 묻힌 산화층(5)을 형성했다(도 1B 및 도 2B). 이 경우, 리이크 결함(7)이 묻힌 산화층에서 부분적으로 발생하였다. 제 2단계에서, 각 웨이퍼에1350℃의 일정 온도를 사용하고, 각기 다른 처리 분위기 및 처리시간으로 처리하였다. 열처리는 아르곤에 산소분압을 1∼10%로 변화하여 첨가한 분위기에서 8시간 수행하였다(실시예 1∼5)(도 1C). 대조로서 제 2단계를 생략하고, 제 1단계 열처리를 실시한 경우(비교예 1), 제 2단계 처리를 산소분압을 0.5%로 고정하고 8시간 열처리한 경우(비교예 2), 제 2단계 처리를 산소분압을 20%로 고정하고 8시간 열처리한 경우(비교예 3),제 2단계 처리를 산소분압을 50%로 고정하고 4시간 열처리한 경우(비교예 4)의 샘플을 제작하였다(도 2C).
이렇게 제작된 SIMOX 웨이퍼의 표면 산화층을 불화수소산으로 제거한 후, 각 웨이퍼에서 분광 일립소메트리(spectroscopic ellipsometry)를 이용하여 표면 실리콘층, 묻힌 산화층의 두께를 측정했다. 각 샘플의 표면 실리콘층의 두께를 표 1에 나타냈다. 두께는 제 2단계의 조건에 따라 340∼170㎚로 변화하였다. BOX 층 두께는 비교예 1에서는 85㎚이었다. 다른 샘플에서는 비교예 1의 BOX 층 두께의 차로부터 ITOX 양을 계산하고, 표 1에 나타내었다. 비교예 2 및 실시예 1∼5에서, 해당 샘플중의 BOX 층의 두께는 비교예 1의 샘플의 두께로부터 다르지 않음을 알았다. 이 사실은 이 샘플의 어느 것도 ITOX를 발생하지 않음을 나타낸다. 비교예 3 및 4의 샘플에서, 각각의 샘플중의 ITOX 발생량은 각 6㎚ 및 20㎚임을 확인하였다.(ITOX에 의해 생성된 묻힌 산화층에 대한 도 2 참조)
그런 다음, 각 샘플중의 BOX층중의 리이크 결함은 동전석법(copperelectrodepositon analysis)에 의해 평가하였다. 샘플을 동이온을 함유하는 도금액에 기판표면만이 접촉되도록 침지하고, 도금액 중에 전기 음극과 양극을 배치하였다. 그런 다음, 양 전극사이에 묻힌 산화층 자체는 파괴하지 않는 10V 정도의 저전압을 인가함으로써 묻힌 산화층에 리이크 결함을 함유하는 부분의 바로 위의 기판표면에 동 석출물이 발생된다. 이 동 석출물의 부위를 계수함으로서 묻힌 산화층중의 리이크 결함 밀도를 평가하였다. 얻어진 리이크 결함밀도는 산소이온 주입 중에 발생한 표면 이물질 밀도로 뺌으로써 그의 발생비율로 환산하였다. 표 1에 리이크 결함 발생비를 비교예 1에 대한 상대치로서 나타냈다. 산소분압 0.5%에서 8시간 처리한 비교예 2에서는 발생비율 상대치가 0.9이었으며, 비교예 1에 비해 묻힌 산화층중의 리이크 결함은 거의 감소되지 않았다. 산소분압을 1%로 하고, 8시간 처리한 실시예 1에서는 리이크 결함의 발생비율 상대치는 0.75로서 처리 효과가 명백함을 나타낸다. 산소분압을 2%로 하고, 8시간 처리한 실시예 2에서는 리이크 결함의 발생비율 상대치는 0.65로서 처리 효과가 명백함을 나타낸다. 그리고, 산소분압을 4%까지 올리고, 8시간 처리한 실시예 3에서는 리이크 결함의 발생비율 상대치는 0.5로서 리이크 결함이 한층 감소된 것이 명백하게 되었다. 산소분압을 7%(실시예 4)까지 올리고, 8시간 처리한 경우는 리이크 결함의 발생비율 상대치는 0.4로 되고, 10%(실시예 5), 20%(비교예 3)과 그 이상으로 올려도 리이크 결함발생 비율의 상대치는 변화 없이 0.4이었다. 또한, 산소분압을 50%까지 올리고, 실리콘층 두께가 지나치게 얇게 되지 않도록 처리시간을 4시간으로 한 비교예 4에서도 리이크 결함 발생의 상대치는 0.4이었다.
[표 1]
본 발명의 실시예의 평가 결과
표 1에 나타낸 결과는 제 2단계에서 고온 어닐링 처리중 산소분압을 올림으로써 SIMOX 웨이퍼의 묻힌 산화층의 리이크 결함이 감소할 수 있음을 나타내고 있다. 특히, 산소분압을 4%이상으로 하면 충분한 효과가 얻어지는 것을 나타내고 있다. 또한, 10%까지의 산소분압에서는 ITOX 효과가 발생하지 않는 것이 확인된 것으로부터 제 2스텝의 산소분압을 1∼10%로 한 경우의 리이크 결함의 감소는 미국특허제5,658,809 및 미국특허제5,918,136호에 기술되어 있는 ITOX 효과에 의한 리이크 결함의 감소와는 기구를 달리하는 것이다.
표 1의 결과에서 더 중요한 것은 제 2스텝에서 산소분압 1∼10%를 사용한 실시예 1∼5에 있어서, ITOX 효과가 발생한 비교예 3 및 4에 비하여 표면 실리콘층두께의 저감량을 억제되어 있는 한편, 묻힌 산화층의 리이크 결함에 대해서는 손색이 없는 저감효과가 얻어지고 있다. 따라서, 본 발명의 방법을 이용하면, 동등의 묻힌 산화층 리이크 결함밀도가 보다 두꺼운 표면 실리콘층을 갖는 SIMOX 웨이퍼에 있어서 실현가능하며, 또한 동일한 두께 표면 실리콘층을 갖는 SIMOX 웨이퍼에 있어서는 더 한층 묻힌 산화층 리이크 결함을 저감하는 것이 가능하다.
실시 제 2태양
실리콘웨이퍼를 7매 준비하고, 산소이온 주입을 기판 온도 550℃, 가속 전압180keV, 주입량 4×1017개/㎠에서 행했다. 다음에, 이들 웨이퍼를 각각 별개로 열처리로에 투입하고, 상이한 조건에서 고온 열처리를 행했다. 고온열처리는 2 스텝 구성으로 했다. 제 1열처리는 모든 웨이퍼에 공통의 조건을 이용하고, 온도 1350℃, 분위기는 아르곤 ＋ 0.5vol% 산소, 처리시간 4시간으로 했다. 그 후, 아르곤에 70vol%의 산소를 첨가한 분위기에서, 1100∼1350℃의 범위에서 각 샘플마다 상이한 온도를 이용해 ITOX 처리공정을 실시했다. 처리시간은 최종적으로 얻어지는 실리콘층 두께가 100㎚가 되도록 각 온도마다 조정했다.
제작된 SIMOX 웨이퍼는 표면 산화층을 불화수소산으로 제거한 후, 분광 일립소메트리를 이용하여 표면 실리콘층 및 묻힌 산화층의 두께를 측정했다. 각 샘플의 실리콘층의 두께는 전술한 바와 같이, 열처리시간을 조정했기 때문에 모든 샘플에 있어서 100㎚이었다. 묻힌 산화층 두께는 처리온도에 따라 상이한 값을 얻어졌다.ITOX 처리를 실시하지 않는 경우의 묻힌 산화층 두께 85㎚와의 차로서 ITOX량을 도출했다.
그런 다음, 각 샘플의 SOI층 표면을 원자력 현미경(AFM: Atomic Force Microscope; Digital Instruments사, D-5000)으로 관찰하여 그의 요철을 평가했다. 도 3에 ITOX 온도를 1350℃로 한 샘플의 SOI층 표면의 단면 프로파일의 관찰예를, 도 4에 ITOX 온도를 1250℃으로 한 샘플의 SOI층 표면의 단면 프로파일의 관찰예를 나타낸다. 도 3에서는 국소적인 함몰이 확인되고, 그의 단면 프로파일의 깊이는 12㎚정도인 것을 알았다. 도 4에서는 프로파일 전체에 거침이 관찰되었지만, 국소적인 함몰은 발견되지 않았다. 이들의 샘플을 불화수소산과 크롬산을 2:1의 비율로 혼합한 용액을 이용하여 에칭 처리를 하고, SOI층의 1/2이 제거될 때까지 에칭을 행한 후, 웨이퍼의 표면을 광학식 현미경으로 관찰한 바, 도 3에 나타난 국소적인 함몰은 실리콘층내의 관통전위부분에서 대응하는 것을 알았다. 도 4에 대해서도 관통전위의 존재는 확인되었기 때문에, 도 4에서는 실리콘층 표면의 관통전위부에서의 함몰은 발생하고 있지 않은 것이 확인되었다. 또한, 도 4에서 관찰된 SOI층 표면의 거침은 SOI층과 묻힌 산화층의 계면 거침과 동등한 것으로부터, 그의 계면 거침을 투영한 것이고, SOI층의 두께에는 영향을 미치고 있지 않은 것도 확인하였다.
ITOX 온도를 변경한 7매의 샘플에 대해서, ITOX 온도, ITOX량 및 실리콘층 표면의 함몰 깊이의 관계를 도 5에 나타낸다. 실리콘층 표면의 함몰에 대해서는 ITOX 온도의 저하와 함께 감소하지만, 1350℃로 12㎚인 것에 대해, 1300℃에서는 7㎚, 1280℃에서는 3㎚까지 감소하고, 1250℃이하에서는 전혀 함몰이 발생하지 않는것을 알았다. 한편, ITOX량에 대해서도 ITOX 처리온도의 저하와 함께 감소하지만, 1350℃에서의 ITOX량 28㎚로부터 1250℃의 25㎚까지 서서히 감소하며, 1200℃에서 15㎚, 1150℃에서 7㎚의 ITOX량이 확보되고 있지만, 1100℃에서는 ITOX량이 1㎚이하로 효과가 없는 것을 알았다. 따라서, 열처리온도 1250℃이하에서는 1150℃까지의 온도에서는 ITOX 효과는 남지만, 실리콘층 표면의 함몰에 대해서는 완전하게 회피 가능한 것이 확인되었다.
이 국소적인 함몰의 허용도에 대해서는 사용하는 디바이스의 종류, 디바이스 제조 프로세스에 따라 다른 것이 상상되지만, 하나의 지표로서 실리콘층 두께의 격차는 ±5%이내라고 한다(1999 NTSR 로드 맵 규정치). 완전 공핍형 디바이스 전용에는 얇은 SOI층을 가지는 기판을 사용하기 때문에, 두께 격차의 요구는 엄격하게 되나, 대표적인 실리콘층 두께 100㎚의 경우, 그의 격차는 ±5㎚이내로 억제할 필요가 있다. 또한, 이미 설명한 바와 같이, 완전 공핍형 동작에 있어서의 역치 전압 변동의 관점으로부터는 실리콘층 두께의 격차를 최대치와 최소치의 차로 8㎚이내에 억제하는 것이 바람직하다. 본 발명에 의하면, ITOX 온도로서 1300℃이하의 온도를 이용하면, 이 요구의 실현은 가능하게 된다. 보다 확실히 실현하기 위하여는 1280℃이하의 온도를 이용하는 쪽이 좋고, 또한, 그의 국소적 함몰의 영향을 완전히 회피하기 위해서는 1250℃이하의 온도를 이용하는 것이 좋다.
이상에서 설명한 바와 같이, 본 발명은 SIMOX기판의 제조 공정에서 고온열처리 공정의 산소분압 조건과 고온 열처리 단계에서 온도의 조건을 규정함으로써, 묻힌 산화막의 리이크의 결함을 감소시키고, 실리콘층 표면에서의 국소적 함몰을 감소시켜 특성이 양호한 SIMOX기판의 실현을 가능하게 한다.

Claims (20)

  1. 실리콘 단결정 기판에 산소이온을 주입한 후, 고온 열처리함으로써 파묻힌 산화층 및 표면 단결정 실리콘층을 형성하는 SIMOX기판의 제조 방법에 있어서,
    상기 고온 열처리의 전단계를 1150℃이상, 단결정 실리콘의 융점 미만의 온도에서 불활성 가스에 산소를 1%미만의 분압으로 첨가한 분위기에서 실시한 후, 고온 열처리의 후단계의 적어도 일부를 묻힌 산화층에 내부 산화가 발생하지 않는 범위에서 산소 분압을 상승시켜 열처리를 실시함을 특징으로 하는 SIMOX기판의 제조 방법.
  2. 제 1항에 있어서, 상기 고온 열처리 후단계의 온도가 1150℃이상, 단결정 실리콘의 융점 미만의 온도에서 실시함을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 고온 열처리 전단계 및 후단계의 각각의 온도가 1300℃이상, 단결정 실리콘의 융점 미만의 온도에서 실시함을 특징으로 하는 방법.
  4. 제 1항에 있어서, 상기 고온 열처리 후단계의 적어도 일부가 불활성 가스에 산소를 1∼10%의 분압으로 첨가한 분위기하에서 실시함을 특징으로 하는 방법.
  5. 제 1항에 있어서, 상기 고온 열처리 전단계 및 후단계의 각각의 온도가 1350℃이상, 단결정 실리콘의 융점 미만의 온도이고, 상기 고온 열처리 후단계의 적어도 일부가 불활성 가스에 산소를 1∼10%의 분압으로 첨가한 분위기하에서 실시함을 특징으로 하는 방법.
  6. 실리콘 단결정 기판에 산소이온을 주입한 후, 고온열처리를 실시함으로써 묻힌 산화층 및 표면 단결정 실리콘층을 형성하는 SIMOX기판의 제조 방법에 있어서, 고온 열처리의 전단계를 1150℃이상 그리고 단결정 실리콘의 융점 미만의 온도에서 불활성 가스에 산소를 1%미만의 분압으로 첨가한 분위기에서 실시한 후, 이어서 묻힌 산화층에 내부 산화를 유도하기 위하여 고온 열처리의 후단계의 적어도 일부를 1300℃이하의 온도에서 열처리를 실시함을 특징으로 하는 SIMOX기판의 제조방법.
  7. 제 6항에 있어서, 상기 고온 열처리 전단계의 온도가 1300℃이상, 단결정 실리콘의 융점 미만의 온도에서 실시함을 특징으로 하는 방법.
  8. 제 6항에 있어서, 상기 내부 산화 처리 온도가 1150∼1280℃ 범위의 온도에서 실시함을 특징으로 하는 방법.
  9. 제 6항에 있어서, 상기 내부 산화 처리 온도가 1150∼1250℃ 범위의 온도에서 실시함을 특징으로 하는 방법.
  10. 제 6항에 있어서, 상기 내부 산화 처리중의 산소 분압을 50%이상에서 실시함을 특징으로 하는 방법.
  11. 제 6항에 있어서, 상기 고온 열처리 전단계의 온도가 1350℃이상이고, 계속되는 내부 산화 처리 온도가 1150∼1280℃ 범위의 온도이고, 산소 분압을 50%이상에서 실시함을 특징으로 하는 방법.
  12. 실리콘 단결정 기판에 산소이온을 주입한 후, 고온열처리를 실시함으로써 묻힌 산화층 및 표면 단결정 실리콘층을 형성하는 SIMOX기판의 제조 방법에 있어서, 고온 열처리의 전단계를 1150℃이상 그리고 단결정 실리콘의 융점 미만의 온도에서 불활성 가스에 산소를 1%미만의 분압으로 첨가한 분위기에서 실시한 후, 이어서 묻힌 산화층이 내부 산화를 유도되지 않는 범위에서 산소 분압을 증가시킴으로써 고온 열처리를 수행하고, 그런 다음, 산소분압에 의해 유도된 묻힌 산화층중의 내부 산화의 발생하는 동안 고온 열처리를 1300℃이하의 온도에서 수행함을 특징으로 하는 SIMOX기판의 제조방법.
  13. 제 12항에 있어서, 상기 고온 열처리 전단계와 후단계의 각각의 온도가 1300℃이상, 그리고 단결정 실리콘의 융점 미만의 온도에서 실시함을 특징으로 하는 방법.
  14. 제 12항에 있어서, 상기 내부 산화 처리 온도가 1150∼1280℃ 범위의 온도에서 실시함을 특징으로 하는 방법.
  15. 제 12항에 있어서, 상기 내부 산화 처리 온도가 1150∼1250℃ 범위의 온도에서 실시함을 특징으로 하는 방법.
  16. 제 12항에 있어서, 상기 내부 산화 처리중의 산소 분압을 50%이상에서 실시함을 특징으로 하는 방법.
  17. 제 12항에 있어서, 상기 고온 열처리의 전단계와 후단계의 열처리의 온도가 1300℃이상, 단결정 실리콘의 융점이하이고, 계속되는 내부 산화 처리 온도가 1150∼1280℃ 범위의 온도이고, 산소 분압을 50%이상에서 실시함을 특징으로 하는 방법.
  18. 제 12항에 있어서, 상기 고온 열처리 전단계와 후단계의 온도가 1300℃이상, 단결정 실리콘의 융점이하이고, 계속되는 내부 산화 처리 온도가 1150∼1250℃ 범위의 온도이고, 산소 분압을 50%이상에서 실시함을 특징으로 하는 방법.
  19. 제 1항 내지 제 18항의 어느 하나에 기재된 방법에 의해 제조된 SIMOX기판.
  20. 표면 단결정 실리콘층의 두께가 10∼120㎚, 묻힌 산화층의 두께가 80∼200㎚이고, 또한 실리콘층 표면의 요철 폭이 8㎚이하인 것을 특징으로 하는 SIMOX기판.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6998353B2 (en) * 2001-11-05 2006-02-14 Ibis Technology Corporation Active wafer cooling during damage engineering implant to enhance buried oxide formation in SIMOX wafers
JP4790211B2 (ja) * 2003-06-13 2011-10-12 シルトロニック・ジャパン株式会社 Ｓｏｉ基板と半導体基板及びその製造方法
DE102004021113B4 (de) * 2004-04-29 2006-04-20 Siltronic Ag SOI-Scheibe und Verfahren zu ihrer Herstellung
JP2007005563A (ja) * 2005-06-23 2007-01-11 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
JP2007266059A (ja) * 2006-03-27 2007-10-11 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
US8041158B2 (en) 2008-11-13 2011-10-18 Alcatel Lucent Multithickness layered electronic-photonic devices

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5310689A (en) * 1990-04-02 1994-05-10 Motorola, Inc. Method of forming a SIMOX structure
IT1255764B (it) * 1992-05-15 1995-11-15 Enichem Struttura soi con ossido sottile e profondo ottenuta per impiantazioneionica ad alta energia e successivi trattamenti termici.
JP3036619B2 (ja) 1994-03-23 2000-04-24 コマツ電子金属株式会社 Ｓｏｉ基板の製造方法およびｓｏｉ基板
JP3204855B2 (ja) * 1994-09-30 2001-09-04 新日本製鐵株式会社 半導体基板の製造方法
JP3995286B2 (ja) * 1996-04-26 2007-10-24 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 Ｓｉｍｏｘ基板の製造方法
JPH1079356A (ja) 1996-09-04 1998-03-24 Komatsu Denshi Kinzoku Kk 半導体基板の製造方法
JPH10223551A (ja) 1997-02-12 1998-08-21 Nec Corp Ｓｏｉ基板の製造方法
JPH1126390A (ja) * 1997-07-07 1999-01-29 Kobe Steel Ltd 欠陥発生防止方法
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