KR101076068B1 - 접합 웨이퍼의 제조방법 - Google Patents

접합 웨이퍼의 제조방법 Download PDF

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Abstract

본 발명의 목적은 산소이온 주입층이 불연속적인 경우에도 활성층의 막두께 균일성을 확보할 수 있으며 결함발생을 억지(抑止)할 수 있는 접합 웨이퍼의 제조방법을 제공하는 것이다.
산소이온층 형성공정(도 1(a))과, 접합공정(도 1(b))과, 열처리공정(도시생략)과, 활성층용 웨이퍼 제거공정(도 1(c))과, 산소이온 주입층 노출공정(도 1(d))과, 활성층 노출공정(도 1(e))을 가지며, 상기 산소이온 주입층 노출공정은 소정의 조건 하에서 드라이 에칭에 의해 수행되는 것을 특징으로 한다.

Description

접합 웨이퍼의 제조방법{METHOD FOR PRODUCING BONDED WAFER}
본 발명은 접합 웨이퍼의 제조방법, 특히 활성층용 웨이퍼에 에칭 스탑층으로서의 산소이온 주입층을 갖는 접합 웨이퍼의 제조방법에 관한 것이다.
접합 웨이퍼란, 통상적으로 접합 SOI 웨이퍼를 말한다. 이의 제조방법으로서는, 예컨대 하기 비특허문헌 1에 개시되어 있는 바와 같이, 지지기판용 웨이퍼상에, 산화시킨 활성층용 웨이퍼를 접합한 후, 이 활성층용 웨이퍼측 표면을 연삭연마에 의해 소정의 두께로 박막화하는 방법이나, 하기 특허문헌 1에 개시되어 있는 바와 같이, 활성층용 웨이퍼에, 수소 또는 헬륨 등의 경(輕)원소 이온을 소정의 깊이 위치에 주입하여 이온주입층을 형성하는 공정, 상기 활성층용 웨이퍼를 절연막을 통해 지지기판용 웨이퍼에 접합시키는 공정, 상기 이온주입층에서 박리하는 공정, 및 박리에 의해 지지기판용 웨이퍼에 접합된 상태로 노출되는 활성층 부분을 박막화하여, 소정 막두께의 활성층을 형성하는 공정을 포함하는 이온주입 분리법, 이른바 스마트컷(Smart Cut(등록상표))법을 들 수 있다.
상기와 같은 실리콘 웨이퍼에서는, 활성층의 두께를 얇게 하는 동시에 그 균일성을 높이는 것이 중요하게 여겨지며, 본 발명자들도 활성층의 박막화 및 막두께 균일성의 요건을 만족하는 접합 웨이퍼 제조기술을 특허문헌 1에서 개시한 바 있다.
그러나, 상기한 특허문헌 1에 개시된 기술은, 산소이온의 주입시에 도입된 산소이온(산소이온 주입층)이 완전한 산화막을 형성하지 못하고 불연속적인 상태로 존재할 경우, 그 이후의 공정(산소이온 주입층을 노출시킨 시점)에서 상기 산화막이 형성되어 있지 않은 부분으로부터 에칭액이 침입하여 활성층을 제거하고, 그 결과, 활성층의 막두께 균일성이 악화되어 결함이 발생하는 경우가 있었다. 이러한 활성층의 막두께 균일성의 악화나 결함의 발생에 관해서는, 다음 공정에서의 산화처리나 산화막 제거공정에 의해 개선되는 경우도 있으나, 특히 결함이 열처리공정에서 더욱 확대될 우려가 있다.
[비특허문헌 1] UCS 반도체기판기술연구회 편집, 「실리콘의 과학」, 가부시키가이샤 리아라이즈, 1996년 6월 28일, p459-462
[특허문헌 1] 국제공개공보 제2005/074033호
본 발명의 과제는, 산소이온 주입층이 완전한 산화막을 형성하지 못하고 불연속적인 경우에도 활성층의 막두께 균일성을 확보하며 결함발생을 억지(抑止)할 수 있는 접합 웨이퍼의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 요지구성은 이하와 같다.
(1) 활성층용 웨이퍼의 표면으로부터 산소이온을 주입하여, 상기 활성층용 웨이퍼 내의 소정 위치에 산소이온 주입층을 형성하는 공정, 접합된 웨이퍼를 형성하도록 상기 활성층용 웨이퍼를 직접 또는 절연층을 통해 지지기판용 웨이퍼에 접합시키는 공정, 상기 접합한 웨이퍼에 접합강도를 향상시키기 위한 열처리를 실시하는 공정, 상기 접합한 웨이퍼의 활성층용 웨이퍼 부분을, 상기 산소이온 주입층이 노출되지 않는 소정 위치까지 소정의 방법에 의해 제거하는 공정, 상기 산소이온 주입층의 전면(全面)을 노출시키는 공정, 및 노출된 산소이온 주입층을 제거하여 소정 막두께의 활성층을 얻는 공정을 포함하며, 상기 산소이온 주입층의 전면을 노출시키는 공정은, 소정 조건 하에서 드라이 에칭에 의해 수행되는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
(2) (1)항에 있어서, 상기 드라이 에칭이, 드라이 에칭 가스로서 설퍼 헥사플루오라이드, 카본 테트라플루오라이드, 트리플루오로메탄 또는 크세논 디플루오라이드와, 산소 또는 염화수소의 혼합가스를 이용한 반응성 이온 에칭인 것을 특징으로 하는 접합 웨이퍼의 제조방법.
(3) (1) 또는 (2)항에 있어서, 상기 산소이온 주입층은, 그 산소농도피크가 1×1022 atoms/cm3 이상이며, 드라이 에칭 전의, 상기 산소이온 주입층상의 활성층용 웨이퍼의 실리콘층의 두께 및 면내 두께의 편차를 각각 ts 및 ±Dt%로 하고, 산소이온 주입층의 막두께를 tO로 하며, Si와 실리콘산화막의 에칭레이트 비(比)(Si/SiOX)를 Re로 하고, 면내 에칭 편차를 ±De%로 할 때,
Re＞2×{(tS)/(tO)}×{(De+Dt)/(100-De)}
의 관계식을 만족하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
(4) (1), (2) 또는 (3)항에 있어서, 상기 활성층용 웨이퍼와 지지기판용 웨이퍼의 접합면의 결정방위가 <100>, <110> 또는 <111>인 것을 특징으로 하는 접합 웨이퍼의 제조방법.
본 발명에 따르면, 산소이온 주입층이 불연속적인 경우에도, 활성층의 막두께 균일성을 확보하면서 결함발생을 억지할 수 있는 접합 웨이퍼의 제조방법을 제공할 수 있게 된다.
본 발명에 따른 접합 웨이퍼의 제조방법에 관해 도면을 참조하면서 설명하도록 한다.
도 1은 본 발명에 따른 접합 웨이퍼의 제조방법의 각 공정을 설명하기 위한 플로우챠트이다.
본 발명에 따른 접합 웨이퍼의 제조방법은, 활성층용 웨이퍼(1)의 표면으로부터 산소이온을 주입하여, 상기 활성층용 웨이퍼 내의 소정 위치에 산소이온 주입층(2)을 형성하는 공정(도 1(a)); 상기 활성층용 웨이퍼(1)를 직접 또는 절연층을 통해 지지기판용 웨이퍼(3)에 접합시키는 공정(도 1(b)); 상기 접합한 웨이퍼(4)에, 접합강도를 향상시키기 위한 열처리를 실시하는 공정(도시생략); 상기 접합한 웨이퍼(4)의 활성층용 웨이퍼 부분(10)을, 상기 산소이온 주입층이 노출되지 않는 소정 위치, 적합하게는 산소이온 주입층으로부터 5∼15㎛의 위치까지 소정의 방법에 의해 제거하는 공정(도 1(c)); 상기 산소이온 주입층(2)의 전면(全面)을 노출시키는 공정(도 1(d)); 및 노출된 산소이온 주입층(2)을 제거하여 소정 막두께의 활성층(11)을 얻는 공정(도 1(e))을 포함한다.
또한, 도 1(a) 등에서는 설명의 편의상, 산소이온 주입층을 명확히 하기 위하여, 활성층용 웨이퍼 내에 과장되게 두껍게 한 상태에서 활성층용 웨이퍼의 중심부 부근에 위치하도록 나타내었으나, 실제로는 산소이온을 주입한 쪽인 활성층용 웨이퍼의 표면 부근에 얇게 존재한다.
(산소이온 주입공정)
본 발명에 따른 산소이온 주입공정(도 1(a))은, 활성층용 웨이퍼(1)의 표면으로부터 산소이온을 주입하여, 상기 활성층용 웨이퍼 내의 소정 위치에 산소이온 주입층(2)을 형성하는 공정이다. 상기 산소이온 주입층(2)은 그 이후의 공정(도 1(c) 및 (d))에 있어서, 연마 정지층이나 에칭 스탑층으로서의 역할을 하는 것이다.
상기 활성층용 웨이퍼(1) 내의, 산소이온 주입층을 형성하는 위치와, 이에 수반하는 산소이온의 주입가속전압 및 도즈량은 특별히 한정되는 것은 아니며, 활성층(11)의 목표 막두께에 따라 적절히 선택하면 된다. 바람직하게는, 주입가속전압 : 100∼300 keV, 산소 도즈량 : 5.0×1016∼5.0×1017 atoms/cm2의 범위이다.
또한, 상기 산소이온 주입층(2)은 그 산소농도피크가 1.0×1022 atoms/cm3 이상인 것이 바람직하다. 상기 산소이온 주입층의 산소이온은, 그 이후의 열처리공정(도시생략)에서 활성층용 웨이퍼(1)의 Si와 반응하여 SiO2 입자가 되는데, 산소농도피크가 1.0×1022 atoms/cm3 미만인 경우에는 SiO2 입자가 적기 때문에, SiO2 입자들간의 간격이 넓어져 틈이 생기고, 그 결과, 에칭 스탑층으로서 기능하지 못하는 부위가 발생하기 때문이다.
상기 산소이온 주입공정에서는 활성층용 웨이퍼(1)의 표면으로부터 산소이온을 주입하여, 상기 활성층용 웨이퍼 내의 소정 위치에 산소이온 주입층(2)을 형성한 후, 수소나 아르곤 등의 비산화성 분위기에서 1100℃ 이상의 온도로 열처리하는 것이 바람직하다. 이러한 열처리에 의해, 산소이온 주입층(2)의 형태가 비교적 연속적인 상태가 되어 에칭 스탑층으로서의 기능을 높일 수 있기 때문이다.
또한, 열처리온도를 1100℃ 이상으로 하는 것은, 1100℃에 미치지 못하면, 충분한 연속성을 가진 산소이온 주입층이 형성되지 않아 열처리를 하지 않는 경우와 같은 결과밖에 얻어지지 않는 경향이 있기 때문이다. 또한, 열처리온도의 상한은 특별히 한정되지 않지만, 슬립 전위(轉位)가 발생한다는 점에서 1250℃ 이하로 하는 것이 바람직하다.
(접합공정, 열처리공정)
본 발명에 의한 접합공정(도 1(b))은, 상기 활성층용 웨이퍼(1)를 직접 또는 절연층을 통해 지지기판용 웨이퍼(3)에 접합시키는 공정이다. 본 발명에 의한 접합 웨이퍼(4)는, 절연막을 통해 접합한 것과 산화막을 개재시키지 않고 직접 접합한 경우 모두를 상정하고 있으며, 접합방법에 있어서는 특별히 한정되지 않는다.
또한, 상기 활성층용 웨이퍼(1)와 지지기판용 웨이퍼(3)의 접합면의 결정방위는 <100>, <110> 또는 <111>인 것이 바람직하다. 이들 3개의 방위에 수직인 면은 실리콘 결정에 있어서 저차(低次)면이고 단위면적당 실리콘 원자수가 가장 많은 조밀(稠密)면이다. 일반적으로 단결정을 에칭할 경우, 에칭속도의 면이방성이 나타나 조밀면일수록 에칭속도가 느려지고, 에칭된 결정표면은 조밀면으로 구성된 표면이 된다(예컨대, 표면이 실리콘 조밀면이 아닌 (113)면이 표면인 실리콘 웨이퍼를 사용했을 경우, 이 표면을 에칭하면 에칭과 함께 (113)면이 사라져 에칭속도가 느린 면, 즉 조밀면이 표면에 나타난다. 즉, 울퉁불퉁한 표면이 된다는 것이다). 본 발명은 실리콘을 드라이 에칭에 의해 처리하는 것을 특징으로 하는데, 상기 면 이외의 실리콘면을 접합하여 드라이 에칭하였을 경우, 점차 에칭속도가 작은 조밀면이 나타나며, 그 결과 에칭면이 울퉁불퉁해져 산소이온 주입층(에칭 스탑층) 전체를 균일하게 에칭하기가 어려워지기 때문이다.
상기 접합공정(도 1(b)) 후, 상기 접합한 웨이퍼(4)에 접합강도를 향상시키기 위한 열처리공정(도시생략)을 수행한다. 상기 열처리공정에 있어서, 대기 가스는 특별히 한정되지 않지만, 처리온도 및 시간에 관해서는 1100℃ 및 60분 이상 정도로 수행하는 것이 바람직하다. 1100℃ 이하에서는 접합계면의 반응이 촉진되기 어려워 충분한 접합강도가 얻어지지 않는다. 상한온도는, 실리콘이 용융되지 않는 1350℃ 정도여도 가능하지만, 슬립 전이가 발생할 위험성이 높아지기 때문에, 1100∼1200℃ 정도가 바람직하다.
(활성층 제거공정)
본 발명에 따른 활성층 제거공정(도 1(c))은, 상기 접합된 웨이퍼(4)의 활성층용 웨이퍼부분(10)을, 상기 산소이온 주입층(2)이 노출되지 않는 소정 위치까지 소정의 방법에 의해 제거하는 공정이다. 상기 산소이온 주입층(2)의 표면 부근까지 활성층용 웨이퍼 부분(10)을 제거함으로써, 이후의 산소이온 주입층의 노출공정(도 1(d))을 효율적으로 수행하기 위함이다.
상기 활성층용 웨이퍼 부분(10)을 제거하는 방법은 특별히 한정되지 않는데, 예컨대 연삭에 의한 제거여도, 스마트컷법 등의 박리에 의한 제거여도 무방하다. 또한, 상기 산소이온 주입층(2)이 노출되지 않는 위치란, 상기 산소이온 주입층(2)이 노출되기 이전의 위치이면 특별히 한정은 없지만, 상기 산소이온 주입층(2)으로부터 5∼15㎛ 정도의 위치인 것이 바람직하다. 15㎛ 이상이면, 활성층용 웨이퍼 부분(10)이 지나치게 두껍기 때문에, 그 이후의 에칭에 의한 활성층 노출공정에 소요되는 시간이 길어지며, 5㎛ 미만이면, 연삭 등의 오차로 인해 산소이온 주입층(2)에 도달할 우려가 있기 때문이다.
(산소이온 주입층 노출공정)
본 발명에 따른 산소이온 주입층 노출공정(도 1(d))은 상기 산소이온 주입층(2)의 전면을 노출시키는 공정으로서, 소정 조건 하에서 드라이 에칭에 의해 수행할 필요가 있다. 도 2는 불연속적인 산소이온 주입층(2)이 형성된 접합 웨이퍼(41)에 대하여, 종래의 웨트에칭(wet-etching)처리를 실시한 상태를 모식적으로 나타낸 것인데, 웨트에칭의 모세관현상에 의해 산소이온 주입층 내의 SiO2의 틈을 에칭액이 통과하여, 산소이온 주입층의 바탕층인 활성층(11)에까지 침입하고 그 결과(도 2(a)), 그 이후의 산소이온 주입층 제거공정에 의해 형성되는 활성층(11)이 부분적으로 에칭되어 막두께 균일성의 악화 및 결함의 발생을 일으킴(도 2(b))을 알 수 있다.
한편, 도 3은 불연속적인 산소이온 주입층(2)을 형성한 접합 웨이퍼(41)에 대하여 본 발명과 같이 드라이 에칭처리를 실시한 상태를 모식적으로 나타낸 것인데, 드라이 에칭을 이용한 경우에는, 모세관현상이 발생하지 않아 활성층(11)에까지 에칭가스가 도달하는 일이 없게 되기 때문에(도 3(a)), 그 이후의 산소이온 주입층 제거공정(도 3(b))에 의해, 바탕층인 활성층(11)을 노출시키지 않고 산소이온 주입층(2)의 전면을 노출시킬 수 있으며, 그 결과, 결함의 발생이 적고 막두께 균일성이 우수한 활성층(11)을 형성할 수가 있다.
또한, 상기 드라이 에칭의 조건으로는, 드라이 에칭가스로서 설퍼 헥사플루오라이드, 카본 테트라플루오라이드, 트리플루오로메탄 또는 크세논 디플루오라이드와, 산소 또는 염화수소의 혼합가스를 이용한 반응성 이온 에칭인 것이 바람직하다. 반응성 이온 에칭은 이방성 에칭이므로, SiO2의 틈이 많은 경우에도 에칭 이전의 접합 웨이퍼(4)의 상면에서 볼 때, 활성층(11)이 상기 산소이온 주입층(2)에 의해 덮여 있으면, 에칭가스가 활성층(11)에 도달하는 일이 없기 때문이다. 더욱이, 상기 반응성 가스의 이온속도를 맞추어 빔(beam)형상으로 하고 접합 웨이퍼(4)에 곧바로 조사하도록 하면, 보다 정밀도가 높고 미세한 이방성 에칭이 가능하다는 점에서 보다 바람직하다.
또한, 상기 드라이 에칭에 이용되는 에칭가스는, 에칭 전의, 상기 산소이온 주입층(2) 상의 활성층용 웨이퍼(1)의 실리콘층(12)의 두께 및 면내 두께의 편차를 각각 tS 및 ±Dt%, 산소이온 주입층(2)의 막두께를 tO, Si와 실리콘산화막의 에칭레이트 비(比)(Si/SiOX)를 Re, 면내 에칭편차를 ±De%라 할 때,
Re＞2×{(tS)/(tO)}×{(De+Dt)/(100-De)} …… (1)
의 식(1)을 만족하는 것이 바람직하다. 드라이 에칭하기 전의 산소이온 주입층(2) 상부의 실리콘층(12)의 두께는, 예컨대 연삭에 의해 박막화되었을 경우, 면내 편차가 발생하는 경우 등과 같이 반드시 균일한 것은 아니며, 일반적으로 연삭 및 드라이 에칭의 편차는 ±5% 정도이기 때문에, 상기 실리콘층(12)이 있는 부분이 먼저 에칭되고, 산소이온 주입층(2)이 노출되는 경우가 있으며, 에칭가스의 조건에 따라서는, 산소이온 주입층(2)이 전면 노출되기 전에 부분적으로 제거되어, 아래의 활성층(11)이 노출됨에 따라 면내 편차 및 결함 발생을 일으킬 우려가 있다. 이 때문에, 상기 에칭가스가 상기 관계식을 만족함으로써, 상기 산소이온 주입층(2)상의 실리콘층(12)에 ±5% 정도의 편차가 있는 경우에도, 부분적으로 상기 산소이온 주입층(2)이 제거되는 것을 방지할 수 있다.
여기서, 상기 식(1)을 마련한 이유를 이하에 기재한다.
실리콘의 에칭레이트를 RS, 산소이온 주입층의 에칭레이트를 RO라 할 때, 선택비(Re)는 이하의 식으로 표시된다.
선택비(Re) = RS/RO
연삭 후의 산소이온 주입층상의 실리콘에서 실리콘 막두께가 가장 얇은 부위(A)에서 드라이 에칭속도가 최대가 되기 때문에, A 부위에서 산소이온 주입층 상면이 노출되기까지의 시간(Ta)은 이하의 식(2)으로 표시된다.
Ta = tS(100-DS)/RS(100+Dr) …… (2)
여기서, DS는 실리콘막 두께의 편차(variation)이고 Dr은 드라이 에칭의 편차이다. 이 때, 연삭 후의 산소이온 주입층 상의 실리콘에서 실리콘막 두께가 가장 두꺼운 부위(B)의 드라이 에칭속도가 최소가 되면, ta시간 에칭했을 때의 잔존 실리콘 두께(tbs)는 이하의 식(3)과 같게 된다.
tbs = ts(100+DS) - Ta×RS(1-Dr) …… (3)
그 후, B 부위에서 산소이온 주입층 상면이 노출되기까지의 시간(Tb)은,
Tb = tbs/RS(100-Dr)
= {ts(100+DS)(100+Dr)-ts(100-DS)(100-Dr)}/{RS(100-Dr)(100+Dr)}
이 되고, Tb시간에 A 부위에서 산소이온 주입층을 에칭하는 양(tbo)은 이하의 식(4)으로 표시된다.
tbo = Tb×RO(100+Dr) = tS×(RO/RS)×2(Dr+DS)/(100-Dr) …… (4)
그리고, SOI층까지 드라이 에칭이 진행되지 않도록 하기 위해서는, 상술한 산소이온 주입층의 에칭량(tbo)이 초기의 산소이온 주입층 두께(tO)보다 작을 필요가 있기 때문에, 이하의 식(5)을 만족할 필요가 있다.
tbo＜tO …… (5)
더욱이, 상기 (5)식을 Re와의 관계로 나타내면 이하의 식(1)이 된다.
Re＞2×{(ts)/(to)}×{(De+Dt)/(100-De)} …… (1)
이 때문에, 상기 식(1)을 만족하면, 상기 산소이온 주입층(2)상의 실리콘층(12)에 ±5% 정도의 편차가 있는 경우에도, 부분적으로 상기 산소이온 주입층(2)이 제거되는 것을 방지할 수 있게 된다.
(활성층 노출공정)
본 발명에 따른 활성층 노출공정(도 1(e))은 노출된 상기 산소이온 주입층(2)을 제거하여 소정 막두께의 활성층(11)을 얻는 공정이다. 상기 산소이온 주입층(2)을 제거하는 방법은 특별히 한정되지 않으며, HF액에 의한 세정이나 수소가스, 아르곤가스 또는 HF함유가스 등을 이용한 가스에칭에 의해 수행할 수 있다. 또한, 상기 활성층(11)의 막두께는 그 용도에 따라 다양한 두께가 되도록 박막화를 조정한다.
더욱이, 박막화된 접합 웨이퍼(4)에 대하여, 수소, 아르곤가스 등의 비산화 성 분위기속에서 1100℃ 이하의 온도로 열처리를 실시하는 것이 바람직하다. 이러한 열처리에 의해 더욱 평탄화가 달성되며, 아울러 접합계면에 잔류한 산화물을 제거할 수 있기 때문이다. 이러한 효과는 절연막의 두께가 50 nm 이하로 얇은 경우나, 절연막을 갖지 않는 실리콘 웨이퍼들을 직접 접합시킬 경우에 현저한 효과를 갖는다. 또한, 상기 열처리 온도가 1100℃를 초과하여도 평탄화는 촉진되지만, 활성층의 막두께 균일성 및 접합계면의 잔류물 제거효과를 고려할 때, 1100℃ 이하로 하는 것이 중요하다. 즉, 1100℃를 초과하면 활성층(11)의 에칭이 촉진되어 막두께의 균일성이 악화될 가능성이 있으며, 또 온도가 높아지면 접합계면에 잔류한 산화물이 활성층(11)쪽으로 용이하게 확산되어 활성층(11)을 국소적으로 에칭하고, 표면에 피트(pit)형상의 결함을 발생시킬 우려가 있기 때문이다.
또한, 상술한 내용은 본 발명의 실시형태 중 일례를 나타낸 것에 불과하며, 청구의 범위에서 각종 변경을 가할 수가 있다.
(실시예)
(실시예 1)
CZ법에 의해 육성(育成)되고, 붕소가 도펀트인 실리콘 잉곳으로부터 슬라이스된 직경 : 300 mm의 P형(100) 실리콘 웨이퍼를 2장 준비하고, 활성층용 실리콘 웨이퍼의 표면으로부터 가속전압 : 200 keV, 200∼600℃, 도즈량 : 3.0×1017 atoms/cm2의 조건과, 가속전압 : 200 keV, 300℃ 이하, 5.0×1015 atoms/cm2의 조건으로 산소이온을 2회 주입하였다. 그 결과, 활성층용 웨이퍼의 표면으로부터 약 400 nm의 깊이 위치에 산소이온 주입층이 형성되었다. 이어서, 활성층용 웨이퍼 및 지지기판용 웨이퍼를 HF·오존용액으로 세정하여 접합면 상의 파티클을 제거한 후에 직접 접합하였다. 그 후, 접합계면을 강고히 결합하기 위해, 산화성 가스 분위기 속에서 1100℃로 2시간 열처리하였다. 이로써 접합 웨이퍼 이면에 300∼500 nm의 산화막을 형성하였다. 다음으로, 연삭장치를 이용하여 산소이온 주입층의 표면쪽에 활성층용 웨이퍼의 실리콘층(막두께 : 약 10 ㎛)을 남기고 연삭하였다. 이 때의 실리콘층의 막두께 편차(DS)는 ±10%이었다. 이어서, Si와 실리콘산화막의 에칭레이트 비가 40인 CF4와 O2의 혼합가스(체적비 3:1)에 의해 에칭온도 20℃로 드라이 에칭함으로써 상기 산소이온 주입층의 전면(全面)을 노출시켰다. 이 때의 드라이 에칭의 편차(Dr)는 ±10%이었다. 또한,
2×{(ts)/(to)}×{(De+Dt)/(100-De)} …… (1)
에 의해 구한 값은 30이었다.
(실시예 2)
실시예 2는 연삭장치를 이용하여 산소이온 주입층의 표면쪽에 활성층용 웨이퍼의 실리콘층(막두께 : 약 10 ㎛)을 남기고 연삭하였다. 이어서, Si와 실리콘산화막의 에칭레이트 비가 30인 CF4와 O2의 혼합가스를 이용하여 드라이 에칭을 실시함으로써 상기 산소이온 주입층의 전면을 노출시킨 것 이외에는 실시예 1과 같은 공정에 의해 샘플이 되는 접합 웨이퍼를 얻었다. 한편, 상기 (1)식에 의해 구한 값은 30이었다.
(실시예 3)
실시예 3은 연삭장치를 이용하여 산소이온 주입층의 표면쪽에 활성층용 웨이퍼의 실리콘층(막두께 : 약 5 ㎛)을 남기고 연삭하였다. 이어서, Si와 실리콘산화막의 에칭레이트 비가 30인 CF4와 O2의 혼합가스를 이용하여 드라이 에칭을 실시함으로써 상기 산소이온 주입층의 전면을 노출시킨 것 이외에는 실시예 1과 같은 공정에 의해 샘플이 되는 접합 웨이퍼를 얻었다. 한편, 상기 (1)식에 의해 구한 값은 15였다.
(실시예 4)
실시예 4는 연삭장치를 이용하여 산소이온 주입층의 표면쪽에 활성층용 웨이퍼의 실리콘층(막두께 : 약 5 ㎛)을 남기고 연삭하였다. 이어서, Si와 실리콘산화막의 에칭레이트 비가 20인 CF4와 O2의 혼합가스를 이용하여 드라이 에칭을 실시함으로써 상기 산소이온 주입층의 전면을 노출시킨 것 이외에는 실시예 1과 같은 공정에 의해 샘플이 되는 접합 웨이퍼를 얻었다. 한편, 상기 (1)식에 의해 구한 값은 15였다.
(실시예 5)
실시예 5는 연삭장치를 이용하여 산소이온 주입층의 표면쪽에 활성층용 웨이퍼의 실리콘층(막두께 : 약 10 ㎛)을 남기고 연삭하였다. 이어서, Si와 실리콘산화막의 에칭레이트 비가 20인 CF4와 O2의 혼합가스를 이용하여 드라이 에칭을 실시 함으로써 상기 산소이온 주입층의 전면을 노출시킨 것 이외에는 실시예 1과 같은 공정에 의해 샘플이 되는 접합 웨이퍼를 얻었다. 한편, 상기 (1)식에 의해 구한 값은 30이었다.
(비교실시예 1)
비교실시예 1은 Si와 실리콘산화막의 에칭레이트 비가 200 이상인 KOH수용액(10%)으로 이루어진 에칭액을 이용하여 30분간 웨트에칭을 실시함으로써, 상기 산소이온 주입층의 전면을 노출시킨 것 이외에는 실시예 1과 같은 공정에 의해 샘플이 되는 접합 웨이퍼를 얻었다. 또한, 상기 (1)식에 의해 구한 값은 30이었다.
(평가방법)
각 실시예 및 비교실시예에서 얻은 샘플에 대하여 형광등 아래에서 눈으로 관찰함으로써 산소이온 주입층이 노출된 시점에서의 활성층의 노출유무를 관찰하였고, 그 후, 샘플 웨이퍼의 산소이온 주입층을 산화 열처리(1000℃에서 1시간) 및 HF세정(7% HF 용액으로 20분)에 의해 제거하고, 아르곤가스 분위기속에서 1100℃로 1시간 열처리한 후, 분광 엘립소미터에 의해 활성층의 막두께 균일성(nm)을 측정하였다. 그 결과를 표 1에 나타내었다.
산소이온 주입층의 막두께
(㎛)		 산소이온 주입층상의 실리콘층의 두께(㎛)
에칭의 종류		 에칭레이트비
(Si/SiO2)		 (1)식※의 값 활성층의
노출		 막두께
균일성
(nm)
실시예 1 0.15 10 드라이 에칭 40 30 없음 9
실시예 2 0.15 10 드라이 에칭 30 30 없음 10
실시예 3 0.15 5 드라이 에칭 30 15 없음 7
실시예 4 0.15 5 드라이 에칭 20 15 없음 8
실시예 5 0.15 10 드라이 에칭 20 30 일부 노출 >100
비교실시예 1 0.15 10 웨트에칭 200 30 활성층
소멸		 -
※(1)식은 2×{(ts)/(to)}×{(De+Dt)/(100-De)}
표 1의 결과로부터, 실시예 1 내지 4에 대해서는 산소이온 주입층 노출공정에 있어서, 그 바탕층인 활성층의 노출은 없었으며, 그 후, 산소이온 주입층을 제거한 후에도 활성층의 막두께 균일성이 도모되었다. 한편, 실시예 5에 있어서는, Si/SiO2 에칭레이트 비가 청구항 3의 식으로부터 구해지는 바람직한 선택비(Re)보다 작기 때문에, 산소이온 주입층 노출공정에서 활성층의 일부가 노출되고, 그 영향으로 인해 활성층의 막두께 균일성이 훼손되어 활성층의 막두께 균일성은 실시예 1 내지 4에 비해 떨어진다. 또한, 비교실시예 1의 웨트에칭에서는 산소이온 주입층(2) 내의 실리콘 부분이 웨트에칭에 의해 용해되고, 그 때 SiO2입자도 산소이온 주입층으로부터 탈리되어, 더욱 새로운 실리콘 부분이 노출·용해되는 사이클을 반복하며, 그 결과, 산소이온 주입층(2) 전체가 소실되고 활성층(11)도 소멸되었다.
이상의 결과를 통해, 웨트에칭보다 드라이 에칭이 효과적이며, 더욱이 드라이 에칭의 조건은 청구항 3의 식(상기 (1)식)을 만족하는 조건일 때 더욱 효과적임을 알 수 있었다.
본 발명에 따르면, 산소이온 주입층이 불연속적인 경우에도 활성층의 막두께 균일성을 확보할 수 있는 접합 웨이퍼의 제조방법을 제공할 수가 있게 된다.
도 1은 본 발명에 따른 접합 웨이퍼의 제조공정을 설명하기 위한 플로우챠트이다.
도 2는 접합 웨이퍼에 종래의 웨트에칭처리를 실시한 경우의 접합 웨이퍼의 상태변화를 설명하기 위한 모식도이다.
도 3은 접합 웨이퍼에, 본 발명의 드라이 에칭을 실시한 경우의 접합 웨이퍼의 상태변화를 설명하기 위한 모식도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 활성층용 웨이퍼 2 : 산소이온 주입층
3 : 지지기판용 웨이퍼 4 : 접합 웨이퍼
10 : 활성층용 웨이퍼 부분 11 : 활성층
12 : 실리콘층

Claims (4)

  1. 활성층용 웨이퍼의 표면으로부터 산소이온을 주입하여, 상기 활성층용 웨이퍼 내의 어느 위치에 산소이온 주입층을 형성하는 공정;
    접합된 웨이퍼를 형성하도록 상기 활성층용 웨이퍼를 직접 또는 절연층을 통해 지지기판용 웨이퍼에 접합시키는 공정;
    상기 접합한 웨이퍼에 접합강도를 향상시키기 위한 열처리를 실시하는 공정;
    상기 접합한 웨이퍼의 활성층용 웨이퍼 부분을, 상기 산소이온 주입층이 노출되지 않는 위치까지 제거하는 공정;
    상기 산소이온 주입층의 전면(全面)을 노출시키는 공정; 및
    노출된 산소이온 주입층을 제거하여 활성층을 얻는 공정을 포함하며,
    상기 산소이온 주입층의 전면을 노출시키는 공정은, 드라이 에칭에 의해 수행되는 것을 특징으로 하고,
    여기서, 상기 산소이온 주입층은, 그 산소농도피크가 1×1022 atoms/cm3 이상이며, 드라이 에칭 직전의, 상기 산소이온 주입층상의 활성층용 웨이퍼의 실리콘층의 두께 및 면내 두께의 편차를, 각각 ts 및 ±Dt%로 하고, 산소이온 주입층의 막두께를 tO로 하며, Si와 실리콘산화막의 에칭레이트 비(比)(Si/SiOX)를 Re로 하고, 면내 에칭 편차를 ±De%로 할 때,
    Re＞2×{(ts)/(tO)}×{(De+Dt)/(100-De)}
    의 관계식을 만족하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
  2. 제 1항에 있어서,
    상기 드라이 에칭은 드라이 에칭 가스로서, 설퍼 헥사플루오라이드, 카본 테트라플루오라이드, 트리플루오로메탄 또는 크세논 디플루오라이드와, 산소 또는 염화수소의 혼합가스를 이용한, 반응성 이온 에칭인 것을 특징으로 하는 접합 웨이퍼의 제조방법.
  3. 삭제
  4. 제 1항 또는 제 2항에 있어서,
    상기 활성층용 웨이퍼와 지지기판용 웨이퍼의 접합면의 결정방위가 <100>, <110> 또는 <111>인 것을 특징으로 하는 접합 웨이퍼의 제조방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5386856B2 (ja) * 2008-06-03 2014-01-15 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
SG161151A1 (en) * 2008-10-22 2010-05-27 Semiconductor Energy Lab Soi substrate and method for manufacturing the same
JP5470839B2 (ja) * 2008-12-25 2014-04-16 株式会社Ｓｕｍｃｏ 貼り合わせシリコンウェーハの製造方法
WO2011078042A1 (ja) 2009-12-25 2011-06-30 日本碍子株式会社 コネクター
US8367519B2 (en) * 2009-12-30 2013-02-05 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure
US20130227809A1 (en) 2012-02-24 2013-09-05 Pylon Manufacturing Corp. Wiper blade
US9457768B2 (en) 2011-04-21 2016-10-04 Pylon Manufacturing Corp. Vortex damping wiper blade
US9174609B2 (en) 2011-04-21 2015-11-03 Pylon Manufacturing Corp. Wiper blade with cover
CA2843527C (en) 2011-07-28 2018-11-27 Pylon Manufacturing Corp. Windshield wiper adapter, connector and assembly
US9108595B2 (en) 2011-07-29 2015-08-18 Pylon Manufacturing Corporation Windshield wiper connector
US20130219649A1 (en) 2012-02-24 2013-08-29 Pylon Manufacturing Corp. Wiper blade
US10829092B2 (en) 2012-09-24 2020-11-10 Pylon Manufacturing Corp. Wiper blade with modular mounting base
US10166951B2 (en) 2013-03-15 2019-01-01 Pylon Manufacturing Corp. Windshield wiper connector
FR3007891B1 (fr) * 2013-06-28 2016-11-25 Soitec Silicon On Insulator Procede de fabrication d'une structure composite
JP6200273B2 (ja) * 2013-10-17 2017-09-20 信越半導体株式会社 貼り合わせウェーハの製造方法
US9505380B2 (en) 2014-03-07 2016-11-29 Pylon Manufacturing Corp. Windshield wiper connector and assembly
EP3368383B1 (en) 2015-10-26 2021-08-04 Pylon Manufacturing Corp. Wiper blade
US11040705B2 (en) 2016-05-19 2021-06-22 Pylon Manufacturing Corp. Windshield wiper connector
US10766462B2 (en) 2016-05-19 2020-09-08 Pylon Manufacturing Corporation Windshield wiper connector
CN109311452A (zh) 2016-05-19 2019-02-05 电缆塔制造有限公司 挡风玻璃雨刮器连接器
US10717414B2 (en) 2016-05-19 2020-07-21 Pylon Manufacturing Corporation Windshield wiper blade
US10513246B2 (en) 2016-05-19 2019-12-24 Pylon Manufacturing Corp. Windshield wiper connector
WO2018081791A1 (en) 2016-10-31 2018-05-03 Pylon Manufacturing Corp. Wiper blade with cover
CN111180324B (zh) * 2019-12-27 2023-04-28 中芯集成电路（宁波）有限公司 键合晶圆结构的减薄方法及晶圆级封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100298203B1 (ko) * 1998-10-28 2001-08-07 박종섭 실리콘 온 인슐레이터 기판 제조 방법
WO2005074033A1 (ja) 2004-01-30 2005-08-11 Sumco Corporation Ｓｏｉウェーハの製造方法
KR100580998B1 (ko) 2003-12-16 2006-05-17 한국전자통신연구원 Ｓｏｉ 웨이퍼 제조 방법
JP2007317988A (ja) * 2006-05-29 2007-12-06 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
JPH021914A (ja) * 1988-06-10 1990-01-08 Sony Corp 半導体基板の製法
JPH05129258A (ja) * 1991-11-01 1993-05-25 Hitachi Ltd 半導体ウエハの製造方法および半導体集積回路装置の製造方法
JPH07335847A (ja) * 1994-06-14 1995-12-22 Nippon Steel Corp 埋め込み酸化膜を有するシリコン基板の製造方法
JP3500063B2 (ja) * 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
WO2001048825A1 (fr) * 1999-12-24 2001-07-05 Shin-Etsu Handotai Co., Ltd. Procédé de production de tranche collée
US7084046B2 (en) * 2001-11-29 2006-08-01 Shin-Etsu Handotai Co., Ltd. Method of fabricating SOI wafer
JP4289837B2 (ja) * 2002-07-15 2009-07-01 アプライド マテリアルズ インコーポレイテッド イオン注入方法及びｓｏｉウエハの製造方法
JP2004055750A (ja) * 2002-07-18 2004-02-19 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
JP2004311955A (ja) * 2003-03-25 2004-11-04 Sony Corp 超薄型電気光学表示装置の製造方法
US20040224243A1 (en) * 2003-05-08 2004-11-11 Sony Corporation Mask, mask blank, and methods of producing these
JP4603489B2 (ja) * 2005-01-28 2010-12-22 セイコーエプソン株式会社 波長可変フィルタ
JP2006216826A (ja) * 2005-02-04 2006-08-17 Sumco Corp Ｓｏｉウェーハの製造方法
US7635546B2 (en) * 2006-09-15 2009-12-22 Applied Materials, Inc. Phase shifting photomask and a method of fabricating thereof
JP4820801B2 (ja) * 2006-12-26 2011-11-24 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法
JP5261960B2 (ja) * 2007-04-03 2013-08-14 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
JP5386856B2 (ja) * 2008-06-03 2014-01-15 株式会社Ｓｕｍｃｏ 貼り合わせウェーハの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100298203B1 (ko) * 1998-10-28 2001-08-07 박종섭 실리콘 온 인슐레이터 기판 제조 방법
KR100580998B1 (ko) 2003-12-16 2006-05-17 한국전자통신연구원 Ｓｏｉ 웨이퍼 제조 방법
WO2005074033A1 (ja) 2004-01-30 2005-08-11 Sumco Corporation Ｓｏｉウェーハの製造方法
JP2007317988A (ja) * 2006-05-29 2007-12-06 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法

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Publication number Publication date
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US20090298261A1 (en) 2009-12-03
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US7718509B2 (en) 2010-05-18
TW201001506A (en) 2010-01-01
JP2009295652A (ja) 2009-12-17

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