KR20010007096A - 감지 동작시의 소비 전류가 저감된 다이내믹형 반도체기억 장치 - Google Patents

Abstract

감지 증폭기 회로군에 대해, 감지 전극선에 디커플링 용량을 결합하고, 이 감지 전극선을 감지 증폭기의 동작 모드에 따라 선택적으로 전원 노드와 결합한다. 감지 동작시에는, 디커플링 용량과 비트선 부하 용량사이의 전하의 재배합에 따라 비트선 전위가 확정된다. 감지 전류를 증가시키지 않고 또한 감지 동작을 지연시키지 않고 리플레시 특성이 개선된다.

Description

감지 동작시의 소비 전류가 저감된 다이내믹형 반도체 기억 장치{DYNAMIC SEMICONDUCTOR MEMORY DEVICE WITH REDUCED CURRENT CONSUMPTION IN SENSING OPERATION}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 메모리셀 데이터를 차동 증폭시키는 감지 증폭기를 구비하는 다이내믹형 반도체 기억 장치에 관한 것이다. 보다 특정적으로는, 본 발명은, 감지 증폭기의 구동부의 구성에 관한 것이다.

최근의 컴퓨터 및 정보 처리 단말의 발전과 보급에 따라, 이들 기기에서 주기억으로서 채용되는 디바이스에의 요구는, 보다 한층 고도한 것으로 되어 있다. 주기억 장치로서 가장 널리 이용되고 있는 DRAM(다이내믹·랜덤·액세스·메모리)를 예로 들면, 클럭 신호에 동기하여 데이터의 입출력을 행하는 SDRAM(클럭 동기형 DRAM) 및 클럭 신호의 상승 엣지 및 하강 엣지 양자에 동기하여 데이터의 입출력을 행하는 DDR(더블·데이터·레이트) SDRAM 등으로 대표되는 고속 데이터 전송이 가능한 DRAM이 보급하기 시작하고 있다.

DRAM에서는, 메모리셀의 캐패시터에 전하의 형태로 정보를 기억하고 있다. 이 때문에, 이 DRAM 셀에 기입된 H 레벨 데이터는, 그대로 방치하면 누설 전류에 의해 자연스럽게 소멸하기 때문에, 리프레시라고 하는 데이터의 재기입 동작이 정기적으로 필요해진다.

최근의 DRAM에서는 셀프 리프레시라고 하는 동작이 사양으로 정해져 있다. 이 셀프 리프레시 동작 모드에서는, DRAM 내부에서 타이머에 의해 자동적으로 리프레시 타이밍이 설정되고, 이 설정된 리프레시 타이밍으로 자동적으로 리프레시 동작이 행해진다.

이 셀프 리프레시 동작은, DRAM에의 액세스가 행해지지 않은 대기시에 행해진다. 따라서, 이 셀프 리프레시 동작시에 소비되는 셀프 리프레시 전류를 억제함으로써, 예를 들면 휴대형의 통신 정보 단말등에서의 연속 대기 시간을 보다 길게 할 수 있다(전지 수명을 길게 할 수 있기 때문에).

셀프 리프레시 전류의 성분 중, 가장 큰 비중을 차지하는 것은, 메모리셀에 저장되어 있는 데이터를 판독하고, 재기입하기 위한 전류, 소위 감지 전류 Issr이다. 이하, 이 감지 전류에 대해 설명한다.

도 27은, 종래의 DRAM의 메모리셀 어레이의 구성을 나타내는 도면이다. 도 27에 있어서, DRAM은, 행 및 열의 매트릭스 상태로 배열되는 메모리셀 MC와, 각 열에 대응하여 배치되는 비트선쌍 BL 및 /BL과, 메모리셀 MC의 각 행에 대응하여 배치되는 워드선 WL을 포함한다. 도 27에서는, 1개의 메모리셀 MC를 대표적으로 나타낸다. 메모리셀 MC는, 정보를 기억하기 위한 메모리셀 캐패시터 Cs와, 워드선 WL 상의 신호 전압에 응답하고 도통하여 메모리셀 캐패시터 Cs를 비트선 BL에 접속하는 n 채널 MOS 트랜지스터로 구성되는 액세스 트랜지스터 MT를 포함한다. 비트선 BL 및 /BL에는, 기생 용량 Cb가 각각 존재한다.

비트선 BL 및 /BL에 대해, 비트선 이퀄라이즈 지시 신호 BLEQ에 응답하여 비트선 BL 및 /BL을 중간 전압 Vble에 프리차지하고 또한 이퀄라이즈하는 비트선 이퀄라이즈/프리차지 회로 E/P와, 감지 증폭기 활성화 신호 SON 및 ZSOP에 응답하여 비트선 BL 및 /BL의 전압을 차동 증폭시키는 감지 증폭기 회로 S/A가 설치된다.

비트선 이퀄라이즈/프리차지 회로 E/P는, 비트선 이퀄라이즈 지시 신호 BLEQ에 응답하여 비트선 BL 및 /BL 각각에, 중간 전압 Vble를 전달하는 프리차지 트랜지스터 Q7 및 Q8과, 비트선 이퀄라이즈 지시 신호 BLEQ에 응답하여 비트선 BL 및 /BL을 단락하는 이퀄라이즈 트랜지스터 Q9를 포함한다. 이들 트랜지스터 Q7∼Q9는, n 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)로 구성된다.

감지 증폭기 회로 S/A는, 감지 증폭기 활성화 신호 SON의 활성화시 활성화되고, 비트선 BL 및 /BL 내의 저전위의 비트선을 방전하는 N 감지 증폭기와, 감지 증폭기 활성화 신호 ZSOP의 활성화시 활성화되고, 비트선 BL 및 /BL의 고전위의 비트선을 충전하는 P 감지 증폭기를 포함한다. N 감지 증폭기는, 드레인이 비트선 BL에 접속되고, 게이트가 비트선/BL에 접속되는 n 채널 MOS 트랜지스터 Q1과, 드레인이 비트선/BL에 접속되고, 게이트가 비트선 BL에 접속되는 n 채널 MOS 트랜지스터 Q2와, 감지 증폭기 활성화 신호 SON의 활성화시 도통하고, MOS 트랜지스터 Q1 및 Q2의 소스로 감지 전원 전압 Vsan을 전달하는 n 채널 MOS 트랜지스터 Q3을 포함한다. 감지 전원 전압 Vsan은, 통상 접지 전압 Vsg 레벨이다.

P 감지 증폭기는, 드레인이 비트선 BL에 접속되고, 게이트가 비트선/BL에 접속되는 p 채널 MOS 트랜지스터 Q4와, 드레인이 비트선 /BL에 접속되고, 게이트가 비트선 BL에 접속되는 p 채널 MOS 트랜지스터 Q5와, 감지 증폭기 활성화 신호 ZSOP의 활성화시 도통하고, MOS 트랜지스터 Q4 및 Q5의 소스로 센스 전원 전압 Vsap를 전달하는 p 채널 MOS 트랜지스터 Q6을 포함한다. 감지 전원 전압 Vsap는, 통상 전원 전압 Vdds 레벨이다. 이어서, 도 28에 도시된 신호 파형도를 참조하여, 이 메모리셀 MC의 리프레시 동작에 대해 설명한다.

스탠바이 상태시에는, 감지 증폭기 활성화 신호 SON은 접지 전압 Vsg 레벨의 L 레벨에 있고, 또한 감지 증폭기 활성화 신호 ZSOP도, 전원 전압 Vdds 레벨의 비활성 상태에 있고, 감지 증폭기 회로 S/A는 비활성 상태에 있다. 한편, 비트선 이퀄라이즈 지시 신호 BLEQ는, H 레벨의 활성 상태에 있고, 비트선 이퀄라이즈/프리차지 회로 E/P에 포함되는 MOS 트랜지스터 Q7-Q9가 전부 도통 상태가 되고, 비트선 BL 및 /BL은 중간 전압 Vble의 전압 레벨로 프리차지되고, 이퀄라이즈된다. 여기서, 중간 전압 Vble는, 통상 전원 전압 Vdds의 1/2(=Vdds/2)의 전압 레벨에 있다. 또한, 워드선 WL은 접지 전압 Vsg 레벨에 있고, 메모리셀 MC의 액세스 트랜지스터 MT는 비도통 상태를 유지한다.

메모리 사이클이 시작되면, 비트선 이퀄라이즈 지시 신호 BLEQ가 L 레벨로 하강하고, 비트선 이퀄라이즈/프리차지 회로 E/P가 비활성화되고, 비트선 BL 및 /BL은, 중간 전압 Vble 레벨로 부유 상태가 된다.

계속해서, 도시하지 않은 행 선택 회로에 의해, 어드레스 신호에 따라 워드선 WL이 선택 상태로 구동되고, 그 전압 레벨이 상승한다. 워드선 WL의 전압 레벨이, 이 액세스 트랜지스터 MT의 게이트-소스간 전압보다도 더욱 이 액세스 트랜지스터의 임계치 전압분 높아지면, 액세스 트랜지스터 MT가 도통하기 시작하고, 비트선 BL과 메모리 캐패시터 Cs사이에서 전하가 이동한다. 도 28에서는, 메모리셀 MC가 H 레벨의 데이터를 기억하고, 비트선 BL의 전압 레벨이 상승하는 경우의 동작이 나타난다.

비트선/BL에는, 메모리셀은 접속되지 않기 때문에, 이 비트선/BL은, 중간 전압 Vble 레벨을 유지한다.

비트선 BL 및 /BL의 전압차가 충분히 확대되면, 감지 증폭기 활성화 신호 SON 및 ZSOP가 활성화된다. 감지 증폭기 활성화 신호 SON이 활성화되어 H 레벨로 되면, 감지 증폭기 회로 S/A에서, MOS 트랜지스터 Q3이 도통하고, MOS 트랜지스터 Q1 및 Q2의 소스로 감지 전원 전압 Vsan을 전달한다. N 감지 증폭기가 활성화되고, 저전위의 비트선/BL이 감지 전원 전압 Vsan(=Vsg) 레벨로 방전된다. 한편, 감지 증폭기 활성화 신호 ZSOP가 활성화되어 L 레벨로 되면, 감지 증폭기 회로 S/A에서 MOS 트랜지스터 Q6이 도통하고, MOS 트랜지스터 Q4 및 Q5의 소스로 감지 전원 전압 Vsap가 전달되고, P 감지 증폭기가 활성화된다. 이 P 감지 증폭기에 의해, 고전위의 비트선 BL이 감지 전원 전압 Vsap(=Vdds)로 충전된다.

워드선 WL은, 이 전원 전압 Vdds보다도 높은 고전압 Vpp 레벨에 있다. 따라서, 비트선 BL 상의 전원 전압 Vdds 레벨의 H 레벨 데이터는, 이 액세스 트랜지스터 MT에서의 임계치 전압 손실의 영향을 받지 않고 메모리셀 캐패시터 Cs로 전달된다. 이에 따라, 메모리셀 MC의 H 레벨 데이터의 재기입 및 리프레시가 완료된다. 메모리셀 MC가 L 레벨 데이터를 저장하는 경우에는, 마찬가지로 메모리셀 캐패시터 Cs로 감지 전원 전압 Vsan 레벨의 전압이 전달되고, 마찬가지로 리프레시가 행해진다.

리프레시 사이클이 완료하면, 우선 워드선 WL이 비선택 상태로 구동되고, 계속해서 감지 증폭기 SON 및 ZSOP가 순차 비활성화된다. 이에 따라, 메모리셀 MC에는, 이 리프레시된 데이터가 저장된다. 계속해서, 비트선 이퀄라이즈 지시 신호 BLEQ가 활성 상태의 H 레벨이 되고, 비트선 이퀄라이즈/프리차지 회로 E/P가 활성화되고, 전원 전압 Vdds 및 접지 전압 Vsg 레벨의 비트선 전압이 중간 전압 Vb1e 레벨로 프리차지되고 또한 이퀄라이즈된다.

비트선 BL의 최대 진폭 dVb1은, Vdds-Vble=Vdds/2로 주어진다. 비트선 BL의 충전은, 감지 전원으로부터 공급되는 전하에 의해 행해지고, 공급 전하량은 비트선 BL 또는 /BL의 기생 용량 Cb의 충전 전류와 동일하다. 감지 증폭기 회로 S/A가 1회의 감지 동작에 소비하는 최대 전하량 Qs는, L 레벨 데이터가 판독되고, 기준 비트선을 전원 전압 Vdds 레벨까지 충전할 때이다. 이 때에는, 비트선의 진폭은, Vsap-Vble=Vdds/2가 된다. 따라서, 비트선 부하를 Cb, 한번에 리프레시되는 비트선쌍의 수를 N으로 하면, 이 리프레시 동작 1회당 소비되는 전하 Qs는, 최대, 다음 식으로 나타내어진다.

Qs=N·Cb·dVb1

리프레시 동작이 행해지는 주기, 즉 리프레시 간격을 Tref로 하면, 이 셀프 리프레시 동작시에 흐르는 감지 전류 Issr는, 다음 식으로 나타내어진다.

단, A=N·Cb

감지 전류 Issr을 작게 하기 위해서는, 리프레시 간격 Tref를 길게 하는 것 및 비트선 진폭 dVb1을 작게 하는 것이 필요해진다.

리프레시 간격 Tref를 길게 하기 위해서는, 데이터 보유 시간이 긴 메모리셀을 실현하는 것이 중요해진다. 이러한 메모리셀을 실현하기 위해서는, 프로세스적인 특성 개선외에, 회로적 및 레이아웃적인 연구가 요구된다.

한편, 비트선 진폭 dVbl(=Vdds/2)을 작게 하는 방법으로는, 이 전원 전압 Vdds를 작게 하는 방법이 일반적으로 이용된다.

도 29는, 종래의 감지 전원 회로의 구성의 일례를 나타낸 도면이다. 도 29에서, 종래의 감지 전원 회로는, 기준 전압 Vrefs와 감지 전원 전압 Vsap(=Vdss)를 비교하는 비교 회로 CMP와, 이 비교 회로 CMP의 출력 신호에 따라 외부 전원 전압 ext. Vdd를 수취하는 외부 전원 노드로부터 감지 전원선으로 전류를 공급하는 드라이브 트랜지스터 DR을 포함한다. 드라이브 트랜지스터 DR은, p 채널 MOS 트랜지스터로 구성된다.

비교 회로 CMP는, 기준 전압 Vrefs 및 감지 전원 전압 Vsap를 각각의 게이트로 수취하는 n 채널 MOS 트랜지스터 Q10 및 Q11과, 이들 MOS 트랜지스터 Q10 및 Q 11로 외부 전원 노드로부터 전류를 공급하는 p 채널 MOS 트랜지스터 Q12 및 Q13과, MOS 트랜지스터 Q10 및 Q11과 접지 노드사이에 결합되고, 제어 신호 VDCON의 활성화시 도통하고, 비교 회로 CMP의 동작 전류가 흐르는 경로를 형성하는 n채널 MOS 트랜지스터 Q14를 포함한다.

p 채널 MOS 트랜지스터 Q13은, 그 게이트 및 드레인이 상호 접속되고, 또한 그 게이트가 MOS 트랜지스터 Q12의 게이트에 접속된다. 이들 MOS 트랜지스터 Q12 및 Q13은, 전류 미러 회로를 구성한다. MOS 트랜지스터 Q12 및 Q10의 접속 노드로부터, 이 비교 회로 CMP의 출력 신호가 출력되어 드라이브 트랜지스터 DR의 게이트로 부여된다.

제어 신호 VDCON은, 감지 증폭기 회로의 활성화시에 활성 상태가 된다.

이 도 29에 도시된 감지 전원 회로의 구성에서는, 제어 신호 VDCON이 L 레벨일 때에는, MOS 트랜지스터 Q14가 비도통 상태가 되고, 이 비교 회로 CMP의 출력 신호는 외부 전원 전압 ext. Vdd 레벨이 되고, 드라이브 트랜지스터 DR이 비도통 상태가 되어, 이 감지 전원 회로에서의 소비 전류가 저감된다.

제어 신호 VDCON이 활성 상태가 되면, 비교 회로 CMP가 기준 전압 Vrefs와 감지 전원 전압 Vsap를 비교한다. 감지 전원 전압 Vsap가 기준 전압 Vrefs보다도 높을 때에는, 이 비교 회로 CMP의 출력 신호가 H 레벨이 되고, 드라이브 트랜지스터 DR은 비도통 상태를 유지하고, 감지 전원선에의 전류의 공급은 정지된다.

한편, 감지 전원 전압 Vsap가 기준 전압 Vrefs보다도 낮아지면, 비교 회로 CMP의 출력 신호가, 감지 전원 전압 Vsap와 기준 전압 Vrefs의 차에 따라 로우 레벨이 되고, 드라이브 트랜지스터 DR의 컨덕턴스가 커지고, 외부 전원 노드로부터 감지 전원선으로 전류를 공급한다. 이에 따라, 감지 전원 전압 Vsap의 전압 레벨을 상승시킨다.

즉, 이 도 29에 도시된 감지 전원 회로는, 감지 전원 전압 Vsap를 기준 전압 Vrefs와 거의 동일 전압 레벨로 보유한다. 기준 전압 Vrefs를, 외부 전원 전압 ext. Vdd보다도 낮은 일정한 전압 레벨로 보유함으로써, 감지 전원 전압 Vsap의 전압 레벨을 낮추고, 따라서 비트선 진폭 dVbl을 작게 할 수 있어, 충전 전류를 저감시킬 수 있다.

감지 전원 전압 Vsap는, 메모리셀에 기입되는 H 레벨 데이터의 전압 레벨을 결정하고 있다. 따라서, 기준 전압 Vrefs의 전압 레벨을 낮추고, 따라서 이 감지 전원 전압 Vsap의 전압 레벨(Vdds)을 낮춘 경우, 메모리셀에 H 레벨 데이터를 기입할 때, 메모리셀 캐패시터에 저장되는 전하량이 감소하고, 반대로 데이터 보유 시간이 짧아진다. 따라서, 메모리셀 데이터를 보유하기 때문에, 리프레시 간격 Tref를 짧게 설정할 필요가 있어, 전체적으로 감지 전류 Issr이 작아지지 않을 가능성이 있다.

상술된 바와 같은 문제를 해결하기 위해, 아사쿠라 등에 의해, BSG(부스티드·센스·그라운드) 방식이 제안되고 있다. 이 BSG 방식의 내용에 대해서는, 예를 들면 ISSCC 다이제스트·오브·테크니컬·페이퍼즈, 1994, 제1303페이지-제1308페이지에 상세히 나타내어져 있지만, 이하에 간단히 이 BSG 방식의 원리에 대해 도 30을 참조하여 설명한다.

도 30은, 메모리셀 MC의 단면 구조를 개략적으로 도시한 도면이다. 도 30에서, 메모리셀 MC는, P형 기판(500) 표면에 사이를 두고 형성되는 고농도 N형 불순물 영역(502a 및 502b)과, 이들 불순물 영역(502a 및 502b)사이의 채널 영역 상에 게이트 절연막(503)을 통해 형성되는 도전층(504)과, 불순물 영역(502a)에 전기적으로 접속되는 도전층(505a)과, 층간 절연막(505b)을 포함한다. 도전층(504)이 워드선 WL이 되고, 도전층(505a)이 비트선 BL이 된다.

메모리셀 MC는, 또한 층간 절연막(505b)에 형성되는 컨택트홀을 통해 불순물 영역(502b)에 전기적으로 접속하는 도전층(510)과, 도전층(510)의 상부에 대향하여 배치되는 도전층(514)을 포함한다. 도전층(510)은, 그 상부 단면 형상이 V자형으로 형성되어 있고, 도전층(514)은, 이 도전층(510)의 상부 영역에서 캐패시터 절연막(512)을 통해 V자 형상 내로 연장하는 돌출부(514a)를 포함한다. 도전층(510)이, 액세스 트랜지스터 MT와 메모리셀 캐패시터 Cs의 접속 노드, 즉 스토리지 노드 SN으로서 작용한다. 메모리셀 캐패시터 Cs는, 이 도전층(510)과 도전층(514)이 캐패시터 절연막(512)을 통해 대향하는 영역으로 형성된다.

이 도 30에서는, 메모리셀 MC는, 스택 캐패시터 구조를 갖고 있지만, 이 스택 캐패시터는, 다른 원통형, 핀형, 단면 T자 형상등의 어떤 구성을 갖고 있어도 좋다.

지금, 이 도 30에 도시된 메모리셀 MC에 있어서, 워드선 WL이 접지 전압 GND 레벨로 보유되어 있고, 비트선 BL에는, 비트선 전압 Vb1이 인가되고, 스토리지 노드 SN에는, H 레벨 데이터에 대응하는 전압 Vch가 보유되어 있는 상태를 생각한다. 셀 플레이트 전극층 CP로서 작용하는 도전층(514)에는, 셀 플레이트 전압 Vcp(=Vdds/2)의 중간 전압이 인가된다.

이 메모리셀 MC에서의 주된 누설원은, (1) 메모리셀 캐패시터 Cs에서의 불순물 영역(502b)과 P형 기판(500)사이의 pn 접합을 통해 기판(500)에의 누설 전류(11s), 및 (2)액세스 트랜지스터의 서브 임계 특성에 따라 결정되는 비트선 BL 방향으로의 누설 전류 Ilb를 들 수 있다.

P형 기판(500)에의 누설 전류 I1s의 크기는, 이 불순물 영역(502b)과 P형 기판(500)사이의 pn 접합에 인가되는 전위차 Vpn에 의존하고, 이 전위차 Vpn이 클수록 누설 전류 I1s는 커진다. 이 도 30에서는, 스토리지 노드 SN의 전압이, H 레벨 데이터에 상당하는 전압 Vch이고, P형 기판(500)에는, 바이어스 전압 Vbb가 인가되어 있기 때문에, 이 전위차 Vpn은, 다음 식으로 나타내어진다.

Vpn=Vch-Vbb

한편, 액세스 트랜지스터를 통해 비트선 BL에 흐르는 누설 전류 Ilb는, 액세스 트랜지스터의 게이트-소스간 전압 Vgs와 임계치 전압 Vth의 차에 따라 다음 식으로 나타내어진다.

여기서, 「∧」는, 누승을 나타낸다. 상기 수학식(2)에서 Ilb0은, 임계치 전압 Vth를 정의하는 전류치, S는 트랜지스터 구조 및 프로세스적으로 결정되는 계수이고, dVgs/dlogId로 나타내어진다. 여기서, Id는 드레인 전류를 나타낸다.

이 수학식(2)에서는, 누설 전류 Ilb가, 일견 액세스 트랜지스터가 접속하는 비트선 BL의 전위 Vb1에 의존하지 않는 것처럼 보인다. 그러나, 임계치 전압 Vth는, 기판-소스간 전압 Vbs=Vbb-Vb1에 의존하고, Vbb가 플러스가 아닌 전압이고, 비트선 전압 즉 소스 전압 Vb1이 낮을수록 즉 기판-소스간 전압 Vbs의 절대치가 작아질수록, 임계치 전압 Vth는 작아진다.

예를 들면, 리프레시 대상이 되어 있는 메모리 블록 내에서, 비선택 워드선에 접속되는 메모리셀 중, 대응의 비트선 BL이 L레벨 데이터(종래의 경우, 이 비트선 전압 Vb1은 접지 전압 GND와 같음)에 흔들리는 경우, 이 메모리셀의 액세스 트랜지스터는, 워드선 WL이 접지 전압 GND 레벨이라도, 그 기판-소스간 전압 Vbs의 절대치가 작아지고, 비트선 누설 전류 Ilb가 커진다. 상기 수학식(2)로부터 알 수 있듯이, 임계치 전압 Vth가 겨우 0.1V 흔들렸다고 해도, 통상 S팩터는, 0.1V이기 때문에, 비트선 누설 전류 Ilb는 10배정도로 변동한다.

상술된 바와 같은 비트선 누설 전류를 억제하기 위해, 도 31a에 도시된 바와 같이, P형 기판(500)에의 바이어스 전압 Vbb를 마이너스 전압으로 설정하는 것을 생각할 수 있다. 이 기판 바이어스 전압 Vbb를 마이너스 방향으로 깊은 바이어스 전압으로 설정하면, 이 비트선 누설 전류 Ilb는 억제된다. 그러나, 반대로, 이 불순물 영역(502b)과 P형 기판(500)사이의 pn 접합으로 인가되는 전위차가 커지고, 기판 누설 전류 I1s가 증가한다. 전원 전압 Vdds는, 이 스토리지 노드 SN의 H 레벨 데이터에 대응하는 전압 Vch의 전압 레벨을 결정하고, 이 깊은 마이너스 방향의 기판 바이어스에 의해, 기판 누설 전류 Ils가 많아진 경우, 전원 전압을 낮아지면, H 레벨 데이터를 장기간에 걸쳐 보유하는 것이 곤란해진다. 한편, BSG 방식은 이하의 이점을 제공한다.

(a) 도 31b에 도시된 바와 같이 백 게이트 바이어스 전압이 접지 전압 GND 레벨로 설정되고, 한편 비트선 BL(/BL)로 플러스의 전압 Vbsg가 인가된다. 워드선 WL은, 비선택 상태일 때에는, 접지 전압 GND 레벨이다. 따라서, 이 액세스 트랜지스터 MT의 게이트-소스간 전압 Vgs는, 마이너스 전압일 Vbsg가 된다. 또한, P 기판(500)에는 접지 전압 GND가 인가되기 때문에, 이 스토리지 노드에서의 불순물 영역(502b)과 P 기판(500)사이의 pn 접합에 인가되는 전위차 Vpn은, H 레벨 데이터의 전압 Vch와 동일해지고, 이 pn 접합에 인가되는 전위차를 작게 할 수 있다.

즉, 마이너스 전압을 P 기판(500)에 인가하지 않아도, 액세스 트랜지스터 MT의 게이트-소스간 전압 Vgs를 마이너스로 할 수 있고, 또한 이 액세스 트랜지스터의 소스 불순물 영역(502a)과 P 기판(500)사이의 pn 접합에 인가되는 전압 Vbs도 역바이어스 상태가 되고, 비트선 누설 전류 Ilb를 저감시킬 수 있다.

(b) 또한, 스토리지 노드 SN에서의 pn 접합에 인가되는 전위차 Vpn이 작아지고, 기판 누설 전류 Ils를 저감시킬 수 있다.

(c) 또한, 비트선 BL의 프리차지 전압은, 비트선 진폭의 1/2로 할 필요가 있기 때문에, 비트선 프리차지 전압 Vble는, Vdds/2+Vbsg/2가 된다. 이 프리차지 전압이 전원 전압 Vdds 레벨로까지 충전되기 때문에, 이 비트선 진폭 dVb1을, Vbsg/2만 작게 할 수 있어, 소비 전류를 저감시킬 수 있다.

상기 (a) 및 (b)에 의해, H 레벨 데이터가 소실하는 속도가 완화되기 때문에, 따라서 리프레시 간격 Tref를 길게 설정할 수 있다. 반대로 말하면, 동일 리프레시 간격 Tref가 허용되면, 전원 전압 Vdds를 저하시킬 수 있다. 따라서, 이 경우, 상기 (c)에 의해 비트선 진폭 dVb1을 저감시킬 수 있고, 상술된 수학식(1)을 따라 감지 전류 Issr을 대폭 저감시킬 수 있다.

상술된 바와 같이, BSG 방식은, 감지 전류의 저감 및 리프레시 특성의 개선이라는 우수한 이점을 갖고 있다. 액세스 트랜지스터의 기판 영역 즉 백 게이트로 인가되는 바이어스 전압 Vbb는 접지 전압 GND이고, 마이너스의 바이어스 전압을 인가할 필요가 없고, 회로 구성이 간략화된다. 그러나, 이 비트선 BL의 L 레벨 전압은, 접지 전압 GND보다도 약 0.5V정도 높은 전압 레벨이다. 중간 전압 레벨로 프리차지된 비트선을 방전하여, 이 비트선을 전압 Vbsg 레벨로 보유할 필요가 있고, 이 비트선 승압 소스 접지 전압 Vbsg를 발생시키는 회로는, 큰 전류 구동력을 갖는 것이 요구된다(한번에 다수의 비트선의 방전이 행해지기 때문에, 이 비트선 방전 전류를 흡수할 필요가 있음). 따라서, 예를 들면 p 채널 MOS 트랜지스터를 다이오드 접속하여 이용하는 경우, 그 임계치 전압의 변동 및 그 온도 의존성등의 문제가 있어, 직류적으로 안정된 비트선 승압 소스 접지 전압 Vbsg를 발생시키는 것이 곤란하다.

또한, 감지 증폭기 회로 S/A가 활성화되어 감지 동작을 개시한 직후, 중간 전압((Vdds+Vbsg)/2) 레벨로 프리차지되어 있던 비트선으로부터 감지 로우 레벨 전원선(Vbsg 레벨)으로 급격히 전하가 유입되고, 이 승압 소스 접지 전압 Vbsg의 전압 레벨이 크게 상승한 경우, 감지 증폭기 회로 S/A의 N 감지 증폭기에 포함되는 n 채널 MOS 트랜지스터(Q1, Q2)의 게이트-소스간 전압이 작아지고, N 감지 증폭기의 n 채널 MOS 트랜지스터가 오프 상태가 된 경우, 비트선 방전을 행할 수 없게 되기 때문에, 감지 동작이 대폭 지연할 가능성이 생긴다. 따라서, 승압 소스 접지 전압 Vbsg의 과도적인 변동을 억제하기 위해서는, 승압 소스 접지 전압 Vbsg 발생 회로에는, 매우 높은 전류 구동 능력 및 안정적으로 그 전압 레벨을 보유하는 능력이 요구된다.

이 승압 소스 접지 전압 Vbsg를 안정화하기 위해, 이 감지 로우 레벨 전원선에, 충분히 큰 용량치를 갖는 안정화 용량을 접속하는 것을 생각할 수 있다. 그러나, 점유 면적을 가능한한 작게 하기 위해서는, n 채널 MOS 트랜지스터를 이용하는 NMOS 캐패시터를 이용하는 경우, 이 MOS 트랜지스터의 임계치 전압 Vthn과 승압 소스 접지 전압 Vbsg이 거의 동일 크기이고, MOS 캐패시터의 채널층에 충분한 반전층이 생기지 않아, 불안정한 MOS 캐패시터가 생길 가능성이 있고, 신뢰성이 있는 안정화 용량을 실현할 수 없게 될 가능성이 있다.

도 32a에 도시된 바와 같이, 승압 소스 접지 전압 Vbsg를 발생시키기 위해 이용되는 접지 전압과 P 기판으로 인가되는 바이어스 전압으로서의 접지 전압 GND는 다른 계통이 된다. 이에 따라, P 기판에 발생시킨 노이즈가, 승압 소스 접지 전압 Vbsg에 악영향을 미치게 하는 것을 방지하는 것을 도모한다.

그러나, 도 32b에 도시된 바와 같이, 이러한 다른 계통으로 한 경우, 노이즈에 의해 P기판에 인가되는 바이어스 전압으로의 접지 전압 GND와, 승압 소스 접지 전압 Vbsg가, 다른 위상 및 진폭으로 변동하는 것이 생기는 것을 생각할 수 있다. 전압 Vbsg 및 GND가, 동위상 또한 동일 진폭으로 변화하는 경우, 액세스 트랜지스터에서의 조건 Vbs＜0 및 Vgs＜0은 동시에 성립하고, 비트선 누설 전류의 증가는 억제된다.

그러나, P 기판의 노이즈와 승압 소스 접지 전압 Vbsg의 노이즈의 진폭/위상이 다른 경우, 최악 조건하에서는, P기판의 바이어스 전압 GND의 전압 레벨이, 승압 소스 접지 전압 Vbsg보다도 높아진다. 이 경우, 전압 Vbs 및 Vgs가, 플러스의 값을 취하고, 액세스 트랜지스터에서의 게이트-소스간 전압 Vgs가 플러스의 전압 레벨이 되고, 비트선 누설 전류 Ilb가 급격히 증가하고, 메모리셀의 리프레시 특성이 현저히 악화한다.

또한, 이 BSG 방식의 상기 (c)에서의 비트선 진폭의 저감이라는 이점은, 감지 전류를 저감한다는 이점을 초래하지만, 감지 속도라는 관점으로부터는, 문제가 생기는 경우가 있다.

도 33에 도시된 바와 같이, 비트선 BL에 판독 전압 ΔV가 전달된 상태를 생각한다. 이 상태에서 감지 증폭기 회로 S/A에 대해, 감지 전원 전압 Vbsg 및 Vdds가 제공된다. MOS 트랜지스터 Q1 및 Q2의 게이트-소스간 전압 Vgs는, 모두 거의 (Vdds-Vbsg)/2정도이고(판독 전압 ΔV를 무시한다), 또한 마찬가지로 MOS 트랜지스터 Q4 및 Q5에서도, 그 게이트-소스간 전압 Vgs는, -(Vdds-Vbsg)/2 정도이다. 따라서 이 경우, 이들 MOS 트랜지스터 Q1, Q2, Q4 및 Q5의 게이트-소스간 전압 Vgs는, 비트선 진폭 dVbl 정도의 크기이다. 따라서, 이 비트선 진폭 dVb1이 작아진 경우, 이들 감지 증폭기 회로 S/A에 포함되는 MOS 트랜지스터의 게이트-소스간 전압 Vgs의 절대치가 작아지고, 비트선 BL 및 /BL을 충방전하는 능력이 저하한다. 따라서, 이 경우 비트선 BL 및 /BL의 전압 레벨이 확정되는 타이밍이 늦어져, 감지 속도가 저하할 가능성이 있다.

이 감지 동작 자체는, 셀프 리프레시 동작시 및 데이터에의 액세스가 행해지는 통상 동작 모드시 모두 동일하다. 따라서, 이 비트선 진폭 저감에 따라, 감지 속도가 늦어지는 경우, 통상 동작 모드시에도, 감지 속도가 늦어지고, 따라서 열 선택을 행하는 타이밍을 느리게 할 필요가 생기고, 따라서 액세스 시간이 길어진다는 가능성이 생긴다.

본 발명의 목적은, 소비 전류를 증대시키지 않고 리프레시 특성을 개선할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은, 안정적으로 비트선에 원하는 전압 레벨의 기입 전압을 공급할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 안정적으로 원하는 전압 레벨의 감지 전원 전압을 감지 증폭기 회로로 공급할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명의 또 다른 목적은, 감지 속도를 저하시키지 않고 리프레시 특성을 개선할 수 있는 개량된 BSG 방식의 반도체 기억 장치를 제공하는 것이다.

본 발명은, 요약하면, 리프레시되는 메모리셀에 기입되는 전압을 안정적으로 발생시키기 때문에, 감지 전원선에 대해 디커플링 용량을 설치하고, 감지 증폭기 회로의 부하 용량과의 용량 분할에 의해 이 기입 전압을 발생시킨다.

감지 동작이란, 기본적으로 메모리셀 용량과 비트선쌍의 기생 용량으로 결정되는 용량성 부하를 충방전하는 동작이다. 따라서, 용량 소자를 이용한 전하 전송에 의해 안정된 전압 레벨을 비트선쌍에 발생시킬 수 있고, 즉 안정된 감지 동작이 가능해지고, 감지 동작이 늦어지는 것을 방지할 수 있다. 또한 용량 소자와 비트선 부하와의 용량 분할에 의해 비트선의 전압 레벨이 결정되기 때문에, 간단히 원하는 전압 레벨로 비트선을 유지할 수 있고, 리프레시 특성이 열화하는 것을 방지할 수 있다.

도 1은 발명의 실시예1에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.

도 2는 본 발명의 실시예1에 따르는 반도체 기억 장치의 어레이부의 구성을 나타내는 도면.

도 3은 본 발명의 실시예1에 따르는 반도체 기억 장치의 프리차지 기간에서의 상태를 개념적으로 도시한 도면.

도 4는 본 발명의 실시예1에 있어서의 반도체 기억 장치의 감지 동작 완료시의 상태를 개념적으로 도시한 도면.

도 5a는 종래의 BSG 방식의 감지 전원 전압 및 비트선 전압의 변화를 나타내는 도면.

도 5b는 실시예1에 따르는 비트선 및 감지 전원 전압의 변화를 나타내는 도면.

도 5c는, 감지 동작 개시 직후의 N 감지 증폭기의 인가 전압을 나타낸 도면.

도 6은 본 발명의 실시예2에 따르는 반도체 기억 장치의 어레이부의 구성을 개략적으로 도시한 도면.

도 7a는, 본 발명의 실시예2에서 이용되는 용량 소자의 구성을 나타내는 도면.

도 7b는, 본 발명의 실시예2의 용량 소자의 배치를 나타내는 도면.

도 7c는, 도 7b에 도시된 서브 워드선 드라이브 트랜지스터의 접속을 나타내는 도면.

도 7d는, 도 7b에 도시된 P 감지 증폭기 트랜지스터의 접속을 나타낸 도면.

도 7e는, 도 7b에 도시된 N 감지 증폭기 트랜지스터의 접속을 나타낸 도면.

도 8a는, 본 발명의 실시예2의 변경예의 구성을 나타내는 도면.

도 8b는 도 8a에 도시된 서브 워드선 드라이버 및 용량 소자의 접속을 나타낸 도면.

도 9는 본 발명의 실시예3에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.

도 10은 도 9의 파선(9A-9A')에 따른 단면 구조를 개략적으로 도시한 도면.

도 11은 도 9에 도시된 파선(9B-9B')에 따른 단면 구조를 개략적으로 도시한 도면.

도 12는 본 발명의 실시예4에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.

도 13은 본 발명의 실시예5에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.

도 14는 도 13에 도시된 회로의 동작을 나타내는 신호 파형도.

도 15는 본 발명의 실시예6에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.

도 16은 본 발명의 실시예7에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.

도 17은 도 16에 도시된 가변 용량 소자에 의한 디커플링 용량의 실현 배치를 개략적으로 도시한 도면.

도 18은 본 발명의 실시예8에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.

도 19는 도 18에 도시된 구성의 프리차지 기간의 상태를 개념적으로 도시한 도면.

도 20은 도 18에 도시된 구성의 감지 증폭기 완료시의 상태를 개념적으로 도시한 도면.

도 21은 도 18에서의 구성의 비트선 및 감지 전원선의 전위의 변화를 개략적으로 나타낸 도면.

도 22는 본 발명의 실시예8에서의 감지 동작 개시 직후의 P 감지 증폭기 트랜지스터의 인가 전압을 개략적으로 도시한 도면.

도 23은 본 발명의 실시예8에 따르는 반도체 기억 장치의 어레이부의 구성을 개략적으로 도시한 도면.

도 24는 본 발명의 실시예8에서의 용량 소자의 배치를 개략적으로 도시한 도면.

도 25는 도 24에 도시된 파선(24A-24A')에 따른 단면 구조를 개략적으로 도시한 도면.

도 26은 본 발명의 실시예8에 있어서의 감지 전원 회로의 구성을 개략적으로 도시한 도면.

도 27은 종래의 반도체 기억 장치의 어레이부의 구성을 나타내는 도면.

도 28은 도 27에 도시된 구성의 동작을 나타내는 신호 파형도.

도 29는 종래의 어레이 강압 회로의 구성을 나타내는 도면.

도 30은 종래의 반도체 기억 장치의 메모리셀의 단면 구조를 개략적으로 도시한 도면.

도 31a는 종래의 반도체 기억 장치의 메모리셀 인가 전압을 개략적으로 나타내는 도면.

도 31b는, 종래의 BSG 방식의 메모리셀의 인가 전압을 나타내는 도면.

도 32a는 종래의 BSG 방식의 전원 배치를 개략적으로 나타내는 도면.

도 32b는 도 32a에 도시된 전원 배치의 문제점을 설명하기 위한 신호 파형도.

도 33은 종래의 BSG 방식의 감지 증폭기 회로의 감지 동작 직후의 인가 전압을 나타내는 도면.

＜도면의 주요 부분에 대한 부호의 설명＞

1, 3 : 감지 전원선

2 : 어레이 강압 회로

4 : 감지 전원 회로

5 : 감지 증폭기 회로군

10 : 디커플링 용량

11 : 스위칭 트랜지스터

[실시예1]

도 1은, 본 발명의 실시예1에 따르는 반도체 기억 장치의 주요부의 구성을 나타내는 도면이다. 도 1에서, 이 반도체 기억 장치는, 외부 전원 전압 ext. Vcc를 강압하여 감지 전원선(1) 상에 P 감지 전원 전압 Vsap(=Vdds)를 생성시키는 어레이 강압 회로(2)와, 감지 활성화 신호 ZSE에 따라 다이내믹하게 그 전압 레벨이 변화하는 N 감지 전원 전압 Vsan을 N 감지 전원선(3) 상에 발생시키는 N 감지 전원 회로(4)를 포함한다. 감지 전원선(1 및 3) 상의 감지 전원 전압 Vsap 및 Vsan은, 감지 증폭기 회로군(5)에 포함되는 감지 증폭기 회로에 공통으로 주어진다. 이 감지 증폭기 회로군(5)에 포함되는 감지 증폭기 회로는, 감지 증폭기 활성화 신호 SON 및 ZSOP에 응답하여 활성화된다.

감지 전원 회로(4)는, N 감지 전원선(3)과 접지 노드사이에 결합되는 디커플링 용량(10)과, 감지 활성화 신호 ZSE의 비활성화시 도통하고, N 감지 전원선(3)을 접지 노드에 접속하는 스위칭 트랜지스터(11)를 포함한다. 디커플링 용량(10)은, 충분히 큰 용량치를 갖고 있고, 감지 활성화 신호 ZSE의 비활성화시(H 레벨) 그 양 전극이 접지 노드에 접속되고, 한편 감지 활성화 신호 ZSE의 활성 상태에서는 스위칭 트랜지스터(11)가 비도통 상태가 되고, 이 N 감지 전원선(3) 상의 감지 전원 전압 Vsan은, 디커플링 용량(10)의 용량치와 감지 증폭기가 구동하는 부하 용량의 용량치에 따라 결정되는 전압 레벨로 변화한다. N 감지 전원 전압 Vsan은, 감지 증폭기 회로군(5)으로부터의 방전 전류에 의해, 디커플링 용량(10)이 충전되기 때문에, 그 전압 레벨이 상승하고, 이에 따라 비트선의 L 레벨 데이터에 상당하는 전압 레벨을, 접지 전압 레벨보다도 높인다.

또, 어레이 강압 회로(2)는, 도 29에 도시된 내부 강압 회로와 동일한 구성을 구비하고, 도시하지 않은 기준 전압과 P 감지 전원 전압 Vsap와의 비교 결과에 따라 외부 전원 노드로부터 전류를 공급하여, 이 P 감지 전원 전압 Vsap를 소정 전압 레벨로 유지한다.

도 2는, 본 발명에 따르는 반도체 기억 장치의 어레이부의 구성을 나타내는 도면이다. 도 2에서는, 비트선쌍 BLa, /BLa 및 BLb, /BLb와 워드선 WL을 대표적으로 나타낸다. 워드선 WL과 비트선 BLa 및 BLb 각각의 교차부에 대응하여 메모리셀 MC가 배치된다. 이 메모리셀 MC는, 종래와 마찬가지로, 메모리셀 캐패시터 Cs 및 액세스 트랜지스터 MT를 포함한다. 액세스 트랜지스터 MT의 백 게이트(기판 영역)으로는, 접지 전압 GND가 기판 바이어스 전압 Vbb로서 인가된다.

비트선쌍 BLa 및 /BLa에 대해, 또한 이퀄라이즈 지시 신호 φBE에 응답하여, 비트선 BLa 및 /BLa를 단락하는 비트선 이퀄라이즈 회로 BE와, 프리차지 지시 신호 φBP에 따라 비트선 BLa, /BLa에 중간 전압 Vble를 전달하는 프리차지 회로 BP가 설치된다. 비트선 이퀄라이즈 회로 BE는, 이퀄라이즈 지시 신호 φBE를 게이트에 수취하는 n 채널 MOS 트랜지스터 Q9를 포함한다. 비트선 프리차지 회로 BP는, 프리차지 지시 신호 φBP에 응답하여 도통하고, 프리차지 전압 Vble를 비트선 BLa 및 /BLa에 각각 전달하는 n 채널 MOS 트랜지스터 Q7 및 Q8을 포함한다.

비트선 BLa 및 /BLa에 대해 감지 증폭기 회로 S/A가 설치된다. 감지 증폭기 회로 S/A는, 게이트와 드레인이 교차 결합되는 n 채널 MOS 트랜지스터 Q1 및 Q2로 구성되는 N 감지 증폭기와, 게이트와 드레인이 교차 결합되는 p 채널 MOS 트랜지스터 Q4 및 Q5로 구성되는 P 감지 증폭기와, 감지 증폭기 활성화 신호 SON에 응답하여 도통하고, N 감지 전원선(3)을 MOS 트랜지스터 Q1 및 Q2의 소스 노드에 결합하는 n 채널 MOS 트랜지스터 Q3과, 감지 증폭기 활성화 신호 ZSOP의 활성화에 응답하여 MOS 트랜지스터 Q4 및 Q5의 소스 노드에 P 감지 전원선(1) 상의 P 감지 전원 전압 Vsap를 전달하는 p 채널 MOS 트랜지스터 Q6을 포함한다.

비트선쌍 BLb 및 /BLb에도, 비트선쌍 BLa 및 /BLa와 마찬가지로, 비트선 이퀄라이즈 회로 BE, 비트선 프리차지 회로 BP 및 감지 증폭기 회로 S/A가 설치된다. N 감지 전원 회로(4)로부터 N 감지 전원선(3) 상에 부여되는 N 감지 전원 전압 Vsan이, 이들 감지 증폭기 회로 S/A에 공통으로 부여되고, 또한 어레이 강압 회로(2)로부터의 P 감지 전원 전압 Vsap도, 감지 증폭기 회로 S/A에 공통으로 제공된다.

도 2에 도시된 구성에서, 감지 증폭기 회로 S/A 각각에 대응하여, 감지 증폭기 활성화용의 MOS 트랜지스터 Q3 및 Q6이 설치되어 있다. 그러나, 이들 감지 증폭기 활성화용의 MOS 트랜지스터 Q3 및 Q6은, 복수의 감지 증폭기 회로 S/A에서 공유되는 바와 같이 구성되어도 좋다. 즉, 소정수의 감지 증폭기 회로 S/A에 대해 1개의 MOS 트랜지스터 Q3 및 1개의 MOS 트랜지스터 Q6이 설치되어도 좋다. 비트선쌍 BLa, /BLa, BLb, /BLb에는, 각각 기생 용량(비트선 부하) Cb가 존재한다. 이어서, 이 도 2에 도시된 구성의 동작에 대해 설명한다.

도 3은, 본 발명의 실시예1에 따르는 반도체 기억 장치의 프리차지 기간(스탠바이 상태)의 각 회로의 상태를 개념적으로 도시한 도면이다. 도 3에서는, 각 스위칭 트랜지스터는, 기계적 스위치로 나타낸다. 이 프리차지 기간에서는, 비트선 프리차지 회로 BP 및 비트선 이퀄라이즈 회로 BE에 포함되는 트랜지스터(Q7-Q9)는 전부 도통 상태이고, 비트선 BL 및 /BL은, 중간 전압 Vble의 전압 레벨로 유지된다. 이 이퀄라이즈 회로 BE의 도통에 따라, 전의 사이클에서의 감지 동작에 따라 H 레벨 및 L 레벨로 확정한 비트선 BL 및 /BL을 단락함으로써, 중간 전압 Vble이 생성된다. 여기서, 중간 전압 Vble은, (Vdds+Vbsg)/2이다. 이 프리차지 기간이 긴 경우에도 안정적으로 비트선 프리차지 전압을 유지하기 위해, 비트선 프리차지 회로 BP를 이용하여, 이들 비트선 BL 및 /BL에 중간 전압 Vble을 공급한다. 메모리셀 MC에서는, 액세스 트랜지스터는 비도통 상태이고, 스토리지 노드 SN은 비트선 /BL로부터 분리되어 있다. 이 스토리지 노드 SN에는, L 레벨 데이터(전압 Vbsg0)가 저장되어 있다.

또한, 감지 증폭기 회로 S/A는 비활성 상태이고, 즉 감지 증폭기 활성화용의 트랜지스터(Q3 및 Q6)가 비도통 상태에 있고, 감지 전원선(1 및 3)과 비트선 BL 및 /BL이 분리되고 있다. 여기서, 도 2에 도시된 구성에 있어서 감지 증폭기 회로 S/A의 소스 노드는, 도시하지 않은 이퀄라이즈 회로에 의해, 중간 전압 레벨로 이퀄라이즈되어 있고, 이 프리차지 기간 중, 감지 증폭기 활성화 트랜지스터뿐만 아니라, 감지 동작용의 MOS 트랜지스터 Q1, Q2, Q4 및 Q5도 전부 비도통 상태에 있다. 어레이 강압 회로(VDC : 2)는, 이 프리차지 기간 중에서도 동작하여, 일정한 전압 레벨의 P 감지 전원 전압 Vsap를 공급한다. 여기서, 이 어레이 강압 회로(2)는, 항상 동작하는 스탠바이 어레이 강압 회로와, 감지 동작이 행해질 때만 동작하는 큰 전류 구동력을 갖는 액티브 강압 회로 양자를 포함하는 구성이라도 좋다.

N 감지 전원 회로(4)에서는, 스위칭 트랜지스터(11)가 도통 상태에 있고, 디커플링 용량(10) 및 N 감지 전원선(3)은 접지 전압 GND를 수취하고 있다. 이 디커플링 용량(10)은, 양전극 노드사이의 전위차는 0이 되기 때문에, 축적 전하량은 0이다.

도 4는, 감지 동작 완료시의 각 회로의 상태 및 전압 분포를 개념적으로 도시한 도면이다. 감지 동작시에는, 우선 N 감지 전원 회로(4)에서, 스위칭 트랜지스터(11)가 비도통 상태가 되고, 또한 감지 증폭기 회로 S/A에 있어서, 활성화 트랜지스터가 도통하고, 이들 감지 전원선(1 및 3)이 감지 증폭기 회로 S/A를 통해 비트선 BL 및 /BL에 결합된다. 여기서, 비트선/BL에 L 레벨 데이터가 판독되고, 비트선 BL은, H 레벨로 구동되는 경우의 감지 전원선(1 및 3)과 비트선 BL 및 /BL과의 접속을 나타낸다. 비트선 이퀄라이즈 회로 BE 및 비트선 프리차지 회로 BP는 비활성 상태에 있다. 따라서, 감지 완료시에는, 비트선 BL의 전압 Vblh는, P 감지 전원 전압 Vdds와 동일하고, 또한 비트선/BL은, 그 전압 Vbl1이, 승압 소스 접지 전압 Vbsg 레벨이 된다. 비트선/BL의 전압 Vbl1은, 메모리셀 캐패시터 Cs 및 비트선 부하 용량 Cb와 디커플링 용량(10)사이의 전하의 재배분에 의해 생긴다. 디커플링 용량(10)의 용량치를 Cd로 하면, 전하의 보존측으로부터 다음 식을 얻을 수 있다.

일반적으로, L 레벨 데이터의 유지 시간은 매우 길어(기판에의 누설 전류 등에서는 그 전압 레벨이 저하할 뿐으로, 스택 캐패시터 구조에서는 플러스 전하 유입에 의해, 이 전압 레벨이 상승하는 등의 소프트 에러가 생기는 확률은 작음), 실사용 상 거의 소실하지 않는다. 즉, Vbsg0=Vbsg이다. 또한, 중간 전압 Vble는, (Vdds+Vbsg)/2이기 때문에, 상기 수학식 3은, 다음 수학식 3a로 환원된다.

상기 수학식 3a에서, 좌변은 비트선 /BL에서의 전하의 변동량을 나타내고, 우변은 디커플링 용량(10)에서의 전하의 변동량을 나타내고, 이들 전하의 변동량이 일치하도록 L 레벨 전압 Vbsg의 전압 레벨이 결정된다. 즉, 메모리셀의 데이터 유지 특성으로부터 필요해지는 전압 Vbsg의 레벨이 결정되면, 디커플링 용량(10)이 필요한 용량치 Cd의 값을 일의적으로 결정할 수 있다.

상기 수학식 3a에서는, 메모리 캐패시터 Cs의 항이 존재하지 않는다. 따라서, 감지 동작 대상이 되는 블록(블록 분할 동작을 상정함) 내에서 비트선쌍 중 L 레벨 데이터가 기입된 메모리셀의 수에 의존하지 않고, 전체적으로 필요한 디커플링 용량(10)의 용량치 Cd의 값이 결정된다. 감지 동작 대상이 되는 메모리 블록 내의 비트선쌍의 수를 N으로 하고, 디커플링 용량(10)이 필요한 용량치를 Cd1로 하면, 상기 수학식 3a로부터 다음 수학식(4)을 얻을 수 있다.

도 5s는, 종래의 BSG 방식에서의 감지 전원 전압 및 비트선 전압의 변화를 나타내고, 도 5b는, 본 발명에 따르는 BSG 방식에서의 감지 전원 전압 및 비트선 전압의 변화를 나타내는 도면이다. 이들 도 5s 및 도 5b에서는, 각 동작에서 안정 상태가 된 후의 전위를 나타내고, 예를 들면 감지 개시 직후의 과도적인 감지 전원 전압의 변동은 나타내지 않는다. P 감지 전원 전압 Vdds는, 예를 들면 1.8V로 설정되고, 승압 소스 접지 전압 Vbsg는, 예를 들면 0.4V로 설정된다. 이 경우, 중간 전압 Vble는, 1.1V가 된다.

종래의 BSG 방식의 경우, 도 5a에 도시된 바와 같이 N 감지 전원 전압 Vsan은, 승압 소스 접지 전압 Vbsg의 전압 레벨로 유지된다. 감지 동작이 행해짐에 따라, 이 비트선 상의 중간 전압 Vble이 각각 P 감지 전원 전압 Vsap 레벨 및 N 감지 전원 전압 Vsan 레벨로 충방전되고, 비트선 전압이 H 레벨 데이터 전압 Vblh 및 L 레벨 데이터 전압 Vbl1로 확정한다. 이 경우, 메모리셀로부터의 판독 전압은 명확하게는 나타나지 않는다. 감지 동작 개시 직후의 N 감지 증폭기에 포함되는 MOS 트랜지스터 Q1 및 Q2의 게이트-소스간 전압 Vgsn0은, 도 5c에 도시된 바와 같이, Vble-Vsan=0.7V 정도가 되고, MOS 트랜지스터 Q1 및 Q2의 임계치 전압에 가까운 전압 레벨이 된다. 따라서, 이 경우 승압 소스 접지 전압 Vbsg의 발생 회로의 전류 구동력이 작은 경우, 이 감지 개시시의 전압 Vsan의 상승에 의해서는, 이들 MOS 트랜지스터 Q1 및 Q2가 충분히 온 상태가 되지 않고, 방전 동작을 고속으로 행할 수 없게 되는 것을 생각할 수 있다.

한편, 본 발명의 경우, 도 5b에 도시된 바와 같이, 프리차지 상태에서는, N 감지 전원 전압 Vsan이 접지 전압 GND 레벨이다. 비트선의 중간 전압 Vble (판독 전압은 무시함)이, 용량 분할에 의해 방전되어, 승압 소스 접지 전압 Vbsg 레벨까지 저하한다. 이 감지 동작 개시시에는, 비트선의 전압 Vble와 N 감지 전원 전압 Vsan의 전압차는, 중간 전압 Vble 레벨이다. 따라서, 이 도 5c에 도시된 바와 같이, N 감지 증폭기의 MOS 트랜지스터 Q1 및 Q2의 게이트-소스간 전압 Vgsn0은, 종래의 BSG 방식에 비교하여, 승압 소스 접지 전압 Vbsg만큼 크게 할 수 있다. 이 경우, 감지 개시시에, 전압 Vbsgn0이 약 1.1V가 되고, N 감지 증폭기의 MOS 트랜지스터 Q1 및 Q2는 확실하게 온 상태로 하여, 감지 동작을 행할 수 있다.

또한, 본 발명에 따르면, 프리차지 기간 중에는, 이 N 감지 전원 전압 Vsan은, 접지 전압 GND 레벨로 유지되어 있고, 이 프리차지 기간 중, N 감지 전원선을 전압 Vbsg 레벨로 유지할 필요가 없어, 이 전압 Vbsg를 발생시키는 회로가 불필요해져, 소비 전류를 저감시킬 수 있다.

또한, 감지 동작 개시 직후 N 감지 증폭기의 N채널 MOS 트랜지스터는 포화 영역에서 동작하고 있다. 따라서, 임계치 전압 Vthn을 0.5V로 하면, 2승측에 따르는 드레인 전류로부터, (1.1-0.5)²/(0.7-0.5)²=9가 되고, 본 발명의 경우, 종래의 BSG 방식에 비해, 감지 동작 개시 직후, N 감지 증폭기의 전류 구동 능력은, 종래 방식에 비해 9배의 크기가 되고, 고속의 감지 동작이 실현된다. 이에 따라, 통상 동작에 대해서도, 마찬가지로 감지 시간이 짧아지고, 고속 액세스가 실현된다.

또, 비트선 프리차지용의 중간 전압 Vble는, 전원 전압 Vdds의 저항 분할 등에 의해 생성되는 기준 전압에 기초하여 발생된다.

이상과 같이, 본 발명의 실시예1에 따르면, N 감지 전원선에 프리차지 기간 소정 전압으로 프리차지되는 디커플링 용량을 접속하고, 이 디커플링 용량에 축적된 전하를 이용하여 비트선 방전을 행하기 때문에, 전하의 재배분에 의해 비트선 상에 안정적으로 승압 소스 접지 전압 Vbsg를 생성시킬 수 있고, 또한 고속의 감지 동작도 실현할 수 있다.

[실시예2]

도 6은, 본 발명의 실시예2에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 6에서, 이 반도체 기억 장치는, 행렬형으로 배열되는 복수의 메모리 블록 MB00, MB01, MB10, MBl1, ···을 구비한다. 메모리 블록 MB00, MB01, MB10, MB11의 각각은 행렬형으로 배열되는 복수의 메모리셀을 지니고, 또한 각 메모리셀의 행에 대응하여 배치되는 서브 워드선 SWL을 포함한다. 메모리 블록 MB00∼MB11 각각에 대해, 서브 워드선을 선택 상태로 구동하기 위한 서브 워드 드라이버 SWD00∼SWD11이 배치된다. 행 방향으로 정렬하여 배치되는 메모리 블록의 각 서브 워드선 SWL에 대응하여 공통으로 메인 워드선 MWL이 배치된다. 도 6에서, 메모리 블록 MB00 및 MB01에 대해 설치되는 메인 워드선 MWL을 대표적으로 나타낸다. 행 방향으로 정렬하여 배치되는 메모리 블록이 1개의 행 블록을 구성하고, 행 블록 각각에 대응하여 메인 워드선을 선택 상태로 구동하기 위한 메인 워드 드라이버 MWD0, MWD1,…이 배치된다.

열 방향에서 인접하는 메모리 블록사이에, 감지 증폭기 회로군 SAB00∼SAB11이 배치된다. 감지 증폭기 회로군 SAB00∼SAB11은, 대응의 메모리 블록의 각 열에 대응하여 배치되는 감지 증폭기 회로를 포함하고, 열 방향에서 인접하는 메모리 블록에 의해 공유된다.

행 방향으로 정렬하는 감지 증폭기 회로군 SAB00, SAB01,…에 대해 감지 제어 회로 SCT0이 배치되고, 또한 행 방향으로 정렬하는 감지 증폭기 회로군 SAB10, SAB11,···에 대해 감지 제어 회로 SCT1이 배치된다. 행 블록 단위로, 감지 증폭기 회로가 제어되고, 1개의 메인 워드선 MWL이 선택되고, 1개의 행 블록이 선택 상태가 되고, 남은 메모리 블록은 비선택 상태(프리차지 상태)를 유지한다.

행 방향으로 정렬하여 배치되는 감지 증폭기 회로군 SAB00, SAB01,…에 대해 N 감지 전원 회로(4-0)가 배치되고, 또한 행 방향으로 정렬하여 배치되는 감지 증폭기 회로군 SAB10, SABl1,···에 대해 N 감지 전원 회로(4-1)가 설치된다. N 감지 전원 회로(4-0 및 4-1)의 각각은 대응하는 행 블록에 대해 설치된 감지 증폭기 회로군에 대해, N 감지 전원 전압 Vsan을 전달한다. 이들 감지 증폭기 회로군 SAB00, SAB01, SABl0, SAB11,···에 대해 공통으로, 어레이 강압 회로(VDC : 2)가 설치된다. 이 어레이 전원 회로(VDC)로부터의 전원 전압 Vdds가, P 감지 전원 전압 Vsap로서 감지 증폭기 회로군 SAB00, SAB01, SAB10, SAB11,…에 대해 공통으로 부여된다.

또, 도 6에서 파선 블록으로 나타내는 선에 N 감지 전원 회로(4)가 강압 회로 VDC와 마찬가지로 메모리 블록 MB00-MBl1(복수의 행 블록)에 공통으로 설치되고, 공통의 N 감지 접지선에 디커플링 용량이 접속되어도 좋다. 큰 용량치의 디커플링 용량을 선택 감지 증폭기 회로군을 이용할 수 있다. 공통 N 감지 접지선은 전 행 블록에 공통으로 배치되고, 선택 감지 증폭기 회로군만이 공통 N 감지 접지선 상의 전압을 소비한다.

N 감지 전원 회로(4-0 및 4-1, …)의 각각은 대응하는 행 블록에 대해 설치된 감지 증폭기 회로군을 구동하는 것이 요구될 뿐이다. 따라서, 그 디커플링 용량은, 대응하는 행 블록에 포함되는 비트선 부하의 전체의 용량치에 의해 그 용량치가 결정된다. 디커플링 용량(10)의 배치에 대해 요구되는 가장 기본적인 조건은, 감지 증폭기 회로로부터 디커플링 용량까지의 배선 임피던스가 낮은 것이다. 이들 감지 증폭기 회로 S/A 및 디커플링 용량(10)이 저임피던스로 결합되는 경우, 비트선 부하 용량 Cb와 디커플링 용량(10)사이에서 고속이고 또한 효율적으로 전하가 전송되고, 승압 소스 접지 전압 Vbsg를 안정적이고 또한 고속으로 발생시킬 수 있고, 감지 동작을 고속화할 수 있다. 본 실시예2에서는, 이 디커플링 용량을, 대응하는 행 블록 내에서 분산하여 감지 증폭기 회로군의 근방에 배치하고, 비트선 부하 용량과 디커플링 용량사이의 임피던스를 낮추는 것을 도모한다.

도 7a는, 본 발명의 실시예2에서 이용되는 디커플링 용량의 단위 용량이 구성을 나타내는 도면이다. 이 단위 용량(10a)은, 소스, 드레인 및 백 게이트(기판 영역)에 접지 전압 GND를 수취하고, 게이트에 감지 전원 전압 Vsan을 수취하는 n채널 MOS 트랜지스터로 구성된다. 즉, 소점유 면적에서 큰 용량치를 실현하는 NMOS 캐패시터를 단위 용량(10a)으로 하여 이용한다. 이 NMOS 캐패시터(10a)의 게이트가, N 감지 전원선에 접속된다. MOS 트랜지스터(10a)는 저임계치 전압을 지니고, 바람직하게는 디프레션형 MOS 트랜지스터이고, 게이트 전압 Vsan이 낮아도 충분히 온 상태가 된다.

도 7b는, 디커플링 용량의 배치를 개략적으로 도시한 도면이다. 도 7b에 도시된 구성에 있어서, 메모리 블록 MB에 인접하는 감지 증폭기 회로군에 포함되는 N 감지 증폭기 배치 영역 SAN과 P 감지 증폭기 배치 영역 SAP사이의 영역 CDL에, 단위 용량(10a)이 분산하여 배치된다. 이 메모리 블록 MB에 대응하여, 서브 워드 드라이버 SWD가 배치되어 있고, 이 서브 워드 드라이버에 포함되는 n 채널 MOS 트랜지스터 배치 영역 SWDN을 서브 워드 드라이버 배치 영역의 대표로서 나타낸다.

이 서브 워드 드라이버 영역 SWDN은, P 웰 영역이고, 이 영역 SWDN에 형성되는 n 채널 MOS 트랜지스터는, 도 7c에 도시된 바와 같이, 그 소스 노드(15) 및 백 게이트(기판 영역 : 16)가 모두 접지 전압 GND를 수취하도록 결합된다.

P 감지 배치 영역 SAP는, N 웰 영역이고, 이 영역에 형성되는 P 감지 활성화 트랜지스터는, 도 7d에 도시된 바와 같이, 그 백 게이트(16) 및 소스 노드(15)가, P 감지 전원 전압 Vsap를 수취하도록 결합된다. 또한, N 감지 증폭기 배치 영역 SAN은, P 웰 또는 기판 영역이고, 이 영역에 형성되는 감지 증폭기 활성화 트랜지스터는, 도 7e에 도시된 바와 같이 소스 노드 및 백 게이트(16)가, N 감지 전원 전압 Vsan을 수취한다.

이들 영역 SAP 및 SAN사이의 P형 기판 영역 내에 배치되는 단위 용량은, 도 7a에 도시된 바와 같이, 그 소스 및 드레인 노드(15)에 백게이트(16)가, 이 서브 워드 드라이버에 부여되는 접지 전압 GND를 수취하도록 결합되고, 또한 그 게이트(17)에, N 감지 전원 전압 Vsan을 수취한다. 감지 증폭기 SAN에 인접하여, 이 디커플링 용량을 구성하는 단위 용량이 배치되어 있기 때문에, 이 디커플링 용량과 감지 증폭기 S/A를 통한 비트선 부하와의 거리가 짧아지고, 저임피던스로 디커플링 용량과 비트선을 결합할 수 있다.

도 8a는, 이 단위 용량의 배치의 다른 구성을 나타내는 도면이다. 이 도 8a에 도시된 배치에서는, 서브 워드 드라이버 배치 영역 SWDN과 메모리 블록 MB사이의 영역에, 단위 용량 배치 영역 CDL이 설치된다. 메모리 블록 MB의 기판 영역은, P형 기판 영역이다. 서브 워드 드라이버의 n 채널 MOS 트랜지스터를 배치하는 영역 SWDN도, P 웰 또는 기판 영역이다. 이들 P형 영역사이에 더욱, 단위 용량을 배치하기 때문에 영역 CDL을 P 웰 또는 기판으로 형성하고, 영역 SWDN 및 단위 용량 배치 영역 CDL의 P 웰 전위를 공통으로 하고, 또한 접지 전압 GND를, 이 배치 영역 CDL 내에 설치되는 NMOS 캐패시터의 소스/드레인에 인가한다. 이 배치 영역 CDL 내에 설치되는 NMOS 캐패시터의 게이트로에는, N 감지 전원 전압 Vsan이 주어진다.

따라서, 도 8b에 도시된 바와 같이, 영역 SWDN에 배치되는 서브 워드 드라이버에 포함되는 n 채널 MOS 트랜지스터 TRD는, 그 백 게이트 및 소스가 접지 전압 GND를 수취하도록 결합되고, 또한 영역 CDL에 배치되는 NMOS 트랜지스터도, 그 드레인 및 소스가 동일 접지 전압 GND를 수취하도록 결합되고, 또한 그 게이트에, N 감지 전원 전압 Vsan을 수취한다. 이 단위 용량(10a) 및 드라이브 트랜지스터 TRD의 백 게이트는, 동일 P 웰 또는 기판 영역이고, 동일 바이어스 전압이 인가된다.

단위 용량(10a)으로서는, 전압 Vbsg의 전압 레벨이 접지 전압보다도 조금 높은 전압 레벨이고, 캐패시터로서 기능시키기 위해서는, 디프레션형의 n 채널 MOS 트랜지스터의 게이트 용량을 이용하는 것을 생각할 수 있다. 이 영역 CDL 및 SWDN을 공통의 P 웰 영역으로 하여, 접지 전압 GND를 공통으로 함으로써, 나중에 상세하게 설명하겠지만 노이즈 내성을 개선할 수 있다. 또한, 도 8a에 도시된 구성의 경우, 영역 CDL에서 백 게이트에의 접지 전압을 공급하기 위한 컨택트가 불필요해지고, 기판 컨택트 영역에 요구되는 면적이 저감되고, 이 디커플링 용량을 배치함에 따른 면적 증가를 작게 할 수 있다.

현실적으로는, 실제의 디커플링 용량의 성능 및 레이아웃 면적의 관계에 따라, 도 7b 및 도 8a에 도시된 배치 중 어느 하나 또는 양자 조합하여 이용하는 것 중 어느 한 구성이 이용된다.

이상과 같이, 본 발명의 실시예2에 따르면, 감지 증폭기 배치 영역 또는 서브 워드 드라이버 배치 영역에 인접하여, 디커플링용의 용량 소자를 분산하여 배치하고 있어, 이 디커플링 용량에 프리차지된 전하의 전송 및 재배분을 효율적이고 또한 고속으로 행할 수 있어, 감지 동작에 악영향을 미치게 하지 않고 리프레시 특성을 개선할 수 있다.

[실시예3]

도 9는, 본 발명의 실시예3에 따르는 반도체 기억 장치의 주요부의 구성을 나타내는 도면이다. 이 도 9에 도시된 구성에서, 메모리 블록 MB 및 N 감지 증폭기 배치 영역 SAN 및 서브 워드 드라이버의 NMOS 드라이버 배치 영역 SWDN은, P 웰내에 형성된다. 이 P 웰 하부에, 하부 N 웰(30)을 연장하여 형성한다. 하부 N웰(30)의 하부에는, P형 기판이 배치된다. 하부 N 웰(30)의 상부의 P 웰 및 하부의 P형 반도체 기판사이에 형성되는 접합 용량을 디커플링 용량으로서 이용한다. 이에 따라, 디커플링 용량을 어레이내에 배치하는 경우에도, 이 디커플링 용량 전용의 영역을 설치할 필요가 없어, 면적 증가를 억제할 수 있다. 이 하부 N 웰(30)이, 메모리 블록 MB 단위로 설치되고, 인접하는 메모리 블록의 하부 N 웰로 분리된다. 이것은, 메모리 블록간 영역에 있어서, 다른 구성 요소가 형성되고, 하부 N 웰을 연장시키는 경우, 다른 제어 회로등의 구성 요소를 배치하는 것이 곤란해질 가능성이 생기기 때문이다.

도 10은, 도 9에 도시된 파선(9A-9A')에 따른 단면 구조를 개략적으로 도시한 도면이다. 감지 증폭기 배치 영역 SAP 및 SAN 및 메모리 블록 MB에 공통으로 P 기판(35)이 설치된다. 이 P 기판(35)은, 웰 영역이라도 좋고, 아직 에피택셜층이라도 좋다.

P 감지 배치 영역 SAP에서는, 이 P 기판(35) 표면에 N 웰(36)이 형성된다. 이 N 웰(36)의 표면에, 고농도 P형 불순물 영역(37a 및 37b)이 형성되고, 이들 불순물 영역(37a 및 37b)사이의 채널 영역 상에 게이트 전극층(38)이 형성된다. 불순물 영역(37a)은 도전층(39)을 통해 P 감지 전원 전압 Vsap를 수취한다. 불순물 영역(37b)은, 도시하지 않은 P 감지 트랜지스터를 통해 비트선 BL 또는 /BL에 결합된다. 이 도 10에서는, P 감지 증폭기 배치 영역 SAP에서, P 감지 증폭기 활성화 트랜지스터만을 나타내고, P 감지 증폭기는 나타나지 않지만, 마찬가지로 이 N 웰(36) 내에 이들 P 감지 증폭기를 구성하는 MOS 트랜지스터가 배치된다.

N 감지 배치 영역 SAN에서는, P 웰(40) 상에 고농도 N형 불순물 영역(41a 및 41b)이 형성된다. 이들 불순물 영역(41a 및 41b)사이의 채널 영역 상에, 게이트 전극층(42)이 배치된다. 이 P 웰(40)을 둘러싸도록 또한 메모리 블록 영역 내의 메모리셀 배치 영역 전체의 하부에 걸쳐 연장하는 하부 N 웰(30)이 배치된다. 이 하부 N 웰(30)에 의해, N 감지 증폭기 배치 영역 SAN의 P 웰과 메모리 블록 MB의 메모리셀 배치 영역의 P형 기판과는 분리된다.

불순물 영역(41b)은 도전층(45)을 통해 N 감지 전원 전압 Vsan을 수취하고, 또한 하부 N 웰(30)은, 그 표면에 형성된 고농도 N형 불순물 영역(46) 및 도전층(44)을 통해, 도전층(43)(감지 전원선)을 통해 부여되는 N 감지 전원 전압 Vsan을 수취한다. 이 하부 N 웰(30)과 P 기판(35)사이의 접합 용량을 디커플링 용량 Cd1로서 이용하고, 또한 마찬가지로 이 하부 N 웰(30)과 P 웰(40)사이의 접합 용량도, 디커플링 용량 Cd1로서 이용한다. 메모리 블록 MB가 비교적 넓은 면적을 갖고 있고, 용량치가 큰 접합 용량을 이 하부 N 웰(30)에 의해 실현할 수 있다.

이 하부 N 웰(30)은, 메모리 블록 내에서 연장하여 배치될 뿐으로, 그 메모리 블록 단부에서 종단된다. 또한, P 웰(40)에서, 불순물 영역(41a)은, 도시하지 않은 N 감지 증폭기 트랜지스터를 통해 비트선 BL 또는 /BL에 결합된다. 불순물 영역(41a 및 41b) 및 게이트 전극층(42)에 의해, N 감지 증폭기 활성화 트랜지스터가 형성된다.

또, 도 10에서는 명확하게 나타나지 않지만, N 웰(36)은, P 감지 전원 전압 Vsap를 수취하고, 또한 P 웰(40)도, N 감지 전원 전압 Vsan을 수취한다. 이것은, 도 9에 도시된 백 게이트 컨택트홀(16)에, 각각 대응하는 감지 전원 전압 Vsan/Vsap가 제공하는 구성으로부터 분명히 알 수 있다.

도 11은, 도 9에 도시된 파선(9B-9B')의 단면 구조를 개략적으로 도시한 도면이다. 이 도 11에 도시된 바와 같이, P 기판(35)에 있어서, 하부 N 웰(30)이, 매립층으로 하여, 행 방향으로 연장하여 배치되고, 메모리 블록의 종단부 및 서브 워드 드라이버 배치 영역 단부에서 종단한다. 메모리 블록 및 서브 워드 드라이버의 n 채널 MOS 트랜지스터 배치 영역 SWDN의 P 기판(35)은 연속적으로 연장하고 있다. 서브 워드 드라이버 배치 영역 SWDN에서 표면에 고농도 N형 불순물 영역(51 및 52)이 형성되고, 또한 고농도 P형 불순물 영역(54)이 형성된다. 불순물 영역(51 및 52)사이의 채널 영역 상에 게이트 전극층(53)이 형성된다. 불순물 영역(51)은, 행 방향으로 연장하는 서브 워드선 SWL에 접속되고, 또한 불순물 영역(52 및 54)은, 각각 도전층(55)을 통해 접지 전압 GND를 수취한다. 서브 워드 드라이버는, 이 도 11에 나타나지 않은 메인 워드선 상의 신호를 따라 서브 워드선 SWL을 선택 상태로 구동한다. 이 도 11에서는, 서브 워드선 SWL을 비선택 상태로 유지하기 위한 n 채널 MOS 트랜지스터만을 나타내고, 이 서브 워드선 SWL을 선택 상태로 구동하는 부분의 구성을 나타나지 않지만, 이것은, 실제로 사용되는 서브 워드 드라이버의 구성에 따라 적당히 배치된다.

도 11에 도시된 구성에서, P 기판(35)은, 접지 전압 GND로 고정된다. 따라서, 하부 N 웰(30)이, 도 10에 도시된 불순물 영역(46)을 통해 N 감지 전원 전압 Vsan을 수취하기 위해, 하부 N 웰(30)과 P 기판(35)사이에 접합 용량이 형성되고, 이들 접합 용량을, 디커플링 용량 Cd1로서 이용할 수 있다. 이 하부 N 웰(30)을 이용하여, 그 메모리 블록 및 N 감지 증폭기 및 서브 워드 드라이버의 n 채널 MOS 트랜지스터 배치 영역 내의 P 기판에 매립하도록 배치함으로써, 넓은 면적에 걸쳐 접합 용량을 형성할 수 있고, 특별한 디커플링 용량 배치 영역을 설치하지 않고 충분한 용량치를 갖는 디커플링 용량을 실현할 수 있다.

또한, 불순물 영역(54)을 설치함으로써, 서브 워드 드라이버의 접지 전압과 동일한 접지 전압에 P 기판(35)이 고정된다. 이 도전층(55) 상을 전달되는 접지 전압 GND는, 비선택 상태의 서브 워드선 SWL로 전달된다. 종래는, 이 서브워드 드라이버에 부여되는 접지 전압 GND와, 승압 소스 접지 전압 Vbsg를 발생시키는 회로의 접지와는 다른 계통으로 되어 있다. 이러한 종래의 BSG 방식의 경우, 서브워드 드라이버에 부여되는 접지 전압 GND와, 승압 소스 접지 전압 Vbsg를 발생시키기 위한 접지 전압은, 상호 독립적으로 노이즈가 생성된다. 따라서, 만약 이 서브 워드 드라이버에 부여되는 접지 전압 GND에 노이즈가 생기고, 또한 비선택 서브 워드선 SWL에 접속되는 액세스 트랜지스터가 대응하는 비트선 BL (또는 /BL)의 전위가 안정된 상태를 생각하면, 이 액세스 트랜지스터의 게이트-소스간 전압 Vgs가 변동하여, 특히 이 비선택 서브 워드선 SWL에, 플러스 전압의 노이즈가 발생한 경우, 상술된 수학식(2)로부터, 비트선 누설 전류 Ilb가 증가하게 되고, 메모리셀의 데이터 보유 특성이 열화함과 함께, 메모리셀로부터의 누설 전류에 의해, 이 승압 소스 접지 전압 Vbsg의 레벨이 변동할 가능성이 생긴다.

그러나, 본 발명의 실시예3에 따르면, 하부 N 웰(30)의 상측 표면에 형성되는 디커플링 용량 Cd1의 일부(1/2 이상)를 통해 서브 워드선 드라이버의 접지 전압 GND와 N 감지 전원 전압이 용량 결합하고 있다. 감지 동작시에 N 감지 전원 전압 Vsan이 소정의 전압 Vbsg와 동일해진 상태에서는, 이 서브 워드선 드라이버에 부여되는 접지 전압 GND에 생긴 노이즈가 이 용량 결합에 의해 동상으로 N 감지 전원 전압 Vsan(=Vbsg)으로 전달된다. 따라서, 비선택 메모리셀의 액세스 트랜지스터의 게이트 및 소스의 전압이 동상으로 변동하기 때문에, 종래에 비해, 게이트-소스간 전압 Vgs의 변동을 억제할 수 있고, 서브 워드 드라이버의 접지 전압 GND의 노이즈에 의한 비트선 누설 전류 Ilb의 증가를 억제할 수 있다.

이상과 같이, 본 발명의 실시예3에 따르면, 메모리 블록 하부에 형성되는 하부 N 웰의 접합 용량을 디커플링 용량으로서 이용함으로써, 레이아웃 면적의 증가를 생기게하지 않고, 또한 액세스 트랜지스터의 게이트-소스간 전압의 접지 전압에 대한 노이즈 내성을 향상시킬 수 있다.

[실시예4]

도 12는, 본 발명의 실시예4에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 12에 도시된 반도체 기억 장치는 4개의 뱅크 BK0-BK3을 포함한다. 뱅크 BK0-BK3은 각각 상호 독립적으로 활성 상태로 구동할 수 있다(워드선 선택 상태로 구동할 수 있음). 따라서, 각 뱅크마다, 어레이 강압 회로(2), 및 N 감지 전원 제어 회로(4a)가 설치된다. 메모리 어레이(60)는 행렬형으로 배열되는 메모리셀 포함하고, 앞의 도 6에 도시된 메모리 블록을 포함한다. 메모리 어레이(60)에 대해, 어레이 강압 회로 VDC는 P 감지 전원선(1)을 통해 P 감지 전원 전압 Vsap를 전달하고, 또한 N 감지 전원선(2)을 통해 N 감지 전원 전압 Vsan이 전달된다. N 감지 전원 회로(2)는, 디커플링 용량으로 하여 메모리 어레이(60) 내에 형성되는 디커플링 용량 Cdli와, 메모리 어레이(60)의 외부에 형성되는 복수의 가변 용량 소자 Cv를 포함하는 디커플링 용량 소자 Cdlo를 포함한다. N 감지 전원 제어 회로(4a)는, 이 N 감지 전원선(2)의 접지 전압에의 접속 및 분리를 제어한다.

도 12에 도시된 바와 같이, 디커플링 용량(10)으로서, 메모리 어레이(60)의 내부 및 외부에 각각 디커플링 용량을 형성함으로써, 이 디커플링 용량의 배치에 의해, 감지 증폭기 회로군 및 서브 워드 드라이버의 레이아웃이 제약을 받는 것을 방지할 수 있다. 또한 메모리 어레이(60)의 곧 외부에, 디커플링 용량 소자 Cdlo를 배치함으로써, 이 N 감지 전원선(2)으로부터 감지 증폭기 회로 S/A에 이르는 배선 길이를 짧게 할 수 있고, 임피던스가 증대하는 것을 억제할 수 있어, 효율적인 전하 전송을 실현할 수 있다. 또한, 어레이 내용량으로는 용량치가 불충분한 경우라도, 어레이외 용량에 의해 필요한 용량치를 추가할 수 있다.

이상과 같이, 본 발명의 실시예4에 따르면, 디커플링 용량을 메모리 어레이의 외부 및 내부 양자로 분산하여 배치하도록 구성하기 때문에, 감지 증폭기 회로군 및 서브 워드 드라이버의 레이아웃에 대한 디커플링 용량의 배치가 악영향을 미치게 하는 것을 방지할 수 있다. 또한, 이 어레이(60)의 외부에 디커플링 용량을 배치함으로써, 예를 들면 레이저 블로우등에 의해, 이 외부의 디커플링 용량 Cd1o의 용량치의 트리밍을, 메모리 어레이(60) 내의 구성 요소에 대해 악영향을 미치게 하지 않고 용이하게 행할 수 있다.

또, 이 메모리 어레이(60)의 외부에 용량 Cdlo를 배치하는 구성에 대해서는, 앞의 도 6에 도시된 구성에서, 행 블록 각각에 대응하여 각 행 블록의 외부에 이 어레이외 용량 소자 Cdlo가 배치되면 좋다.

[실시예5]

도 13은, N 감지 전원 제어 회로(4a)의 구성을 나타내는 도면이다. 도 13에서, N 감지 전원 제어 회로(4a)는, 감지 활성화 신호 ZSE의 비활성화에 응답하여 도통하는 n 채널 MOS 트랜지스터(11)에 더해, 또한 감지 증폭기 활성화 신호 SON의 활성화에 응답하여 소정 기간 N 감지 전원선(3)을 접지 노드에 접속하는 부상 방지 회로를 구비한다.

이 부상 방지 회로는, 감지 증폭기 활성화 신호 SON을 각각 소정 시간 지연하는 세로 접속되는 지연 회로 DLl-DL3과, 이들 지연 회로 DL1-DL3의 출력부에 설치되고, 도통시에 대응하는 지연 회로의 출력 신호를 전달하는 퓨즈 소자 Fl-F3과, 퓨즈 소자 F1-F3 중 어느 하나로부터의 신호를 수취하는 인버터 회로 IV1과, 인버터 회로 IV1의 출력 신호와 감지 증폭기 활성화 신호 SON을 수취하는 AND 회로 AG1과, AND 회로 AG1의 출력 신호가 H 레벨일 때 도통하고, N 감지 전원선(2)을 접지 노드에 접속하는 n 채널 MOS 트랜지스터 NQ1을 포함한다. AND 회로 AG1은, NAND 게이트와 인버터로 구성된다.

퓨즈 소자 F1-F3은, 웨이퍼 프로세스 종료시에 행해지는 레이저 트리밍 공정에서 선택적으로 용단되어 1개만이 도통 상태가 된다. 다음에, 이 도 13에 도시된 N 감지 전원 제어 회로(4a)의 동작을 도 14를 참조하여 설명한다.

프리차지 기간에서는, 감지 활성화 신호 ZSE 및 감지 증폭기 활성화 신호 SON이 모두 비활성 상태에 있고, MOS 트랜지스터(11)가 도통 상태, MOS 트랜지스터 NQ1이 비도통 상태에 있다. 이 상태에서는, N 감지 전원선(3) 상의 N 감지 전원 전압 Vsan은, 접지 전압 GND 레벨로 유지된다.

액티브 사이클이 시작되어 메모리 선택이 행해지면, 계속해서 감지 활성화 신호 ZSE가 활성화되고, MOS 트랜지스터(11)가 비도통 상태가 된다. 계속해서 이 감지 활성화 신호 ZSE의 활성화에 따라, 감지 증폭기 활성화 신호 SON이 H 레벨의 활성 상태로 구동된다. 이 감지 증폭기 활성화 신호 SON의 활성화에 응답하여, AND 회로 AG1로부터의 신호 φS가 소정 기간 H 레벨이 되고, MOS 트랜지스터 NQ1이 도통하고, N 감지 전원선(3)을 접지 노드에 접속한다. 이 감지 증폭기 활성화 신호 SON의 활성 상태에서는 감지 동작이 행해진다. 이 때, 또한 감지 증폭기 활성화 신호 ZSOP에 따라 P 감지 증폭기가 동작한다. 따라서, 그 동안 단순히 비트선 부하 Cb로부터의 전하뿐만 아니라, P 감지 증폭기로부터의 관통 전류도, 이 N 감지 전원선(3)으로 공급된다. 이 P 감지 증폭기로부터의 관통 전류의 전하량 Qlk를, MOS 트랜지스터 NQ1을 소정기간 도통 상태로 하여 접지 노드로 방전하고, N 감지 전원 전압 Vsan이, 소정의 전압 Vbsg보다도 높은 전압 레벨로 구동되는 것을 방지한다.

즉, 앞의 실시예1에서 도출한 수학식(4)에 따라 결정되는 디커플링 용량(10)의 용량치 Cd1은 이상적인 값이고, 이 디커플링 용량과 비트선 부하사이의 전하의 재배분이 행해지고 있다. 따라서, 이 디커플링 용량을 이용한 감지 동작의 부하가 전부 용량성인 것이 전제가 된다. 그러나, 상술된 바와 같이, 감지 동작이 개시하여 비트선쌍 상에서 H 레벨 및 L 레벨 데이터가 확정되기까지의 과도 기간에서는, 감지 증폭기 회로 S/A의 P 감지 증폭기 및 N 감지 증폭기의 MOS 트랜지스터가 모두 도통 상태가 되어 P 감지 전원 전압 Vsap로부터 N 감지 전원 전압 Vsan으로 관통 전류가 흐른다. P 감지 전원 전압 Vsap는, 어레이 강압 회로로부터의 전원 전압 Vdds에 따라, P 감지 전원 전압 Vsap=Vdds가 된다. 이 MOS 트랜지스터 NQ1을 소정 기간 온 상태로 함으로써 관통 전류의 전하 Qlk를 접지 노드로 방전하고, 이 P 감지 증폭기로부터의 관통 전류를 흡수한다.

N 감지 전원선(3)에 관통 전류를 흡수하기 위한 누설 패스를 형성하는 기간은 지연 회로 DL1-DL3에 따라 결정된다. 퓨즈 소자 F1-F3을 선택적으로 용단함으로써, 지연 시간이 조정되고, 따라서 MOS 트랜지스터 NQ1이 도통 상태가 되는 기간을 조정할 수 있다.

여기서, 웨이퍼 레벨에서의 테스트시에, N 감지 전원선(3) 상의 N 감지 전원 전압 Vsan이 상승하는 전압 레벨을 측정하고, 그 측정 결과에 기초하여, 지연단 D1의 지연 시간을 결정한다. 퓨즈 소자 F1-F3의 프로그래밍(용단)은, 통상 반도체 기억 장치에서 웨이퍼 프로세스 종료 후 행해지는 테스트 결과에 따라, 불량 메모리셀의 치환 및 내부 전위의 조정등의 레이저 트리밍 공정이 행해지고 있고, 이 레이저 트리밍 공정에서 마찬가지로 행해진다.

또 도 13에 도시된 N 감지 전원 제어 회로의 구성에서, 감지 활성화 신호 ZSE 및 감지 증폭기 활성화 신호 SON은, 행 블록 단위로 활성화되기 때문에, 이들은 행 블록 지정 신호와 메인 감지 활성화 신호 및 메인 감지 증폭기 활성화 신호와 조합하여 생성된다.

또한, 이 감지 활성화 신호 ZSE로서는, 메모리 사이클 기간을 결정하는 신호 ACT (또는 내부 RAS)가 이용되어도 좋다. 또한, 감지 활성화 신호 ZSE로서는, N 감지 증폭기 활성화 신호 SON의 반전 신호가 이용되어도 좋다.

이상과 같이, 본 발명의 실시예5에 따르면, 감지 동작 개시시 소정 기간 N 감지 전원선을 접지 노드에 강제적으로 접속하여, 감지 증폭기 회로에서의 관통 전류에 대한 누설 패스를 형성하기 때문에, 승압 소스 접지 전압 Vbsg의 전압 레벨이 상승하는 것을 방지할 수 있고, 안정적으로 원하는 전압 레벨의 승압 소스 접지 전압 Vbsg를 생성할 수 있다.

[실시예6]

도 15는, 본 발명의 실시예6에 따르는 N 감지 전원 제어 회로(4a)의 구성을 나타내는 도면이다. 이 도 15에서는, 감지 활성화 신호 ZSE에 응답하여 N 감지 전원선(2)을 접지 전압 GND 레벨로 프리차지하는 MOS 트랜지스터(11)는 나타나지 않는다.

도 15에서, N 감지 전원 제어 회로(4a)는, 기준 전압 Vrefb와 N 감지 전원 전압 Vsan을 비교하여 그 비교 결과에 따른 신호를 출력하는 비교기(70)와, 비교기(70)의 출력 신호에 따라 N 감지 전원선(3)을 접지 노드에 결합하는 n 채널 MOS 트랜지스터 NQ1을 포함한다.

비교기(70)는, 기준 전압 Vrefb를 발생시키는 정전압 발생 회로(70a)와, 기준 전압 Vrefb와 N 감지 전원 전압 Vsan을 비교하는 비교 회로(70b)와, 비교 회로(70b)의 출력 신호를 진폭 제한하고 또한 반전하여 출력하는 인버터 회로(70c)와, 인버터 회로(70c)의 출력 신호를 반전하여 MOS 트랜지스터 NQ1의 게이트에 제공하는 인버터 회로(70d)를 포함한다.

정전압 발생 회로(70a)는, 예를 들면 어레이 강압 회로로부터 생성되는 어레이 전원 전압 Vdds를 저항 분할하는 가변 저항 소자(70aa 및 70ab)를 포함한다. 가변 저항 소자(70aa 및 70ab)는, 그 저항치가 트리머블이고, 예를 들면 퓨즈 소자 또는 마스크 배선에 의해 그 저항치를 조절할 수 있다. 이 가변 저항 소자(70aa 및 70ab)를 이용함으로써, 기준 전압 Vrefb의 전압 레벨을, 제조 파라미터등의 영향을 받지 않고 각 칩에서 정확하게 설정할 수 있다.

비교 회로(70b)는, P 감지 증폭기 활성화 신호 ZSOP를 게이트에 수취하는 p 채널 MOS 트랜지스터(70ba)와, 기준 전압 Vrefb와 N 감지 전원 전압 Vsan을 비교하는 비교단을 구성하는 p 채널 MOS 트랜지스터(70bb 및 70bc)와, MOS 트랜지스터(70bb 및 70bc)와 접지 노드사이에 접속되는 전류 미러 회로를 구성하는 n 채널 MOS 트랜지스터(70bd 및 70be)를 포함한다. MOS 트랜지스터(70be)의 게이트 및 드레인이 상호 접속된다.

이 비교 회로(70b)에서, P 감지 증폭기 활성화 신호 ZSOP가 활성화 신호로서 이용되는 것은, 이 N 감지 전원선(3) 상의 감지 증폭기에 의한 관통 전류는, P 감지 증폭기 동작시에 생기기 때문이다.

인버터 회로(70c)는, 외부 전원 전압 ext. Vdd를 그 임계치 전압의 절대치 Vthp 저하시키는 p 채널 MOS 트랜지스터(70ca)와, MOS 트랜지스터(70ca)의 드레인 노드와 접지 노드사이에 직렬로 접속되는 p 채널 MOS 트랜지스터(70cb) 및 n 채널 MOS 트랜지스터(70cc)를 포함한다. MOS 트랜지스터(70cb 및 70cc)의 게이트에, 비교 회로(70b)의 출력 신호가 부여된다.

인버터 회로(70d)는, 통상의 CMOS 인버터 회로이고, 외부 전원 전압 ext. Vdd를 한쪽 동작 전원 전압으로서 사용하여 동작한다. 인버터 회로(70c)에서, p 채널 MOS 트랜지스터(70ca)를 이용함으로써, 인버터(70c)에의 입력 신호의 H 레벨이 비교 회로(70b)의 트랜지스터(70ba)에 의해 저하하는 것을 보상하여, 상기 입력 신호의 H 레벨/L 레벨을 정확하게 식별할 수 있고, 또한 이 인버터 회로(70c)의 H 레벨이, 기준 전압 ext. Vdd-Vthp가 되고, 인버터 회로(70d)의 p 채널 MOS 트랜지스터를 거의 오프 상태로 할 수 있다(이 MOS 트랜지스터(70ca 및 70da)의 임계치 전압이 같은 경우). 이에 따라, 이 비교 회로(70)의 동작시, 바로 인버터 회로(70d)를 동작 상태로 하여, MOS 트랜지스터 NQ1을 도통 상태로 구동할 수 있다. 다음에 동작에 관해 간단히 설명한다.

프리차지 기간에서는, P 감지 증폭기 활성화 신호 ZSOP는 H 레벨(외부 전원 전압 ext. Vdd 레벨)에 있고, MOS 트랜지스터(70ba)는 비도통 상태에 있고, 이 비교 회로(70b)의 출력 신호는 접지 전압 레벨이 된다. 따라서 인버터 회로(70c)에서는, p 채널 MOS 트랜지스터(70cb)가 도통 상태가 되고, p 채널 MOS 트랜지스터(70ca)를 통해 주어지는 전압 ext. Vdd-Vthp 레벨의 신호를 출력한다.

인버터 회로(70d)에서는, p 채널 MOS 트랜지스터(70da)가 거의 오프 상태를 유지하고, 그 출력 신호는 접지 전압의 전압 레벨이고, MOS 트랜지스터 NQ1은 비도통 상태에 있다. 프리차지 기간, 이 인버터 회로(70d)에서, 누설 전류가 생길 가능성이 있지만, 이 인버터 회로(70d)의 전류 구동력을 작게 함으로써, 이 누설 전류는 충분히 작게 할 수 있다(MOS 트랜지스터 NQ1은 통상의 어레이 강압 회로에 포함되는 전류 드라이브 트랜지스터의 전류 구동력보다도 충분히 작다. 단순히 관통 전류에 의한 누설 전하를 방전하는 것이 요구될 뿐이기 때문이다).

감지 동작이 개시되면, P 감지 증폭기 활성화 신호 ZSOP가 활성 상태로 구동되고, p 채널 MOS 트랜지스터(70ba)가 도통하고, 비교 회로(70b)가 비교 동작을 개시한다. N 감지 전원 전압 Vsan이 기준 전압 Vrefb보다도 높을 때에는, 비교 회로(70b)의 출력 신호(MOS 트랜지스터(70bb 및 70bd)의 접속 노드로부터 출력되는 신호)가 하이 레벨이 되고, 인버터 회로(70c)의 출력 신호가 로우 레벨이 되고, 따라서 인버터 회로(70d)가 이 인버터 회로(70c)의 출력 신호를 증폭시켜, 고속으로, MOS 트랜지스터 NQ1을 도통 상태로 구동한다. 이 때, 인버터 회로(70d)에서는, p 채널 MOS 트랜지스터(70da)는, 거의 비도통 상태와 도통 상태사이의 상태에 있고, 이 인버터 회로(70c)의 출력 신호에 따라 고속으로 p 채널 MOS 트랜지스터(70da)가 도통하고, n 채널 MOS 트랜지스터 NQ1을 도통 상태로 구동한다. 이에 따라, P 감지 증폭기 동작시의 관통 전류에 의한 누설 전하 Qlk가 MOS 트랜지스터 NQ1을 통해 방전된다. N 감지 전원 전압 Vsan이 기준 전압 Vrefp보다도 낮아지면, 이 비교 회로(70b)의 출력 신호가 로우 레벨이 되고, 인버터(70c)의 출력 신호가 하이 레벨이 되고, 따라서 인버터(70d)의 출력 신호가 접지 전압 레벨이 되고, MOS 트랜지스터 NQ1이 비도통 상태가 된다. 2단의 인버터(70c 및 70d)를 이용함으로써, 아날로그적으로 변화하는 비교 회로(70b)의 출력 신호를 디지털적으로 변화시키고, 이 MOS 트랜지스터 NQ1을 도통/비도통 상태로 설정할 수 있고, 비교적 작은 전류 구동력의 MOS 트랜지스터 NQ1을 이용하여, 고속으로, 이 N 감지 전원선(2) 상의 N 감지 전원 전압 Vsan을 소정 전압 레벨로 유지할 수 있다.

이상과 같이, 본 발명의 실시예6에 따르면, 감지 동작 시간 N 감지 전원 전압과 기준 전압을 비교하고, 그 비교 결과에 따라 N 감지 전원 전압의 전압 레벨을 조정하기 때문에, 감지 동작시에, 감지 증폭기 회로의 관통 전류가 N 감지 전원선으로 유입되어도, 확실하게 디커플링 용량과 비트선 부하와의 용량 분할에 의한 전하 재배분에 따라 결정되는 전압 레벨로 N 감지 전원 전압을 유지할 수 있다.

[실시예7]

도 16은, 본 발명의 실시예7에 따르는 N 감지 전원 회로의 구성을 나타내는 도면이다. 이 도 16에 도시된 N 감지 전원 회로는, 도 12에 도시된 바와 같이, N 감지 전원선(3)에 대해, 어레이 내의 디커플링 용량 Cdli 및 어레이외의 디커플링 용량 Cdlo를 포함한다. 도 16에서는, 이 어레이의 디커플링 용량 Cdlo를 구성하는 가변 용량 Cv의 구성을 나타낸다. 도 16에서, 이 가변 용량 소자 Cv는, 한편 전극 노드가 퓨즈 소자 FT1을 통해 N 감지 전원선(3)에 결합되고, 다른 전극 노드가 접지 노드에 접속되는 용량 소자 CQa와, 외부 전원 노드에 접속되는 소스와 퓨즈 소자 FT0을 통해 노드 NB에 접속되는 드레인과, 접지 노드에 접속되는 게이트를 갖는 p 채널 MOS 트랜지스터 PQ2와, 노드 NB와 접지 노드사이에 접속되고 또한 그 게이트가 외부 전원 노드에 접속되는 n 채널 MOS 트랜지스터 NQ2와, 노드 NB 상의 전위를 반전하는 인버터 IV2와, 노드 NB 상의 전위 및 인버터 IV2의 출력 신호의 전위에 따라 선택적으로 도통하고, 도통시 노드 NC를 접지 노드에 접속하는 트랜스미션 게이트 TG를 포함한다. 노드 NC는, 또한 용량 소자 CQa의 한쪽 전극 노드에 접속된다.

MOS 트랜지스터 PQ2의 전류 구동력은, MOS 트랜지스터 NQ2의 전류 구동력보다도 크게 설정된다. 이들 MOS 트랜지스터 PQ2 및 NQ2는, 저항 소자로서 동작한다. 퓨즈 소자 FT0 및 FT1이 모두 도통 상태일 때에는, 노드 NB가 MOS 트랜지스터 PQ2에 의해 충전되고, H 레벨이 되고, 인버터 IV2의 출력 신호가 L 레벨이 된다. 이 상태에서는, 트랜스미션 게이트 TG는 비도통 상태에 있고, N 감지 전원선(3)과 접지 노드사이에 용량 소자 CQa가 접속된다.

퓨즈 소자 FT0 및 FT1을 모두 용단하면, 노드 NB가 MOS 트랜지스터 NQ2에 의해 접지 전압 레벨이 되고, 한편 인버터 IV2의 출력 신호가 H 레벨이 되고, 노드 NC는, 접지 노드에 결합되고, 또한 N 감지 전원선(2)으로부터 분리된다. 따라서, 용량 소자 CQa는, N 감지 전원선(3)으로부터 분리되기 때문에, 디커플링 용량으로는 기능하지 않는다.

통상, 감지 증폭기 회로로부터의 누설 전하 Qlk의 온도 의존성을 무시할 수 있을 정도이면, 상기 수학식 (4)에 이 누설 전하 Qlk를 덧붙여, 디커플링 용량의 용량치 Cd1을 결정할 수 있다.

즉 상기 수학식 5에서, 전압 Vdds 및 Vbsg의 온도 의존성은 무시할 수 있을 정도이고, 또한 비트선 부하 Cb도 온도 의존성을 무시할 수 있을 정도이다. 따라서, 이 누설 전하 Qlk가 온도 의존성을 무시할 수 있을 정도이면, 상기 수학식 5에 따라 디커플링 용량의 용량치 Cd1을 설정함에 따라, 원하는 전압 레벨의 승압 소스 접지 전압 Vbsg를 디커플링 용량을 이용하여 생성할 수 있다.

그러나, 이 누설 전하 Qlk는, 실제의 반도체 기억 장치가 제조되었을 때의 각 파라미터에 따라 결정된다. 따라서, 이 도 16에 도시된 바와 같이, 가변 용량 소자 Cv를 이용함으로써, 웨이퍼 프로세스의 레이저 트리밍 공정에서, 퓨즈 소자 FT0 및 FT1을 선택적으로 용단함으로써, 디커플링 용량의 용량치를 결정한다. 퓨즈 소자 FT0 및 FT1은, 도 12에 도시된 바와 같이 메모리 어레이 외부에 설치되기 때문에, 메모리 어레이부 내의 구성에 아무런 악영향을 미치게 하지 않고 이 디커플링 용량의 용량치의 프로그램을 실행시킬 수 있다.

도 17은, 이 도 12에 도시된 어레이외 가변 디커플링 용량 소자 Cdlo의 구성을 개략적으로 도시한 도면이다. 도 17에서, 이 어레이외 디커플링 용량 Cdlo 중 1개의 가변 용량 소자 Cv를 개략적으로 도시한다. 도 17에서, 이 가변 용량 소자 Cv는, 복수의 용량 소자 CQa∼CQn과, 용량 소자 CQa∼CQn 각각에 대응하여 설치되는 퓨즈 회로 FCa∼FCn을 포함한다.

퓨즈 회로 FCa∼FCn의 각각은, 도 16에 도시된 퓨즈 소자 FT0 및 FT1, 트랜스미션 게이트 TG, MOS 트랜지스터 PQ2, NQ2, 및 인버터 IV2를 포함한다. 이들 퓨즈 회로 FCa∼FCn은, 그 내부에 포함되는 퓨즈 소자의 용단/비용단을 따라 대응하는 용량 소자 CQa∼CQn을 N 감지 전원선(3)에 접속한다. 따라서, 퓨즈 회로 FCa∼FCn의 퓨즈 프로그램(퓨즈 소자의 선택적인 용단)에 의해, N 감지 전원선(3)에 접속되는 가변 용량 소자 Cv의 용량치를 조정할 수 있다. 이에 따라, 누설 전하 Qlk가 생겨도, 이 디커플링 용량에 따라 이것을 흡수하여, 승압 소스 접지 전압 Vbsg의 전압 레벨이 소정 전압 레벨보다도 상승하는 것을 방지할 수 있어, 간이한 회로 구성으로 감지 동작에 악영향을 미치게 하지 않고 리프레시 특성을 개선할 수 있는 반도체 기억 장치를 실현할 수 있다.

[실시예8]

도 18은, 본 발명의 실시예8에 따르는 반도체 기억 장치의 주요부의 구성을 나타내는 도면이다. 이 도 18에 도시된 구성에 있어서, P 감지 전원선(1)에 대해, P 감지 전원 전압 Vsap를 동작 모드에 따라 다이내믹하게 변화시키기 위한 P 감지 전원 회로(100)가 설치된다. N 감지 전원선(3)에 대해서는, 앞의 실시예1로부터 7과 마찬가지로, N 감지 전원 전압 Vsan을 동작 모드에 따라 다이내믹하게 변화시키는 N 감지 전원 회로(4)가 설치된다.

P 감지 전원 회로(100)는, P 감지 전원선(1)에 결합되는 디커플링 용량(110)과, 감지 활성화 신호 SE의 비활성화시 도통하고, P 감지 전원선(1)에 전원 전압 Vddp를 전달하는 p 채널 MOS 트랜지스터(112)를 포함한다. 이 디커플링 용량(110)은, 접지 노드와 P 감지 전원선(1)사이에 접속되고, 프리차지 기간 중, 전원 전압 Vddp의 전압 레벨로 프리차지된다. 이 전원 전압 Vddp는, 예를 들면 주변 회로용의 전원 전압과 동일 전압 레벨이고, 예를 들면 2.5V이다. 이 디커플링 용량(110)의 축적 전하와 비트선의 부하의 전하의 재배분에 따라, 비트선의 전압 레벨을, 통상의 메모리셀 어레이의 전원 전압 Vdds(예를 들면 1.8V)로 설정한다.

이 P 감지 전원 회로(100)를 이용하는 경우, 프리차지 기간 중에, 디커플링 용량(110)이 충전되고, 감지 동작시에서는, 이 전원 노드와 P 감지 전원선(1)은 분리된다. 단순히, 디커플링 용량(110)에 축적된 전하가 소비될 뿐이다. 따라서, 감지 동작시에, 큰 감지 전류가 전원 노드로부터 흐르지 않고, 감지 동작시의 피크 전류가 저감되고, 따라서 전원 노이즈가 저감된다. 또한, 프리차지 기간 중에는, 이 디커플링 용량(110)이 전원 전압 Vddp 레벨로 충전되면, 그 이상의 전류는 소비되지 않기 때문에, 이 디커플링 용량(110)이 안정화 용량으로서 동작하기 때문에, 안정적으로 P 감지 전원 전압 Vsap를 전원 전압 Vddp 레벨로 유지할 수 있다.

도 19는, 도 18에 도시된 구성의 프리차지 기간에서의 회로의 상태를 개념적으로 도시한 도면이다. 이 도 19에 도시된 구성에서, 도 3에 도시된 구성과 대응하는 부분에는 동일 참조 번호를 붙인다. 메모리셀 MC가 비트선 BL에 접속되고, H 레벨 데이터(전압 Vdds0)를 저장하고 있다. 프리차지 기간에서는, 비트선 이퀄라이즈 회로 BE 및 비트선 프리차지 회로 BP가 도통 상태에 있고, 비트선 BL 및 /BL은 중간 전압 Vble에 프리차지되고 또한 이퀄라이즈된다. 감지 증폭기 회로 S/A에서는, 감지 증폭기 활성화 신호가 비도통 상태에 있고, 감지 전원선(1 및 3)과 비트선 BL 및 /BL이 분리되어 있다.

감지 전원 회로에서는, 스위칭 트랜지스터(11 및 112)가 도통 상태에 있고, P 감지 전원(1) 및 디커플링 용량(110)이, 전원 전압 Vddp 레벨로 충전된다. 한편, N 감지 전원선(3) 및 디커플링 용량(10)은, 접지 전압 GND 레벨로 프리차지된다.

도 20은, 도 18에 도시된 구성의 감지 동작 완료시의 상태를 개념적으로 도시한 도면이다. 이 감지 동작시에는 비트선 이퀄라이즈 회로 BE 및 비트선 프리차지 회로 BP가 우선, 비활성 상태가 되고, 계속해서 MOS 트랜지스터(11 및 112)가 비도통 상태가 되고, 계속해서 감지 증폭기 회로 S/A가 활성화된다. 이 때에는, 메모리셀 MC의 캐패시터 Cs는 비트선 BL에 접속되어 있고, 메모리셀 캐패시터 Cs에 저장된 H 레벨 데이터가 비트선 상에 전달되고 있다. 감지 증폭기 회로 S/A가 활성화되고, 디커플링 용량(110)에 축적된 전하가 비트선 BL에 전달되고, 비트선 BL의 전압이 Vdds 레벨로 상승한다. 한편, 비트선/BL은, 디커플링 용량(10)에 의해, 중간 전압 레벨로부터, 승압 소스 접지 전압 Vbsg 레벨까지 저하한다. 이 감지 동작시의 비트선 BL에서의 전하의 재분배 과정은, 비트선쌍당 디커플링 용량(110)의 용량치를 Cd로 하면, 상술된 수학식 3과 마찬가지로 함으로써 다음 수학식 6으로 나타내어진다.

H 레벨 데이터의 유지 시간은, 상술된 바와 같은 누설 패스(비트선 누설 전류 및 기판 누설 전류)의 존재에 따라, L 레벨 데이터보다도 짧다. 그러나, 성숙한 웨이퍼 프로세스 하에서는, 거의 모든 메모리셀은, 이 리프레시 간격 Tref에 비교하여 충분히 긴 H 레벨 데이터 유지 시간을 갖는다. 즉, 이 리프레시 간격 Tref사이에서 H 레벨 데이터의 전압 레벨의 변동은 작아, Vdds0=Vdds라고 가정할 수 있다. 따라서, 상기 수학식 6은 다음 수학식 6a로 환원된다.

여기서, 중간 전압 Vble는 (Vdds+Vbsg)/2와 동일하다.

상기 수학식 6a에서, 좌변은 비트선 BL에서의 전하 변동이고, 우변은 디커플링 용량(110)에서의 전하 변동량을 나타낸다.

전압 Vdds는, H 레벨 데이터 유지 특성, 감지 증폭기 회로의 동작 마진, 및 메모리셀 캐패시터 Cs의 절연막의 신뢰성등의 각종 요인에 따라 결정된다. 여기서, 전압 Vdds가 감지 증폭기 회로의 동작 마진에 대해 영향을 미치게 하는 것은, H 레벨 데이터 판독 시의 비트선 BL로 나타나는 전압 ΔV가, 전압 Vdds에 의존하기 때문이다. 이 전압 Vdds의 전압 레벨이 결정되면, 상기 수학식 6a에 따라, 디커플링 용량(110)의 용량치 Cdh를 결정할 수 있다. 앞의 실시예1과 마찬가지로, 상기 수학식 6a는, 메모리 캐패시터의 용량치 Cs에 의존하지 않기 때문에, 감지 대상 메모리 블록내의 비트선쌍의 수를 N으로 하면, 그 감지 동작에 필요한 디커플링 용량(110)의 용량치 Cdh는, 다음 수학식 7로 나타내어진다.

따라서, P 감지 전원선(1) 및 N 감지 전원선(3) 각각에 접속해야 할 디커플링 용량치의 용량치와 각 전위의 관계는, 최종적으로 다음 수학식 8로 나타낼 수 있다.

도 21은, 이 실시예8에서의 감지 전원선 및 비트선의 전위 변화를 개략적으로 도시한 도면이다. 도 21에서, 일례로서, 감지 전원 전압 Vddp가 2.5V, H 레벨 전압 Vdds가 1.8V, 중간 전압 Vdle를 1.1V, 및 승압 소스 접지 전압 Vbsg가 0.4V로 설정된다.

프리차지 상태에서는, P 감지 전원 전압 Vsap는, 전원 전압 Vddp 레벨이고, 또한 N 감지 전원 전압 Vsan은 접지 전압 GND 레벨이다. 비트선은, 중간 전압 Vble 레벨로 프리차지되어 있다.

감지 동작을 행하면, 용량에 따른 전하 재배분에 따라, 감지 전원 전압 Vsap가, H 레벨 전압 Vdds까지 저하하고, 한편 N 감지 전원 전압 Vsan이, 전압 Vbsg 레벨까지 상승한다. 비트선 상의 전압은, H 레벨 전압 Vblh가 전압 Vdds로 변화하고, 한쪽 로우 레벨 전압 Vbl1이, 전압 Vbsg 레벨로 변화한다.

여기서, 1개의 비트선에 대해 메모리셀의 데이터가 판독되는 경우와 참조 비트선으로서 작용하는 경우에, 참조 비트선의 경우, 메모리 캐패시터는 참조 비트선에 접속되지 않는다. 그 경우, 메모리셀 캐패시터의 전하의 이동은 생기지 않지만, 그 최종적인 전압은, Vdds 또는 Vbsg 레벨에 도달한다. 이것은, 상기 수학식 6' 또는 수학식 4'에서 메모리셀 캐패시터 Cs의 항이 존재하지 않기 때문에 알 수 있다. 단순히, 참조 비트선이 될지 메모리 셀 데이터가 판독된 비트선이 될지에 따라, 비트선의 감지 개시 전압이 다를 뿐이다.

감지 동작 개시시에, P 감지 전원 전압 Vsap는 전원 전압 Vddp 레벨이고, 한편 N 감지 전원 전압 Vsan은, 접지 전압 GND 레벨이다.

도 22에 도시된 바와 같이, P 감지 증폭기에서는, 감지 개시시 MOS 트랜지스터 Q4 및 Q5의 게이트-소스사이에는, 전압 Vgsp0이 인가된다. 이 전압 Vgsp0은, 도 21에 도시된 바와 같이 1.4V이다. 따라서, P 감지 전원 전압 Vsap를 전압 Vdds로 고정하는 경우에 비해 P 감지 증폭기의 전류 구동력을 크게 할 수 있어, 고속 감지 동작이 실현된다. 예를 들면, 이 도 22에 도시된 p 채널 MOS 트랜지스터 Q4 및 Q5의 임계치 전압의 절대치 Vthp를 0.5V로 하면, 감지 개시시의 구동력을 약 20배정도 크게 할 수 있다.

도 23은, 본 발명의 실시예8에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면이다. 이 도 23에 도시된 구성에서는, 행 방향을 따라 정렬하여 배치되는 감지 증폭기 회로군(감지 증폭기대)에 대응하여 감지 전원 회로(120-0, 120-1,···)가 배치된다. 다른 구성은, 도 6에 도시된 구성과 마찬가지이며, 대응하는 부분에는 동일 참조 부호를 붙이고, 이들의 상세한 설명에 대해서는 생략한다. 도 23에서도, 도 6의 구성과 마찬가지로, 파선으로 나타낸 바와 같이 감지 전원 회로(120)가 복수의 행 블록에 공통적으로 설치되어도 좋다.

감지 전원 회로(120-0, 120-1,··· (120))는, P 감지 전원 회로(100) 및 N 감지 전원 회로(4) 양자를 포함한다. 이들 감지 전원 회로(120-0, 120-1,··· (120))와는, 전원 전압 Vddp 및 접지 전압 GND가 부여된다. 전원 전압 Vddp는, 도시하지 않은 내부 강압 회로를 이용하여 외부 전원 전압을 강압하여 생성된다. 감지 전원 회로(120-0, 120-1, …)는, 감지 활성화 신호 SE0, SE1,···에 따라 활성화된다. 이 감지 활성화 신호 SE0, SE1,···은, 대응하는 행 블록이 선택되었을 때(선택 메모리셀을 포함할 때) 활성 상태로 구동된다. 대응하는 행 블록의 비선택 상태일 때에는, 이 감지 활성화 신호 SE0, SE1,···은, 비활성 상태를 유지하고, 따라서 대응의 감지 전원 회로(120-0, 120-1)는, 각각 전원 전압 Vddp 및 접지 전압 GND를 감지 전원 전압으로서 공급한다. 공통의 감지 전원 회로(120)를 이용하는 경우, 비선택 감지 증폭기 회로군에의 감지 전원 전압 Vsap, Vsan이 변동해도 대응의 감지 구동 신호 ZSOP, SON이 비활성 상태이고, 특별히 문제는 없고, 선택 감지 증폭기 회로군이 공통된 디커플링 용량으로부터의 전하에 의해 감지 동작을 행한다.

이 감지 전원 회로(120(120-0, 120-1,…))에서, P 감지 전원 전압에 대한 디커플링 용량의 배치에서는, N 감지 전원 전압 Vsan에 대한 디커플링 용량과 마찬가지로,

(1) 어레이 내에 디커플링 용량을 전부 배치한다, 및

(2) 디커플링 용량의 일부를 어레이 내에, 일부를 어레이외에 배치하는 2개의 배치를 생각할 수 있다. N 감지 전원 전압용의 디커플링 용량 Cd1 및 P 감지 전원 전압용의 디커플링 용량 Cdh를, 앞의 도 8 및 도 9에 도시된 바와 같이, 감지 증폭기 회로군 또는 서브 워드 드라이버에 인접하는 영역에 병렬하여 배치하는 것을 생각할 수 있다.

그러나, 이 N 감지 전원 전압 Vsan에 대한 디커플링 용량(10)(Cdl)을 MOS 캐패시터를 이용하여 실현하는 경우, 앞의 실시예2에서 진술한 바와 같이, 임계치 전압 Vthn의 충분히 작은, 예를 들면 디프레션형의 n 채널 MOS 트랜지스터를 이용할 필요가 있다. 이 경우, 종래 기술에서도 진술된 바와 같이, 충분한 용량치를 갖는 디커플링 용량을 실현하기 위해서는, 비교적 큰 점유 면적을 필요로 한다. N 감지 전원 전압에 대한 디커플링 용량만을 이용하는 경우에는, 앞의 실시예2에서와 같이, 메모리 어레이 내에 이 N 감지 증폭기용의 디커플링 용량을 배치할 수 있다. 그러나, P 감지 전원 전압 Vsap 및 N 감지 전원 전압 Vsan 양자에 대해 디커플링 용량을 이용하는 경우, 그 점유 면적이 커지고, 모든 디커플링 용량을 구성하는 MOS 캐패시터를 어레이 내에 배치하는 것이 그 점유 면적의 관점으로부터 곤란해진다. 공통 감지 전원 회로(120)를 이용하는 경우, 어레이외 용량을 공통 디커플링 용량으로서 이용한다.

그래서, 본 실시예8에서, 이 P 감지 전원 전압 및 N 감지 전원 전압의 디커플링 용량의 일부를, 접합 용량으로 구성한다.

도 24는, 본 발명의 실시예8에서의 디커플링 용량의 배치를 개략적으로 도시한 도면이다. 도 24에서는, 앞의 도 9에 도시된 구성과 마찬가지로, N 감지 전원선에 대한 디커플링 용량은, 메모리 블록 MB, 및 N 감지 증폭기 배치 영역 SAN 및 서브 워드선의 n 채널 MOS 트랜지스터 배치 영역 SWDN 내에 형성되는 하부 N 웰(30)에 의해 형성된다.

한편, P 감지 증폭기 배치 영역 SAP는, 그 기판 영역이 N 웰(36)로 구성되어 있고, N 웰(36)과 그 N 웰하의 P형 기판사이의 pn 접합 용량을 P 감지 전원 전압에 대한 디커플링 용량 Cdh로서 이용한다.

도 25는, 도 24에 도시된 파선(24A-24A')에 따른 단면 구조를 개략적으로 도시한 도면이다. 이 도 25에 도시된 단면 구조는, 앞의 도 10에 도시된 단면 구조와 동일하고, 대응하는 부분에는 동일 참조 번호를 붙인다.

이 도 25에 도시된 바와 같이, 하부 N 웰(30)은, P 기판(35) 내부에 형성되어 있고, 이 하부 N 웰(30)과 P 기판(35) 및 P 웰(40)사이의 pn 접합을 N 감지 전원 전압용의 디커플링 용량 Cd1로서 이용한다.

한편, P 감지 증폭기 배치 영역 SAP에서는, N 웰(36)과 P 기판(35)사이에 형성되는 pn 접합 용량을 P 감지 전원 전압용의 디커플링 용량 Cdh로서 이용한다. 이 N 웰(36)이, 도 24에 도시된 컨택트(16)에 도시된 바와 같이, P 감지 전원 전압 Vsap를 수취하도록 결합된다. 따라서, 이 N 웰(36)은, P 감지 전원 전압용의 디커플링 트랜지스터의 한쪽 전극으로서 작용한다. 또한 P 기판(35)은, 앞의 도 11에 도시된 바와 같이, 접지 전압 GND에 바이어스되어 있다. 따라서, 이 N 웰(36)과 P 기판(35)사이의 pn 접합 용량은, 그 한쪽 전극 노드가 P 감지 전원 전압 Vsap를 수취하도록 결합되고, 또한 다른 전극 노드가 접지 전압 GND를 수취하도록 결합되는 용량 소자가 되고, P 감지 전원 전압용의 디커플링 용량을 추가의 구성을 이용하지 않고 실현할 수 있다. 또, 이 파선(24A-24A')과 직교하는 방향에서의 단면 구조는, 도 11에 도시된 단면 구조와 동일하다.

도 26은, 본 발명의 실시예8에 따르는 반도체 기억 장치의 주요부의 구성을 나타내는 도면이다. 이 도 26에 도시된 반도체 기억 장치는, 도 12에 도시된 반도체 기억 장치와 마찬가지로, 4개의 뱅크 BK0-BK3을 포함한다. 각 뱅크에서, P 감지 전원선(1)에 대해 P 감지 전원 제어 회로(100a)가 설치되고, 또한 N 감지 전원선(3)에 대해 N 감지 전원 제어 회로(4a)가 설치된다. P 감지 전원 제어 회로(100a)는, 감지 활성화 신호에 따라 이 P 감지 전원선(1)을 전원 전압 Vddp를 공급하는 전원 노드에 접속하는 스위칭 트랜지스터를 포함한다. N 감지 전원 제어 회로(4a)는, 마찬가지로 감지 활성화 신호에 따라 N 감지 전원선(3)을 접지 노드에 접속하는 스위칭 트랜지스터를 포함한다. 또한, P 감지 전원 제어 회로(100a)는, 실시예5 및 6과 마찬가지로, 관통 전류에 의한 전하 Qlk에 의한 게이트선 전압 저하를 보상하기 위한 구성을 구비해도 좋다. 어레이외 용량 Cdh0, Cdl0을 공통 디커플링 용량으로 하여 뱅크 내의 행 블록에 의해 공통으로 이용해도 된다.

P 감지 전원선(1) 및 N 감지 전원선(3)은, 이 전원 제어 회로(100a 및 4a)로부터 메모리 어레이(60) 내에 설치되는 감지 증폭기 회로 S/A까지 연장한다. 메모리 어레이(60) 내에서는, 이 P 감지 전원선(1)에 대해 용량 소자 Cdhi가 접속되고, 또한 N 감지 전원선(3)에 대해 용량 소자 Cdli가 설치된다. 이들 용량 소자 Cdhi 및 Cdli는, 도 25에 도시된 바와 같이, pn 접합 용량에 의해 구성된다.

메모리 어레이 외부에서는, 가변 용량 소자 Cv1이 여러개 병렬로 N 감지 전원선(3)에 접속되고, 또한 P 감지 전원선(1)에 대해, 가변 용량 소자 Cvh가 복수개 병렬로 접속된다. 가변 용량 소자 Cv1이, 어레이외 디커플링 용량 소자 Cdlo을 구성하고여 가변 용량 소자 Cvh가, 어레이외 디커플링 용량 소자 Cdho를 구성한다. 이들 가변 용량 소자 Cv1 및 Cvh는, 앞의 도 16 및 도 17에 도시된 구성과 동일한 구성을 구비한다. 그에 따라, 메모리 어레이의 점유 면적을 증가시키지 않고, 감지 전원 전압을 안정적으로 공급하기 위한 디커플링 용량을 배치할 수 있다. 이들 어레이외 용량 소자 Cdho 및 Cdlo를 메모리 어레이(60)에 근접하여 배치함으로써 감지 전원선(1 및 3)과 어레이외 용량 소자 Cdho 및 Cdlo사이의 거리가 짧아지고, 저임피던스로 전하를 전송할 수 있어, 감지 증폭기를 고속으로 동작시킬 수 있다. 또한, 가변 용량 소자 Cvh에 의해, 가변 용량 소자 Cv1과 동일한 효과가 실현된다.

[다른 적용 예]

또, 이용되는 반도체 기억 장치로서는, 비트선쌍을 차동 증폭시키는 감지 증폭기 회로가 이용되는 반도체 기억 장치이면, 본 발명은 적용 가능하다.

또한, 감지 증폭기의 배치도, 인접 메모리 블록 사이에서 감지 증폭기 회로가 공유되는 공유 감지 증폭기 구성, 메모리 블록의 양측에 교대로 감지 증폭기가 배치되는 교대 배치형 공유된 감지 증폭기 구성의 어느 것이라도 본 발명은 적용 가능하다.

이상과 같이, 본 발명에 따르면, 디커플링 용량에 축적된 전하를 이용하여 비트선의 충전 및/또는 방전을 행하기 때문에, 디커플링 용량의 용량치와 비트선 부하 용량치에 의해 정확하게 원하는 레벨의 전압을 비트선으로 생성할 수 있다. 또한, 감지 동작 시의 감지 피크 전류를 저감시킬 수 있다. 또한, BSG 방식의 메모리에서, 저전원 전압하에서도 정확하게 승압 소스 접지 전압을 생성할 수 있다.

또한, L 레벨의 비트선의 전위를 접지 전압보다도 높이기 때문에, 비선택 메모리셀의 누설 전류를 억제할 수 있고, 리프레시 특성이 우수한 반도체 기억 장치를 실현할 수 있다.

또한, 이 디커플링 용량의 충전 전압을, 메모리셀에 기억되는 L 레벨 데이터의 전압 레벨보다도 낮추어 및/또는 H 레벨 데이터의 전압보다도 높이기 때문에, 고속으로 감지 동작을 행할 수 있다.

Claims (3)

1. 적어도 1열로 정렬하여 배치되는 복수의 메모리셀(MC),

   상기 열에 대응하여 배치되고, 대응의 열의 메모리셀이 접속하는 비트선쌍(BLa, 1BLa, BLb, 1BLb ; BL, 1BL),

   제1 감지 전원선(3 ; 1),

   활성화시, 상기 제1 감지 전원선 상의 전압에 따라 상기 비트선쌍의 전위를 차동 증폭하기 위한 제1 감지 증폭기(Q1, Q2 ; Q4, Q5),

   상기 제1 감지 전원선에 접속되는 제1 용량 소자(10 ; 110), 및

   상기 제1 감지 증폭기의 활성화를 지시하는 제1 감지 증폭기 활성화 신호(SON ; ZSOP)의 비활성화에 응답하여 상기 제1 감지 전원선을 제1 전원(GND ; Vddp)에 결합하고 또한 상기 제1 감지 증폭기 활성화 신호의 활성화에 응답하여 상기 제1 전원과 상기 제1 감지 전원선을 분리시키는 제어 회로(11 ; 4a : 112 ; 100a)를 구비하는 반도체 기억 장치.
2. 제1항에 있어서,

   제2 감지 전원선(1 ; 3)과,

   활성화시, 상기 제2 감지 전원선 상의 전압에 따라 상기 비트선쌍의 전위를 상기 제1 감지 증폭기와 상보적으로 차동 증폭하기 위한 제2 감지 증폭기(Q4, Q5 ; Q1, Q2)와,

   상기 제2 감지 전원선에 결합하는 제2 용량 소자(110 ; 10)와,

   상기 제2 감지 증폭기의 활성화를 지시하는 제2 감지 증폭기 활성화 신호(ZSOP ; SON)의 비활성화시 상기 제2 감지 전원선을 제2 전원에 결합하고, 또한 상기 제2 감지 증폭기 활성화 신호의 활성화에 응답하여 상기 제2 감지 전원선을 상기 제2 전원으로부터 분리시키는 제2 제어 회로(112 ; 100a : 11 ; 4a)를 더 구비하는 반도체 기억 장치.
3. 제1항에 있어서,

   상기 메모리셀(MC)은, 메모리 어레이 내에 행 및 열의 어레이형으로 배치되고, 또한 상기 제1 감지 증폭기도 상기 메모리 어레이(60)내에 열에 대응하여 배치되고,

   상기 제1 감지 전원선(3 ; 1)은 상기 메모리 어레이내를 연장하는 어레이 내배선부와, 상기 메모리 어레이 외부에 연장하는 어레이 외배선부를 포함하고,

   상기 제1 용량 소자는,

   상기 어레이 내배선부에 결합하는 용량(Cdli ; Cdhi)과,

   상기 어레이 외배선부에 결합하는 용량(Cdlo ; Cdho)을 포함하는 반도체 기억 장치.