KR102587426B1 - 반도체 장치의 제조 방법 및 에칭 가스 - Google Patents

반도체 장치의 제조 방법 및 에칭 가스 Download PDF

Info

Publication number
KR102587426B1
KR102587426B1 KR1020217007286A KR20217007286A KR102587426B1 KR 102587426 B1 KR102587426 B1 KR 102587426B1 KR 1020217007286 A KR1020217007286 A KR 1020217007286A KR 20217007286 A KR20217007286 A KR 20217007286A KR 102587426 B1 KR102587426 B1 KR 102587426B1
Authority
KR
South Korea
Prior art keywords
manufacturing
semiconductor device
film
etching gas
gas
Prior art date
Application number
KR1020217007286A
Other languages
English (en)
Other versions
KR20210053905A (ko
Inventor
다카야 이시노
도시유키 사사키
미츠하루 시모다
히사시 시미즈
Original Assignee
키오시아 가부시키가이샤
칸토 덴카 코교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 키오시아 가부시키가이샤, 칸토 덴카 코교 가부시키가이샤 filed Critical 키오시아 가부시키가이샤
Priority to KR1020237021037A priority Critical patent/KR102657842B1/ko
Publication of KR20210053905A publication Critical patent/KR20210053905A/ko
Application granted granted Critical
Publication of KR102587426B1 publication Critical patent/KR102587426B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/08—Etching, surface-brightening or pickling compositions containing an inorganic acid containing a fluorine compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

[과제] 막을 적합하게 에칭할 수 있는 반도체 장치의 제조 방법 및 에칭 가스를 제공한다.
[해결수단] 하나의 실시 형태에 의하면, 반도체 장치의 제조 방법은 CxHyFz(C는 탄소, H는 수소, F는 불소를 나타내고, x는 3 이상의 정수를 나타내며, 또한 y 및 z는 각각 1 이상의 정수를 나타냄)로 표시되는 쇄상 탄화수소 화합물을 포함하는 에칭 가스를 사용하여 막을 에칭하는 것을 포함한다. 또한, 상기 CxHyFz의 탄소쇄 상의 각 말단의 탄소 원자는, 수소 원자 및 불소 원자 중 불소 원자와만 결합하고 있는 쇄상 탄화수소 화합물이다.

Description

반도체 장치의 제조 방법 및 에칭 가스
본 발명의 실시 형태는 반도체 장치의 제조 방법 및 에칭 가스에 관한 것이다.
3차원 메모리 등의 반도체 장치를 제조할 때, 불소화탄화수소(CxHyFz) 가스를 사용한 에칭에 의해 피가공막에 오목부를 형성하는 경우가 있다.
일본 특허 공개 제2016-149451호 공보 일본 특허 제5569416호 공보 일본 특허 제5569353호 공보
막을 적합하게 에칭할 수 있는 반도체 장치의 제조 방법 및 에칭 가스를 제공한다.
하나의 실시 형태에 의하면, 반도체 장치의 제조 방법은 CxHyFz(C는 탄소, H는 수소, F는 불소를 나타내며, x는 3 이상의 정수를 나타내고, 또한 y 및 z는 각각 1 이상의 정수를 나타냄)로 표시되는 쇄상 탄화수소 화합물을 포함하는 에칭 가스를 사용하여 막을 에칭하는 것을 포함한다. 또한, 상기 CxHyFz의 탄소쇄 상의 각 말단의 탄소 원자는, 수소 원자 및 불소 원자 중 불소 원자와만 결합하고 있는 쇄상 탄화수소 화합물이다.
도 1은 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도이다.
도 2는 제1 실시 형태의 반도체 장치의 제조 방법의 이점을 설명하기 위한 단면도이다.
도 3은 제1 실시 형태의 반도체 장치의 제조 방법의 이점을 설명하기 위한 모식적인 단면도이다.
도 4는 제1 실시 형태의 에칭 가스의 예를 나타내는 표이다.
도 5는 제1 실시 형태의 에칭 가스의 특성을 설명하기 위한 그래프이다.
도 6은 제1 실시 형태의 반도체 장치의 구조를 도시하는 단면도이다.
이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다. 도 1 내지 도 6에서, 동일하거나 또는 유사한 구성에는 동일한 부호를 부여하고 중복되는 설명은 생략한다.
(제1 실시 형태)
도 1은, 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도이다. 본 실시 형태의 반도체 장치에 대해서는, 3차원 메모리를 일례로서 설명한다.
우선, 기판(1) 상에 하부층(2)을 형성하고, 하부층(2) 상에, 복수의 희생층(3)과 복수의 절연층(4)을 교대로 포함하는 적층막을 형성한다(도 1의 (a)). 희생층(3)은 제1막의 예이며, 절연층(4)은 제2막의 예이다. 다음에, 이 적층막 상에 상부층(5)을 형성하고, 상부층(5) 상에 마스크층(6)을 형성한다(도 1의 (a)).
기판(1)은 예를 들어, 실리콘(Si) 기판 등의 반도체 기판이다. 도 1의 (a)는, 기판(1)의 표면에 평행하고 서로 수직인 X 방향 및 Y 방향과, 기판(1)의 표면에 수직인 Z 방향을 나타내고 있다. 본 명세서에서는, +Z 방향을 상측 방향으로서 취급하고, -Z 방향을 하측 방향으로서 취급한다. -Z 방향은 중력 방향과 일치하고 있어도 되고, 중력 방향과 일치하지 않아도 된다.
하부층(2)은 예를 들어, 실리콘 산화막(SiO2)이나 실리콘 질화막(SiN) 등의 절연막이나, 절연막 사이에 형성된 도전층이다. 희생층(3)은 예를 들어 실리콘 질화막이며, 절연층(4)은 예를 들어 실리콘 산화막이다. 상부층(5)은 예를 들어, 실리콘 산화막이나 실리콘 질화막 등의 절연막이나, 절연막 사이에 형성된 도전층이다. 마스크층(6)은 예를 들어 유기 하드 마스크층이다.
다음에, 리소그래피 및 드라이 에칭에 의해, 메모리 홀 M을 형성하기 위한 개구 패턴을 마스크층(6)에 형성한다(도 1의 (b)). 다음에, 마스크층(6)을 이용한 드라이 에칭에 의해, 상부층(5), 복수의 절연층(4), 복수의 희생층(3) 및 하부층(2)을 관통하는 메모리 홀 M을 형성한다(도 1의 (b)). 메모리 홀 M의 애스펙트비는 예를 들어 10 이상이다. 메모리 홀 M은 오목부의 예이다.
본 실시 형태의 메모리 홀 M은, CxHyFz(불소화탄화수소) 가스를 포함하는 에칭 가스를 사용한 드라이 에칭에 의해 형성된다. 단, C는 탄소, H는 수소, F는 불소를 나타내고, x, y, z는 1 이상의 정수를 나타낸다. 그 결과, 이 드라이 에칭 중에 메모리 홀 M 내의 절연층(4)이나 희생층(3)의 측면에 보호막(7)이 형성되고, 절연층(4)이나 희생층(3)의 측면이 보호막(7)에 의해 보호된다. 본 실시 형태의 보호막(7)은 CmFn(플루오로카본)막이다. 단, m, n은 1 이상의 정수를 나타낸다. 본 실시 형태의 CxHyFz는 예를 들어 x가 3 이상의 정수이며, 또한 y 및 z가 각각 1 이상의 정수인 쇄상 탄화수소 화합물이다.
본 실시 형태에서는, CxHyFz 가스의 탄소쇄 상의 각 말단의 탄소 원자(C 원자)가 수소 원자(H 원자) 및 불소 원자(F 원자) 중의 불소 원자와만 결합하고 있다. 바꾸어 말하면, H 원자는 탄소쇄 상의 각 말단의 C 원자와는 결합하고 있지 않다. 예를 들어, CxHyFz 분자가 직쇄형의 쇄식 C4H4F6 분자인 경우, C4H4F6 분자는 2개의 말단 C 원자와 2개의 비말단 C 원자를 포함하고 있다. 그리고, 2개의 말단 C 원자는 H 원자 및 F 원자 중 F 원자와만 결합하고 있고, H 원자와는 결합하고 있지 않다. 4개의 H 원자는 모두 비말단 C 원자와 결합하고 있다. 또한, 본 실시 형태의 CxHyFz 분자는, 말단 C 원자를 포함하고 있으면 직쇄형의 쇄식 CxHyFz 분자 이외여도 되고, 예를 들어 측쇄형의 쇄식 CxHyFz 분자여도 된다. 측쇄형의 쇄식 CxHyFz 분자는 3개 이상의 말단 C 원자를 포함하고 있다.
본 실시 형태에 의하면, 이러한 에칭 가스를 사용하여 드라이 에칭을 행함으로써, 메모리 홀 M 내의 절연층(4)이나 희생층(3)의 측면을 보호막(7)에 의해 적합하게 보호하면서, 메모리 홀 M을 형성하는 것이 가능하게 된다. 본 실시 형태의 이러한 효과의 상세에 대해서는 후술한다.
다음에, 보호막(7)과 마스크층(6)을 제거하고, 메모리 홀 M 내에 블록 절연막(11)과, 전하 축적층(12)과, 터널 절연막(13)을 순서대로 형성한다(도 1의 (c)). 다음에, 메모리 홀 M의 저부로부터 블록 절연막(11)과, 전하 축적층(12)과, 터널 절연막(13)을 제거하고, 메모리 홀 M 내에 채널 반도체층(14)과, 코어 절연막(15)을 순서대로 형성한다(도 1의 (c)). 전하 축적층(12)은, 예를 들어 실리콘 질화막이다. 채널 반도체층(14)은, 예를 들어 폴리실리콘층이다. 블록 절연막(11), 터널 절연막(13) 및 코어 절연막(15)은, 예를 들어 실리콘 산화막이나 금속 절연막이다.
그 후, 메모리 홀 M과는 상이한 위치에 형성된 슬릿 또는 홀을 통하여 희생층(3)을 제거하여 절연층(4) 사이에 복수의 공동을 형성하고, 이들의 공동 내에 복수의 전극층을 형성한다. 나아가, 기판(1) 상에 다양한 플러그, 배선, 층간 절연막 등을 형성한다. 이와 같이 하여, 본 실시 형태의 반도체 장치가 제조된다.
도 2는, 제1 실시 형태의 반도체 장치의 제조 방법의 이점을 설명하기 위한 단면도이다.
도 2의 (a)는, 메모리 홀 M 내의 깊은 지점까지 형성된 보호막(7)을 나타내고 있다. 이 경우, 절연층(4)이나 희생층(3)의 측면이 보호막(7)에 의해 충분히 보호되기 때문에, 에칭 중에 절연층(4)이나 희생층(3)의 측면은 거의 깎이지 않는다.
한편, 도 2의 (b)는 메모리 홀 M 내의 얕은 지점에만 형성된 보호막(7)을 나타내고 있다. 이 경우, 절연층(4)이나 희생층(3)의 측면이 보호막(7)에 의해 충분히 보호되지 않기 때문에, 에칭 중에 절연층(4)이나 희생층(3)의 측면이 소정의 값보다 크게 깎여 버린다. 그 결과, 이들 측면에 보잉(bowing)이라고 불리는 오목부가 생겨 버린다(부호 B를 참조). 이 문제는, 메모리 홀 M의 애스펙트비가 높아지면 더 현저해진다.
본 실시 형태의 절연층(4)이나 희생층(3)은, 도 1의 (b)의 공정에 있어서 CxHyFz 가스로부터 생성된 플라스마를 사용하여 에칭된다. 구체적으로는, 플라스마에 포함되는 라디칼에 의해 보호막(7)이 형성되고, 플라스마에 포함되는 이온에 의해 절연층(4)이나 희생층(3)의 측면이 에칭된다. 따라서, 도 2의 (a)에 나타내는 바와 같은 보호막(7)은, 메모리 홀 M 내의 깊은 지점까지 라디칼이 도달할 수 있는 경우에 형성된다고 생각된다. 한편, 도 2의 (b)에 나타내는 바와 같은 보호막(7)은, 메모리 홀 M 내의 깊은 지점까지 라디칼이 도달할 수 없는 경우에 형성된다고 생각된다.
도 3은, 제1 실시 형태의 반도체 장치의 제조 방법의 이점을 설명하기 위한 모식적인 단면도이다.
부호 P1은, 말단 C 원자가 H 원자와 결합한 C4HF5 분자로부터 H 원자가 탈리되어 생성된 라디칼을 나타내고 있다. 이 C4HF5 분자(CF2=CF-CF=CHF)를 포함하는 에칭 가스는 본 실시 형태의 비교예의 에칭 가스의 일례이다.
한편, 부호 P2는, 비말단 C 원자가 H 원자와 결합한(즉 말단 C 원자는 H 원자와 결합하고 있지 않은) C4HF5 분자로부터 H 원자가 탈리되어 생성된 라디칼을 나타내고 있다. 이 C4HF5 분자(CF2=CF-CH=CF2)를 포함하는 에칭 가스는 본 실시 형태의 에칭 가스의 일례이다.
CxHyFz 분자에서는, C-H 결합의 결합 에너지가 C-F 결합의 결합 에너지보다 작아, C-H 결합이 C-F 결합보다 괴리되기 쉽다. 그 때문에, CxHyFz 분자가 플라스마화될 때에는 C-H 결합이 괴리되어, C-H 결합이 있던 장소에 부대 전자(unpaired electron)가 남는 경우가 많다. 부호 P1은, 말단 C 원자에 부대 전자를 갖는 라디칼을 나타내며, 부호 P2는, 비말단 C 원자에 부대 전자를 갖는 라디칼을 나타내고 있다.
부대 전자는 반응성이 높기 때문에, 절연층(4)이나 희생층(3)의 측면에 라디칼이 부착되는 요인이 된다. 이 경우, 부호 P2와 같이 라디칼이 비말단 C 원자에 부대 전자를 갖고 있으면, 부대 전자의 주위의 입체 장애가 크기 때문에 라디칼이 절연층(4)이나 희생층(3)의 측면에 부착되기 어렵다. 달리 말하면, 부대 전자의 주위의 F원자가, 부대 전자와 절연층(4)이나 희생층(3)의 측면이 반응하는 데 방해가 된다. 한편, 부호 P1과 같이 라디칼이 말단 C 원자에 부대 전자를 갖고 있으면, 부대 전자의 주위의 입체 장애가 작기 때문에, 라디칼이 절연층(4)이나 희생층(3)의 측면에 부착되기 쉽다.
그 결과, 부호 P1의 라디칼은 절연층(4)이나 희생층(3)의 측면으로의 부착 확률이 높아지기 때문에, 메모리 홀 M 내의 깊은 지점까지 도달하기 어려워질 것으로 생각된다. 한편, 부호 P2의 라디칼은 절연층(4)이나 희생층(3)의 측면에 대한 부착 확률이 낮아지기 때문에, 메모리 홀 M 내의 깊은 지점까지 도달하기 쉬워질 것으로 생각된다. 따라서 본 실시 형태에 의하면, 부호 P2와 같은 라디칼을 사용함으로써, 메모리 홀 M 내의 깊은 지점까지 보호막(7)을 형성하는 것이 가능하게 된다(도 2의 (a)를 참조).
도 4는, 제1 실시 형태의 에칭 가스의 예를 나타내는 표이다.
도 4의 (a) 내지 도 4의 (c)는 각각, x의 값이 3 내지 5의 정수이며, y≤z인 다양한 CxHyFz 가스를 나타내고 있다. x의 값을 3 내지 5로 한 이유는, x의 값이 6 이상인 CxHyFz는 증기압이 낮고 상온에서 가스로서 공급하기 어렵기 때문이다. 도 4의 (a)는 C 원자가 4개인 예(x=4)를 나타내고 있고, 도 4의 (b)는 C 원자가 3개인 예(x=3)를 나타내고 있고, 도 4의 (c)는 C 원자가 5개인 예(x=5)를 나타내고 있다. 표 중의 D.B.의 값은, CxHyFz 분자 중의 이중 결합의 개수를 나타내고 있다. 도 4의 (a)는 참고로서 환식 C4F8도 나타내고 있다.
도 5는, 제1 실시 형태의 에칭 가스의 특성을 설명하기 위한 그래프이다.
도 5는, 다양한 CxHyFz 가스에 대해 보호막(7)의 퇴적 속도를 바로 나타내고, 보호막(7)의 균일성을 점으로 나타내고 있다. 이들 CxHyFz 가스의 분자 구조는 도 4의 (a) 내지 도 4의 (c)에 나타내는 바와 같다.
다양한 CxHyFz 가스에 대해 에칭의 실험을 실시한 바, 도 5에 도시하는 결과가 얻어졌다. 보호막(7)의 균일성에 관해서는, 절연막의 가공에서 자주 사용되는 환식 C4F8 가스를 사용한 경우의 보호막(7)을 기준으로 평가하였다. 여기에서는, 보호막(7)의 막 두께의 깊이 방향(Z 방향)에 있어서의 변화가 작을수록 균일성이 좋다고 평가하고, 구체적으로는 균일성의 값이 낮을수록 균일성이 좋다고 평가하였다.
그 결과, 도 5에 도시하는 C4HF5 가스, C4H2F4 가스, C4H2F6 가스, C4H4F6 가스, C3HF5 가스, C5H2F10 가스를 사용한 경우에, 환식 C4F8 가스를 사용한 경우보다 보호막(7)의 균일성이 좋은 것을 알 수 있다. 따라서, 본 실시 형태의 에칭 가스는 CxHyFz 가스로서, 이들 가스 중 적어도 어느 것을 포함하는 것이 바람직하다. 또한, 보호막(7)의 균일성을 양호하게 함과 함께, 보호막(7)의 퇴적 속도를 빠르게 하는 것이 바람직한 경우에는, C4HF5 가스, C4H2F4 가스 또는 C4H2F6 가스를 사용하는 것이 바람직하다.
도 4의 (a) 내지 도 4의 (c)를 참조하면, 도 5에 도시하는 C4HF5 가스, C4H2F4 가스, C4H2F6 가스, C4H4F6 가스, C3HF5 가스, C5H2F10 가스의 말단 C 원자는 F 원자와만 결합하고 있음을 알 수 있다. 따라서, 본 실시 형태의 드라이 에칭은, 말단 C 원자가 F 원자와만 결합한 CxHyFz 가스를 사용하여 행하는 것이 바람직하다.
또한, 도 4의 (a) 내지 도 4의 (c)에 있어서, C4HF5의 분자 구조는 CF2=CF-CH=CF2로 표시되고, C4H2F4의 분자 구조는 CF2=CH-CH=CF2로 표시되고, C4H2F6의 분자 구조는 CF3-CH=CH-CF3으로 표시된다. 또한, C4H4F6의 분자 구조는 CF3-CH2-CH2-CF3으로 표시되고, C3HF5의 분자 구조는 CF2=CH-CF3으로 표시되고, C5H2F10의 분자 구조는 CF3-CHF-CHF-CF2-CF3으로 표시된다.
또한, 본 실시 형태의 CxHyFz 가스의 예는 이들에 한정되는 것은 아니다. 본 실시 형태의 CxHyFz 가스의 그 밖의 예는, C4H4F6(CF3-CH2-CH2-CF3) 가스, C4H3F7(CF3-CHF-CH2-CF3) 가스, C4H2F8(CF3-CHF-CHF-CF3 또는 CF3-CF2-CH2-CF3) 가스, C4HF9(CF3-CHF-CF2-CF3) 가스, C5H6F6(CF3-CH2-CH2-CH2-CF3) 가스 등이다. 본 실시 형태의 CxHyFz 가스의 그 밖의 예는 또한, C5H5F7 가스, C5H4F8 가스, C5H3F9 가스, C5H2F10 가스, C5HF11 가스 등의 다양한 이성체이며, 이들 이성체 중, 말단 C 원자가 F 원자와만 결합하고 있는 것이다.
본 실시 형태의 에칭 가스는 CxHyFz 가스와 그 밖의 가스를 포함하는 혼합 가스여도 되고, 2종류 이상의 CxHyFz 가스를 포함하는 혼합 가스여도 된다. 예를 들어, 본 실시 형태의 에칭 가스는 CxHyFz 가스 외에, 산소 가스, 희가스 또는 CaFb(플루오로카본(불화탄소 화합물)) 가스를 포함하고 있어도 된다. 단, a, b는 1 이상의 정수를 나타낸다. CaFb 가스의 예는, CF4 가스, C2F4 가스, C3F6 가스, C4F6 가스, C4F8 가스 등이다.
여기서, CxHyFz 가스로부터 생성되는 플라스마에 대해 설명한다.
본 실시 형태의 절연층(4)이나 희생층(3)은, 도 1의 (b)의 공정에 있어서 CxHyFz 가스로부터 생성된 플라스마를 사용하여 에칭된다. 구체적으로는, 플라스마에 포함되는 라디칼에 의해 보호막(7)이 형성되고, 플라스마에 포함되는 이온에 의해 절연층(4)이나 희생층(3)의 측면이 에칭된다. 이 때의 플라스마의 에칭 처리 공정실 내의 평균 밀도(농도)는, 예를 들어 5.0×109 내지 3.0×1011개/㎤이다.
본 실시 형태의 플라스마는, 이하의 제1 내지 제3 라디칼을 포함할 수 있다. 제1 라디칼은, CxHyFz 분자로부터 H 원자 및 F 원자 중 H 원자만이 탈리되어 생성된다. 제2 라디칼은, CxHyFz 분자로부터 H 원자 및 F 원자 중 F 원자만이 탈리되어 생성된다. 제3 라디칼은, CxHyFz 분자로부터 H 원자 및 F 원자의 양쪽이 탈리되어 생성된다. 도 3에서 부호 P2로 나타내는 라디칼은 제1 라디칼의 일례이다.
본 실시 형태에서는 제1 라디칼이 많이 생성되고, 제2 및 제3 라디칼이 그다지 생성되지 않도록, CxHyFz 가스를 플라스마화하는 것이 바람직하다. 구체적으로는, 플라스마 중의 제1 라디칼의 농도가 플라스마 중의 제2 및 제3 라디칼의 합계 농도보다 커지도록, CxHyFz 가스를 플라스마화하는 것이 바람직하다. 이유는, 제2 및 제3 라디칼의 부대 전자의 주위의 입체 장애는, 대부분의 경우 제1 라디칼의 부대 전자의 주위의 입체 장애보다 작아, 제2 및 제3 라디칼의 부착 확률은 제1 라디칼의 부착 확률보다 높아지기 때문이다.
도 6은, 제1 실시 형태의 반도체 장치의 구조를 도시하는 단면도이다.
도 6은, 본 실시 형태의 방법으로 제조되는 반도체 장치의 예를 나타내고 있다. 도 6은, 3차원 메모리의 메모리 셀부와 계단 콘택트부를 나타내고 있다. 도 6에서는, 하부층(2)이 제1 절연막(2a), 소스측 도전층(2b) 및 제2 절연막(2c)에 의해 구성되어 있고, 상부층(5)이 커버 절연막(5a), 드레인측 도전층(5b), 제1 층간 절연막(5c) 및 제2 층간 절연막(5d)에 의해 구성되어 있다. 채널 반도체층(14)은 기판(1) 내의 확산층 L에 전기적으로 접속되어 있다. 희생층(3)은 텅스텐(W)층 등을 포함하는 전극층(3')으로 치환되어 있다. 전극층(3')은 제1막의 예이다.
도 6은 또한, 상부층(5)의 콘택트 홀 H 내에 형성된 콘택트 플러그(16)를 나타내고 있다. 각 콘택트 플러그(16)는 대응하는 전극층(3')에 전기적으로 접속되도록 형성되어 있다.
이상과 같이, 본 실시 형태의 메모리 홀 M은 CxHyFz 가스를 포함하는 에칭 가스를 사용하여 형성되고, CxHyFz 가스의 탄소쇄의 각 말단의 C 원자는 H 원자 및 F 원자 중 F 원자와만 결합하고 있다. 그 때문에, 본 실시 형태에서는 메모리 홀 M 내의 깊은 위치까지 보호막(7)을 형성할 수 있고, 메모리 홀 M 내의 절연층(4)이나 희생층(3)의 측면을 보호막(7)에 의해 적합하게 보호할 수 있다. 따라서 본 실시 형태에 의하면, 절연층(4)이나 희생층(3)을 적합하게 에칭하여 메모리 홀 M을 형성하는 것이 가능하게 된다. 본 실시 형태에 의하면, 예를 들어 10 이상이라는 높은 애스펙트비를 갖는 메모리 홀 M도 적합한 형상으로 형성하는 것이 가능하게 된다.
또한, 도 1의 (a)의 공정에서는, 하부층(2) 상에 복수의 희생층(3)과 복수의 절연층(4)을 교대로 형성하는 대신에, 하부층(2) 상에 복수의 전극층(3')과 복수의 절연층(4)을 교대로 형성해도 된다. 이 경우, 희생층(3)을 전극층(3')으로 치환하는 공정이 불필요하게 된다.
또한, 본 실시 형태의 드라이 에칭은 메모리 홀 M의 가공 이외의 공정에도 적용 가능하고, 예를 들어 메모리 홀 M 이외의 오목부를 가공하는 공정에도 적용 가능하다.
이상, 몇몇 실시 형태를 설명하였지만, 이들 실시 형태는 예로서만 제시한 것이며, 발명의 범위를 한정하는 것을 의도한 것은 아니다. 본 명세서에서 설명한 신규의 방법 및 가스는 다른 다양한 형태로 실시할 수 있다. 또한, 본 명세서에서 설명한 방법 및 가스의 형태에 대해, 발명의 요지를 일탈하지 않는 범위 내에서 다양한 생략, 치환, 변경을 할 수 있다. 첨부의 특허청구범위 및 이것에 균등한 범위는, 발명의 범위나 요지에 포함되는 이러한 형태나 변형예를 포함하도록 의도되어 있다.
1: 기판
2: 하부층
2a: 제1 절연막
2b: 소스측 도전층
2c: 제2 절연막
3: 희생층
3': 전극층
4: 절연층
5: 상부층
5a: 커버 절연막
5b: 드레인측 도전층
5c: 제1 층간 절연막
5d: 제2 층간 절연막
6: 마스크층
7: 보호막
11: 블록 절연막
12: 전하 축적층
13: 터널 절연막
14: 채널 반도체층
15: 코어 절연막
16: 콘택트 플러그

Claims (20)

  1. 막 상에 개구 패턴을 갖는 마스크층을 형성하고,
    상기 마스크층과 CxHyFz(C는 탄소, H는 수소, F는 불소를 나타내고, x는 3 이상의 정수를 나타내며, 또한 y 및 z는 각각 1 이상의 정수를 나타냄)로 표시되는 쇄상 탄화수소 화합물을 포함하는 에칭 가스를 사용하여, 상기 막을 에칭하여 상기 막에 오목부를 형성하는 것과 함께, 상기 마스크층 및 상기 오목부에 CmFn으로 표시되는 불화탄소 화합물(m은 1 이상의 정수를 나타내고, 또한 n은 1 이상의 정수를 나타냄)을 포함하는 보호막을 형성하고,
    상기 오목부 내에 전하 축적층 및 반도체층을 형성하는,
    것을 포함하고,
    상기 CxHyFz의 탄소쇄 상의 각 말단의 탄소 원자는, 수소 원자 및 불소 원자 중 불소 원자와만 결합하고 있는 쇄상 탄화수소 화합물인, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 에칭 가스는, x의 값이 3 내지 5의 정수이며, y≤z인 상기 CxHyFz로 표시되는 쇄상 탄화수소 화합물을 포함하는 에칭 가스인, 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 CxHyFz는 C3HF5, C4H4F6, C4H3F7, C4H2F8, C4HF9, C5H6F6, C5H5F7, C5H4F8, C5H3F9, C5H2F10 및 C5HF11 중 적어도 어느 것을 포함하는 에칭 가스인, 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 산소 가스, 희가스 및 CaFb로 표시되는 불화탄소 화합물 가스(a 및 b는 각각 1 이상의 정수를 나타냄) 중 적어도 어느 것을 더 포함하는 에칭 가스인, 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 CaFb는 CF4, C2F4, C3F6, C4F6 및 C4F8 중 적어도 어느 것을 포함하는, 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 에칭 가스는, CxHyFz로 표시되는 쇄상 탄화수소 화합물을 2종류 이상 포함하는 에칭 가스인, 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 에칭 가스는, CxHyFz로 표시되는 직쇄형의 쇄상 탄화수소 화합물을 포함하는 에칭 가스인, 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 막은, 상기 CxHyFz로 표시되는 쇄상 탄화수소 화합물을 포함하는 에칭 가스로부터 생성된 플라스마를 사용하여 에칭되는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 플라스마는, 상기 CxHyFz로 표시되는 쇄상 탄화수소 화합물의 분자로부터 수소 원자 및 불소 원자 중 수소 원자만이 탈리되어 생성된 제1 라디칼과, 상기 CxHyFz로 표시되는 쇄상 탄화수소 화합물의 분자로부터 수소 원자 및 불소 원자 중 불소 원자만이 탈리되어 생성된 제2 라디칼과, CxHyFz로 표시되는 쇄상 탄화수소 화합물의 분자로부터 수소 원자 및 불소 원자의 양쪽이 탈리되어 생성된 제3 라디칼을 포함하고,
    상기 플라스마 중의 상기 제1 라디칼의 농도는, 상기 플라스마 중의 상기 제2 및 제3 라디칼의 합계 농도보다 큰, 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 플라스마의 에칭 처리 공정실 내의 밀도는 5.0×109 내지 3.0×1011개/㎤인, 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 막은, 기판 상에 교대로 형성된 복수의 제1막과 복수의 제2막을 포함하는, 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 에칭에서는, 애스펙트비가 10 이상인 오목부가 상기 막에 형성되는, 반도체 장치의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020217007286A 2018-09-11 2019-07-10 반도체 장치의 제조 방법 및 에칭 가스 KR102587426B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020237021037A KR102657842B1 (ko) 2018-09-11 2019-07-10 반도체 장치의 제조 방법 및 에칭 가스

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2018-169983 2018-09-11
JP2018169983A JP7173799B2 (ja) 2018-09-11 2018-09-11 半導体装置の製造方法およびエッチングガス
PCT/JP2019/027316 WO2020054200A1 (ja) 2018-09-11 2019-07-10 半導体装置の製造方法およびエッチングガス

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020237021037A Division KR102657842B1 (ko) 2018-09-11 2019-07-10 반도체 장치의 제조 방법 및 에칭 가스

Publications (2)

Publication Number Publication Date
KR20210053905A KR20210053905A (ko) 2021-05-12
KR102587426B1 true KR102587426B1 (ko) 2023-10-11

Family

ID=69777114

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020217007286A KR102587426B1 (ko) 2018-09-11 2019-07-10 반도체 장치의 제조 방법 및 에칭 가스
KR1020237021037A KR102657842B1 (ko) 2018-09-11 2019-07-10 반도체 장치의 제조 방법 및 에칭 가스

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020237021037A KR102657842B1 (ko) 2018-09-11 2019-07-10 반도체 장치의 제조 방법 및 에칭 가스

Country Status (7)

Country Link
US (2) US20210193475A1 (ko)
EP (1) EP3852131A4 (ko)
JP (2) JP7173799B2 (ko)
KR (2) KR102587426B1 (ko)
CN (1) CN112673459A (ko)
TW (1) TWI724465B (ko)
WO (1) WO2020054200A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117936454A (zh) * 2022-10-11 2024-04-26 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1693948A (zh) * 2004-05-05 2005-11-09 台湾积体电路制造股份有限公司 制造硅上液晶间隙物的方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5827464Y2 (ja) 1978-11-07 1983-06-15 東芝熱器具株式会社 サ−モスタツト
JPS5569416U (ko) 1978-11-08 1980-05-13
US5935877A (en) * 1995-09-01 1999-08-10 Applied Materials, Inc. Etch process for forming contacts over titanium silicide
US5876664A (en) * 1996-06-14 1999-03-02 American Sterilizer Company Continuous-operation, closed loop decontamination system and method
JPH10199865A (ja) * 1996-10-30 1998-07-31 Agency Of Ind Science & Technol ドライエッチング用ガス組成物およびドライエッチング方法
JP5569353B2 (ja) 2000-04-28 2014-08-13 ダイキン工業株式会社 ドライエッチングガスおよびドライエッチング方法
WO2005112092A2 (en) * 2004-05-11 2005-11-24 Applied Materials, Inc. CARBON-DOPED-Si OXIDE ETCH USING H2 ADDITIVE IN FLUOROCARBON ETCH CHEMISTRY
JP2006128245A (ja) 2004-10-27 2006-05-18 Sony Corp 絶縁膜の加工方法
JP2006156539A (ja) 2004-11-26 2006-06-15 National Institute Of Advanced Industrial & Technology プラズマ反応用ガス
JP5131436B2 (ja) * 2007-05-31 2013-01-30 日本ゼオン株式会社 エッチング方法
JP5152521B2 (ja) 2009-02-19 2013-02-27 日本ゼオン株式会社 ハロゲン化化合物を脱ハロゲン化水素する方法
JP5416280B2 (ja) * 2010-08-19 2014-02-12 株式会社アルバック ドライエッチング方法及び半導体装置の製造方法
JP2013030531A (ja) 2011-07-27 2013-02-07 Central Glass Co Ltd ドライエッチング剤
JP2013175605A (ja) 2012-02-24 2013-09-05 Toshiba Corp 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
TWI588240B (zh) * 2012-10-30 2017-06-21 液態空氣喬治斯克勞帝方法研究開發股份有限公司 用於高縱橫比氧化物蝕刻之氟碳分子
WO2014104290A1 (ja) 2012-12-27 2014-07-03 日本ゼオン株式会社 ドライエッチング方法
US10017437B2 (en) 2015-01-22 2018-07-10 Zeon Corporation Method for purifying fluorinated hydrocarbon compound
US9728422B2 (en) * 2015-01-23 2017-08-08 Central Glass Company, Limited Dry etching method
JP6544215B2 (ja) * 2015-01-23 2019-07-17 セントラル硝子株式会社 ドライエッチング方法
JP6636250B2 (ja) 2015-02-12 2020-01-29 関東電化工業株式会社 ドライエッチングガス組成物及びドライエッチング方法
JP6514138B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体装置の製造方法
US10566232B2 (en) * 2017-05-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post-etch treatment of an electrically conductive feature
US10541246B2 (en) * 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10832966B2 (en) * 2018-02-20 2020-11-10 Globalfoundries Inc. Methods and structures for a gate cut

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1693948A (zh) * 2004-05-05 2005-11-09 台湾积体电路制造股份有限公司 制造硅上液晶间隙物的方法

Also Published As

Publication number Publication date
EP3852131A1 (en) 2021-07-21
WO2020054200A1 (ja) 2020-03-19
TWI724465B (zh) 2021-04-11
JP2023002798A (ja) 2023-01-10
KR20230097221A (ko) 2023-06-30
CN112673459A (zh) 2021-04-16
JP7400058B2 (ja) 2023-12-18
US20210193475A1 (en) 2021-06-24
US20230307244A1 (en) 2023-09-28
JP2020043239A (ja) 2020-03-19
TW202010869A (zh) 2020-03-16
KR102657842B1 (ko) 2024-04-17
KR20210053905A (ko) 2021-05-12
EP3852131A4 (en) 2022-05-25
JP7173799B2 (ja) 2022-11-16

Similar Documents

Publication Publication Date Title
US7202172B2 (en) Microelectronic device having disposable spacer
US6183655B1 (en) Tunable process for selectively etching oxide using fluoropropylene and a hydrofluorocarbon
JP7400058B2 (ja) 半導体装置の製造方法およびエッチング方法
TW200524051A (en) Minimizing the loss of barrier materials during photoresist stripping
KR101276043B1 (ko) 아산화질소를 사용하는 에치백 프로세스
JP2021048172A (ja) 半導体装置およびその製造方法
US7026256B2 (en) Method for forming flowable dielectric layer in semiconductor device
CN107275279B (zh) 半导体结构及其的形成方法
US20210005463A1 (en) Manufacturing method of semiconductor device and etching gas
KR102610396B1 (ko) 로우-k 스페이서를 제공하는 방법
KR20080003171A (ko) 플래쉬 메모리 소자의 제조방법
TW455948B (en) Process for etching an insulating layer and forming a semiconductor device
KR100799133B1 (ko) 반도체소자의 리세스게이트 제조 방법
KR100772710B1 (ko) 금속배선의 부식을 방지하는 반도체소자 및 그의 제조 방법
CN105655252A (zh) 半导体结构形成方法
KR20060133700A (ko) 반도체 소자의 제조방법
KR100755073B1 (ko) 반도체 소자의 콘택 홀 형성 방법
CN115223985A (zh) 电容器结构的制造方法
KR20100107130A (ko) 반도체 소자의 제조방법
KR19990040759A (ko) 반도체 소자의 콘택 홀 형성 방법
KR20040065026A (ko) 반도체소자의 플러그용 콘택홀 형성방법
KR19980055952A (ko) 반도체 소자의 콘택홀 세정방법
KR20050000060A (ko) 반도체 소자의 제조방법
KR20080074483A (ko) 반도체 소자의 확산 방지막 형성 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant