KR20050000060A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법개시한다. 개시된 본 발명의 방법은, 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트의 양측벽에 스페이서를 형성하는 단계와, 상기 기판 결과물에 대해 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행하는 단계와, 상기 게이트를 덮도록 기판의 전면 상에 층간절연막을 증착하는 단계와, 상기 층간절연막을 식각하여 게이트들 사이의 기판 부분을 노출시키는 콘택홀을 형성하는 단계와, 상기 노출된 기판 부분 표면의 이물질이 제거되도록 전처리하는 단계와, 상기 기판 결과물을 퍼니스로 로딩시키는 단계와, 상기 로딩 과정에서 콘택홀 표면에 재형성된 계면 산화막을 제거함과 동시에 콘택 계면에 인(P)이 도핑되도록 PH3 가스를 포함한 수소 가스 분위기로 열처리하는 단계와, 상기 콘택홀을 매립하도록 기판 전면 상에 폴리실리콘을 증착하는 단계와, 상기 폴리실리콘을 식각하여 콘택홀 내에 콘택 플러그를 형성하는 단계와, 상기 게이트 양측의 기판 표면에 소오스/드레인 영역이 형성되도록 상기 단계까지의 기판 결과물을 소오스/드레인 열처리하는 단계를 포함한다. 본 발명에 따르면, 폴리실리콘의 증착전에 PH3 가스를 포함한 수소 가스 분위기에서의 열처리를 행하여 콘택 계면에 재형성된 미세 산화막을 제거해줌으로써, 콘택저항의 증가를 방지할 수 있고, 그래서, 소자 특성 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semicondutor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택 저항을 낮출 수 있는 반도체 소자의 제조방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라 회로 패턴의 크기가 점점 감소되고 있으며, 이러한 경향에 부합해서 우수한 소자 특성을 얻기 위한 다양한 공정 기술들이 적용 및 개발되고 있다. 특히, 소자의 동작 효율을 높이기 위해 콘택 공정에 대한 새로운 공정 기술들이 개발되고 있다.

상기 콘택 공정에 대한 새로운 기술의 요구는 패턴 크기의 미세화가 달성되더라도, 상하부 패턴간의 콘택이 불안정하거나 콘택저항이 증가될 경우, 소자의 신뢰성이 확보되지 못함은 물론 고속 동작이 곤란하기 때문이다.

현재 고집적 반도체 소자, 예컨데, 256M 이상의 메모리 소자는 상하부 패턴들간의 안정적인 콘택을 위해, 자기정렬콘택(Self Aligned Contact : 이하, SAC) 공정이 적용되어 제조되고 있다.

상기 SAC 공정은 소정 개의 게이트와 상기 게이트들 사이의 기판 영역을 모두 노출시키는 랜딩 플러그 콘택(landing plug contact)을 형성한 후, 플러그 물질을 증착하고, 그런다음, 게이트들 사이 각각에 콘택 플러그가 형성되도록 상기 플러그 물질을 연마하는 순으로 진행된다. 이러한 SAC 공정은 상하부 패턴들간의 안정적인 콘택을 이룰 수 있으며, 또한, 수 개의 콘택 플러그를 동시에 형성할 수 있기 때문에 공정 단순화를 얻을 수 있다.

여기서, 상기 플러그 물질로서는 520∼600℃의 온도에서 소오스 가스로 SiH4 가스를 이용하면서 도펀트로서 인(P)을 1.0∼2.0E20원자/㎤ 정도의 농도로 도핑하는 퍼니스-타입의 장비에서 증착된 폴리실리콘이 현재 가장 많이 사용되고 있다.

한편, 종래에는 플러그 물질인 폴리실리콘의 증착 전, HF 또는 BOE 용액을 이용한 습식 세정으로 콘택 표면의 산화막 등과 같은 불순물을 제거하며, 이후, 상기 기판 결과물을 시간의 지연없이 바로 퍼니스 장비에 로딩시켜 상기 폴리실리콘을 증착하고 있다. 이때, 상기 기판을 퍼니스 장비에 로딩시킨 후에는 10^-4Torr의 진공을 조성한 다음 안정화 단계(stabilization step)를 거쳐 폴리실리콘을 증착한다.

그러나, 플러그 물질인 폴리실리콘의 증착 전에 습식 세정을 이용한 전처리 공정을 수행하더라도, 콘택 계면에 미세한 산화막이 재형된 채로 폴리실리콘이 증착되므로, 콘택저항의 증가는 피할 수 없다.

자세하게, 종래에는 전처리 습식 세정후의 기판 결과물을 시간의 지연없이 퍼니스 장비에 로딩시키며, 상기 퍼니스로의 로딩시에는 대기압(1 atm) 하에서 단지 질소 가스를 불어 넣어준다. 이때, 산소의 농도는 대략 수십 ppm 수준이다.

그런데, 전처리 습식 세정을 통해 콘택 계면의 산화막을 제거하였을지라도, 기판 결과물이 퍼니스에 로딩될 때, 상기와 같은 여건들로 인해 콘택 계면에는 미세한 산화막이 재형성되며, 그래서, 후속하는 폴리실리콘의 증착시, 상기 폴리실리콘은 증착 계면에 미세한 산화막이 재형된 상태로 증착되게 된다.

이에 따라, 반도체 소자의 콘택저항은 높아질 수 밖에 없으며, 이는 소자의 전기적 특성 및 신뢰성 저하의 원인이 된다.

도 1은 종래 기술에 따라 플러그 물질로서 증착된 폴리실리콘에 대한 SIMS에 의한 산소 정량화 분석 결과를 도시한 그래프이다.

도시된 바와 같이, 계면에서 높은 산소 피크(peak)가 보이는 것으로부터, 계면에 산화막이 재형성되었음을 알 수 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 계면 산화막의 재형성으로 인한 콘택저항의 증가를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

도 1은 종래 기술에 따라 플러그 물질로서 증착된 폴리실리콘에 대한 SIMS에 의한 산소 정량화 분석 결과를 도시한 그래프.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

21 : 반도체 기판 22 : 소자분리막

23 : 게이트 24 : 스페이서

25 : 층간절연막 26 : 콘택홀

27 : 콘택 플러그 28 : 소오스/드레인 영역

상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 기판 결과물에 대해 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행하는 단계; 상기 게이트를 덮도록 기판의 전면 상에 층간절연막을 증착하는 단계; 상기 층간절연막을 식각하여 게이트들 사이의 기판 부분을 노출시키는 콘택홀을 형성하는 단계; 상기 노출된 기판 부분 표면의 이물질이 제거되도록 전처리하는 단계; 상기 기판 결과물을 퍼니스로 로딩시키는 단계; 상기 로딩 과정에서 콘택홀 표면에 재형성된 계면 산화막을 제거함과 동시에 콘택 계면에 인(P)이 도핑되도록 PH3 가스를 포함한 수소 가스 분위기로 열처리하는 단계; 상기 콘택홀을 매립하도록 기판 전면 상에 폴리실리콘을 증착하는 단계; 상기 폴리실리콘을 식각하여 콘택홀 내에 콘택 플러그를 형성하는 단계; 및 상기 게이트 양측의 기판 표면에 소오스/드레인 영역이 형성되도록 상기 단계까지의 기판 결과물을 소오스/드레인 열처리하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

여기서, 상기 전처리는 플라즈마를 이용한 건식 세정, 케미컬을 이용한 습식 세정 또는 수소-베이크 중에서 어느 하나의 공정으로 수행한다.

상기 PH3 가스를 포함한 수소 가스 분위기의 열처리는 500∼1000℃의 온도로 수행하며, 아울러, 콘택 계면으로 인(P)이 1E19∼5E20원자/㎤의 농도로 도핑되도록 한다.

상기 PH3 가스를 포함한 수소 가스 분위기로 열처리하는 단계와 상기 폴리실리콘을 증착하는 단계는 인-시튜로 진행한다.

본 발명에 따르면, 폴리실리콘의 증착전에 PH3 가스를 포함한 수소 가스 분위기에서의 열처리를 행하여 콘택 계면에 재형성된 미세 산화막을 제거해줌으로써, 콘택저항의 증가를 방지할 수 있고, 그래서, 소자 특성 및 신뢰성을 향상시킬 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

일반적으로 콘택홀 형성후의 전처리 공정이 수행된 기판 결과물을 시간의 지연없이 퍼니스 내에 로딩시키더라도, 이 로딩 과정에서 콘택 계면에는 필연적으로 미세 산화막이 재형성되며, 이러한 미세 산화막으로 인해 플러그 물질인 폴리실리콘과 기판 접합 영역간에는 콘택저항이 증가될 수 밖에 없다.

따라서, 본 발명은 기판 결과물을 퍼니스 내에 로딩시킨 후, 폴리실리콘의 증착 전에 콘택 계면에 재형성된 계면 산화막을 제거함으로써, 콘택저항의 상승을 방지하고, 이를 통해, 소자의 신뢰성 및 제조수율을 개선시킨다.

이를 위해, 본 발명은 기판을 대기압하의 퍼니스에 로딩한 후, 폴리실리콘의증착 전에 PH3 가스를 포함한 수소 가스 분위기에서 열처리하여 기판 로딩 과정에서 콘택 계면에 재형성된 계면 산화막을 제거하며, 그리고나서, 인-시튜(in-situ)로 상기 폴리실리콘을 증착한다.

보다 자세하게, 도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 소자분리막(22)에 의해 한정된 반도체 기판(21)의 액티브 영역 상에 공지의 공정에 따라 게이트(23)를 형성한다. 그런다음, 상기 게이트(23)의 양측벽에 스페이서(24)를 형성한 후, 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행한다.

도 2b를 참조하면, 상기 기판 결과물 상에 BPSG막 등으로 이루어진 층간절연막(25)을 증착한다. 그런다음, 공지의 SAC(Self-Aligned Contact) 공정에 따라 상기 층간절연막(25)을 식각하여 비트라인 콘택 및 스토리지 노드 콘택을 형성하기 위한 콘택홀(26)을 형성한다.

도 2c를 참조하면, 콘택 계면의 이물질 및 자연산화막을 제거하기 위해 상기 기판 결과물에 대한 전처리(pretreatment) 공정을 수행한다. 상기 전처리 공정은 플러그 물질의 증착 전에 인-시튜(in-situ) 또는 익스-시튜(ex-situ)로 진행하며, 수소 플라즈마, 질소/수소 플라즈마, NF3 플라즈마, CF4 플라즈마 등을 이용한 건식 세정, 소정 케미컬을 이용한 습식 세정, 또는, 수소 베이크 등으로 수행한다.

다음으로, 전처리가 수행된 기판 결과물을 플러그 물질인 폴리실리콘을 증착하기 위한 퍼니스 내에 대기압 하에서 로딩시킨다. 그런다음, 상기 폴리실리콘의증착 전에 기판 결과물을 PH3 가스를 포함하는 수소 가스 분위기에서 500∼1000℃의 온도로 열처리한다. 이 경우, 상기 기판 결과물을 퍼니스에 로딩시키는 과정에서 콘택홀 표면, 즉, 콘택 계면에 재형성된 계면 산화막은 환원되어 제거되며, 또한, 인(P)이 콘택 계면 근처에 도핑된다.

그 다음, 콘택홀을 매립하도록 추가 열처리가 수행된 기판 결과물 상에 인-시튜로 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PECVD(Plasma Enhanced CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD (Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy) 등의 방식에 따라 폴리실리콘을 증착한 후, 이를 에치백 또는 CMP하여 게이트들(23) 사이의 기판 부분 상에 콘택 플러그(27)를 형성한다.

이후, 상기 단계까지의 기판 결과물에 대해 RTP 공정을 이용한 소오스/드레인 열처리를 행하여 상기 게이트(23) 양측의 기판 표면에 실질적인 소오스/드레인 영역(28)을 형성한 후, 공지의 후속 공정을 진행하여 본 발명에 따른 반도체 소자를 형성한다.

상기에서, 기판을 퍼니스 내에 로딩시키는 동안 콘택 계면에 재형성된 계면 산화막이 폴리실리콘의 증착 전에 PH3 가스를 포함한 수소 가스 분위기에서 열처리를 행함에 따라 환원되어 제거되고, 이러한 상태에서 인-시튜로 폴리실리콘이 증착됨으로써, 콘택저항은 종래의 그것과 비교해서 낮출 수 있게 된다.

또한, 상기 열처리의 결과로 콘택 계면으로 인(P)이 추가 도핑이 이루어지게 되는 바, 콘택저항은 더욱 낮출 수 있게 된다. 특히, 이렇게 도핑된 인(P)이 후속열공정에 의해 기판 하부로 확산되도록 할 수 있는 점을 고려한다면, 접합 이온주입시의 도우즈를 낮추거나, 또는, 접합 이온주입 자체를 생략할 수 있으므로, 공정 상의 잇점을 얻게 된다. 여기서, 콘택 계면 근처로 도핑되는 인(P)의 농도는 대략적으로 1E19∼5E20원자/㎤ 정도이다.

이상에서와 같이, 본 발명은 플러그 물질인 폴리실리콘의 증착 전에 PH3 가스를 포함한 수소 가스 분위기에서의 열처리를 행함으로써, 퍼니스로의 로딩 과정에서 콘택 계면에 재형성된 계면 산화막을 환원시켜 제거해줄 수 있으며, 또한, 콘택 계면으로 인(P) 도핑이 이루어지도록 할 수 있다. 이에 따라, 본 발명은 콘택저항을 현격하게 낮출 수 있으며, 그래서, 소자 특성 및 신뢰성을 향상시킬 수 있다.

또한, 본 발명은 PH3 가스를 포함한 수소 가스의 열처리를 통해 콘택 계면으로 인(P)이 도핑되도록 할 수 있으므로, 이전 공정인 접합 이온주입시의 도우즈를 낮추거나 공정 자체를 생략할 수 있으므로, 공정 단순화를 잇점을 얻을 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

1. 소자분리막을 구비한 반도체 기판 상에 게이트를 형성하는 단계;

   상기 게이트의 양측벽에 스페이서를 형성하는 단계;

   상기 기판 결과물에 대해 소오스/드레인 이온주입 및 접합 이온주입을 차례로 수행하는 단계;

   상기 게이트를 덮도록 기판의 전면 상에 층간절연막을 증착하는 단계;

   상기 층간절연막을 식각하여 게이트들 사이의 기판 부분을 노출시키는 콘택홀을 형성하는 단계;

   상기 노출된 기판 부분 표면의 이물질이 제거되도록 전처리(pretreatment)하는 단계;

   상기 기판 결과물을 퍼니스로 로딩시키는 단계;

   상기 로딩 과정에서 콘택홀 표면에 재형성된 계면 산화막을 제거함과 동시에 콘택 계면에 인(P)이 도핑되도록 PH3 가스를 포함한 수소 가스 분위기로 열처리하는 단계;

   상기 콘택홀을 매립하도록 기판 전면 상에 폴리실리콘을 증착하는 단계;

   상기 폴리실리콘을 식각하여 콘택홀 내에 콘택 플러그를 형성하는 단계; 및

   상기 게이트 양측의 기판 표면에 소오스/드레인 영역이 형성되도록 상기 단계까지의 기판 결과물을 소오스/드레인 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 전처리는 플라즈마를 이용한 건식 세정, 케미컬을 이용한 습식 세정 및 수소-베이크로 구성된 그룹으로부터 선택되는 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 PH3 가스를 포함한 수소 가스 분위기의 열처리는 500∼1000℃의 온도로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 PH3 가스를 포함한 수소 가스 분위기의 열처리는 콘택 계면으로 인(P)이 1E19∼5E20원자/㎤의 농도로 도핑되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서, 상기 PH3 가스를 포함한 수소 가스 분위기로 열처리하는 단계와 상기 폴리실리콘을 증착하는 단계는 인-시튜로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.