KR20080074483A - 반도체 소자의 확산 방지막 형성 방법 - Google Patents

반도체 소자의 확산 방지막 형성 방법 Download PDF

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Abstract

본 발명은 제1 절연막에 트렌치가 형성된 반도체 기판을 제공하는 단계, 트렌치의 표면을 따라 제1 금속막을 형성하는 단계, 열처리 공정을 실시하여 제1 금속막의 성분을 변화시키는 단계 및 제1 금속막이 형성된 트렌치가 완전히 채워지도록 제2 금속막을 형성하는 단계를 포함하는 반도체 소자의 확산 방지막 형성 방법으로 구성된다.
열처리, WNx, W, N, 확산 방지막, 금속배선

Description

반도체 소자의 확산 방지막 형성 방법{Method of forming diffusion barrier film in semiconductor device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 100a, 200a : 접합영역
102, 202 : 제1 절연막 103, 203 : 콘택 홀
104, 204 : 식각 멈춤막 106, 206 : 제2 절연막
107, 207 : 트렌치 108, 208a : 확산 방지막
110, 208 : 금속막
본 발명은 반도체 소자의 확산 방지막 형성 방법에 관한 것으로, 특히 확산 방지막의 전기적 성질을 향상시키는 반도체 소자의 확산 방지막 형성 방법에 관한 것이다.
반도체 소자는 다수의 소자 및 금속배선을 포함하는데, 반도체 소자의 집적도가 증가하면서 금속막을 형성하는 방법에 있어서도 변화가 생기게 되었다. 일 예로, 막(layer)의 형성 방법인 경우에는 물리적기상증착법(physical vacuum deposition; PVD)에서 화학적기상증착법(chemical vacuum deposition; CVD)으로 바뀌게 되었다. 이는, 보다 미세한 선폭의 소자를 형성하기 위하여는 스텝 커버리지(step coverage)를 확보해야 하지만 물리적기상증착법(PVD)으로는 이에 대한 확보가 어렵기 때문에 화학 가스를 주입하여 막(layer)을 형성하는 화학적기상증착법(CVD)을 사용하게 되었다.
특히, 금속배선 공정에 있어서 반도체 소자가 고집적화됨에 따라 엄격한 초점심도(depth of focus; DOF) 및 디자인룰(design rule)을 적용하게 되는데, 이때 형성되는 막(layer) 역시 화학적기상증착법(CVD)으로 주로 형성한다.
또한, 고집적화에 따라 식각 방법에 있어서 다마신(damascene) 공정을 실시하게 되었는데, 다마신 공정으로 트렌치를 형성한 후에 금속배선 또는 콘택 플러그를 위한 금속막을 형성한다. 금속막의 형성시, 금속막과 하부구조 간의 화학적 반응을 방지하기 위하여 확산 방지막(diffusion barrier film)을 형성한다.
하지만, 확산 방지막은 전기적으로 높은 비저항 특성을 나타내며, 다마신 구조의 경우에는 트렌치(trench) 내부에 확산 방지막이 형성됨으로써 금속막이 형성 될 영역이 줄어들게 되어 저항이 증가할 수 있다. 이러한 저항증가 특성은 금속막의 부피가 감소할수록 금속막 내의 자유전자의 표면 스캐터링(scattering) 증가를 유발시킬 수 있으므로 집적도가 증가할수록 더욱 증가할 수 있다.
본 발명은 텅스텐 계열의 확산 방지막을 형성한 후에 열처리 공정을 수행하여 확산 방지막 내에 포함되어 있는 질소성분을 제거함으로써 확산 방지막의 금속 성질을 향상시키고, 이로 인하여 확산 방지막 상에 금속막을 형성하여도 비저항을 낮추게 되어 반도체 소자의 전기적 특성을 개선하도록 한다.
본 발명의 실시예에 따른 반도체 소자의 확산 방지막 형성 방법은, 제1 절연막에 트렌치가 형성된 반도체 기판을 제공한다. 트렌치의 표면을 따라 제1 금속막을 형성한다. 열처리 공정을 실시하여 제1 금속막의 성분을 변화시킨다. 제1 금속막이 형성된 트렌치가 완전히 채워지도록 제2 금속막을 형성하는 단계를 포함하는 반도체 소자의 확산 방지막 형성 방법을 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 확산 방지막 형성 방법은, 제1 절연막에 트렌치가 형성된 반도체 기판을 제공한다. 트렌치를 제1 금속막으로 채운다. 열처리 공정을 실시하여 제1 금속막 일부의 성분을 제2 금속막의 성분으로 변화시키는 단계를 포함하는 반도체 소자의 확산 방지막 형성 방법을 포함한다.
트렌치는, 반도체 기판상에 제1 절연막, 식각 멈춤막 및 제2 절연막을 형성한다. 제2 절연막, 식각 멈춤막 및 제1 절연막의 콘택 영역에 콘택 홀을 형성한다. 제2 절연막 및 식각 멈춤막의 일부를 제거하여 트렌치를 형성하는 단계를 포함한다.
트렌치는, 반도체 기판상에 상기 제1 절연막, 식각 멈춤막 및 제2 절연막을 형성한다. 제2 절연막 및 식각 멈춤막의 일부를 제거하여 트렌치를 형성한다. 노출된 제1 절연막의 일부를 제거하여 콘택 홀을 형성하는 단계를 포함한다.
제1 금속막은 WNx 계열의 물질로 형성하되, 화학적기상증착법으로 형성한다. 화학적기상증착법은 PE-CVD 또는 LP-CVD의 방법으로, 200 내지 450℃의 온도에서 실시한다.
화학적기상증착법 수행 시 반응가스로 WF6, NH3, SiH4, B2H6, Ar 및 N2 가스를 모두 혼합 사용하거나 일부를 혼합하여 사용하며, WF6 및 NH3 가스는 WNx 계열의 막을 형성하기 위하여 사용한다. 제2 금속막은 텅스텐(W)으로 형성된다.
열처리 공정은 퍼니스방식 또는 급속열처리방식으로 실시할 수 있다. 퍼니스방식 수행시에는 700 내지 900℃의 온도에서 실시하고, 급속열처리방식 수행시에는 800 내지 1200℃의 온도에서 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 다수의 게이트 패턴(미도시) 및 접합영역(100a)이 형성된 반도체 기판(100) 상에 제1 절연막(102)을 형성한다. 듀얼 다마신(dual damascene) 구조를 위하여 제1 절연막(102) 상에 식각 멈춤막(104) 및 제2 절연막(106)을 형성한다. 식각 멈춤막(104)은 질화막으로 형성하고, 제2 절연막(106)은 산화막으로 형성하는 것이 바람직하다.
제1 절연막(102), 식각 멈춤막(104) 및 제2 절연막(106)의 일부를 제거하여 듀얼 다마신 구조로 패터닝(patterning)을 실시한다. 듀얼 다마신 구조로 콘택 홀(103) 및 트렌치(107)가 형성되는데, 콘택 홀(103) 사이로는 접합영역(100a)이 노출되도록 하고, 금속배선을 위한 트렌치(107) 사이로는 제1 절연막(102)의 일부가 노출되도록 한다.
듀얼 다마신 구조로 콘택 홀(103) 및 트렌치(107)을 형성하는 방법은 다양한 방법을 실시하여 형성할 수 있다. 제2 절연막(106), 식각 멈춤막(104) 및 제1 절연막(102)의 일부를 제거하여 콘택 홀(103)을 형성한 후, 마스크막을 사용한 패터닝 공정으로 제2 절연막(106) 및 식각 멈춤막(104)의 일부를 더 식각하여 트렌치(107)을 형성할 수 있다. 또는, 제2 절연막(106) 및 식각 멈춤막(104)의 일부를 제거하 여 트렌치(107)을 형성한 후, 트렌치(107)의 일부에 트렌치(107)보다 폭이 좁은 마스크막을 형성하고 마스크막 패턴에 따라 제1 절연막(102)의 일부를 식각하여 콘택 홀(103)을 형성할 수 있다. 콘택 홀(103) 및 트렌치(107)를 형성한 이후에 패터닝을 위한 마스크막(미도시)은 제거한다.
도 1b를 참조하면, 콘택 홀(103) 및 트렌치(107)가 형성된 반도체 기판(100)의 표면을 따라 확산 방지막(diffusion barrier film; 108)을 형성한다. 확산 방지막(108)으로 TiN 계열의 물질을 사용하기도 하지만, TiN막은 콘택 홀(103) 및 트렌치(107)에 두껍게 형성되기 때문에 후속 금속막이 차지하는 면적이 그만큼 줄어들어 전기적으로 비저항이 높게 된다. 이러한 이유로, 본 발명에서는 화학적기상증착법(chemical vacuum deposition; CVD)으로 비저항이 낮은 WNx(tungsten nitride) 계열의 물질을 사용하여 확산 방지막(108)을 형성한다. 확산 방지막(108)의 두께는 집적도에 따라 다르게 형성할 수 있는데, 다마신 폭의 10% 내지 20%의 두께로 형성하는 것이 바람직하다. 현 공정을 예로 들면, 확산 방지막(108)은 30Å 내지 60Å의 두께로 형성할 수 있다.
WNx 계열의 확산 방지막(108)을 형성하기 위한 화학적기상증착법(CVD)으로는 PE-CVD(plasma enhanced CVD) 또는 LP-CVD(low pressure CVD)의 방법으로 형성할 수 있다. 이때, 반응가스는 WF6, NH3, SiH4, B2H6, Ar 및 N2 가스를 모두 혼합 사용하거나 일부를 혼합하여 사용하는데, 이 중에서 WF6 및 NH3 가스는 WNx 계열의 확산 방지막(108)을 형성하기 위하여 사용된다. 확산 방지막(108)의 형성 시 200 내지 450℃의 온도에서 실시할 수 있다. 이에 대한 확산 방지막(108)의 형성 반응식은 다음과 같다.
WF6 + NH3 + (SiH4, B2H6, Ar, N2 중 일부 혼합가스) → WNx + 반응 부산물
여기서, 반응가스의 결과물인 WNx 및 반응 부산물 중에서 WNx는 확산 방지막(108)으로 형성되며, 반응 부산물은 챔버(chamber)의 배출구를 통하여 배출된다.
도 1c를 참조하면, 확산 방지막(108a)이 형성된 반도체 기판(100)에 열처리 공정을 실시한다. 열처리 공정은 후속 형성할 금속막과 확산 방지막(108a) 간의 친밀도를 높이고, 금속 성분의 막이 차지하는 부피를 늘이기 위하여 실시한다.
구체적으로, 열처리 공정을 실시하기 이전의 확산 방지막(도 1b의 108)은 WNx 계열의 막이기 때문에 비저항이 금속막보다 높을 수가 있다. 이에 따라, 열처리 공정을 실시하면, WNx막 내의 질소(N) 성분이 일부 빠져나가게 되어 확산 방지막(108a)은 텅스텐(W)과 가까운 금속성분으로 변환되어 비저항이 낮아지게 된다. 이에 따른 열처리 공정은 불활성 분위기의 진공 상태에서 실시하며, 퍼니스(furnace)방식 또는 급속열처리방식(rapid temperature annealing; RTA) 중 어느 방식으로도 실시할 수 있다. 바람직한 예로, 퍼니스 사용시에는 700 내지 900℃의 온도에서 실시하고, 급속열처리방식에서는 800 내지 1200℃의 온도에서 실시할 수 있다. 또한, 급속열처리방식의 열처리 시에는 확산 방지막(108a)의 두께에 따라 다르게 조절할 수 있지만 바람직하게는 50 내지 70초(second)의 시간으로 실시할 수 있다.
도 1d를 참조하면, 콘택 홀(도 1c의 103) 및 트렌치(도 1c의 107)가 완전히 채워지도록 금속막(110)을 형성한다. 금속막(110)은 텅스텐(tungsten; W)을 사용하여 형성할 수 있으며, 형성된 확산 방지막(108a)이 텅스텐(W)의 성질을 가지고 있기 때문에 텅스텐 금속막(110) 및 확산 방지막(108a)과의 친화성도 향상될 수 있다.
도 1e를 참조하면, 제2 절연막(106)이 노출되도록 화학적 기계적 연마(chemical mechanical polishing; CMP)공정을 실시한다. 이로써, 제2 절연막(106)으로 격리된 금속배선(110a)이 형성된다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 다수의 게이트 패턴(미도시) 및 접합영역(200a)이 형성된 반도체 기판(200) 상에 제1 절연막(202)을 형성한다. 듀얼 다마신(dual damascene) 구조를 위하여 제1 절연막(202) 상에 식각 멈춤막(204) 및 제2 절연막(206)을 형성한다. 식각 멈춤막(204)은 질화막으로 형성하고, 제2 절연막(206)은 산화막으로 형성하는 것이 바람직하다.
제1 절연막(202), 식각 멈춤막(204) 및 제2 절연막(206)의 일부를 제거하여 듀얼 다마신 구조로 패터닝(patterning)을 실시한다. 듀얼 다마신 구조로 콘택 홀(203) 및 트렌치(207)가 형성되는데, 콘택 홀(203) 사이로는 접합영역(200a)이 노출되도록 하고, 금속배선을 위한 트렌치(207) 사이로는 제1 절연막(202)의 일부가 노출되도록 한다.
듀얼 다마신 구조로 콘택 홀(203) 및 트렌치(207)을 형성하는 방법은 다양한 방법을 실시하여 형성할 수 있다. 제2 절연막(206), 식각 멈춤막(204) 및 제1 절연막(202)의 일부를 제거하여 콘택 홀(203)을 형성한 후, 마스크막을 사용한 패터닝 공정으로 제2 절연막(206) 및 식각 멈춤막(204)의 일부를 더 식각하여 트렌치(207)을 형성할 수 있다. 또는, 제2 절연막(206) 및 식각 멈춤막(204)의 일부를 제거하여 트렌치(207)을 형성한 후, 트렌치(207)의 일부에 트렌치(207)보다 폭이 좁은 마스크막을 형성하고 마스크막 패턴에 따라 제1 절연막(202)의 일부를 식각하여 콘택 홀(203)을 형성할 수 있다. 콘택 홀(203) 및 트렌치(207)를 형성한 이후에 패터닝을 위한 마스크막(미도시)은 제거한다.
도 2b를 참조하면, 콘택 홀(도 2a의 203) 및 트렌치(도 2a의 207)가 완전히 매립되도록 금속막(208)을 형성한다. 금속막(208)은 화학적기상증착법(chemical vacuum deposition; CVD)으로 비저항이 낮은 WNx(tungsten nitride) 계열의 물질로 형성할 수 있다.
WNx 계열의 금속막(208)을 형성하기 위한 화학적기상증착법(CVD)으로는 PE-CVD(plasma enhanced CVD) 또는 LP-CVD(low pressure CVD)의 방법으로 형성할 수 있다. 이때, 반응가스는 WF6, NH3, SiH4, B2H6, Ar 및 N2 가스를 모두 혼합 사용하거나 일부를 혼합하여 사용하는데, 이 중에서 WF6 및 NH3 가스는 WNx 계열의 확산 방지막(108)을 형성하기 위하여 사용된다. 금속막(208)의 형성 시 200 내지 450℃의 온도에서 실시할 수 있다. 이에 대한 WNx 계열의 막(layer)의 형성 반응식은 다음 과 같다.
WF6 + NH3 + (SiH4, B2H6, Ar, N2 중 일부 혼합가스) → WNx + 반응 부산물
여기서, 반응가스의 결과물인 WNx 및 반응 부산물 중에서 WNx는 금속막(208)으로 형성되며, 반응 부산물은 챔버(chamber)의 배출구를 통하여 챔버 밖으로 배출된다.
도 2c를 참조하면, 금속막(208a)이 형성된 반도체 기판(200)에 열처리 공정을 실시한다. 열처리 공정은 금속막(208)을 금속배선으로 사용하기 위하여 실시하는 공정으로써, 열처리 공정을 실시하기 이전의 금속막(208)은 WNx 계열의 물질이기 때문에 비저항이 금속보다 높을 수가 있다.
이에 따라, 열처리 공정을 실시하면, WNx 계열 물질인 금속막(208) 내의 상부에서부터 질소(N) 성분이 일부 빠져나가게 되어 금속막(208)은 WNx 계열의 확산 방지막(208a) 및 질소 성분이 제거된 텅스텐(W)막(208b)으로 구분된다. 이때, 확산 방지막(208a)은 텅스텐(W)과 가까운 금속성분으로 변환되어 비저항이 낮아지게 된다.
이에 따른 열처리 공정은 불활성 분위기의 진공 상태에서 실시하며, 퍼니스(furnace)방식 또는 급속열처리방식(rapid temperature annealing; RTA) 중 어느 방식으로도 실시할 수 있다. 바람직한 예로, 퍼니스 사용시에는 700 내지 900℃의 온도에서 실시하고, 급속열처리방식에서는 800 내지 1200℃의 온도에서 실시할 수 있다.
도 2d를 참조하면, 제2 절연막(206)이 노출되도록 화학적 기계적 연마(CMP)공정을 실시한다. 이로써, 제2 절연막(206)으로 격리된 금속배선(208c)이 형성된다.
상기 기술한 제조 방법에 따라, 한 번의 공정으로 확산 방지막(208a) 및 금속배선(208c)용 금속막을 형성할 수 있으므로, 제조 공정을 간소화할 수 있고, 비저항이 낮은 WNx 계열을 물질을 사용하므로써 반도체 소자의 전기적 특성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따라, 텅스텐 계열의 확산 방지막을 형성한 후에 열처리 공정을 수행하여 확산 방지막 내에 포함되어 있는 질소성분을 제거함으로써 확산 방지막의 금속 성질을 향상시킬 수 있고, 이로 인하여 확산 방지막 상에 금속막을 형성하여도 비저항을 낮출 수 있게 되어 반도체 소자의 전기적 특성을 개선할 수 있다.

Claims (14)

  1. 제1 절연막에 트렌치가 형성된 반도체 기판을 제공하는 단계;
    상기 트렌치의 표면을 따라 질소 성분이 포함된 제1 금속막을 형성하는 단계;
    상기 제1 금속막의 상기 질소 성분이 감소되도록 열처리 공정을 실시하는 단계; 및
    상기 트렌치가 완전히 채워지도록 상기 제1 금속막 상에 제2 금속막을 형성하는 단계를 포함하는 반도체 소자의 확산 방지막 형성 방법.
  2. 제1 절연막에 트렌치가 형성된 반도체 기판을 제공하는 단계;
    상기 트렌치가 채워지도록 질소성분이 포함된 제1 금속막을 형성하는 단계; 및
    열처리 공정을 실시하여 상기 제1 금속막을 상기 질소 성분이 감소된 제2 금속막으로 변화시키는 단계를 포함하는 반도체 소자의 확산 방지막 형성 방법.
  3. 제 1 항 또는 2 항에 있어서, 상기 트렌치는,
    상기 반도체 기판상에 상기 제1 절연막, 식각 멈춤막 및 제2 절연막을 형성 하는 단계;
    상기 제2 절연막, 상기 식각 멈춤막 및 상기 제1 절연막의 콘택 영역에 콘택 홀을 형성하는 단계; 및
    상기 제2 절연막 및 상기 식각 멈춤막의 일부를 제거하여 상기 트렌치를 형성하는 단계를 포함하는 반도체 소자의 확산 방지막 형성 방법.
  4. 제 1 항 또는 2 항에 있어서, 상기 트렌치는,
    상기 반도체 기판상에 상기 제1 절연막, 식각 멈춤막 및 제2 절연막을 형성하는 단계;
    상기 제2 절연막 및 상기 식각 멈춤막의 일부를 제거하여 상기 트렌치를 형성하는 단계; 및
    상기 노출된 제1 절연막의 일부를 제거하여 콘택 홀을 형성하는 단계를 포함하는 반도체 소자의 확산 방지막 형성 방법.
  5. 제 1 항 또는 2 항에 있어서,
    상기 제1 금속막은 WNx 계열의 물질로 형성하는 반도체 소자의 확산 방지막 형성 방법.
  6. 제 1 항 또는 2 항에 있어서,
    상기 제1 금속막은 화학적기상증착법으로 형성하는 반도체 소자의 확산 방지막 형성 방법.
  7. 제 6 항에 있어서,
    상기 화학적기상증착법은 PE-CVD 또는 LP-CVD의 방법으로 실시하는 반도체 소자의 확산 방지막 형성 방법.
  8. 제 6 항에 있어서,
    상기 화학적기상증착법 수행시 200 내지 450℃의 온도에서 실시하는 반도체 소자의 확산 방지막 형성 방법.
  9. 제 6 항에 있어서,
    상기 화학적기상증착법 수행 시 반응가스로 WF6, NH3, SiH4, B2H6, Ar 및 N2 가스를 모두 혼합 사용하거나 일부를 혼합하여 사용하는 반도체 소자의 확산 방지 막 형성 방법.
  10. 제 9 항에 있어서,
    상기 WF6 및 NH3 가스는 상기 WNx 계열의 막을 형성하기 위하여 사용하는 반도체 소자의 확산 방지막 형성 방법.
  11. 제 1 항 또는 2 항에 있어서,
    상기 제2 금속막은 텅스텐(W)으로 형성되는 반도체 소자의 확산 방지막 형성 방법.
  12. 제 1 항 또는 2 항에 있어서,
    상기 열처리 공정은 퍼니스방식 또는 급속열처리방식으로 실시하는 반도체 소자의 확산 방지막 형성 방법.
  13. 제 12 항에 있어서,
    상기 퍼니스방식 수행시에는 700 내지 900℃의 온도에서 실시하는 반도체 소자의 확산 방지막 형성 방법.
  14. 제 12 항에 있어서,
    상기 급속열처리방식 수행시에는 800 내지 1200℃의 온도에서 실시하는 반도체 소자의 확산 방지막 형성 방법.
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