KR102527032B1 - 금속이 노출된 기판의 가공 방법 - Google Patents
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Abstract
본 발명은, 금속을 포함하는 기판을 절삭 블레이드로 절삭할 때에 발생하는 금속 버의 잔존을 억제하는 것을 목적으로 한다.
미리 정해진 폭을 갖는 절단 예정 라인이 설정되고, 금속이 노출된 기판의 가공 방법으로서, 상기 금속 상에 상기 절단 예정 라인의 폭 방향의 각각의 가장자리를 따라 2개의 구조체를 상기 폭에 상당하는 간격을 두고 배치하는 구조체 배치 공정과, 상기 구조체 배치 공정을 실시한 후, 절삭 블레이드를 상기 2개의 구조체 사이에서 절입시켜 상기 기판을 상기 절단 예정 라인을 따라 절삭하는 절삭 공정을 포함한다. 상기 절삭 블레이드는, 원환형의 절삭 지석을 가지며, 상기 2개의 구조체 사이의 거리는, 상기 절삭 지석의 두께와 동일하거나 또는 상기 두께보다 작다.
미리 정해진 폭을 갖는 절단 예정 라인이 설정되고, 금속이 노출된 기판의 가공 방법으로서, 상기 금속 상에 상기 절단 예정 라인의 폭 방향의 각각의 가장자리를 따라 2개의 구조체를 상기 폭에 상당하는 간격을 두고 배치하는 구조체 배치 공정과, 상기 구조체 배치 공정을 실시한 후, 절삭 블레이드를 상기 2개의 구조체 사이에서 절입시켜 상기 기판을 상기 절단 예정 라인을 따라 절삭하는 절삭 공정을 포함한다. 상기 절삭 블레이드는, 원환형의 절삭 지석을 가지며, 상기 2개의 구조체 사이의 거리는, 상기 절삭 지석의 두께와 동일하거나 또는 상기 두께보다 작다.
Description
본 발명은, 금속이 노출된 기판의 가공 방법에 관한 것이다.
반도체로 된 대략 원판형의 기판의 표면은, 격자형으로 배열된 복수의 절단 예정 라인으로 구획되고, 구획된 각 영역에는 IC(Integrated Circuit) 등의 디바이스가 형성된다. 상기 기판이 최종적으로 상기 절단 예정 라인을 따라 절단되면 개개의 디바이스 칩이 형성된다.
최근, 전자기기의 소형화·박형화에 따라, 상기 전자기기에 탑재되는 디바이스 칩에 대해서도 소형화·박형화에 대한 요구가 높아지고 있다. 박형의 디바이스 칩을 형성하기 위해서는, 예컨대, 표면에 복수의 디바이스가 형성된 상기 기판의 이면을 연삭하여 상기 기판을 미리 정해진 두께로 박화하고, 그 후, 상기 절단 예정 라인을 따라 상기 기판을 절단한다.
형성된 박형의 디바이스 칩은, 어느 정도로 두께가 있는 디바이스 칩보다 기계적 강도가 낮은 경우가 있다. 그 때문에, 박형의 디바이스 칩이 형성되고 나서 미리 정해진 실장 대상에 실장될 때까지 상기 디바이스 칩에 손상이 생길 우려가 있다. 그래서, 기판을 절단하기 전에 미리 기판의 이면측에 보강 부재가 되는 금속을 배치하고, 상기 금속과 함께 상기 기판을 절단하여 개개의 디바이스 칩을 제조하는 기술이 개발되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 기판으로부터 LED(Light Emitting Diode)와 같은 광 디바이스가 형성되는 경우가 있다. 상기 광 디바이스는 빛과 함께 열을 발생시키기 때문에, 상기 광 디바이스의 이면측에 상기 열을 방출하기 쉽게 하는 방열판(히트 싱크)으로서 기능하는 금속이 형성되는 경우가 있다. 예컨대, 상기 기판을 절단하기 전에 상기 기판의 이면측에 상기 금속을 배치하고, 상기 금속과 함께 상기 기판을 절단하여 개개의 광 디바이스 칩을 형성하는 기술이 개발되어 있다(특허문헌 3 및 특허문헌 4 참조).
기판의 절단은, 예컨대, 환형의 절삭 블레이드에 의한 절삭에 의해 실시된다. 회전하는 상기 절삭 블레이드를 상기 절단 예정 라인을 따라 이면측으로부터 상기 기판에 절입시키면, 상기 기판이 절삭되어 절단된다.
금속이 노출된 기판을 상기 금속이 노출되어 있는 이면측으로부터 상기 절삭 블레이드로 절삭하는 경우, 피절삭 지점에서 신장되는 버(burr)라고 불리는 돌기가 형성되어, 상기 디바이스 칩의 단부에 상기 버가 남는 경우가 있다.
디바이스 칩에 버가 남으면, 예컨대, 형성된 디바이스 칩을 미리 정해진 실장 대상에 실장할 때에 상기 버가 상기 실장 대상에 간섭하여 상기 디바이스 칩의 적절한 실장을 방해할 우려가 있다. 또한, 상기 버가 디바이스 칩의 전극간을 접속하도록 신장되어, 상기 전극간을 쇼트시켜 버릴 우려가 있다. 또한, 형성된 버가 탈락되어 디바이스 칩이나 절삭 장치에 부착되는 경우가 있다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 금속이 노출된 기판을 절삭 블레이드로 절삭할 때에 발생하는 금속 버의 잔존을 억제할 수 있는 가공 방법을 제공하는 것이다.
본 발명의 일 양태에 따르면, 미리 정해진 폭을 갖는 절단 예정 라인이 설정되고, 금속이 노출된 기판의 가공 방법으로서, 상기 금속 상에 상기 절단 예정 라인의 폭 방향의 각각의 가장자리를 따라 2개의 구조체를 상기 폭에 상당하는 간격을 두고 배치하는 구조체 배치 공정과, 상기 구조체 배치 공정을 실시한 후, 절삭 블레이드를 상기 2개의 구조체 사이에서 절입시켜 상기 기판을 상기 절단 예정 라인을 따라 절삭하는 절삭 공정을 포함하는 것을 특징으로 하는 금속이 노출된 기판의 가공 방법이 제공된다.
또한, 본 발명의 일 양태에 있어서, 상기 절삭 블레이드는, 원환형의 절삭 지석을 가지며, 상기 2개의 구조체 사이의 거리는, 상기 절삭 지석의 두께와 동일하거나 또는 상기 두께보다 작아도 좋다.
본 발명의 일 양태에 따른 가공 방법에서는, 상기 금속이 노출된 기판을 절단 예정 라인을 따라 절삭 블레이드로 절삭하는 절삭 공정을 실시하기 전에, 2개의 구조체를 배치하는 구조체 배치 공정을 실시한다. 상기 2개의 구조체는, 상기 금속 상에 절단 예정 라인의 폭 방향의 각각의 가장자리를 따라 배치된다. 즉, 상기 2개의 구조체는 상기 절삭 공정에 있어서 상기 금속이 상기 절삭 블레이드에 의해 절삭됨으로써 제거되는 영역에 노출되는 상기 금속의 양 벽면의 위쪽에 각각 배치된다.
상기 절삭 공정에서는, 절삭 블레이드를 상기 2개의 구조체 사이에 통과시켜 상기 기판에 절입시켜 상기 절단 예정 라인을 따라 절삭한다. 그렇게 하면, 상기 금속의 상기 양 벽면으로부터 버가 발생할 때에, 상기 절삭 블레이드와, 상기 구조체 사이에서 상기 버가 분쇄되기 때문에, 절삭 공정에 의해 형성된 디바이스 칩에 버가 남지 않는다.
따라서, 본 발명의 일 양태에 의해, 금속이 노출된 기판을 절삭 블레이드로 절삭할 때에 발생하는 금속 버의 잔존을 억제할 수 있는 가공 방법이 제공된다.
도 1은 기판의 이면으로의 금속의 배치를 모식적으로 나타낸 사시도이다.
도 2a는 금속이 노출된 기판을 모식적으로 나타낸 사시도이고, 도 2b는 금속이 노출된 기판을 모식적으로 나타낸 단면도이다.
도 3a는 금속이 노출된 기판의 절삭 블레이드에 의한 절삭을 모식적으로 나타낸 사시도이고, 도 3b는 금속이 노출된 기판의 절삭 블레이드에 의한 절삭을 모식적으로 나타낸 단면도이다.
도 2a는 금속이 노출된 기판을 모식적으로 나타낸 사시도이고, 도 2b는 금속이 노출된 기판을 모식적으로 나타낸 단면도이다.
도 3a는 금속이 노출된 기판의 절삭 블레이드에 의한 절삭을 모식적으로 나타낸 사시도이고, 도 3b는 금속이 노출된 기판의 절삭 블레이드에 의한 절삭을 모식적으로 나타낸 단면도이다.
첨부 도면을 참조하여, 본 발명의 실시형태에 대해서 설명한다. 우선, 본 실시형태에 따른 가공 방법의 피가공물인 금속이 노출된 기판에 대해서 설명한다. 상기 금속이 노출된 기판은, 외면에 금속이 배치된 반도체 기판이나 유리 기판 등의 판형 기판, 또는, 금속으로 된 금속 기판 등이다. 도 1은 기판의 이면으로의 금속의 배치를 모식적으로 나타낸 사시도이다. 본 실시형태에 따른 가공 방법의 피가공물인 금속이 노출된 기판의 일례는, 예컨대, 도 1에 도시된 바와 같이, 기판(1)의 이면(1b)에 금속 기판(7)을 배치함으로써 형성된다.
상기 기판(1)은, 예컨대, 대략 원판형의 반도체 웨이퍼이고, 표면(1a)에 격자형으로 배열된 복수의 절단 예정 라인(3)에 의해 구획되는 각 영역에, IC(Integrated Circuit)나 LED(light emitting diode) 등의 디바이스(5)가 형성되어 있다. 단, 기판(1)은 반도체 웨이퍼에 한정되지 않고, 금속 등의 도전체, 또는, 유리 등의 절연체로 된 원판형의 기판이라도 좋다.
상기 기판(1)은, 이면(1b) 측으로부터 연삭 가공됨으로써 박화된다. 그리고, 상기 절단 예정 라인(3)을 따라 상기 기판(1)이 절단되면, 개개의 디바이스 칩이 형성된다. 박화된 기판(1)을 절단함으로써 형성되는 디바이스 칩은, 박형의 디바이스 칩이 된다. 박형의 디바이스 칩은, 어느 정도로 두께가 있는 디바이스 칩과 비교하여 강도가 낮아지는 경향이 있다. 또한, 기판(1)으로부터 광 디바이스를 포함하는 디바이스 칩이 형성되는 경우가 있다. 상기 광 디바이스는 빛과 함께 열을 발생시킨다.
그래서, 디바이스 칩을 보강하기 위해서, 또는, 디바이스 칩의 열을 방출시키기 위해서, 기판(1)의 이면(1b) 측에 금속을 배치하여 금속이 노출된 기판(1)을 형성하고, 상기 기판(1)을 절단하여 디바이스 칩을 형성한다. 그렇게 하면, 상기 금속을 포함하는 디바이스 칩이 형성된다. 상기 금속은, 상기 디바이스를 보강 부재로서, 또는, 상기 디바이스 칩의 방열판(히트 싱크)으로서 기능한다.
상기 금속은, 예컨대, 금, 은, 동, 알루미늄, 니켈 등으로 이루어진다. 상기 금속이 노출된 기판(1)을 형성하기 위해서는, 예컨대, 기판(1O))의 표면(1a) 및 이면(1b)과 대략 동일한 형상 및 크기의 면을 갖는 대략 원판형의 금속 기판(7)을 기판(1)의 이면에 붙인다. 또한, 기판(1)의 이면(1b) 측에 증착법이나 CVD(Chemical vapor deposition)법 등에 의해 금속막을 성막함으로써 기판(1)에 금속을 배치하여도 좋다. 도 2a는 금속(7a)이 노출된 기판(1)을 모식적으로 나타낸 사시도이다.
다음에, 본 실시형태에 따른 금속(7a)이 노출된 기판(1)의 가공 방법에 대해서 설명한다. 상기 가공 방법에서는, 도 2a에 도시된 금속(7a)이 노출된 기판(1)을 환형의 절삭 블레이드에 의한 절삭에 의해 절단 예정 라인(3)을 따라 절단한다.
금속(7a)이 노출된 기판(1)을 상기 금속(7a)이 노출되어 있는 이면(1b) 측으로부터 상기 절삭 블레이드로 절삭하는 경우, 상기 금속(7a)에 절삭 블레이드를 절입시키게 된다. 그러나, 금속(7a)을 상기 절삭 블레이드로 절삭하면, 피절삭 지점으로부터 신장되는 버라고 불리는 금속 돌기가 형성되어, 상기 디바이스 칩의 단부에 상기 버가 남는 경우가 있다.
형성된 디바이스 칩에 버가 남으면, 예컨대, 상기 디바이스 칩을 미리 정해진 실장 대상에 실장할 때에 상기 버가 간섭하여 상기 디바이스 칩의 적절한 실장을 방해할 우려가 있다. 또한, 상기 버가 디바이스 칩의 전극간을 접속하도록 신장되어, 상기 전극간을 쇼트시켜 버릴 우려가 있다. 또한, 형성된 버가 탈락되어 디바이스 칩이나 절삭 장치에 부착되는 경우가 있다. 그래서, 본 실시형태에 따른 가공 방법에서는, 금속(7a)이 노출된 기판(1)을 절삭하기 전에, 2개의 구조체를 배치하는 구조체 배치 공정을 실시한다.
도 2b는 상기 기판(1)의 상기 금속(7a) 상에 절단 예정 라인(3)을 따라 2개의 구조체(9)가 배치된 기판(1)을 모식적으로 나타낸 단면도이다. 상기 2개의 구조체(9)는, 기판(1)을 이면(1b) 측(금속(7a) 측)에서 보았을 때에 상기 절단 예정 라인(3)을 사이에 두는 위치에 형성된다. 보다 상세하게는, 후술하는 절삭 공정에서 상기 금속(7a)이 노출된 기판(1)이 절삭됨으로써 형성되는 절삭홈(11)(도 3a 및 도 3b 참조) 내에 노출되는 금속(7a)의 양 벽면(7b)(도 3b 참조)의 위쪽에 각각 상기 구조체(9)가 형성된다.
상기 구조체(9)는, 예컨대, 금, 은, 동, 알루미늄, 니켈 등의 금속, 또는, 유기 수지 등이다. 상기 구조체(9)는, 후술하는 절삭 공정에서 금속(7a)의 벽면(7b)으로부터 발생하는 버를 절삭 블레이드와의 사이에서 분쇄 가능한 경도를 갖는 부재로 한다.
상기 구조체(9)에 금속을 이용하는 경우, 상기 구조체(9)는 금속(7a)과 동일한 재질의 부재로 하여도 좋다. 또한, 상기 구조체(9)에 금속을 이용하는 경우, 예컨대, 스퍼터법이나 CVD법에 의해 금속(7a) 위에 상기 구조체(9)의 기초가 되는 막을 형성하고, 다음에, 웨트 에칭, 또는, 드라이 에칭에 의해 상기 막의 불필요 부분을 제거함으로써 상기 구조체(9)를 형성하여도 좋다. 혹은, 구조체(9)의 기초가 되는 상기 막을 절삭 블레이드로 절삭하여 불필요 부분을 제거함으로써 상기 구조체(9)를 형성하여도 좋다.
상기 구조체(9)에 유기 수지를 이용하는 경우, 상기 구조체(9)는, 예컨대, 기판(1)의 절단이나 연마시에 미리 정해진 대상에 기판(1)을 고정할 때 등에 이용되는 고형 왁스로 형성되어도 좋다. 또한, 상기 구조체(9)에 유기 수지를 이용하는 경우, 상기 금속(7a) 위에 상기 유기 수지를 도포하여 절삭 블레이드에 의해 불필요 부분을 제거하여 미리 정해진 형상의 구조체(9)를 형성하여도 좋다. 또는, 상기 유기 수지를 금속(7a) 위에 도포한 후, 포토리소그래피 공정에 의해 미리 정해진 형상의 구조체(9)를 형성하여도 좋다.
다음에, 본 실시형태에 따른 가공 방법의 절삭 공정에 대해서 설명한다. 도 3a는 금속(7a)이 노출된 기판(1)의 절삭 블레이드에 의한 절삭을 모식적으로 나타낸 사시도이고, 도 3b는 금속(7a)이 노출된 기판(1)의 절삭 블레이드에 의한 절삭을 모식적으로 나타낸 단면도이다.
절삭 공정에서는, 도 3a에 도시된 절삭 장치(2)가 사용된다. 상기 절삭 장치(2)에 대해서 설명한다. 상기 절삭 장치(2)는, 기판(1)을 유지하는 척 테이블(4)과, 상기 척 테이블(4)에 유지된 기판(1)을 절삭 가공하는 절삭 유닛(6)을 포함한다.
상기 척 테이블(4)의 상면은, 기판(1)을 유지하는 유지면(4a)으로 되어 있다. 이 유지면(4a)은, 척 테이블(4)의 내부에 형성된 흡인로(도시하지 않음) 등을 통하여 흡인원(도시하지 않음)에 접속되어 있다. 상기 유지면(4a) 상에 기판(1)을 얹고, 상기 흡인원을 작동시켜 상기 흡인로를 통해 상기 기판(1)에 부압을 작용시키면, 기판(1)은 척 테이블(4)에 흡인 유지된다.
또한, 척 테이블(4)은 상기 유지면(4a)에 평행한 방향으로 이동 가능하고 상기 방향이 기판(1)의 가공 이송 방향(4b)이 된다. 또한, 상기 척 테이블(4)은 상기 유지면(4a)에 수직인 축의 둘레로 회전 가능하고, 상기 척 테이블(4)을 회전시키면, 기판(1)의 가공 이송 방향을 바꿀 수 있다.
절삭 유닛(6)은, 상기 절삭 유닛(6)을 상하 방향으로 이동시키는 이동 기구(도시하지 않음)에 고정된 스핀들 하우징(10)을 포함한다. 스핀들 하우징(10)에는, 스핀들(8)이 회전 가능하게 지지되어 있다. 스핀들(8)의 선단부(전단부)에는, 플랜지 기구(14a)(도 3b 참조)와, 너트(16)에 의해 절삭 블레이드(14)가 장착되어 있다. 상기 스핀들(8)을 회전시키면 회전 방향(14c)의 방향으로 상기 절삭 블레이드(14)가 회전한다.
상기 절삭 블레이드(14)는, 중앙에 관통 구멍(도시하지 않음)을 갖는 원환형의 베이스(12)와, 상기 베이스(12)에 고정된 원환형의 절삭 지석(14b)을 갖는다. 상기 절삭 지석(14b)은, 다이아몬드 등으로 이루어진 지석이 결합재 내에 분산되어 형성되어 있다. 또한, 전술한 기판(1)의 상기 금속(7a) 위에 형성되는 상기 2개의 구조체(9)는, 상기 2개의 구조체(9) 사이의 거리가 상기 절삭 블레이드(14)의 상기 절삭 지석(14b)의 두께와 동일해지도록 또는 상기 두께보다 작아지도록 형성된다.
절삭 공정에서는, 우선, 금속(7a)이 노출된 기판(1)의 상기 금속(7a)이 배치되어 있지 않은 표면(1a)을 척 테이블(4)의 유지면(4a)을 향해, 상기 기판(1)을 상기 유지면(4a) 상에 얹는다. 다음에, 척 테이블(4)의 흡인원을 작동시켜 상기 기판(1)에 부압을 작용시켜 상기 척 테이블(4)에 상기 기판(1)을 흡인 유지시킨다. 그렇게 하면, 기판(1)의 이면(1b)에 배치된 금속(7a)이 위쪽에 노출된다.
그리고, 척 테이블(4)을 회전시켜 기판(1)의 절단 예정 라인(3)을 상기 척 테이블(4)의 가공 이송 방향(4b)에 맞춘다. 그 후, 상기 절삭 블레이드(14)의 절삭 지석(14b)이 상기 절단 예정 라인(3)의 연장선의 위쪽에 위치되도록 절삭 유닛(6)과, 척 테이블(4)을 이동시킨다.
스핀들(8)을 회전시킴으로써 절삭 블레이드(14)를 회전 방향(14c)의 방향으로 회전시키고, 상기 절삭 지석(14b)의 하단이 기판(1)을 절삭에 의해 절단할 수 있는 높이에 위치되도록 상기 절삭 유닛(6)을 하강시킨다. 그리고, 척 테이블(4)을 가공 이송 방향(4b)으로 가공 이송시킨다. 그렇게 하면, 절삭 블레이드(14)의 절삭 지석(14b)이 절단 예정 라인(3)을 따라 기판(1) 및 금속(7a)에 절입되고, 상기 기판(1) 및 금속(7a)이 절삭 가공된다. 이 때, 상기 절삭 블레이드(14)의 상기 절삭 지석(14b)은, 2개의 구조체(9) 사이의 영역을 통과한다.
절삭 블레이드(14)가 하나의 절단 예정 라인(3)을 따라 기판(1)을 절삭한 후, 기판(1)을 인덱싱 이송하여 인접하는 절단 예정 라인(3)을 따라 차례로 절삭 가공을 실시한다. 하나의 방향을 따라 늘어서는 절단 예정 라인(3)을 따라 절삭을 실시한 후, 상기 척 테이블(4)을 회전시켜 기판(1)의 가공 이송 방향을 전환하여, 다른 방향을 따라 늘어서는 절단 예정 라인(3)을 따라 절삭을 실시한다. 모든 절단 예정 라인(3)을 따라 기판(1)을 절삭하면, 개개의 디바이스 칩이 형성되어 절삭 공정이 완료된다.
도 3b에 도시된 바와 같이, 절삭 블레이드(14)로 금속(7a)이 노출된 기판(1)을 절삭하면, 절단 예정 라인(3)을 따라 절삭홈(11)이 형성된다. 상기 절삭홈(11)에 노출된 벽면(7b)의 위쪽에는, 2개의 구조체(9)가 배치되어 있다. 상기 금속(7a)이 절삭되면 상기 벽면(7b)으로부터 버가 신장되지만, 상기 버가 상기 구조체(9)와, 절삭 블레이드(14)의 절삭 지석(14b) 사이에 끼워져 분쇄되어 제거되기 때문에, 상기 벽면(7b)에 버가 남지 않는다.
만일, 상기 벽면(7b)의 위쪽에 2개의 구조체(9)가 형성되어 있지 않은 경우, 상기 버가 분쇄되지 않고 상기 벽면(7b)에 남고, 예컨대, 형성된 디바이스 칩을 미리 정해진 실장 대상에 실장할 때에 상기 버가 간섭하여 상기 디바이스 칩의 적절한 실장을 방해할 우려가 있다. 또한, 상기 버가 디바이스 칩의 전극간을 접속하도록 신장되어, 상기 전극간을 쇼트시켜 버릴 우려가 있다. 또한, 형성된 버가 탈락되어 디바이스 칩이나 절삭 장치(2)에 부착되는 경우가 있다.
이것에 대하여, 본 실시형태에 따른 가공 방법에서는, 상기 절삭 블레이드(14)에 의해 절삭됨으로써 제거되는 영역에 노출되는 상기 금속(7a)의 양 벽면(7b)의 위쪽에 2개의 구조체(9)가 각각 배치되기 때문에, 상기 버가 상기 벽면(7b)에 남지 않는다.
절삭 공정을 실시한 후, 상기 금속(7a) 위의 2개의 구조체(9)를 제거하는 구조체 제거 단계를 실시하여도 좋다. 상기 구조체(9)는, 절삭 공정이 실시된 후의 기판(1)을 연삭 지석으로 연삭함으로써, 또는, 연마 패드로 연마함으로써 제거된다. 상기 구조체(9)는, 웨트 에칭, 또는, 드라이 에칭에 의해 제거되어도 좋다.
또한, 본 발명은, 상기 실시형태의 기재에 한정되지 않고, 여러 가지 변경하여 실시 가능하다. 예컨대, 상기 실시형태에서는, 2개의 구조체(9)를 절단 예정 라인(3)을 따라 금속(7a)이 노출된 기판(1)의 금속(7a) 위에 형성하였으나, 본 발명의 일 양태는 이것에 한정되지 않는다. 예컨대, 절삭에 의해 절삭홈(11)이 형성되는 영역의 위쪽을 전부 덮도록 금속(7a) 위에 폭이 넓은 1줄의 구조체(9)가 형성되어도 좋다.
이 경우, 상기 기판(1)이 절삭될 때에 상기 1줄의 구조체(9)가 절삭되어 2개의 구조체(9)로 분리되고, 상기 2개의 구조체(9)와, 절삭 블레이드(14) 사이에서 금속(7a)의 벽면(7b)으로부터 발생하는 버가 분쇄된다.
또한, 본 발명의 일 양태에 따른 가공 방법의 피가공물인 금속이 노출된 기판은, 전술한 바와 같이, 금속 기판이라도 좋다. 상기 금속이 노출된 기판이 금속 기판인 경우, 상기 금속 기판의 상기 금속 상에 절단 예정 라인의 폭 방향의 각각의 가장자리를 따라 2개의 구조체를 배치한다. 그리고, 절삭 블레이드를 상기 2개의 구조체 사이에서 절입시켜 상기 금속 기판을 상기 절단 예정 라인을 따라 절삭한다.
그 밖에, 상기 실시형태에 따른 구조, 방법 등은, 본 발명의 목적 범위를 일탈하지 않는 한 적절하게 변경하여 실시할 수 있다.
1 : 기판 1a : 표면
1b : 이면 3 : 절단 예정 라인
5 : 디바이스 7 : 금속 기판
7a : 금속 7b : 벽면
9 : 구조체 11 : 절삭홈
2 : 절삭 장치 4 : 척 테이블
4a : 유지면 4b : 가공 이송 방향
6 : 절삭 유닛 8 : 스핀들
10 : 스핀들 하우징 12 : 베이스
14 : 절삭 블레이드 14a : 플랜지 기구
14b : 절삭 지석 14c : 회전 방향
16 : 너트
1b : 이면 3 : 절단 예정 라인
5 : 디바이스 7 : 금속 기판
7a : 금속 7b : 벽면
9 : 구조체 11 : 절삭홈
2 : 절삭 장치 4 : 척 테이블
4a : 유지면 4b : 가공 이송 방향
6 : 절삭 유닛 8 : 스핀들
10 : 스핀들 하우징 12 : 베이스
14 : 절삭 블레이드 14a : 플랜지 기구
14b : 절삭 지석 14c : 회전 방향
16 : 너트
Claims (2)
- 미리 정해진 폭을 갖는 절단 예정 라인이 설정되고, 금속이 노출된 기판의 가공 방법으로서,
상기 금속 상에 상기 절단 예정 라인의 폭 방향의 각각의 가장자리를 따라 2개의 구조체를 상기 폭에 상당하는 간격을 두고 배치하는 구조체 배치 공정과,
상기 구조체 배치 공정을 실시한 후, 절삭 블레이드를 상기 2개의 구조체 사이에서 절입시켜 상기 기판을 상기 절단 예정 라인을 따라 절삭하는 절삭 공정
을 포함하고,
상기 절삭 공정에서, 상기 금속으로부터 신장된 버가, 상기 구조체와 상기 절삭 블레이드의 절삭 지석 사이에 끼워져 분쇄되어 제거되는 것을 특징으로 하는 금속이 노출된 기판의 가공 방법. - 제1항에 있어서, 상기 절삭 블레이드는, 원환형의 절삭 지석을 가지며,
상기 2개의 구조체 사이의 거리는, 상기 절삭 지석의 두께와 동일하거나 또는 상기 두께보다 작은 것을 특징으로 하는 금속이 노출된 기판의 가공 방법.
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009224683A (ja) * | 2008-03-18 | 2009-10-01 | Disco Abrasive Syst Ltd | 光デバイスの製造方法 |
JP2011142115A (ja) | 2010-01-05 | 2011-07-21 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2015123514A (ja) | 2013-12-25 | 2015-07-06 | 株式会社ディスコ | 加工方法 |
JP2016016501A (ja) | 2014-07-11 | 2016-02-01 | 株式会社ディスコ | 板状ワークの分割方法と切削装置 |
Family Cites Families (20)
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---|---|---|---|---|
KR100462980B1 (ko) * | 1999-09-13 | 2004-12-23 | 비쉐이 메저먼츠 그룹, 인코포레이티드 | 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정 |
JP2003092303A (ja) | 2001-09-19 | 2003-03-28 | Nec Tokin Corp | Icカード用モジュール、icカード及びその製造方法 |
JP2005191332A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体装置製造装置 |
JP4636377B2 (ja) * | 2005-07-25 | 2011-02-23 | 株式会社東京精密 | ウェーハダイシング方法及びウェーハダイシング装置 |
JP2009043992A (ja) * | 2007-08-09 | 2009-02-26 | Disco Abrasive Syst Ltd | ウエーハの加工方法 |
US8680653B2 (en) * | 2007-11-12 | 2014-03-25 | Infineon Technologies Ag | Wafer and a method of dicing a wafer |
JP2009229641A (ja) | 2008-03-21 | 2009-10-08 | Disco Abrasive Syst Ltd | 光デバイスの製造方法 |
JP2009237067A (ja) | 2008-03-26 | 2009-10-15 | Disco Abrasive Syst Ltd | 光デバイスの製造方法 |
JP5395446B2 (ja) * | 2009-01-22 | 2014-01-22 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
JP2011018792A (ja) | 2009-07-09 | 2011-01-27 | Disco Abrasive Syst Ltd | ウエーハの加工方法 |
JP5474630B2 (ja) * | 2010-03-30 | 2014-04-16 | トッパン・フォームズ株式会社 | 電子部品およびその製造方法、部品実装基板 |
CN103681377B (zh) * | 2012-09-01 | 2016-09-14 | 万国半导体股份有限公司 | 带有底部金属基座的半导体器件及其制备方法 |
US9245861B2 (en) * | 2012-09-01 | 2016-01-26 | Alpha And Omega Semiconductor Incorporated | Wafer process for molded chip scale package (MCSP) with thick backside metallization |
US9312177B2 (en) * | 2013-12-06 | 2016-04-12 | Applied Materials, Inc. | Screen print mask for laser scribe and plasma etch wafer dicing process |
JP6504750B2 (ja) * | 2014-05-07 | 2019-04-24 | 株式会社ディスコ | ウェーハの加工方法 |
WO2015175322A1 (en) * | 2014-05-16 | 2015-11-19 | Applied Materials, Inc. | Carrier with thermally resistant film frame for supporting wafer during singulation |
JP6377514B2 (ja) * | 2014-12-17 | 2018-08-22 | 株式会社ディスコ | パッケージ基板の加工方法 |
JP2016162809A (ja) * | 2015-02-27 | 2016-09-05 | 株式会社ディスコ | ウエーハの加工方法 |
JP6462422B2 (ja) * | 2015-03-03 | 2019-01-30 | 株式会社ディスコ | 切削装置及びウエーハの加工方法 |
JP6971093B2 (ja) * | 2017-08-30 | 2021-11-24 | 株式会社ディスコ | マルチブレード、加工方法 |
-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009224683A (ja) * | 2008-03-18 | 2009-10-01 | Disco Abrasive Syst Ltd | 光デバイスの製造方法 |
JP2011142115A (ja) | 2010-01-05 | 2011-07-21 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2015123514A (ja) | 2013-12-25 | 2015-07-06 | 株式会社ディスコ | 加工方法 |
JP2016016501A (ja) | 2014-07-11 | 2016-02-01 | 株式会社ディスコ | 板状ワークの分割方法と切削装置 |
Also Published As
Publication number | Publication date |
---|---|
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