KR102302839B1 - 스위칭가능한 2차 재생 경로 - Google Patents

스위칭가능한 2차 재생 경로 Download PDF

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Abstract

본 개시내용의 실시예들에 따라, 프로세싱 시스템은 제 1 프로세싱 경로 및 제 2 프로세싱 경로를 포함하는 복수의 프로세싱 경로들, 디지털-아날로그 스테이지(stage) 출력부 및 제어기를 포함할 수 있다. 제 1 프로세싱 경로는 디지털 입력 신호를 제 1 중간 아날로그 신호로 변환하기 위한 제 1 디지털-아날로그 변환기를 포함할 수 있고, 제 1 디지털-아날로그 변환기는 고-전력 상태 및 저-전력 상태에서 동작하도록 구성된다. 제 2 프로세싱 경로는 디지털 입력 신호를 제 2 중간 아날로그 신호로 변환하기 위한 제 2 디지털-아날로그 변환기를 포함할 수 있다. 디지털-아날로그 스테이지 출력부는 제 1 중간 아날로그 신호와 제 2 중간 아날로그 신호의 합을 포함하는 아날로그 신호를 생성하도록 구성될 수 있다. 제어기는 디지털 입력 신호의 크기가 임계 크기보다 아래일 때 제 1 디지털-아날로그 변환기를 저-전력 상태에서 동작하도록 구성될 수 있다.

Description

스위칭가능한 2차 재생 경로{SWITCHABLE SECONDARY PLAYBACK PATH}
관련 출원들
본 개시내용은 2014년 4월 14일 출원된 미국 특허 가 출원 일련번호 제61/979,308호 및 2015년 4월 7일 출원된 미국 특허 가 출원 일련번호 제14/680,830호에 대한 우선권을 주장하고, 이들은 전체로서 본 명세서에 참조로 포함된다.
본 발명은 일반적으로, 무선 전화기들 및 미디어 플레이어들과 같은 개인용 오디오 디바이스들을 제한 없이 포함하는 오디오 디바이스들에 대한 회로들에 관한 것이고, 특히, 스위칭가능한 2차 재생 경로를 포함하는 오디오 집적 회로에 관한 것이다.
모바일/셀룰러 전화기들, 코드리스 전화기들(cordless telephones)과 같은 무선 전화기들, MP3 플레이어들 및 기타 소비자 오디오 디바이스들을 포함하는 개인용 오디오 디바이스들이 널리 이용되고 있다. 이러한 개인용 오디오 디바이스들은 한 쌍의 헤드폰들 또는 하나 이상의 스피커들을 구동하기 위한 회로를 포함할 수 있다. 이러한 회로들은 헤드폰들 또는 스피커들에 대한 오디오 출력 신호를 구동하기 위한 전력 증폭기를 포함하는 스피커 구동기들을 종종 포함한다.
오디오 출력 신호를 구동하는 하나의 기존 방식은 디지털 오디오 신호를 중간 아날로그 신호로 변환하기 위한 능동 디지털-아날로그 변환기, 및 오디오 출력 신호를 생성하기 위해 아날로그 신호를 증폭하기 위한 출력 증폭기를 포함하는 재생 경로를 이용하는 것이다. 그러나 디지털-아날로그 변환기는 바람직하지 않게 상당한 양의 전력을 소비할 수 있다.
본 개시내용의 교시들에 따라, 오디오 재생 경로들에 대한 기존의 방식들과 연관된 하나 이상의 단점들 및 문제들이 감소되거나 제거될 수 있다.
본 개시내용의 실시예들에 따라, 프로세싱 시스템은 제 1 프로세싱 경로 및 제 2 프로세싱 경로를 포함하는 복수의 프로세싱 경로들, 디지털-아날로그 스테이지(stage) 출력부 및 제어기를 포함할 수 있다. 제 1 프로세싱 경로는 디지털 입력 신호를 제 1 중간 아날로그 신호로 변환하기 위한 제 1 디지털-아날로그 변환기를 포함할 수 있고, 제 1 디지털-아날로그 변환기는 고-전력 상태 및 저-전력 상태에서 동작하도록 구성된다. 제 2 프로세싱 경로는 디지털 입력 신호를 제 2 중간 아날로그 신호로 변환하기 위한 제 2 디지털-아날로그 변환기를 포함할 수 있다. 디지털-아날로그 스테이지 출력부는 제 1 중간 아날로그 신호와 제 2 중간 아날로그 신호의 합을 포함하는 아날로그 신호를 생성하도록 구성될 수 있다. 제어기는 디지털 입력 신호의 크기가 임계 크기보다 아래일 때 제 1 디지털-아날로그 변환기를 저-전력 상태에서 동작하도록 구성될 수 있다.
본 개시내용의 이들 및 다른 실시예들에 따라, 방법은 디지털 입력 신호를 제 1 중간 아날로그 신호로 변환하기 위한 제 1 디지털-아날로그 변환기를 포함하는 제 1 프로세싱 경로로 제 1 중간 아날로그 신호를 생성하는 단계를 포함할 수 있고, 제 1 디지털-아날로그 변환기는 고-전력 상태 및 저-전력 상태에서 동작하도록 구성된다. 상기 방법은 또한 디지털 입력 신호를 제 2 중간 아날로그 신호로 변환하기 위한 제 2 디지털-아날로그 변환기를 포함하는 제 2 프로세싱 경로로 제 2 중간 아날로그 신호를 생성하는 단계를 포함할 수 있다. 상기 방법은 제 1 중간 아날로그 신호와 제 2 중간 아날로그 신호의 합을 포함하는 아날로그 신호를 생성하는 단계를 더 포함할 수 있다. 상기 방법은 또한 디지털 입력 신호가 임계 크기보다 아래일 때 제 1 디지털-아날로그 변환기를 저-전력 상태에서 동작시키는 단계를 포함할 수 있다.
본 개시내용의 기술적 이점들은 본원에 포함된 도면들, 상세한 설명 및 특허 청구 범위들로부터 당업자에게 쉽게 명백할 수 있다. 실시예들의 목적들 및 이점들은 적어도 청구 범위들에서 특별히 언급된 요소들, 특징들 및 조합들에 의해 실현 및 달성될 것이다.
전술한 일반적인 기술 및 다음의 상세한 기술 모두는 예시적이고 설명적이며 본 명세서에 기재된 특허 청구 범위들을 한정하지 않은 것으로 이해해야 한다.
본 실시예들 및 그것의 이점들의 더욱 완전한 이해는 첨부 도면들과 함께 취해진 다음의 기술을 참조함으로써 획득될 수 있고, 도면들에서 동일한 참조 번호들은 동일한 특징들을 나타낸다.
도 1은 본 개시내용의 실시예들에 따라, 예시적 개인용 오디오 디바이스를 도시한 도면.
도 2는 본 개시내용의 실시예들에 따라, 개인용 오디오 디바이스의 예시적 오디오 집적 회로의 선택된 구성요소들의 블록도.
도 3은 본 개시내용의 실시예들에 따라, 프로세싱 경로들 및 증폭기의 선택된 구성요소들을 상세하게 묘사한 예시적 집적 회로의 선택된 구성요소들의 블록도.
도 4는 본 개시내용의 실시예들에 따라, 프로세싱 경로들 및 증폭기의 선택된 구성요소들을 상세하게 묘사한 다른 예시적 집적 회로의 선택된 구성요소들의 블록도.
도 5는 본 개시내용의 실시예들에 따라, 프로세싱 경로들의 부분들이 다단 잡음-성형 구조를 이용하여 구현되는 예시적 집적 회로의 선택된 구성요소들의 블록도.
도 6은 본 개시내용의 실시예들에 따라, 프로세싱 경로들 및 증폭기의 선택된 구성요소들을 상세하게 묘사한 다른 예시적 집적 회로의 선택된 구성요소들의 블록도.
도 1은 본 개시내용의 실시예들에 따라, 예시적 개인용 오디오 디바이스(1)를 도시한다. 도 1은 한 쌍의 이어버드 스피커들(8A 및 8B)의 형태의 헤드셋(3)에 연결된 개인용 오디오 디바이스(1)를 도시한다. 도 1에 도시된 헤드셋(3)은 단지 예시적일 뿐이고, 개인용 오디오 디바이스(1)가, 헤드폰들, 이어버드들, 인-이어 이어폰들(in-ear earphones) 및 외부 스피커들을 제한 없이 포함하는 다양한 오디오 변환기들과 연결하여 이용될 수 있음을 이해한다. 플러그(4)는 헤드셋(3)을 개인용 오디오 디바이스(1)의 전기 단자에 접속하기 위해 제공될 수 있다. 개인용 오디오 디바이스(1)는 사용자에게 디스플레이를 제공할 수 있고 터치 스크린(2)을 이용하여 사용자 입력을 수신할 수 있거나, 그렇지 않으면, 표준 액정 디스플레이(LCD)가 개인용 오디오 디바이스(1)의 정면 및/또는 측면들 상에 배치되는 각종 버튼들, 슬라이더들 및/또는 다이얼들과 조합될 수 있다. 또한, 도 1에 도시된 바와 같이, 개인용 오디오 디바이스(1)는 헤드셋(3) 및/또는 다른 오디오 변환기에의 전송을 위한 아날로그 오디오 신호를 생성하기 위한 오디오 집적 회로(IC)(9)를 포함할 수 있다.
도 2는 본 개시내용의 실시예들에 따라, 개인용 오디오 디바이스의 예시적 오디오 IC(9)의 선택된 구성요소들의 블록도를 도시한다. 도 2에 도시된 바와 같이, 마이크로제어기 코어(18)가 디지털 오디오 입력 신호 DIG_IN를 제 1 프로세싱 경로(12) 및 제 2 프로세싱 경로(13)의 각각에 공급할 수 있고, 이들은 디지털 오디오 입력 신호를 각각 프로세싱하여 디지털 오디오 입력 신호를 제 1 중간 아날로그 신호 VINA 및 제 2 중간 아날로그 신호 VINB로 변환할 수 있다. 조합기(14)는 아날로그 신호 VIN를 생성하기 위해 제 1 중간 아날로그 신호 VINA 및 제 2 중간 아날로그 신호 VINB를 조합(예를 들면 합산)할 수 있다. 따라서, 제 1 프로세싱 경로(12), 제 2 프로세싱 경로(13) 및 조합기(14)의 조합은 디지털-아날로그 단의 출력에서 제 1 중간 아날로그 신호 VINA와 제 2 중간 아날로그 신호 VINB의 합 또는 다른 조합을 포함하는 아날로그 신호를 생성하도록 구성된 디지털-아날로그 단의 역할을 할 수 있다. 도 2에서 싱글-엔드형 신호들로서 도시되었지만, 일부 실시예들에서, 제 1 중간 아날로그 신호 VINA, 제 2 중간 아날로그 신호 VINB의 및/또는 아날로그 신호 VIN는 차동 신호를 포함할 수 있다. 또한, 도 2가 2개의 프로세싱 경로들(12 및 13)을 도시하지만, 오디오 IC(9)는 임의의 적당한 수의 프로세싱 경로들을 포함할 수 있다.
조합기(14)는 아날로그 신호 VIN를 증폭기단(16)에 공급할 수 있고, 증폭기단(16)은 오디오 입력 신호 VIN를 증폭하거나 감쇠하여 오디오 출력 신호 VOUT를 제공할 수 있고, 출력 신호 VOUT는 스피커, 헤드폰 변환기, 라인 레벨 신호 출력 및/또는 기타 적당한 출력을 가동할 수 있다. 도 2에서 싱글-엔드형 신호들로서 도시되었지만, 일부 실시예들에서, 오디오 출력 신호 VOUT는 차동 신호를 포함할 수 있다. 전원(10)은 증폭기단(16)의 전원 레일 입력들(power supply rail inputs)을 제공할 수 있다. 일부 실시예들에서, 전원(10)은 배터리를 포함할 수 있다.
도 2에 도시된 바와 같이, 오디오 IC(9)는 디지털 오디오 입력 신호 DIG_IN에 기초하여, 제 1 프로세싱 경로(12), 제 2 프로세싱 경로(13) 및 증폭기단(16)의 하나 이상의 동작을 제어하도록 구성된 제어기(20)를 포함할 수 있다. 예를 들면, 일부 실시예들에서, 프로세싱 경로(12)의 디지털-아날로그 변환기는 고-전력 상태(예를 들면, 완전하게 동작) 및 저-전력 상태(예를 들면, 전력 오프, 대기 상태로의 전력 다운, 등)에서 동작하도록 구성될 수 있고, 하기에 더욱 상세히 기술되는 바와 같이, 제어기(20)는 이러한 디지털-아날로그 변화기를 디지털 오디오 입력 신호 DIG_IN의 크기에 기초하여 고-전력 상태 또는 저-전력 상태 중 하나에서 동작시킬 수 있다. 이들 및 다른 실시예들에서, 하기에 더욱 상세히 기술되는 바와 같이, 제어기(20)는 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 아래일 때, 제 1 프로세싱 경로(12)로 하여금 대략 영의 크기를 갖는 제 1 중간 아날로그 신호 VINA를 출력하게 하도록 할 수 있다. 이들 및 다른 실시예들에서, 하기에 더욱 상세히 기술되는 바와 같이, 제어기(20)는 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 위일 때, 제 2 프로세싱 경로(13)로 하여금 대략 영의 크기를 갖는 제 2 중간 아날로그 신호 VINB를 출력하게 하도록 할 수 있다. 이들 및 다른 실시예들에서, 하기에 더욱 상세히 기술되는 바와 같이, 제어기(20)는 디지털 오디오 입력 신호 DIG_IN의 크기에 기초하여 제 1 프로세싱 경로(12) 및 제 2 프로세싱 경로(13)의 상대 이득들을 변화시킬 수 있다. 이들 및 다른 실시예들에서, 하기에 더욱 상세히 기술되는 바와 같이, 제 1 프로세싱 경로(12) 및 제 2 프로세싱 경로(13)의 부분들은 다-단 잡음-성형(MASH) 구조로 구현될 수 있고, 이러한 실시예들에서, 제어기(20)는 다-단 잡음-성형 구조의 부분들로 하여금 저-전력 모드에서 동작하게 하고, 다-단 잡음-성형 구조의 부분들이 디지털 오디오 입력 신호 DIG_IN를 프로세싱하는 것을 제어하게 하도록 할 수 있다.
도 3은 본 개시내용의 실시예들에 따라, 프로세싱 경로들(12A 및 13A) 및 증폭기단(16)의 선택된 구성요소들을 상세하게 묘사한 예시적 IC 회로(9A)의 선택된 구성요소들의 블록도를 도시한다. 일부 실시예들에서, 도 3에 도시된 오디오 IC 회로(9A)는 도 2에 관하여 기술된 오디오 IC 회로(9)의 전부 또는 일부를 구현할 수 있다. 도 3에 도시된 바와 같이, 마이크로제어기 코어(18)는 디지털 오디오 입력 신호 DIG_IN를 제 1 프로세싱 경로(12A) 및 제 2 프로세싱 경로(13A)의 각각에 공급할 수 있다. 일부 실시예들에서, 도 3에 도시된 제 1 프로세싱 경로(12A) 및 제 2 프로세싱 경로(13A)는 도 2에 관하여 기술된 제 1 프로세싱 경로(12) 및 제 2 프로세싱 경로(13)의 전부 또는 일부를 각각 구현할 수 있다.
제 1 프로세싱 경로(12A)는, 디지털 오디오 입력 신호 DIG_IN를 제 1 중간 아날로그 신호 VINA로 변환할 수 있는 디지털-아날로그 변환기(DAC)(22A)를 포함할 수 있다. DAC(22A)는 델타-시그마 변조기 및/또는 그 기능을 수행하기 위한 임의의 다른 시스템 또는 디바이스를 포함할 수 있다. 도 3에 도시된 바와 같이, 하기에 더욱 상세히 기술되는 바와 같이, 제어기(20)는 DAC(22A)의 동작을 제어하도록 구성된 하나 이상의 제어 신호들을 DAC(22A)에 통신할 수 있다.
제 2 프로세싱 경로(13A)는, 디지털 오디오 입력 신호 DIG_IN를 제 2 중간 아날로그 신호 VINB로 변환할 수 있는 DAC(23A)를 포함할 수 있다. 도 3에 도시된 바와 같이, DAC(23A)는 복수의 저항기들(32)을 포함하는 저항기 래더를 포함할 수 있고, 복수의 저항기들(32)은 각각의 제 1 단자들에서 서로에 각각 연결되고 그들의 각각의 제 2 단자들에서 디지털 오디오 입력 신호 DIG_IN의 단일 비트의 값을 나타내는 신호를 구동하는 대응하는 구동기(예를 들면, 마이크로제어기 코어(18)의 출력 구동기들)에 각각 연결된다. 개별 저항기들(32)의 저항들은 이용된 신호 부호화의 타입에 기초할 수 있다. 예를 들면, 온도계 코딩 구현에서, 저항기들(32)은 대략 동일한 저항들을 가질 수 있어서, DAC(23A)는 디지털 오디오 입력 신호 DIG_IN의 각각의 비트를 대응하는 저항기(32)에 인가함으로써 디지털 오디오 입력 신호 DIG_IN를 제 2 중간 아날로그 신호 VINB로 변환할 수 있어서, 제 2 중간 아날로그 신호 VINB는 디지털 오디오 입력 신호 DIG_IN의 어써트 비트들(asserted bits)의 수에 대응하는 크기를 가진다. 다른 예로서, 각각의 비트가 서로 다른 가중치를 가지는(예를 들어, 최하위 비트 이외의 각각의 비트는 다른 비트의 2배의 가중치를 가짐) 기존의 디지털 부호화에서, 저항기(32)의 저항들은 비트들의 가중치에 따라 가중될 수 있다. 또한, 도 3에 도시된 바와 같이, 하기에 더욱 상세히 기술되는 바와 같이, 제어기(20)는 제 2 프로세싱 경로(13A)의 동작을 제어하도록 구성된 하나 이상의 제어 신호들을 제 2 프로세싱 경로(13A)에 통신할 수 있다. 예를 들면, 일부 실시예들에서, 하기에 더욱 상세히 기술되는 바와 같이, 제어기(20)는, 스위치(34)가 활성화(예를 들면, 닫힘, 인에이블, 턴 온)될 때, DAC(23A)가 증폭기단(16)에(증폭기단(16) 내부의 연산 증폭기의 반전 단자에) 신호를 통신할 수 있도록, 제 2 프로세싱 경로(13A)의 스위치(34)를 제어할 수 있다. 반면, 스위치(34)가 비활성화(예를 들면, 개방, 디스에이블, 턴 오프)될 때, DAC(23A)는 증폭기단(16)에 신호를 통신할 수 없다.
또한, 도 3에 도시된 바와 같이, 제 2 프로세싱 경로(13A)는 디지털 필터(25)를 포함할 수 있다. 디지털 필터(25)는 디지털 신호(예를 들면, 마이크로제어기 코어(18)에 의해 출력되는 디지털 오디오 입력 신호 DIG_IN)에 대한 수학 연산들을 수행하여 이러한 디지털 신호의 특정 양태들을 감소 또는 강화하도록 구성된 임의의 시스템, 디바이스 또는 장치를 포함할 수 있다. 예를 들면, 일부 실시예들에서, 디지털 필터(25)는 제 1 프로세싱 경로(12A)와 제 2 프로세싱 경로(13A) 사이의 대기시간 일치(latency matching)를 제공할 수 있다. 디지털 필터(25)가 마이크로제어기 코어(18)와 스위치(34) 사이에 인터페이스된 것으로 도시되지만, 디지털 필터(25)는 프로세싱 경로(13A) 내의 임의의 적당한 장소에 배치될 수 있다. 또한, 본 개시내용의 다른 실시예들에서, 디지털 필터(25)는 디지털 오디오 입력 신호 DIG_IN를 원하는 양만큼 시간 지연하도록 구성된 지연 소자로 대체될 수 있다.
그들의 상이한 아키텍처들로 인해, DAC(22A) 및 DAC(23A)는 상이한 신호 프로세싱 능력들 및 성능을 가질 수 있다. 예를 들면, DAC(23A)는 디지털 오디오 입력 신호 DIG_IN를 제 2 중간 아날로그 신호 VINB로 변환할 때, 디지털 오디오 입력 신호 DIG_IN를 제 1 중간 아날로그 신호 VINA로 변환할 때의 DAC(22A)보다 더 적은 전력을 소비할 수 있다. 다른 예로서, DAC(22A)는 DAC(23A)에 의해 제 2 프로세싱 경로(13A)에 도입되는 잡음에 비해 제 1 프로세싱 경로(12A)에 더 적은 잡음을 도입할 수 있다. 또 다른 예로서, 디지털 오디오 입력 신호 DIG_IN의 더 큰 크기들에서, DAC(22A)는 디지털 오디오 입력 신호 DIG_IN를 제 2 중간 아날로그 신호 VINB로 변환할 때의 DAC(23A)에 비해 디지털 오디오 입력 신호 DIG_IN를 제 1 중간 아날로그 신호 VINA로 변환할 때 더 높은 선형성을 제공할 수 있다.
따라서, 제어기(20)는, 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 클 때(예를 들면, 디지털 오디오 입력 신호 DIG_IN의 실제 크기 아래의 20 데시벨에서), 제어기(20)가 증폭기단(16)에 통신되는 아날로그 신호 VIN의 선형성을 보장하기 위해 제 2 프로세싱 경로(13A)를 차단 또는 디스에이블하면서, 제 1 프로세싱 경로(12A)를 능동 프로세싱 경로로서 본질적으로 선택할 수 있도록 동작할 수 있다. 예를 들면, 임계 크기보다 큰 디지털 오디오 입력 신호 DIG_IN의 크기에 대해, 제어기(20)는 DAC(22A)가 고-전력 모드에서 동작하는 것임을 나타내는 하나 이상의 제어 신호들을 DAC(22A)에 통신할 수 있고, DAC(23A)의 출력이 증폭기단(16)에 통신되어서는 안됨(예를 들면, 스위치(34)를 비활성화함으로써)을 나타내는 하나 이상의 제어 신호들을 제 2 프로세싱 경로(13A)에 통신할 수 있다. 따라서, 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 위일 때, 제어기(20)는 제 2 프로세싱 경로(13A)로 하여금 대략 영의 크기를 갖는 제 2 중간 아날로그 신호 VINB를 출력하게 할 수 있다.
한편, 제어기(20)는, 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 적을 때, 제어기(20)가 오디오 IC(19)의 전력 소비를 최소화하기 위해 제 1 프로세싱 경로(12A)를 차단 또는 디스에이블하면서, 증폭기단(16)에 통신되는 제 1 중간 아날로그 신호 VINB의 적절한 선형성을 제공할 수 있는 신호 크기로 DAC(23A)를 동작시키면서, 제 2 프로세싱 경로(13A)를 능동 프로세싱 경로로서 본질적으로 선택할 수 있도록 동작할 수 있다. 예를 들면, 임계 크기보다 적은 디지털 오디오 입력 신호 DIG_IN의 크기에 대해, 제어기(20)는 DAC(22A)가 저-전력 모드에서 동작하는 것임을 나타내는 하나 이상의 제어 신호들을 DAC(22A)에 통신할 수 있다. 이러한 하나 이상의 제어 신호들은 또한 제 1 프로세싱 경로(12A)로 하여금 대략 영의 크기를 갖는 제 1 중간 아날로그 신호 VINA를 출력하게 할 수 있다. 또한, 임계 크기보다 적은 디지털 오디오 입력 신호 DIG_IN의 크기에 대해, 제어기(20)는 DAC(23A)의 출력이 증폭기단(16)에 통신되는 것임(예를 들면, 스위치(34)를 활성화함으로써)을 나타내는 하나 이상의 제어 신호들을 제 2 프로세싱 경로(13A)에 통신할 수 있다. 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 아래일 때, 증폭기단(16)의 연산 증폭기(22)는 트랜스컨덕턴스 증폭기로서 효과적으로 동작할 수 있다.
도 3에 도시된 바와 같이, 증폭기단(16)은 연산 증폭기(22), 대응하는 스위치(29)에 각각 연결된 복수의 탭들을 구비한 저항기 스트링(28)을 포함하는 스위칭된 저항기 네트워크(24), 및 연산 증폭기(22)의 양의 입력과 접지 저항 사이에 연결된 하나의 가변 저항기(30)와 연산 증폭기(22)의 양의 입력의 증폭기단(16)의 음의 입력 단자 사이에 연결된 적어도 하나의 가변 저항기(30)를 포함하는 복수의 가변 저항기들(30)을 포함할 수 있다. 증폭기단(16)에 원하는 아날로그 이득을 인가하기 위해, 스위치들(29)은 연산 증폭기(22)의 음의 입력과 연산 증폭기(22)의 출력 사이에 실효 저항을 생성하기 위해 선택적으로 개방되고 닫힐 수 있고, 가변 저항기들(30)의 저항들은 적절하게 설정될 수 있다. 일부 실시예들에서, 스위치들(29) 및 가변 저항기들(30)은 제어기(20)에 의해 제어될 수 있다. 도 3이 증폭기단(16)의 아날로그 이득을 제공하기 위해 특정 아키텍처를 도시하지만, 본 개시내용에 따라 다른 적합한 아키텍처들이 적용될 수 있다. 상술된 바와 같이, 제 2 프로세싱 경로(13A)는 제 2 중간 아날로그 신호 VINB를 연산 증폭기(22)의 음의 입력에 출력할 수 있다. 따라서, 연산 증폭기(22)의 이러한 음의 입력은 도 2의 조합기(14)로서 동작할 수 있고, 따라서 제 1 중간 아날로그 신호 VINA와 제 2 중간 아날로그 신호 VINB를 효과적으로 합산하며, 이러한 음의 입력 대한 이러한 입력들 중 하나의 값은 대략 영이 될 수 있다. 일부 실시예들에서, 제어기(20)는 디지털 오디오 입력 신호 DIG_IN의 크기, 제 1 프로세싱 경로(12A)와 제 2 프로세싱 경로(13A) 중 능동 프로세싱 경로로서 선택되는 것의 식별, 및/또는 오디오 IC(9A)의 다른 적절한 특징에 기초하여 증폭기단(16)의 아날로그 이득을 제어할 수 있다. 이들 및 다른 실시예들에서, 제어기(20)는 동작시킬 동작 모드 또는 출력할 공급 전압을 나타내는 하나 이상의 제어 신호들을 전원(10)에 통신할 수 있다. 예를 들면, 제어기(20)는 전원(10)으로 하여금 디지털 오디오 입력 신호 DIG_IN의 크기에 기초하여 공급 전압을 출력하게 할 수 있어서, 더 높은 공급 전압이 더 높은-크기의 신호들을 위해 제공되고 더 낮은 공급 전압이 더 낮은-크기의 신호들을 위해 제공되며, 이것은 더 낮은 크기의 신호들을 프로세싱할 때 증폭기단(16)이 감소된 전력 레벨들에서 동작하도록 허용할 수 있다.
도 4는 본 개시내용의 실시예들에 따라, 프로세싱 경로들(12B 및 13B) 및 증폭기(16)의 선택된 구성요소들을 상세하게 묘사한 예시적 오디오 IC(19B)의 선택된 구성요소들의 블록도를 도시한다. 일부 실시예들에서, 도 4에 도시된 오디오 IC(19B)는 도 2에 관해 기술된 오디오 IC(19)의 전부 또는 일부를 구현할 수 있다. 도 4에 도시된 바와 같이, 마이크로제어기 코어(18)는 디지털 오디오 입력 신호 DIG_IN를 제 1 프로세싱 경로(12B) 및 제 2 프로세싱 경로(13B)의 각각에 공급할 수 있다. 일부 실시예들에서, 도 4에 도시된 제 1 프로세싱 경로(12B) 및 제 2 프로세싱 경로(13B)는 도 2에 관해 기술된 제 1 프로세싱 경로(12) 및 제 2 프로세싱 경로(13)의 전부 또는 일부를 각각 구현할 수 있다.
제 1 프로세싱 경로(12B)는 이득 소자(44), 디지털 델타-시그마 변조기(40) 및 DAC(22B)를 포함할 수 있다. 이득 소자(44)는 이득 소자(44)의 제 1 이득을 디지털 오디오 입력 신호 DIG_IN에 인가하고 결과로서 생긴 신호를 디지털 델타-시그마 변조기(40)에 통신하기 위한 임의의 시스템, 디바이스 또는 장치를 포함할 수 있다. 이득 소자(44)의 제 1 이득은 하기에 더욱 상세히 기술되는 바와 같이, 제어기(20)로부터 수신되는 하나 이상의 제어 신호들에 기초하여 제어될 수 있다. 이득 소자(44)가 마이크로제어기 코어(18)와 디지털 델타-시그마 변조기(40) 사이에 인터페이스된 디지털 이득 소자로서 도시되지만, 이득 소자(44)는 프로세싱 경로(12B) 내의 임의의 적합한 장소에 배치될 수 있고, 일부 실시예들에서는 DAC(22B)의 출력에 또는 그것의 다운스트림에 배치된 아날로그 이득 소자를 포함할 수 있다.
디지털 델타-시그마 변조기(40)는 디지털 도메인에서, 제 1 디지털 신호(예를 들면, 이득 소자(44)의 제 1 이득에 의해 수정된 디지털 오디오 입력 신호 DIG_IN)를 프로세싱하여 제 1 디지털 신호를 결과로서 생긴 제 2 디지털 신호로 변환하도록 구성된 임의의 적합한 시스템, 디바이스 또는 장치를 포함할 수 있고, 결과로서 생긴 제 2 디지털 신호는 제 1 디지털 신호와 동일한 수의 비트들을 가질 수 있거나 가지지 않을 수 있다. 일부 실시예들에서, 결과로서 생긴 제 2 디지털 신호는 2개의 양자화 레벨들을 가질 수 있다(예를 들면, 2개의 양자화 레벨들을 갖는 단일-비트 신호 또는 임의의 다른 디지털 신호). 디지털 델타-시그마 변조기(40)의 예시적 실시예는, 멜란슨, 존 엘.(Melanson, John L.) 등에 의해 2014년 4월 8일에 출원되고 발명의 명칭이 "디지털 마이크로폰 시스템에서 디지털 출력 신호를 생성하기 위한 시스템들 및 방법들(Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System)"인 미국 특허 출원 일련번호 제14/247,686호에 기재되어 있다.
DAC(22B)는 디지털 델타-시그마 변조기(40)에 의해 출력된 디지털 신호를 수신하고 이러한 신호를 제 1 중간 아날로그 신호 VINA로 변환할 수 있다. 도 4에 도시된 바와 같이, 제어기(20)는 하기에 더욱 상세히 기술되는 바와 같이, DAC(22B)의 동작을 제어하도록 구성된 하나 이상의 제어 신호들을 DAC(22B)에 통신할 수 있다.
제 2 프로세싱 경로(13B)는 이득 소자(46), 디지털 델타-시그마 변조기(42), 디지털 필터(48), 스위치(29) 및 DAC(23B)를 포함할 수 있다. 이득 소자(46)는 이득 소자(46)의 제 2 이득을 디지털 오디오 입력 신호 DIG_IN에 곱하고 결과로서 생긴 신호를 디지털 델타-시그마 변조기(42)에 통신하기 위한 임의의 시스템, 디바이스 또는 장치를 포함할 수 있다. 이득 소자(46)의 제 2 이득은 하기에 더욱 상세히 기술되는 바와 같이, 제어기(20)로부터 수신되는 하나 이상의 제어 신호들에 기초하여 제어될 수 있다. 이득 소자(46)가 마이크로제어기 코어(18)와 디지털 델타-시그마 변조기(42) 사이에 인터페이스된 디지털 이득 소자로서 도시되지만, 이득 소자(46)는 프로세싱 경로(13B) 내의 임의의 적합한 장소에 배치될 수 있고, 일부 실시예들에서는 DAC(23B)의 출력에 또는 그것의 다운스트림에 배치된 아날로그 이득 소자를 포함할 수 있다.
디지털 델타-시그마 변조기(42)는 디지털 도메인에서, 제 1 디지털 신호(예를 들면, 이득 소자(46)의 제 2 이득에 의해 수정된 디지털 오디오 입력 신호 DIG_IN)를 프로세싱하여 제 1 디지털 신호를 결과로서 생긴 제 2 디지털 신호로 변환하도록 구성된 임의의 적합한 시스템, 디바이스 또는 장치를 포함할 수 있고, 결과로서 생긴 제 2 디지털 신호는 제 1 디지털 신호와 동일한 수의 비트들을 가질 수 있거나 가지지 않을 수 있다. 일부 실시예들에서, 결과로서 생긴 제 2 디지털 신호는 2개의 양자화 레벨들을 가질 수 있다(예를 들면, 2개의 양자화 레벨들을 갖는 단일-비트 신호 또는 임의의 다른 디지털 신호). 디지털 델타-시그마 변조기(42)의 예시적 실시예는, 멜란슨, 존 엘.(Melanson, John L.) 등에 의해 2014년 4월 8일에 출원되고 발명의 명칭이 "디지털 마이크로폰 시스템에서 디지털 출력 신호를 생성하기 위한 시스템들 및 방법들(Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System)"인 미국 특허 출원 일련번호 제14/247,686호에 기재되어 있다.
디지털 필터(48)는 디지털 신호(예를 들면, 디지털 델타-시그마 변조기(42)에 의해 출력되는 신호)에 대한 수학 연산들을 수행하여 이러한 디지털 신호의 특정 양태들을 감소 또는 강화하도록 구성된 임의의 시스템, 디바이스 또는 장치를 포함할 수 있다. 예를 들면, 일부 실시예들에서, 디지털 필터(48)는 제 1 프로세싱 경로(12B)와 제 2 프로세싱 경로(13B) 사이의 대기시간 일치를 제공할 수 있다. 디지털 필터(48)가 디지털 델타-시그마 변조기(42)와 DAC(23B) 사이에 인터페이스된 것으로 도시되지만, 디지털 필터(48)는 프로세싱 경로(13B) 내의 임의의 적당한 장소에 배치될 수 있다. 또한, 본 개시내용의 다른 실시예들에서, 디지털 필터(48)는 디지털 델타-시그마 변조기(42)에 의해 출력된 신호를 원하는 양만큼 시간 지연하도록 구성된 지연 소자로 대체될 수 있다.
제어기(20)는 하기에 더욱 상세히 기술되는 바와 같이, 제 2 프로세싱 경로(13B)의 동작을 제어하도록 구성된 하나 이상의 제어 신호들을 제 2 프로세싱 경로(13B)에 통신할 수 있다. 예를 들면, 일부 실시예들에서, 제어기(20)는, 하기에 더욱 상세히 기술되는 바와 같이, 스위치(49)가 활성화(예를 들면, 닫힘, 인에이블, 턴 온)될 때, DAC(23B)가 증폭기단(16)에(증폭기단(16) 내부의 연산 증폭기의 반전 단자에) 신호를 통신할 수 있도록, 제 2 프로세싱 경로(13B)의 스위치(49)를 제어할 수 있다. 반면, 스위치(49)가 비활성화(예를 들면, 개방, 디스에이블, 턴 오프)될 때, DAC(23B)는 증폭기단(16)에 신호를 통신할 수 없다.
DAC(23B)는 스위치(49)를 통해 디지털 필터(48)에 의해 출력된 디지털 신호를 수신하고 이러한 신호를 제 2 중간 아날로그 신호 VINB로 변환할 수 있다. 도 4에 도시된 바와 같이, DAC(23B)는 도 3에 도시된 DAC(23A)와 유사하거나 동일한 저항기 래더를 포함할 수 있다. 오디오 IC(19B)의 증폭기단(16)은 도 3의 것과 유사한 아키텍처일 수 있고, 도 3의 DAC(23A)와 인터페이스하는 증폭기단과 유사한 방식으로 DAC(23B)과 인터페이스할 수 있다.
그들의 상이한 아키텍처들로 인해, DAC(22B) 및 DAC(23B)는 상이한 신호 프로세싱 능력들 및 성능을 가질 수 있다. 예를 들면, DAC(23B)는 디지털 오디오 입력 신호 DIG_IN를 제 2 중간 아날로그 신호 VINB로 변환할 때, 디지털 오디오 입력 신호 DIG_IN를 제 1 중간 아날로그 신호 VINA로 변환할 때의 DAC(22B)보다 더 적은 전력을 소비할 수 있다. 다른 예로서, DAC(22B)는 DAC(23B)에 의해 제 2 프로세싱 경로(13B)에 도입되는 잡음에 비해 제 1 프로세싱 경로(12B)에 더 적은 잡음을 도입할 수 있다. 또 다른 예로서, 디지털 오디오 입력 신호 DIG_IN의 더 큰 크기들에서, DAC(22B)는 디지털 오디오 입력 신호 DIG_IN를 제 2 중간 아날로그 신호 VINB로 변환할 때의 DAC(23B)에 비해 디지털 오디오 입력 신호 DIG_IN를 제 1 중간 아날로그 신호 VINA로 변환할 때 더 높은 선형성을 제공할 수 있다.
따라서, 제어기(20)는 이득 소자(44)의 제 1 이득 및 이득 소자(46)의 제 2 이득을 제어하여, 제 1 프로세싱 경로(12B) 및 제 2 프로세싱 경로(13B)의 각각에 의해 프로세싱되는 디지털 오디오 입력 신호 DIG_IN의 비율을 효과적으로 크로스-페이딩하도록 동작할 수 있다. 따라서, 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 적을 때, 제어기(20)는, 오디오 IC(9B)의 전력 소비를 최소화하기 위해, 제 1 프로세싱 경로(12B)로 하여금 대략 영인 제 1 중간 아날로그 신호 VINA를 출력하게 할 수 있게 이득 소자(44)의 제 1 이득을 대략 영으로 설정하면서, 증폭기단(16)에 통신되는 제 2 중간 아날로그 신호 VINB의 충분한 선형성을 제공할 수 있는 신호 크기로 DAC(23B)를 동작시키면서, 디지털 오디오 입력 신호 DIG_IN의 전체 크기가 이득 소자(46)를 통과하도록 이득 소자(46)의 제 2 이득을 설정함으로써 제 2 프로세싱 경로(13B)를 능동 프로세싱 경로로서 본질적으로 선택할 수 있다. 이들 및 다른 실시예들에서, 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 적을 때, 제어기(20)는 또한, 프로세싱 경로(12B)의 DAC(22B) 및/또는 다른 구성요소들로 하여금 저-전력 상태로 진입하게 할 수 있다.
임계 크기보다 큰 디지털 오디오 입력 신호 DIG_IN의 크기들에서, 제어기(20)는 제 1 프로세싱 경로(12B)와 제 2 프로세싱 경로(13B) 사이에서 크로스-페이딩하기 위해 이득 소자(44)의 제 1 이득 및 이득 소자(46)의 제 2 이득을 변화시킬 수 있다. 예를 들면, 제어기(20)는 디지털 오디오 입력 신호 DIG_IN의 크기가 증가함에 따라 이득 소자(44)의 제 1 이득을 증가시키고(예를 들면, 연속적으로 또는 단계적으로) 이득 소자(46)의 제 2 이득을 감소시킬 수 있고(예를 들면, 연속적으로 또는 단계적으로), 그 반대로도 가능하다. 따라서, 디지털 오디오 입력 신호 DIG_IN의 더 높은 크기들에 대해, 제 1 프로세싱 경로(12B)는 더 높은 크기의 신호들에 대해 요구될 수 있는 선형성 제공을 특징으로 할 수 있고, 디지털 오디오 입력 신호 DIG_IN의 더 낮은 크기들에 대해, 제 2 프로세싱 경로(13B)는 전력 소비의 감소를 특징으로 할 수 있다. 이들 및 다른 실시예들에서, 제어기(20)는 또한 디지털 오디오 입력 신호 DIG_IN의 크기가 변화함에 따라 제 1 이득 및 제 2 이득의 합이 실질적으로 일정하게 유지하도록(예를 들면, 통일) 제 1 이득 및 제 2 이득을 변화시키도록 구성될 수 있다.
도 3의 오디오 IC(9A)에서와 같이, 도 4에서 연산 증폭기(22)의 음의 입력은 도 2의 조합기(14)로서 동작할 수 있고, 따라서 제 1 중간 아날로그 신호 VINA와 제 2 중간 아날로그 신호 VINB를 효과적으로 합산한다. 일부 실시예들에서, 제어기(20)는 디지털 오디오 입력 신호 DIG_IN의 크기, 제 1 프로세싱 경로(12B)와 제 2 프로세싱 경로(13B) 중 능동 프로세싱 경로로서 선택되는 것의 식별, 및/또는 오디오 IC(9B)의 다른 적절한 특징에 기초하여 증폭기단(16)의 아날로그 이득을 제어할 수 있다. 이들 및 다른 실시예들에서, 제어기(20)는 동작시킬 동작 모드 또는 출력할 공급 전압을 나타내는 하나 이상의 제어 신호들을 전원(10)에 통신할 수 있다. 예를 들면, 제어기(20)는 전원(10)으로 하여금 디지털 오디오 입력 신호 DIG_IN의 크기에 기초하여 공급 전압을 출력하게 할 수 있어서, 더 높은 공급 전압이 더 높은-크기의 신호들을 위해 제공되고 더 낮은 공급 전압이 더 낮은-크기의 신호들을 위해 제공되며, 이것은 더 낮은 크기의 신호들을 프로세싱할 때 증폭기단(16)이 감소된 전력 레벨들에서 동작하도록 허용할 수 있다.
도 5는 본 개시내용의 실시예들에 따라, 프로세싱 경로들(12C 및 13C)의 부분들이 다단 잡음-성형 구조를 이용하여 구현되는 예시적 오디오 IC(9C)의 선택된 구성요소들의 블록도를 도시한다. 일부 실시예들에서, 도 5에 도시된 오디오 IC(9C)는 도 2에 관해 기술된 오디오 IC(9)의 전부 또는 일부를 구현할 수 있다. 도 5에 도시된 바와 같이, 마이크로제어기 코어(18)는 디지털 오디오 입력 신호 DIG_IN를 제 1 프로세싱 경로(12C)에 공급할 수 있고, 그것의 일부는 제 2 프로세싱 경로(13C)에 의해 프로세싱될 수 있다. 도 5에 도시된 제 1 프로세싱 경로(12C) 및 제 2 프로세싱 경로(13C)는 도 2에 관해 기술된 제 1 프로세싱 경로(12) 및 제 2 프로세싱 경로(13)의 전부 또는 일부를 각각 구현할 수 있다.
제 1 프로세싱 경로(12C)는 디지털 델타-시그마 변조기(50), 선택기(54), 불일치 성형기/필터(56), DAC(22C) 및 합산기(68)를 포함할 수 있다. 디지털 델타-시그마 변조기(50)는 디지털 도메인에서, 제 1 디지털 신호(예를 들면, 디지털 오디오 입력 신호 DIG_IN)를 프로세싱하여 제 1 디지털 신호를 결과로서 생긴 제 2 디지털 신호로 변환하도록 구성된 임의의 적합한 시스템, 디바이스 또는 장치를 포함할 수 있고, 결과로서 생긴 제 2 디지털 신호는 제 1 디지털 신호와 동일한 수의 비트들을 가질 수 있거나 가지지 않을 수 있다. 일부 실시예들에서, 결과로서 생긴 제 2 디지털 신호는 2개의 양자화 레벨들을 가질 수 있다(예를 들면, 2개의 양자화 레벨들을 갖는 단일-비트 신호 또는 임의의 다른 디지털 신호). 디지털 델타-시그마 변조기(50)의 예시적 실시예는, 멜란슨, 존 엘.(Melanson, John L.) 등에 의해 2014년 4월 8일에 출원되고 발명의 명칭이 "디지털 마이크로폰 시스템에서 디지털 출력 신호를 생성하기 위한 시스템들 및 방법들(Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System)"인 미국 특허 출원 일련번호 제14/247,686호에 기재되어 있다.
도 5에 도시된 바와 같이, 디지털 델타-시그마 변조기(50)는 입력 합산기(60), 루프 필터(62), 양자화기(64) 및 피드백 DAC(66)를 포함할 수 있다. 입력 합산기(60)는 디지털 오디오 입력 신호 DIG_IN와 피드백 신호의 차와 동일한 에러 신호를 생성할 수 있고 이러한 에러 신호를 루프 필터(62)에 통신할 수 있다. 루프 필터(62)는 하나 이상의 적분기단들(integrator stages)을 포함할 수 있어서, 루프 필터(62)는 에러 신호의 디지털 필터로서 동작하고 에러 신호에 기초하여 필터링된 디지털 신호를 양자화기(64)에 생성한다. 루프 필터(62)로부터의 출력은 필터링된 디지털 신호를 다른 중간 디지털 신호로 변환할 수 있는 양자화기(64)에 의해 양자화될 수 있다.
피드백 DAC(66)는 양자화기(64)에 의해 생성된 디지털 피드백 신호를 등가의 아날로그 피드백 신호로 변환하여 합산기(60)에서 합산되도록 구성된 임의의 적합한 시스템, 디바이스 또는 장치를 포함할 수 있다.
선택기(54)는 출력 신호를 생성하기 위해 제 1 프로세싱 경로(12C)를 선택적으로 인에이블 및 디스에이블하도록 구성된 임의의 시스템, 디바이스 또는 장치를 포함할 수 있다. 일부 실시예들에서, 선택기(54)는, 제어기(20)로부터 수신된 제어 신호가 디어써팅될 때(예를 들면, 논리 0), 선택기(54)가 영 값의 디지털 신호를 출력하고, 제어 신호가 어써팅될 때(예를 들면, 논리 1), 선택기(54)가 디지털 델타-시그마 변조기(50)에 의해 출력된 디지털 신호와 같거나 등가인 신호를 출력하도록 논리곱을 구현하는 AND 게이트 또는 유사 논리 구조를 포함할 수 있다. 다른 실시예들에서, 선택기(54)는, 선택기(54)의 출력이 디지털 델타-시그마 변조기(50)에 의해 출력된 디지털 신호와 같거나 등가인 값과 영 사이에서 연속적으로 또는 단계적으로 페이딩될 수 있도록, 제어기(20)로부터의 제어 신호에 기초하여 디지털 델타-시그마 변조기(50)에 의해 출력된 디지털 신호에 이득을 인가하도록 구성된 이득 소자를 포함할 수 있다.
불일치 성형기/필터(56)는 DAC(22C)의 디지털-아날로그 소자들의 불일치를 성형하도록 구성된 디지털 필터를 포함할 수 있다. 예를 들면, 일부 실시예들에서, 불일치 성형기/필터(56)는 심볼간 간섭 또는 다른 신호 왜곡 영향들을 감소시키기 위해 DAC(22C)의 디지털-아날로그 소자들의 동적 소자 일치를 수행할 수 있다.
DAC(22C)는 불일치 성형기/필터(56)에 의해 출력된 디지털 신호를 수신하고 이러한 신호를 제 1 중간 아날로그 신호 VINA로 변환할 수 있다. 도 5에 도시된 바와 같이, 제어기(20)는 하기에 더욱 상세히 기술되는 바와 같이, DAC(22C)의 동작을 제어하도록 구성된 하나 이상의 제어 신호들을 DAC(22C)에 통신할 수 있다.
합산기(68)는 루프 필터(62)의 출력으로부터 선택기(54)의 출력을 차감할 수 있고, 이는 제 1 프로세싱 경로(12C)가 선택기(54)에 의해 인에이블될 때 디지털 델타-시그마 변조기(50)의 양자화 에러를 나타내는 에러 신호 ERROR를 유발하고, 제 1 프로세싱 경로(12C)가 선택기(54)에 의해 디스에이블될 때 디지털 오디오 입력 신호 DIG_IN와 대략 동일할 수 있다.
제 2 프로세싱 경로(13C)는 디지털 필터(58), 디지털 델타-시그마 변조기(52) 및 DAC(23C)를 포함한다. 디지털 필터(58)는 디지털 신호(예를 들면, 에러 신호 ERROR)에 대한 수학 연산들을 수행하여 이러한 디지털 신호의 특정 양태들을 감소 또는 강화하도록 구성된 임의의 시스템, 디바이스 또는 장치를 포함할 수 있다. 예를 들면, 일부 실시예들에서, 디지털 필터(58)는 제 1 프로세싱 경로(12C)와 제 2 프로세싱 경로(13C) 사이의 대기시간 일치를 제공할 수 있다. 디지털 필터(58)가 디지털 델타-시그마 변조기(50)와 디지털 델타-시그마 변조기(52) 사이에 인터페이스된 것으로 도시되지만, 디지털 필터(58)는 프로세싱 경로(13C) 내의 임의의 적당한 장소에 배치될 수 있다.
디지털 델타-시그마 변조기(52)는 디지털 도메인에서, 제 1 디지털 신호(예를 들면, 디지털 필터(58)에 의해 필터링된 에러 신호 ERROR)를 프로세싱하여 제 1 디지털 신호를 결과로서 생긴 제 2 디지털 신호로 변환하도록 구성된 임의의 적합한 시스템, 디바이스 또는 장치를 포함할 수 있고, 결과로서 생긴 제 2 디지털 신호는 제 1 디지털 신호와 동일한 수의 비트들을 가질 수 있거나 가지지 않을 수 있다. 일부 실시예들에서, 결과로서 생긴 제 2 디지털 신호는 2개의 양자화 레벨들을 가질 수 있다(예를 들면, 2개의 양자화 레벨들을 갖는 단일-비트 신호 또는 임의의 다른 디지털 신호). 디지털 델타-시그마 변조기(42)의 예시적 실시예는, 멜란슨, 존 엘.(Melanson, John L.) 등에 의해 2014년 4월 8일에 출원되고 발명의 명칭이 "디지털 마이크로폰 시스템에서 디지털 출력 신호를 생성하기 위한 시스템들 및 방법들(Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System)"인 미국 특허 출원 일련번호 제14/247,686호에 기재되어 있다.
DAC(23C)는 디지털 델타-시그마 변조기(52)에 의해 출력된 디지털 신호를 수신하고 이러한 신호를 제 2 중간 아날로그 신호 VINB로 변환할 수 있다.
조합기(14)는 출력 전압 VOUT를 생성하기 위해 제 1 중간 아날로그 신호 VINA와 제 1 중간 아날로그 신호 VINB를 합산하여 증폭기단(16)에 의해 증폭될 아날로그 신호 VIN를 생성할 수 있다.
제어기(20)는 디지털 오디오 입력 신호 DIG_IN의 크기에 기초하여 선택기(54)를 제어하도록 동작할 수 있다. 예를 들면, 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 클 때(예를 들면, 디지털 오디오 입력 신호 DIG_IN의 실제 크기 아래의 20 데시벨에서), 제어기(20)는 디지털 델타-시그마 변조기(50)의 출력을 불일치 성형기/필터(56)에 넘겨주기 위해 제어 신호 인에이블 선택기(54)에 통신할 수 있다. 임계 크기보다 큰 디지털 오디오 입력 신호 DIG_IN의 크기에 대해, 제 1 프로세싱 경로(12C)는 다-단 잡음 성형(MASH) 구조의 제 1 단으로서 효과적으로 동작(behave)할 수 있고 제 2 프로세싱 경로(13C)는 MASH 구조의 제 2 단으로서 효과적으로 동작할 수 있어서, 제 2 프로세싱 경로(13C)는 디지털-델타 시그마 변조기(50)의 양자화 잡음/에러를 성형한다.
이러한 양자화 에러가 일반적으로 디지털 오디오 출력 신호 DIG_IN의 크기보다 상당히 작기 때문에, 제 2 프로세싱 경로(13C)에 의해 프로세싱된 에러 신호 ERROR의 크기는 통상적으로 제 1 프로세싱 경로(12C)에 의해 프로세싱된 실제 크기의 신호 크기보다 작다. 따라서, DAC(23C)와 같은 제 2 프로세싱 경로(13C)의 구성요소들은 프로세싱 경로(12C)의 구성요소들보다 적은 전력 소비로 동작할 수 있다. 이러한 특징의 이점을 취하면, 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 작을 때, 제어기(20)는 대략 영의 신호가 불일치 성형기/필터(56)에 통신되도록 제어 신호를 선택기(54)에 통신할 수 있다. 충분히 낮은 크기들에서, 에러 신호 ERROR는 디지털 오디오 입력 신호 DIG_IN와 대략 동일할 수 있어서, 디지털 오디오 입력 신호 DIG_IN의 전체 크기는 제 2 프로세싱 경로(13C)에 의해 완전히 프로세싱될 수 있다. 따라서, 이러한 낮은 크기들에서, 제어기(20)는 제 1 프로세싱 경로(12C)의 DAC(22C) 또는 다른 구성요소들을 저-전력 상태로 둠으로써 전력 소비를 최소화할 수 있다.
또한, 상기에 주지된 바와 같이, 일부 실시예들에서, 선택기(54)는, 제어기(20)에 의해 선택기(54)에 통신되는 제어 신호가 제어 신호의 값에 따라 제 1 프로세싱 경로(12C) 및 제 2 프로세싱 경로(13C) 사이에서 크로스-페이딩 프로세싱하는 역할을 하도록 이득 소자로서 동작할 수 있다.
도 6은 본 개시내용의 실시예들에 따라, 프로세싱 경로들(12D 및 13D) 및 증폭기(16)의 선택된 구성요소들을 상세하게 묘사한 예시적 오디오 IC(9D)의 선택된 구성요소들의 블록도를 도시한다. 일부 실시예들에서, 도 6에 도시된 오디오 IC(9D)는 도 2에 관해 기술된 오디오 IC(9)의 전부 또는 일부를 구현할 수 있다. 도 6에 도시된 바와 같이, 마이크로제어기 코어(18)는 디지털 오디오 입력 신호 DIG_IN를 제 1 프로세싱 경로(12D) 및 제 2 프로세싱 경로(13D)의 각각에 공급할 수 있다. 일부 실시예들에서, 도 6에 도시된 제 1 프로세싱 경로(12D) 및 제 2 프로세싱 경로(13D)는 도 2에 관해 기술된 제 1 프로세싱 경로(12) 및 제 2 프로세싱 경로(13)의 전부 또는 일부를 각각 구현할 수 있다.
제 1 프로세싱 경로(12D)는 디지털 필터(72), 디지털 델타-시그마 변조기(74), DAC(22D), 스위치들(76 및 78), 및 저항기들(79)에 의해 구현될 수 있는 고-이득 출력부를 포함할 수 있다. 디지털 필터(72)는 디지털 신호(예를 들면, 디지털 오디오 입력 신호 DIG_IN)에 대한 수학 연산들을 수행하여 이러한 디지털 신호의 특정 양태들을 감소시키거나 강화하도록 구성된 임의의 시스템, 디바이스 또는 장치를 포함할 수 있다. 예를 들면, 일부 시스템들에서, 디지털 필터(72)는 하기에 더욱 상세히 기술되는 바와 같이, 디지털 오디오 입력 신호 DIG_IN의 고-주파 성분들을 필터링하고 디지털 오디오 입력 신호 DIG_IN의 저-주파 성분들을 통과시키는 저역 필터를 포함할 수 있어서, 저-주파 성분들은 제 1 프로세싱 경로(12D)에 의해 프로세싱될 수 있고 고-주파 성분들은 제 2 프로세싱 경로(13D)에 의해 프로세싱될 수 있다.
디지털 델타-시그마 변조기(74)는 디지털 도메인에서, 제 1 디지털 신호(예를 들면, 디지털 필터(72)에 의해 필터링된 디지털 오디오 입력 신호 DIG_IN)를 프로세싱하여 제 1 디지털 신호를 결과로서 생긴 제 2 디지털 신호로 변환하도록 구성된 임의의 적합한 시스템, 디바이스 또는 장치를 포함할 수 있고, 결과로서 생긴 제 2 디지털 신호는 제 1 디지털 신호와 동일한 수의 비트들을 가질 수 있거나 가지지 않을 수 있다. 일부 실시예들에서, 결과로서 생긴 제 2 디지털 신호는 2개의 양자화 레벨들을 가질 수 있다(예를 들면, 2개의 양자화 레벨들을 갖는 단일-비트 신호 또는 임의의 다른 디지털 신호). 디지털 델타-시그마 변조기(74)의 예시적 실시예는, 멜란슨, 존 엘.(Melanson, John L.) 등에 의해 2014년 4월 8일에 출원되고 발명의 명칭이 "디지털 마이크로폰 시스템에서 디지털 출력 신호를 생성하기 위한 시스템들 및 방법들(Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System)"인 미국 특허 출원 일련번호 제14/247,686호에 기재되어 있다.
DAC(22D)는 디지털 델타-시그마 변조기(74)에 의해 출력된 디지털 신호를 수신하고 이러한 신호를 아날로그 신호로 변환할 수 있다. 이러한 아날로그 신호는 제 1 중간 아날로그 신호 VINA를 생성하기 위해 저항기들(79)을 포함하는 고-이득 출력부에 의해 증폭되거나 감쇠될 수 있고, 고-이득 출력부의 이득의 크기는 저항기들(79)의 저항들의 함수일 수 있다. 도 6에 도시된 바와 같이, 제어기(20)는 하기에 더욱 상세히 기술되는 바와 같이, DAC(22D)의 동작을 제어하도록 구성된 하나 이상의 제어 신호들을 DAC(22D)에 통신할 수 있다.
또한, 도 6에 도시된 바와 같이, 제어기(20)는 하기에 더욱 상세히 기술되는 바와 같이, 하나 이상의 제어 신호들을 제 1 프로세싱 경로(12D)에도 통신할 수 있다. 예를 들면, 일부 실시예들에서, 제어기(20)는, 스위치(76)가 활성화될 때(예를 들면, 닫힘, 인에이블, 턴 온), 디지털 필터(72)의 출력이 제 2 프로세싱 경로(13D)의 디지털 델타-시그마 변조기(74) 및 이득 소자(84)에 넘겨질 수 있도록, 제 1 프로세싱 경로(12D)의 스위치(76)를 제어할 수 있다. 한편, 스위치(76)가 비활성화될 때(예를 들면, 개방, 디스에이블, 턴 오프), 제 2 프로세싱 경로(13D)의 디지털 델타-시그마 변조기(74) 및 이득 소자(84)에 아무런 신호도 넘겨질 수 없다. 또한, 이들 및 다른 실시예들에서, 제어기(20)는, 스위치들(78)이 활성화될 때(예를 들면, 닫힘, 인에이블, 턴 온), DAC(22D) 및 고-이득 출력부의 출력이 증폭기단(16)에 넘겨질 수 있도록, 제 1 프로세싱 경로(12D)의 스위치(78)를 제어할 수 있다.
제 2 프로세싱 경로(13D)는 이득 소자(82), 이득 소자(84), 조합기(86), 디지털 델타-시그마 변조기(88), DAC(23D), 및 저항기들(89)에 의해 구현될 수 있는 저-이득 출력부를 포함할 수 있다. 이득 소자(82)는 이득 소자(82)의 이득을 디지털 오디오 입력 신호 DIG_IN과 곱하여 결과로서 생긴 신호를 조합기(86)에 통신하기 위한 임의의 시스템, 디바이스 또는 장치를 포함할 수 있다. 일부 실시예들에서, 이득 소자(82)의 이득은 고정 이득일 수 있다. 유사하게, 이득 소자(84)는 이득 소자(84)의 이득을 제 1 프로세싱 경로(12D)의 디지털 필터(72)의 출력과 곱하여 결과로서 생긴 신호를 조합기(86)에 통신하기 위한 임의의 시스템, 디바이스 또는 장치를 포함할 수 있다. 일부 실시예들에서, 이득 소자(84)의 이득은 고정 이득일 수 있다. 이들 및 다른 실시예들에서, 이득 소자들(82 및 84)의 이득들은 대략 동일할 수 있다. 이득 소자들(82 및 84)이 제 2 프로세싱 경로(13D)에서의 특정 장소들에 배치된 디지털 이득 소자들로서 도시되지만, 이득 소자들(82 및 84)은 프로세싱 경로(13D) 내의 임의의 적당한 장소에 배치될 수 있다. 예를 들면, 일부 시스템들에서, 이득 소자들(82 및 84)은 조합기(86)의 다운스트림에 배치된 단일 이득 소자로 대체될 수 있다.
조합기(86)는, 조합기(86)가 이득 소자들(82 및 84)에 의해 수정된 바와 같이 디지털 필터(72)에 의해 필터링된 디지털 오디오 입력 신호 DIG_IN의 성분들(예를 들면, 고-주파 성분들)을 나타내는 신호를 출력하도록, 디지털 오디오 입력 신호 DIG_IN의 필터링되지 않은 버전에서 디지털 필터(72)에 의해 필터링된 디지털 오디오 입력 신호 DIG_IN를 차감하기 위한 임의의 시스템, 디바이스 또는 장치를 포함할 수 있다.
디지털 델타-시그마 변조기(88)는 디지털 도메인에서, 제 1 디지털 신호(예를 들면, 조합기(86)에 의해 출력된 디지털 신호)를 프로세싱하여 제 1 디지털 신호를 결과로서 생긴 제 2 디지털 신호로 변환하도록 구성된 임의의 적합한 시스템, 디바이스 또는 장치를 포함할 수 있고, 결과로서 생긴 제 2 디지털 신호는 제 1 디지털 신호와 동일한 수의 비트들을 가질 수 있거나 가지지 않을 수 있다. 일부 실시예들에서, 결과로서 생긴 제 2 디지털 신호는 2개의 양자화 레벨들을 가질 수 있다(예를 들면, 2개의 양자화 레벨들을 갖는 단일-비트 신호 또는 임의의 다른 디지털 신호). 디지털 델타-시그마 변조기(88)의 예시적 실시예는, 멜란슨, 존 엘.(Melanson, John L.) 등에 의해 2014년 4월 8일에 출원되고 발명의 명칭이 "디지털 마이크로폰 시스템에서 디지털 출력 신호를 생성하기 위한 시스템들 및 방법들(Systems and Methods for Generating a Digital Output Signal in a Digital Microphone System)"인 미국 특허 출원 일련번호 제14/247,686호에 기재되어 있다.
DAC(23D)는 디지털 델타-시그마 변조기(88)에 의해 출력된 디지털 신호를 수신하고 이러한 신호를 아날로그 신호로 변환할 수 있다. 이러한 아날로그 신호는 제 2 중간 아날로그 신호 VINB를 생성하기 위해 저항기들(89)을 포함하는 저-이득 출력부에 의해 증폭되거나 감쇠될 수 있고, 저-이득 출력부의 이득의 크기는 저항기들(89)의 저항들의 함수일 수 있다. 일부 실시예들에서, 제 1 프로세싱 경로(12D)의 고-이득 출력부, 제 2 프로세싱 경로(13D)의 저-이득 출력부, 및 이득 소자들(82 및 84)의 이득은 제 1 프로세싱 경로(12D) 및 제 2 프로세싱 경로(13D)의 경로 이득들이 대략 동일하게 선택되거나 설정될 수 있다. 예를 들면, 이득 소자들(82 및 84)이 K의 이득을 가지면, 고-이득 출력부의 이득에 대한 저-이득 출력부의 이득의 비도 역시 K일 수 있다(예를 들면, 저항기들(89)은 저항기들(79)보다 K배 큰 저항들을 가질 수 있다).
DAC(22D) 및 DAC(23D)는 상이한 아키텍처들을 가질 수 있고, 따라서 상이한 신호 프로세싱 능력들 및 성능을 가질 수 있다. 예를 들면, 디지털 오디오 입력 신호 DIG_IN를 제 2 중간 아날로그 신호 VINB로 변활할 때의 DAC(23D)는 디지털 오디오 입력 신호 DIG_IN를 제 1 중간 아날로그 신호 VINA로 변환할 때의 DAC(22D)보다 적은 전력을 소비할 수 있다. 다른 예로서, DAC(22D)는 DAC(23D)에 의한 제 2 프로세싱 경로(13D)에 도입된 잡음에 비해 제 1 프로세싱 경로(12D)에 더 적은 잡음을 도입할 수 있다. 또 다른 예로서, 디지털 오디오 입력 신호 DIG_IN의 더 큰 크기들에서, DAC(22D)는 디지털 오디오 입력 신호 DIG_IN를 제 2 중간 아날로그 신호 VINB로 변활할 때의 DAC(23D)에 비해 디지털 오디오 입력 신호 DIG_IN를 제 1 중간 아날로그 신호 VINA로 변활할 때 더 높은 선형성을 제공할 수 있다.
따라서, 제어기(20)는, 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 클 때(예를 들면, 디지털 오디오 입력 신호 DIG_IN의 실제-크기 아래의 20 데시벨에서), 제어기(20)가 제 1 프로세싱 경로(12D)를 능동 프로세싱 경로로서 본질적으로 선택할 수 있어서, 제 1 프로세싱 경로(12D)가 디지털 필터(72)에 의해 넘겨진 신호 성분들을 프로세싱하고 제 2 프로세싱 경로(13D)가 디지털 필터(72)에 의해 필터링된 신호 성분들을 프로세싱하도록 동작할 수 있다. 일부 실시예들에서, 디지털 필터(72)는 존재하지 않을 수 있고, 이러한 시스템들에서, 조합기(86)의 출력은 제 2 프로세싱 경로(13D)가 효과적으로 디스에이블되도록 영이 될 수 있다. 따라서, 임계 크기보다 위인 디지털 오디오 입력 신호 DIG_IN의 크기들에 대해, 성능이 높을수록 제 1 프로세싱 경로(12D)는 저-주파수들이 대부분의 신호 크기들을 포함할 가능성이 더욱 클 수 있으므로, 저-주파 컨텐트(또는 디지털 필터(72)가 존재하지 않을 때의 모든 컨텐트)를 다룰 수 있다. 따라서, 임계 크기보다 큰 디지털 오디오 입력 신호 DIG_IN의 크기에 대해, 제어기(20)는 DAC(22D)가 고-전력 모드에서 동작하는 것임(예를 들면, DAC(22)가 인에이블되어야 함)을 나타내는 하나 이상의 제어 신호들을 DAC(22D)에 통신할 수 있고, 제 1 프로세싱 경로(12D)가 디지털 오디오 입력 신호 DIG_IN를 프로세싱해야 함을 나타내는 하나 이상의 제어 신호들을 스위치들(76 및 78)에 통신할 수 있다.
한편, 제어기(20)는, 디지털 오디오 입력 신호 DIG_IN의 크기가 임계 크기보다 작을 때, 제어기(20)가 오디오 IC(9D)의 전력 소비를 최소화하기 위해, 제 1 프로세싱 경로(12D)를 차단 또는 디스에이블하면서(예를 들면, 스위치들(76 및 78)을 비활성화하거나 및/또는 DAC(22D)를 전력 다운함으로써), 증폭기단(16)에 통신되는 제 1 중간 아날로그 신호 VINB의 적절한 선형성을 제공할 수 있는 신호 크기로 DAC(23D)를 동작시키면서, 제 2 프로세싱 경로(13D)를 능동 프로세싱 경로로서 본질적으로 선택할 수 있도록 동작할 수 있다. 예를 들면, 임계 크기보다 적은 디지털 오디오 입력 신호 DIG_IN의 크기에 대해, 제어기(20)는 DAC(22D)가 저-전력 모드에서 동작하는 것임(예를 들면, DAC(22D)를 디스에이블함)을 나타내는 하나 이상의 제어 신호들을 DAC(22D)에 통신할 수 있다. 이러한 하나 이상의 제어 신호들은 또한 제 1 프로세싱 경로(12D)로 하여금 대략 영의 크기를 갖는 제 1 중간 아날로그 신호 VINA를 출력하게 할 수 있다(예를 들면, 스위치들(76 및 78)을 디스에이블함으로써).
연산 증폭기(22)의 양 및 음의 입력들은 도 2의 조합기(14)로서 동작할 수 있어서, 제 1 중간 아날로그 신호 VINA와 제 2 중간 아날로그 신호 VINB를 효과적으로 합산한다. 일부 실시예들에서, 제어기(20)는 디지털 오디오 입력 신호 DIG_IN의 크기, 제 1 프로세싱 경로(12D)와 제 2 프로세싱 경로(13D) 중 능동 프로세싱 경로로서 선택되는 것의 식별, 및/또는 오디오 IC(9D)의 다른 적절한 특징에 기초하여 증폭기단(16)의 아날로그 이득을 제어할 수 있다. 이들 및 다른 실시예들에서, 제어기(20)는 동작시킬 동작 모드 또는 출력할 공급 전압을 나타내는 하나 이상의 제어 신호들을 전원(10)에 통신할 수 있다. 예를 들면, 제어기(20)는 전원(10)으로 하여금 디지털 오디오 입력 신호 DIG_IN의 크기에 기초하여 공급 전압을 출력하게 할 수 있어서, 더 높은 공급 전압이 더 높은-크기의 신호들을 위해 제공되고 더 낮은 공급 전압이 더 낮은-크기의 신호들을 위해 제공되며, 이것은 더 낮은 크기의 신호들을 프로세싱할 때 증폭기단(16)이 감소된 전력 레벨들에서 동작하도록 허용할 수 있다.
본원에 이용된 바와 같이, 둘 이상의 소자들이 서로 "연결(coupled)"된 것으로 언급될 때, 이러한 용어는 이러한 둘 이상의 소자들이, 간접적으로 또는 직접적으로 연결되거나 중간 소자들을 가지거나 가지지 않는 것에 상관없이, 응용 가능한 대로 전자 통신 상태이거나 기계 통신 상태인 것을 나타낸다.
이 개시내용은 당업자가 이해하는 예시적인 실시예들에 대한 모든 변화들, 대체들, 변동들, 변경들 및 수정들을 포함한다. 유사하게, 적절한 경우, 첨부된 특허 청구 범위는 당업자가 이해하는 예시적인 실시예들에 대한 모든 변화들, 대체들, 변동들, 변경들 및 수정들을 포함한다. 또한, 첨부된 특허 청구 범위에서의 장치나 시스템 또는 장치나 시스템의 구성요소에 대한 참조는 그 장치, 시스템 또는 구성요소가 그렇게 적응되거나, 배열되거나, 할 수 있거나, 구성되거나, 가능하거나, 동작할 수 있거나 또는 동작하는 한, 그것 또는 그 특정 기능이 활성화되거나, 턴 온되거나 또는 언로킹는지의 여부에 상관없이, 장치, 시스템 또는 구성요소를 포함하는 특정 기능을 수행하도록 적응되거나, 수행하도록 배열되거나, 수행할 수 있거나, 수행하도록 구성되거나, 수행하는 것이 가능하거나, 수행하도록 동작할 수 있거나, 수행하도록 동작한다.
본원에 인용된 모든 예들 및 조건부 언어는 본 발명과 본 기술 분야를 발전시키는데 발명자가 기여한 개념을 이해하는데 있어서 독자를 돕기 위한 교육적 목적들을 위한 것이며, 이러한 구체적으로 인용된 예들 및 조건들에 한정되지 않는 것으로 해석된다. 본 발명의 실시예들이 상세히 기술되었지만, 다양한 변화들, 대체들 및 변경들이 본 개시내용의 사상 및 범위를 벗어나지 않고 이루어질 수 있음을 이해해야 한다.
10: 전원
18: 마이크로제어기 코어 20: 제어기
40, 42, 50, 52, 74, 88: 디지털 델타 시그마 변조기 62: 루프 필터
64: 양자화기 54: 선택기
56: 불일치 성형기/필터
25, 48, 58, 72: 디지털 필터

Claims (22)

  1. 프로세싱 시스템에 있어서:
    제 1 프로세싱 경로 및 제 2 프로세싱 경로를 포함하는 복수의 프로세싱 경로들로서:
    상기 제 1 프로세싱 경로는 디지털 입력 신호의 전부를 제 1 중간 아날로그 신호로 변환하기 위한 제 1 디지털-아날로그 변환기를 포함하고, 상기 제 1 디지털-아날로그 변환기는 고-전력 상태 및 저-전력 상태에서 동작하도록 구성되고;
    상기 제 2 프로세싱 경로는 상기 디지털 입력 신호의 전부의 적어도 일부분을 제 2 중간 아날로그 신호로 변환하기 위한 제 2 디지털-아날로그 변환기를 포함하는, 상기 복수의 프로세싱 경로들; 및
    상기 제 1 중간 아날로그 신호와 상기 제 2 중간 아날로그 신호의 합을 포함하는 아날로그 신호를 생성하도록 구성된 출력 스테이지(stage)를 포함하는, 프로세싱 시스템.
  2. 제 1 항에 있어서,
    상기 디지털 입력 신호를 상기 제 2 중간 아날로그 신호로 변환할 때의 상기 제 2 디지털-아날로그 변환기는 상기 디지털 입력 신호를 상기 제 1 중간 아날로그 신호로 변환할 때의 상기 제 1 디지털-아날로그 변환기보다 적은 전력을 소비하는, 프로세싱 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 디지털-아날로그 변환기는 상기 제 2 디지털-아날로그 변환기에 의해 상기 제 2 프로세싱 경로에 도입된 잡음에 비해 상기 제 1 프로세싱 경로에 더 적은 잡음을 도입하는, 프로세싱 시스템.
  4. 제 1 항에 있어서,
    상기 제 2 디지털-아날로그 변환기는, 각각의 제 1 단자들에서 서로에 각각 연결되고 각각의 제 2 단자들에서 상기 디지털 입력 신호의 단일 비트의 값을 나타내는 신호를 구동하는 대응하는 구동기에 각각 연결된 복수의 저항기들을 포함하는 저항기 래더(resistor ladder)를 포함하는, 프로세싱 시스템.
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  13. 제 1 항에 있어서,
    다단 잡음 성형 구조(multi-stage noise shaping structure)를 더 포함하고, 상기 제 1 프로세싱 경로는 상기 다단 잡음 성형 구조의 제 1 단을 포함하고 상기 제 2 프로세싱 경로는 상기 다단 잡음 성형 구조의 제 2 단을 포함하는, 프로세싱 시스템.
  14. 제 13 항에 있어서,
    상기 디지털 입력 신호의 크기가 임계 크기보다 아래일 때 상기 제 1 디지털-아날로그 변환기를 상기 저-전력 상태에서 동작시키도록 구성되는 제어기를 더 포함하는, 프로세싱 시스템.
  15. 제 14 항에 있어서,
    상기 제어기는 또한, 상기 디지털 입력 신호의 상기 크기가 상기 임계 크기보다 아래일 때, 상기 제 1 프로세싱 경로로 하여금 영의 크기를 갖는 상기 제 1 중간 아날로그 신호를 출력하게 하도록 구성되는, 프로세싱 시스템.
  16. 제 15 항에 있어서,
    상기 제어기는 또한, 상기 디지털 입력 신호의 상기 크기가 상기 임계 크기보다 아래일 때, 상기 다단 잡음 성형 구조의 상기 제 1 단으로 하여금 저전력 모드에서 동작하게 하도록 구성되는, 프로세싱 시스템.
  17. 제 15 항에 있어서,
    상기 제어기는 또한:
    상기 디지털 입력 신호의 상기 크기가 상기 임계 크기보다 위일 때, 상기 제 1 프로세싱 경로 및 제 2 프로세싱 경로로 하여금 상기 아날로그 신호를 생성하기 위해 둘다 상기 디지털 입력 신호를 프로세싱하게 하도록 구성되고;
    상기 디지털 입력 신호의 상기 크기가 상기 임계 크기보다 아래일 때, 상기 제 2 프로세싱 경로로 하여금 전적으로 상기 디지털 입력 신호를 프로세싱하게 하도록 구성되는, 프로세싱 시스템.
  18. 디지털 입력 신호의 전부를 제 1 중간 아날로그 신호로 변환하기 위한 제 1 디지털-아날로그 변환기를 포함하는 제 1 프로세싱 경로로 상기 제 1 중간 아날로그 신호를 생성하는 단계로서, 상기 제 1 디지털-아날로그 변환기는 고-전력 상태 및 저-전력 상태에서 동작하도록 구성되는, 상기 제 1 중간 아날로그 신호를 생성하는 단계;
    상기 디지털 입력 신호의 전부의 적어도 일부분을 제 2 중간 아날로그 신호로 변환하기 위한 제 2 디지털-아날로그 변환기를 포함하는 제 2 프로세싱 경로로 상기 제 2 중간 아날로그 신호를 생성하는 단계;
    상기 제 1 중간 아날로그 신호와 상기 제 2 중간 아날로그 신호의 합을 포함하는 아날로그 신호를 생성하는 단계를 포함하는, 방법.
  19. 제 18 항에 있어서,
    상기 디지털 입력 신호를 상기 제 2 중간 아날로그 신호로 변환할 때의 상기 제 2 디지털-아날로그 변환기는 상기 디지털 입력 신호를 상기 제 1 중간 아날로그 신호로 변환할 때의 상기 제 1 디지털-아날로그 변환기보다 적은 전력을 소비하는, 방법.
  20. 제 18 항에 있어서,
    상기 제 1 디지털-아날로그 변환기는 상기 제 2 디지털-아날로그 변환기에 의해 상기 제 2 프로세싱 경로에 도입된 잡음에 비해 상기 제 1 프로세싱 경로에 더 적은 잡음을 도입하는, 방법.
  21. 제 18 항에 있어서,
    상기 제 2 디지털-아날로그 변환기는, 각각의 제 1 단자들에서 서로에 각각 연결되고 각각의 제 2 단자들에서 상기 디지털 입력 신호의 단일 비트의 값을 나타내는 신호를 구동하는 대응하는 구동기에 각각 연결된 복수의 저항기들을 포함하는 저항기 래더를 포함하는, 방법.
  22. 제 18 항에 있어서,
    상기 제 1 프로세싱 경로에 제 1 이득을 인가하는 단계;
    상기 제 2 프로세싱 경로에 제 2 이득을 인가하는 단계; 및
    상기 디지털 입력 신호의 크기가 변화함에 따라 상기 제 1 이득과 상기 제 2 이득의 합이 일정하게 유지되도록, 상기 디지털 입력 신호의 크기에 기초하여 상기 제 1 이득 및 상기 제 2 이득을 변화시키는 단계를 더 포함하는, 방법.
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831843B1 (en) 2013-09-05 2017-11-28 Cirrus Logic, Inc. Opportunistic playback state changes for audio devices
US9391576B1 (en) 2013-09-05 2016-07-12 Cirrus Logic, Inc. Enhancement of dynamic range of audio signal path
US9525940B1 (en) 2014-03-05 2016-12-20 Cirrus Logic, Inc. Multi-path analog front end and analog-to-digital converter for a signal processing system
US10284217B1 (en) 2014-03-05 2019-05-07 Cirrus Logic, Inc. Multi-path analog front end and analog-to-digital converter for a signal processing system
US9774342B1 (en) 2014-03-05 2017-09-26 Cirrus Logic, Inc. Multi-path analog front end and analog-to-digital converter for a signal processing system
US9306588B2 (en) 2014-04-14 2016-04-05 Cirrus Logic, Inc. Switchable secondary playback path
US10785568B2 (en) 2014-06-26 2020-09-22 Cirrus Logic, Inc. Reducing audio artifacts in a system for enhancing dynamic range of audio signal path
US9337795B2 (en) 2014-09-09 2016-05-10 Cirrus Logic, Inc. Systems and methods for gain calibration of an audio signal path
US9596537B2 (en) 2014-09-11 2017-03-14 Cirrus Logic, Inc. Systems and methods for reduction of audio artifacts in an audio system with dynamic range enhancement
US9503027B2 (en) 2014-10-27 2016-11-22 Cirrus Logic, Inc. Systems and methods for dynamic range enhancement using an open-loop modulator in parallel with a closed-loop modulator
US9584911B2 (en) 2015-03-27 2017-02-28 Cirrus Logic, Inc. Multichip dynamic range enhancement (DRE) audio processing methods and apparatuses
US9959856B2 (en) 2015-06-15 2018-05-01 Cirrus Logic, Inc. Systems and methods for reducing artifacts and improving performance of a multi-path analog-to-digital converter
WO2017059927A1 (en) * 2015-10-09 2017-04-13 Tdk Corporation Electronic circuit for a microphone and microphone
US9955254B2 (en) 2015-11-25 2018-04-24 Cirrus Logic, Inc. Systems and methods for preventing distortion due to supply-based modulation index changes in an audio playback system
US9543975B1 (en) 2015-12-29 2017-01-10 Cirrus Logic, Inc. Multi-path analog front end and analog-to-digital converter for a signal processing system with low-pass filter between paths
US9880802B2 (en) 2016-01-21 2018-01-30 Cirrus Logic, Inc. Systems and methods for reducing audio artifacts from switching between paths of a multi-path signal processing system
EP3229371B1 (en) * 2016-04-06 2020-03-11 Nxp B.V. Audio amplifier system
US10128803B2 (en) * 2016-04-22 2018-11-13 Cirrus Logic, Inc. Systems and methods for predictive switching in audio amplifiers
US10483924B2 (en) 2016-04-22 2019-11-19 Cirrus Logic, Inc. Systems and methods for predictive switching in audio amplifiers
US9998826B2 (en) 2016-06-28 2018-06-12 Cirrus Logic, Inc. Optimization of performance and power in audio system
US10545561B2 (en) 2016-08-10 2020-01-28 Cirrus Logic, Inc. Multi-path digitation based on input signal fidelity and output requirements
US10263630B2 (en) 2016-08-11 2019-04-16 Cirrus Logic, Inc. Multi-path analog front end with adaptive path
US9813814B1 (en) 2016-08-23 2017-11-07 Cirrus Logic, Inc. Enhancing dynamic range based on spectral content of signal
US9762255B1 (en) 2016-09-19 2017-09-12 Cirrus Logic, Inc. Reconfiguring paths in a multiple path analog-to-digital converter
US9780800B1 (en) 2016-09-19 2017-10-03 Cirrus Logic, Inc. Matching paths in a multiple path analog-to-digital converter
US9929703B1 (en) 2016-09-27 2018-03-27 Cirrus Logic, Inc. Amplifier with configurable final output stage
US9967665B2 (en) 2016-10-05 2018-05-08 Cirrus Logic, Inc. Adaptation of dynamic range enhancement based on noise floor of signal
US10680640B2 (en) * 2016-12-21 2020-06-09 Cirrus Logic, Inc. Power-saving current-mode digital-to-analog converter (DAC)
WO2018161024A1 (en) * 2017-03-03 2018-09-07 Cirrus Logic International Semiconductor Ltd. Digital pwm modulator
US10321230B2 (en) * 2017-04-07 2019-06-11 Cirrus Logic, Inc. Switching in an audio system with multiple playback paths
US10008992B1 (en) 2017-04-14 2018-06-26 Cirrus Logic, Inc. Switching in amplifier with configurable final output stage
US9917557B1 (en) 2017-04-17 2018-03-13 Cirrus Logic, Inc. Calibration for amplifier with configurable final output stage
US11625214B2 (en) * 2017-11-29 2023-04-11 Cirrus Logic, Inc. Variable performance codec
US10944418B2 (en) * 2018-01-26 2021-03-09 Mediatek Inc. Analog-to-digital converter capable of generate digital output signal having different bits
US10763883B2 (en) * 2018-05-30 2020-09-01 Maxlinear, Inc. Digital-to-analog converter with integrated comb filter
CN108896815B (zh) * 2018-06-29 2020-09-08 合容电气股份有限公司 一种开启式无线电流互感器转换器及信号转换方法
US10763811B2 (en) * 2018-07-25 2020-09-01 Cirrus Logic, Inc. Gain control in a class-D open-loop amplifier
US10833697B2 (en) * 2018-09-06 2020-11-10 Mediatek Singapore Pte. Ltd. Methods and circuits for suppressing quantization noise in digital-to-analog converters
US10848174B1 (en) 2019-05-09 2020-11-24 Dialog Semiconductor B.V. Digital filter
US10784890B1 (en) 2019-05-09 2020-09-22 Dialog Semiconductor B.V. Signal processor
US11107453B2 (en) 2019-05-09 2021-08-31 Dialog Semiconductor B.V. Anti-noise signal generator
US10972123B1 (en) * 2019-05-09 2021-04-06 Dialog Semiconductor B.V. Signal processing structure
US10861433B1 (en) 2019-05-09 2020-12-08 Dialog Semiconductor B.V. Quantizer
US11329634B1 (en) 2019-05-09 2022-05-10 Dialog Semiconductor B.V. Digital filter structure
JP6996768B2 (ja) * 2019-10-31 2022-01-17 株式会社ニューギン 遊技機
CN113630093B (zh) * 2020-05-09 2023-07-18 博通集成电路（上海）股份有限公司 功率放大器和过流保护电路
KR20230034785A (ko) * 2021-09-03 2023-03-10 삼성전자주식회사 디지털-아날로그 변환기 및 이를 포함하는 장치
US11706062B1 (en) 2021-11-24 2023-07-18 Dialog Semiconductor B.V. Digital filter
CN116090570B (zh) * 2023-04-12 2024-02-23 本源量子计算科技（合肥）股份有限公司 一种量子位状态调控电路、测控电路及量子计算机

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL274298A (ko) 1961-02-02
JPS5441655Y2 (ko) * 1974-04-01 1979-12-05
GB1599401A (en) 1978-04-18 1981-09-30 Nat Res Dev Input signal level control for communications channels
US4446440A (en) 1982-01-26 1984-05-01 Hewlett-Packard Company Dual mode amplifier
JPS58142614A (ja) 1982-02-18 1983-08-24 Sony Corp 利得制御装置
US4493091A (en) 1982-05-05 1985-01-08 Dolby Laboratories Licensing Corporation Analog and digital signal apparatus
JPS61177819A (ja) * 1985-02-04 1986-08-09 Nippon Telegr & Teleph Corp <Ntt> オ−バ−サンプリング形デイジタル・アナログ変換器
JPS6465929A (en) * 1987-09-04 1989-03-13 Nippon Electric Ic Microcomput Current output type d/a converter
US4972436A (en) 1988-10-14 1990-11-20 Hayes Microcomputer Products, Inc. High performance sigma delta based analog modem front end
US5111506A (en) 1989-03-02 1992-05-05 Ensonig Corporation Power efficient hearing aid
JPH065819B2 (ja) 1989-06-29 1994-01-19 ヤマハ株式会社 Ａ／ｄ変換装置
US4999830A (en) 1989-09-25 1991-03-12 At&T Bell Laboratories Communication system analog-to-digital converter using echo information to improve resolution
US5148167A (en) 1990-04-06 1992-09-15 General Electric Company Sigma-delta oversampled analog-to-digital converter network with chopper stabilization
US5323159A (en) 1990-04-20 1994-06-21 Nakamichi Corporation Digital/analog converter
JP2579555B2 (ja) * 1990-08-31 1997-02-05 ナカミチ株式会社 ディジタル／アナログ変換装置
JP2579556B2 (ja) * 1990-08-31 1997-02-05 ナカミチ株式会社 ディジタル／アナログ変換装置
JPH0470215A (ja) * 1990-07-11 1992-03-05 Sony Corp Ｄ／ａ変換器
JPH04150416A (ja) * 1990-10-12 1992-05-22 Pioneer Electron Corp ディジタル・アナログ変換器
US5198814A (en) * 1990-11-28 1993-03-30 Nec Corporation Digital-to-analog converter with conversion error compensation
US5810477A (en) 1993-04-30 1998-09-22 International Business Machines Corporation System for identifying surface conditions of a moving medium
JPH0730426A (ja) * 1993-07-06 1995-01-31 Matsushita Electric Ind Co Ltd Ｄ／ａ変換装置
JP3147605B2 (ja) * 1993-09-06 2001-03-19 松下電器産業株式会社 Ｄ／ａ変換装置
DK0707383T3 (da) 1994-06-14 2002-08-19 Stage Tec Entwicklungsgesellsc Koblingsindretning til analog-digital-omskiftning af signaler
DE19502047C2 (de) 1995-01-12 1996-12-05 Stage Tec Gmbh Verfahren zur Analog-Digital-Wandlung von Signalen
US5550923A (en) 1994-09-02 1996-08-27 Minnesota Mining And Manufacturing Company Directional ear device with adaptive bandwidth and gain control
JPH08162957A (ja) * 1994-12-12 1996-06-21 Matsushita Electric Ind Co Ltd Ｄ／ａ変換装置
JPH09130245A (ja) 1995-11-06 1997-05-16 Sony Corp ゲイン可変回路
JPH09289450A (ja) * 1996-04-19 1997-11-04 Advantest Corp Ｄａコンバータ
JPH10257583A (ja) 1997-03-06 1998-09-25 Asahi Chem Ind Co Ltd 音声処理装置およびその音声処理方法
JPH1141100A (ja) * 1997-07-18 1999-02-12 Matsushita Electric Ind Co Ltd ディジタル・アナログ変換装置
JP3457517B2 (ja) * 1997-09-12 2003-10-20 松下電器産業株式会社 Ｄ／ａ変換装置
US6088461A (en) 1997-09-26 2000-07-11 Crystal Semiconductor Corporation Dynamic volume control system
US6542612B1 (en) 1997-10-03 2003-04-01 Alan W. Needham Companding amplifier with sidechannel gain control
JP3449254B2 (ja) * 1997-11-14 2003-09-22 ヤマハ株式会社 Ｄ／ａ変換装置
JPH11340831A (ja) 1998-05-29 1999-12-10 Toa Corp 高精度ａ／ｄ変換器
JP2000029736A (ja) 1998-07-13 2000-01-28 Oki Electric Ind Co Ltd 半導体集積回路
US6271780B1 (en) 1998-10-08 2001-08-07 Cirrus Logic, Inc. Gain ranging analog-to-digital converter with error correction
US6229390B1 (en) 1999-03-09 2001-05-08 Tripath Technology, Inc. Methods and apparatus for noise shaping a mixed signal power output
DE10021824C2 (de) 1999-05-07 2002-01-31 Yamaha Corp D/A-Wandlervorrichtung und D/A-Wandlerverfahren
US7020892B2 (en) 1999-09-03 2006-03-28 Lsi Logic Corporation Time-shifted video signal processing
EP1119145A1 (en) 2000-01-20 2001-07-25 TELEFONAKTIEBOLAGET LM ERICSSON (publ) Parallel decision feedback equalizer with adaptive thresholding based on noise estimates
US6407689B1 (en) 2000-11-01 2002-06-18 Qualcomm, Incorporated Method and apparatus for controlling stages of a multi-stage circuit
US6768443B2 (en) 2000-11-30 2004-07-27 John Willis Switch capacitor circuit and applications thereof
US6943548B1 (en) 2001-06-22 2005-09-13 Fonar Corporation Adaptive dynamic range receiver for MRI
US6888888B1 (en) 2001-06-26 2005-05-03 Microsoft Corporation Simultaneous tuning of multiple channels using intermediate frequency sub-sampling
EP1532734A4 (en) 2002-06-05 2008-10-01 Sonic Focus Inc ACOUSTIC VIRTUAL REALITY ENGINE AND ADVANCED TECHNIQUES FOR IMPROVING THE DELIVERED SOUND
JP2004072714A (ja) 2002-06-11 2004-03-04 Rohm Co Ltd クロック生成システム
JP4150416B2 (ja) 2002-06-14 2008-09-17 ユニチカテキスタイル株式会社 洗濯可能な羽毛掛け布団
US6765436B1 (en) 2002-09-04 2004-07-20 Cirrus Logic, Inc. Power supply based audio compression for digital audio amplifier
US6639531B1 (en) * 2002-09-27 2003-10-28 Cirrus Logic, Inc. Cascaded noise shaping circuits with low out-of-band noise and methods and systems using the same
US7590251B2 (en) 2003-03-21 2009-09-15 D2Audio Corporation Clip detection in PWM amplifier
US7023268B1 (en) 2003-03-21 2006-04-04 D2Audio Corporation Systems and methods for automatically adjusting channel timing
US7061312B2 (en) 2003-03-21 2006-06-13 D2Audio Corporation Systems and methods for providing multi channel pulse width modulated audio with staggered outputs
US7167112B2 (en) 2003-03-21 2007-01-23 D2Audio Corporation Systems and methods for implementing a sample rate converter using hardware and software to maximize speed and flexibility
DE602004008455T2 (de) 2003-05-28 2008-05-21 Dolby Laboratories Licensing Corp., San Francisco Verfahren, vorrichtung und computerprogramm zur berechung und einstellung der wahrgenommenen lautstärke eines audiosignals
US6822595B1 (en) * 2003-06-18 2004-11-23 Northrop Grumman Corporation Extended range digital-to-analog conversion
US6897794B2 (en) * 2003-07-03 2005-05-24 Texas Instruments Incorporated All-analog calibration of sting-DAC linearity: application to high voltage processes
US7522677B2 (en) 2003-10-21 2009-04-21 Texas Instruments Incorporated Receiver with low power listen mode in a wireless local area network
JP4241443B2 (ja) 2004-03-10 2009-03-18 ソニー株式会社 音声信号処理装置、音声信号処理方法
US7671768B2 (en) * 2004-04-30 2010-03-02 Interuniversitair Microelektronica Centrum (Imec) Digital-to-analogue converter system with increased performance
US7773702B2 (en) 2004-05-03 2010-08-10 Qualcomm Incorporated Gain control for a receiver in a multi-carrier communication system
US7116259B2 (en) * 2004-05-18 2006-10-03 Broadcom Corporation Switching between lower and higher power modes in an ADC for lower/higher precision operations
US7215266B2 (en) 2004-05-21 2007-05-08 Wionics Research Hybrid DC offset cancellation scheme for wireless receiver
US7161970B2 (en) 2004-09-10 2007-01-09 Ftd Solutions Pte, Ltd. Spread spectrum clock generator
US7312734B2 (en) 2005-02-07 2007-12-25 Analog Devices, Inc. Calibratable analog-to-digital converter system
WO2006102313A2 (en) 2005-03-18 2006-09-28 The Trustees Of Columbia University In The City Of New York Systems and methods for companding adc-dsp-dac combinations
JP4588546B2 (ja) * 2005-06-13 2010-12-01 株式会社ケンウッド 振幅可変装置および振幅可変方法
US7202731B2 (en) 2005-06-17 2007-04-10 Visteon Global Technologies, Inc. Variable distortion limiter using clip detect predictor
EP1753130B1 (en) 2005-08-10 2009-06-10 Emma Mixed Signal C.V. Analog-to-digital converter with dynamic range extension
WO2007021863A1 (en) * 2005-08-12 2007-02-22 The Board Of Regents, The University Of Texas System Current-steering type digital-to-analog converter
US7259618B2 (en) 2005-08-25 2007-08-21 D2Audio Corporation Systems and methods for load detection and correction in a digital amplifier
JP2007133035A (ja) 2005-11-08 2007-05-31 Sony Corp デジタル録音装置，デジタル録音方法，そのプログラムおよび記憶媒体
GB2432982A (en) 2005-11-30 2007-06-06 Toshiba Res Europ Ltd An EER RF amplifier with PWM signal switching
US8036402B2 (en) 2005-12-15 2011-10-11 Harman International Industries, Incorporated Distortion compensation
JP4155316B2 (ja) * 2006-06-30 2008-09-24 ソニー株式会社 Ｄ／ａ変換回路、液晶駆動回路及び液晶表示装置
US8139112B2 (en) 2006-08-07 2012-03-20 Sightlogix, Inc. Methods and apparatus related to improved surveillance
US8126164B2 (en) 2006-11-29 2012-02-28 Texas Instruments Incorporated Digital compensation of analog volume control gain in a digital audio amplifier
JP2008167058A (ja) 2006-12-27 2008-07-17 Rohm Co Ltd 受信回路、受信方法およびそれらを利用した無線装置
JP4789211B2 (ja) 2007-01-16 2011-10-12 ルネサスエレクトロニクス株式会社 バンドパスδς変調器により構成されたａ／ｄ変換器を含む半導体集積回路
JP2008294803A (ja) 2007-05-25 2008-12-04 Kenwood Corp 再生装置および再生方法
JP2008306535A (ja) 2007-06-08 2008-12-18 Sony Corp 音声信号処理装置、遅延時間の設定方法
US9402062B2 (en) 2007-07-18 2016-07-26 Mediatek Inc. Digital television chip, system and method thereof
US20090058531A1 (en) 2007-08-31 2009-03-05 Nanoamp Solutions Inc. (Cayman) Variable gain amplifier
EP2043149A1 (en) 2007-09-27 2009-04-01 Oticon A/S Assembly comprising an electromagnetically screened smd component, method of manufacturing the same and use
US9425747B2 (en) 2008-03-03 2016-08-23 Qualcomm Incorporated System and method of reducing power consumption for audio playback
EP2141819A1 (en) 2008-07-04 2010-01-06 Telefonaktiebolaget LM Ericsson (publ) Signal processing device and method
CN101933242A (zh) 2008-08-08 2010-12-29 雅马哈株式会社 调制装置以及解调装置
JP2010056587A (ja) * 2008-08-26 2010-03-11 Yokogawa Electric Corp Ｄａ変換装置
US7952502B2 (en) 2008-08-29 2011-05-31 Broadcom Corporation Imbalance and distortion cancellation for composite analog to digital converter (ADC)
JP5521441B2 (ja) 2008-09-29 2014-06-11 ソニー株式会社 固体撮像装置とその駆動方法、並びに電子機器
EP2207264B1 (en) 2009-01-09 2013-10-30 AKG Acoustics GmbH Analogue to digital converting
US8330631B2 (en) 2009-03-06 2012-12-11 National Semiconductor Corporation Background calibration method for fixed gain amplifiers
DE102009012562A1 (de) 2009-03-11 2010-09-16 Rohde & Schwarz Gmbh & Co. Kg Vorrichtung zum Analog-Digital-Wandeln von Signalen in einem großen Dynamikbereich
US7893856B2 (en) * 2009-04-15 2011-02-22 Telefonaktiebolaget Lm Ericsson (Publ) Digital-to-analog conversion circuit
US8302047B2 (en) 2009-05-06 2012-10-30 Texas Instruments Incorporated Statistical static timing analysis in non-linear regions
US8306134B2 (en) 2009-07-17 2012-11-06 Anritsu Company Variable gain control for high speed receivers
US8060663B2 (en) 2009-07-30 2011-11-15 Lsi Corporation Physical layer interface for computing devices
US7961130B2 (en) 2009-08-03 2011-06-14 Intersil Americas Inc. Data look ahead to reduce power consumption
GB0917060D0 (en) 2009-09-29 2009-11-11 Qinetiq Ltd Methods and apparatus for use in quantum key distribution
CN102045478B (zh) 2009-10-23 2013-05-01 精工爱普生株式会社 图像读取装置、校正处理方法及用该装置的图像处理方法
US20120047535A1 (en) 2009-12-31 2012-02-23 Broadcom Corporation Streaming transcoder with adaptive upstream & downstream transcode coordination
US8494180B2 (en) 2010-01-08 2013-07-23 Intersil Americas Inc. Systems and methods to reduce idle channel current and noise floor in a PWM amplifier
US8295510B2 (en) 2010-03-16 2012-10-23 Sound Cheers Limited Power-saving amplifying device
JP4983949B2 (ja) 2010-03-31 2012-07-25 ブラザー工業株式会社 画像読取装置
US8717211B2 (en) 2010-11-30 2014-05-06 Qualcomm Incorporated Adaptive gain adjustment system
US9119159B2 (en) 2011-01-10 2015-08-25 Qualcomm Incorporated Battery power monitoring and audio signal attenuation
US8362936B2 (en) 2011-01-21 2013-01-29 Maxim Integrated Products, Inc. Circuit and method for optimizing dynamic range in a digital to analog signal path
JP5926490B2 (ja) 2011-02-10 2016-05-25 キヤノン株式会社 音声処理装置
US8325074B2 (en) 2011-03-22 2012-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method and circuit for continuous-time delta-sigma DAC with reduced noise
US8848639B2 (en) 2011-04-18 2014-09-30 Broadcom Corporation Frequency selective transmission within single user, multiple user, multiple access, and/or MIMO wireless communications
EP2521263B1 (en) 2011-05-02 2018-09-05 ams AG Control circuit arrangement for pulse-width modulated DC/DC converters and method for controlling a pulse-width modulated converter
US8462035B2 (en) * 2011-05-13 2013-06-11 Infineon Technologies Ag Digital-to-analog conversion arrangement with power range dependent D/A converter selection
FR2976427A1 (fr) * 2011-06-10 2012-12-14 Thales Sa Systeme de reception comprenant un mecanisme contre les interferences pulsees.
WO2013046303A1 (ja) 2011-09-26 2013-04-04 富士通株式会社 アンプ回路及びアンプ回路の出力生成方法
JP2013098691A (ja) 2011-10-31 2013-05-20 Ricoh Co Ltd 音量調整回路
US9065413B2 (en) 2012-01-25 2015-06-23 Texas Instruments Incorporated Method and apparatus for circuit with low IC power dissipation and high dynamic range
US8873182B2 (en) 2012-03-09 2014-10-28 Lsi Corporation Multi-path data processing system
JP5835031B2 (ja) 2012-03-13 2015-12-24 株式会社ソシオネクスト アナログデジタル変換器（ａｄｃ），その補正回路およびその補正方法
US20140105273A1 (en) 2012-10-15 2014-04-17 Broadcom Corporation Adaptive power management within media delivery system
US8805297B2 (en) 2012-10-16 2014-08-12 Raytheon Company Band stitching electronic circuits and techniques
GB2507096B (en) 2012-10-19 2016-03-23 Cirrus Logic Int Semiconductor Ltd Digital/analogue conversion
US9210270B2 (en) 2012-11-15 2015-12-08 Qualcomm Incorporated Echo cancellation for ultrasound
KR102016901B1 (ko) 2013-01-21 2019-09-02 돌비 레버러토리즈 라이쎈싱 코오포레이션 상이한 재생 디바이스들에 걸친 라우드니스 및 동적 범위의 최적화
US8952837B2 (en) * 2013-02-28 2015-02-10 Broadcom Corporation Multi-rate sigma delta digital-to-analog converter
US8929163B2 (en) 2013-03-15 2015-01-06 Micron Technology, Inc. Input buffer apparatuses and methods
CN105359338B (zh) 2013-07-02 2018-11-02 维斯普瑞公司 滤波天线系统、设备以及方法
US9391576B1 (en) 2013-09-05 2016-07-12 Cirrus Logic, Inc. Enhancement of dynamic range of audio signal path
US9130587B2 (en) * 2014-01-29 2015-09-08 Broadcom Corporation Frame adaptive digital to analog converter and methods for use therewith
US9112528B1 (en) * 2014-01-29 2015-08-18 Broadcom Corporation Digital to analog converter with thermometer coding and methods for use therewith
US9525940B1 (en) 2014-03-05 2016-12-20 Cirrus Logic, Inc. Multi-path analog front end and analog-to-digital converter for a signal processing system
US9306588B2 (en) 2014-04-14 2016-04-05 Cirrus Logic, Inc. Switchable secondary playback path
GB2527637B (en) 2014-04-14 2018-08-08 Cirrus Logic Inc Switchable secondary playback path
US10785568B2 (en) 2014-06-26 2020-09-22 Cirrus Logic, Inc. Reducing audio artifacts in a system for enhancing dynamic range of audio signal path
US9337795B2 (en) 2014-09-09 2016-05-10 Cirrus Logic, Inc. Systems and methods for gain calibration of an audio signal path
US9596537B2 (en) 2014-09-11 2017-03-14 Cirrus Logic, Inc. Systems and methods for reduction of audio artifacts in an audio system with dynamic range enhancement
US9503027B2 (en) 2014-10-27 2016-11-22 Cirrus Logic, Inc. Systems and methods for dynamic range enhancement using an open-loop modulator in parallel with a closed-loop modulator
US9584911B2 (en) 2015-03-27 2017-02-28 Cirrus Logic, Inc. Multichip dynamic range enhancement (DRE) audio processing methods and apparatuses
US9959856B2 (en) 2015-06-15 2018-05-01 Cirrus Logic, Inc. Systems and methods for reducing artifacts and improving performance of a multi-path analog-to-digital converter
US9543975B1 (en) 2015-12-29 2017-01-10 Cirrus Logic, Inc. Multi-path analog front end and analog-to-digital converter for a signal processing system with low-pass filter between paths

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