KR20230034785A - 디지털-아날로그 변환기 및 이를 포함하는 장치 - Google Patents

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Abstract

본 개시의 기술적 사상의 예시적 실시예에 따라 Radio Frequency) 신호를 송수신하는 장치는, 디지털 신호를 아날로그 신호로 변환하도록 구성된 디지털-아날로그 변환기(Digital to Analog Converter; 이하, DAC), 상기 아날로그 신호를 증폭하도록 구성된 전력 증폭기 및 증폭된 상기 아날로그 신호를 상기 RF 신호로서 외부로 출력하도록 구성된 안테나를 포함하며, 상기 DAC는, 상기 아날로그 신호를 생성하기 위한 복수의 전류 셀들을 포함하는 전류 셀 매트릭스, 상기 디지털 신호를 기반으로 상기 복수의 전류 셀들의 온/오프를 제어하도록 구성된 복수의 일반 경로들 및 상기 디지털 신호의 패턴을 기반으로 선택적인 전력 소모를 발생시키도록 구성된 복수의 대체 경로들을 포함하는 것을 특징으로 한다.

Description

디지털-아날로그 변환기 및 이를 포함하는 장치{A DIGITAL TO ANALOG CONVERTER AND AN APPARATUS INCLUDING THE SAME}
본 개시의 기술적 사상은 디지털-아날로그 변환기에 관한 것으로서, 구체적으로는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기 및 이를 포함하는 장치에 관한 것이다.
기존의 장치 또는 송신기에 포함된 디지털-아날로그 변환기의 출력은 RF(Radio Frequency) 주파수 생성기 및 믹서(mixer) 등을 통해 높은 주파수 대역으로 주파수 상향 변환된 후, 전력 증폭기 및 안테나를 통과하여 RF 신호로서 외부로 송신될 수 있다. 그러나, 최근에는 RF 주파수 생성기 및 믹서의 구조가 생략된 직접 RF 합성 구조(direct RF synthesis architecture)가 채택되고 있다. 직접 RF 합성 구조가 적용된 디지털-아날로그 변환기는 높은 주파수 대역에 부합하는 RF 신호를 커버하기 위해 높은 동작 주파수에서 높은 선형성을 유지하며 동작하는 것이 요구되고 있는 바, 이에 대한 연구가 진행되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 RF(Radio Frequency) 신호를 생성하기 위해 높은 주파수로 동작하고, 이와 동시에 높은 선형성을 보장하는 아날로그-디지털 변환기 및 이를 포함하는 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따라, RF(Radio Frequency) 신호를 송수신하는 장치는, 디지털 신호를 아날로그 신호로 변환하도록 구성된 디지털-아날로그 변환기(Digital to Analog Converter; 이하, DAC), 상기 아날로그 신호를 증폭하도록 구성된 전력 증폭기 및 증폭된 상기 아날로그 신호를 상기 RF 신호로서 외부로 출력하도록 구성된 안테나를 포함하며, 상기 DAC는, 상기 아날로그 신호를 생성하기 위한 복수의 전류 셀들을 포함하는 전류 셀 매트릭스, 상기 디지털 신호를 기반으로 상기 복수의 전류 셀들의 온/오프를 제어하도록 구성된 복수의 일반 경로들 및 상기 디지털 신호의 패턴을 기반으로 선택적인 전력 소모를 발생시키도록 구성된 복수의 대체 경로들을 포함하는 것을 특징으로 한다.
본 개시의 기술적 사상의 일측면에 따른, 복수의 디지털 데이터를 포함하는 디지털 신호를 아날로그 신호로 변환하도록 구성된 디지털-아날로그 변환기(이하, DAC)에 있어서, n진수(단, n은 2 이상의 정수) 디지털 데이터를 온도계 코드 기반의 상기 복수의 디지털 데이터로 복호화하도록 구성된 데이터 복호기, 상기 아날로그 신호를 생성하기 위한 복수의 전류 셀들을 포함하는 전류 셀 매트릭스, 제1 더미 데이터에 대한 토글링을 발생시키기 위한 제1 래치 회로가 구비된 제1 대체 경로, 상기 복수의 전류 셀들 중 제1 전류 셀의 온/오프를 제어하기 위한 제2 래치 회로가 구비된 제1 일반 경로 및 상기 복수의 디지털 데이터 중 제1 디지털 데이터의 패턴을 기반으로 상기 제1 대체 경로 및 상기 제1 일반 경로 중 적어도 하나를 제어하도록 구성된 제1 경로 선택기를 포함한다.
본 개시의 기술적 사상의 일측면에 따른, 복수의 디지털 데이터를 포함하는 디지털 신호를 아날로그 신호로 변환하도록 구성된 디지털-아날로그 변환기(이하, DAC)는, 상기 아날로그 신호를 생성하기 위한 복수의 전류 셀들을 포함하는 전류 셀 매트릭스, 상기 복수의 전류 셀들과 연결되고, 상기 복수의 디지털 데이터를 기반으로 상기 복수의 전류 셀들의 온/오프를 제어하도록 구성된 복수의 일반 경로들 및 상기 복수의 디지털 데이터 각각의 패턴을 기반으로 복수의 더미 데이터에 대한 내부 토글링 동작을 선택적으로 수행하도록 구성된 복수의 대체 경로들을 포함한다.
본 개시의 예시적 실시예에 따른 DAC는 선택적으로 내부 토글링 동작을 수행하는 대체 경로들을 통해 변환 동작 구간에서 전력을 균일하게 소모할 수 있으며, 그 결과, 향상된 선형성을 보장하여 DAC의 성능이 개선될 수 있다. 더 나아가, 위와 같은 DAC를 포함하는 장치의 통신 성능은 향상될 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 DAC를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 DAC를 나타내는 블록도이다.
도 4는 본 개시의 예시적 실시예에 따른 DAC의 동작을 설명하기 위한 순서도이다.
도 5는 도 3의 일반 경로 및 대체 경로의 동작을 설명하기 위한 도면이다.
도 6은 본 개시의 예시적 실시예에 따른 일반 경로를 나타내는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따른 대체 경로를 나타내는 블록도이다.
도 8은 본 개시의 예시적 실시예에 따른 경로 선택기를 나타내는 블록도이다.
도 9는 본 개시의 예시적 실시예에 따른 DAC를 구체적으로 나타내는 블록도이다.
도 10a는 본 개시의 예시적 실시예에 따른 DAC를 나타내는 블록도이고, 도 10b는 도 10a의 DAC를 좀더 구체적으로 나타낸 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 DAC의 동작을 설명하기 위한 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 DAC를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 14는 본 개시의 예시적 실시예에 따른 DAC를 구비하는 통신 기기들을 나타내는 도면이다.
도 1은 본 개시의 예시적 실시예에 따른 장치(5)를 나타내는 블록도이다.
도 1에서 장치(5)는 5G(5th Generation) 통신, LTE(Long Term Evolution) 통신, CDMA(Code Division Multiple Access) 통신, GSM(Global System for Mobile Communications) 통신, WLAN(Wireless Local Area Network) 통신 또는 차세대 통신을 지원할 수 있는 통신 장치인 것을 중심으로 서술된다. 다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않고, 일 예로, 장치(5)는 스마트 폰(smartphone), 태블릿 PC(tablet personal computer), 이동 전화기(mobile phone), 화상 전화기, 전자북 리더기(e-book reader), 데스크탑 PC(desktop personal computer), 랩탑 PC(laptop personal computer), 넷북 컴퓨터(netbook computer), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 모바일 의료기기, 카메라(camera), 또는 웨어러블 장치(wearable device)(예: 전자 안경과 같은 head-mounted-device(HMD), 전자 의복, 전자 팔찌, 전자 목걸이, 전자 앱세서리(appcessory), 전자 문신, 또는 스마트 와치(smart watch))중 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 장치는 이미지 표시 기능을 갖춘 스마트 가전 제품(smart home appliance)일 수 있다. 스마트 가전 제품은, 예들 들어, 텔레비전, DVD(digital video disk) 플레이어, 오디오, 냉장고, 에어컨, 청소기, 오븐, 전자레인지, 세탁기, 공기 청정기, 셋톱 박스(set-top box), TV 박스(예를 들면, 삼성 HomeSyncTM, 애플 TVTM, 또는 구글 TVTM), 게임 콘솔(game consoles), 전자 사전, 전자 키, 캠코더(camcorder), 또는 전자 액자 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 장치는 각종 의료기기(예: MRA(magnetic resonance angiography), MRI(magnetic resonance imaging), CT(computed tomography), 촬영기, 초음파기 등), 네비게이션(navigation) 장치, GPS 수신기(global positioning system receiver), EDR(event data recorder), FDR(flight data recorder), 자동차 인포테인먼트(infotainment) 장치, 선박용 전자 장비(예: 선박용 항법 장치 및 자이로 콤파스 등), 항공 전자기기(avionics), 보안 기기, 차량용 헤드 유닛, 산업용 또는 가정용 로봇, 금융 기관의 ATM(automatic teller's machine) 또는 상점의 POS(point of sales) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 장치는 이미지 표시기능을 포함한 가구(furniture) 또는 건물/구조물의 일부, 전자 보드(electronic board), 전자 사인 입력장치(electronic signature receiving device), 프로젝터(projector), 또는 각종 계측기기(예: 수도, 전기, 가스, 또는 전파 계측 기기 등) 중 적어도 하나를 포함할 수 있다.
도 1을 참조하면, 장치(5)는 송신기(10), 수신기(20) 및 프로세서(30)를 포함할 수 있다. 송신기(10)는 송신 채널(7)을 통해 기지국 또는 다른 장치에 RF(Radio Frequency) 신호를 송신할 수 있다. 수신기(20)는 수신 채널(8)을 통해 기지국 또는 다른 장치로부터 RF 신호를 수신할 수 있다.
프로세서(30)는 장치(5)의 다양한 동작을 전반적으로 제어할 수 있으며, 동작에 필요한 데이터를 처리할 수 있다. 프로세서(30)는 베이스밴드 프로세서일 수 있다. 일 예로, 프로세서(30)는 송신기(10)에 디지털 신호를 제공하거나, 수신기(20)로부터 디지털 신호를 제공받을 수 있다.
예시적 실시예로, 송신기(10)는 프로세서(30)로부터 제공된 디지털 신호를 아날로그 신호로 변환하기 위한 디지털-아날로그 변환기(Digital to Analog Converter, 12)(이하, DAC)를 포함할 수 있다. 예시적 실시예로, 송신기(10)는 믹서(mixer)가 생략된 직접 RF 합성 구조(direct radio frequency synthesis architecture)일 수 있으며, 이에 따라 DAC(12)는 송신기(10)에서 출력하는 RF 신호의 주파수 대역에 부합하는 아날로그 신호를 생성할 수 있다. 즉, DAC(12)는 낮은 주파수 대역에서부터 높은 주파수 대역(예를 들면, 밀리미터파 대역)까지 광범위한 주파수 대역의 아날로그 신호를 생성할 수 있다. 다만, 이는 예시적 실시예에 불과한 바, 본 개시의 예시적 실시예들은 상향 변환 구조(up-conversion architecture), 중간 주파수 구조(intermediate frequency architecture)에도 적용될 수 있음은 분명하다.
예시적 실시예로, DAC(12)는 복수의 대체 경로들(14)을 포함할 수 있다. 복수의 대체 경로들(14)은 DAC(12)의 디지털-아날로그 변환 동작 시에 내부 토글링 동작을 선택적으로 수행하여 DAC(12)의 동작 구간동안 전력 소모를 균일하게 할 수 있다. 구체적으로, DAC(12)는 아날로그 신호를 생성하기 위한 복수의 전류 셀들을 포함하는 전류 셀 매트릭스(미도시), 복수의 전류 셀들과 연결되고, 복수의 디지털 데이터를 기반으로 복수의 전류 셀들의 온/오프를 제어하도록 구성된 복수의 일반 경로들(미도시)를 더 포함할 수 있다. 본 명세서에서, DAC(12)가 프로세서(30)로부터 수신하는 디지털 신호는, 복수의 디지털 데이터를 포함할 수 있다.
예시적 실시예로, 복수의 대체 경로들(14)은 복수의 디지털 데이터 각각의 패턴을 기반으로 복수의 대체 경로들(14)에 생성된 복수의 더미 데이터에 대한 내부 토글링 동작을 선택적으로 수행할 수 있다. 본 명세서에서, 디지털 데이터의 패턴은 디지털 데이터의 레벨의 변화를 의미할 수 있다. 이에 대한 구체적인 내용은 후술한다.
예시적 실시예로, 복수의 대체 경로들(14)은 장치(5)의 동작 모드에 따라 활성화 또는 비활성화될 수 있다. 일 예로, 장치(5)는 저전력 모드로 동작하는 때에 복수의 대체 경로들(14)은 비활성화되고, 일반 모드로 동작하는 때에 복수의 대체 경로들(14)은 활성화될 수 있다. 한편, 장치(5)의 동작 모드는 DAC(12)의 동작 모드로 해석될 수 있다. 일부 실시예에 있어서, 복수의 대체 경로들(14)은 장치(5)의 통신 상태에 따라 활성화 또는 비활성화될 수 있다. 일 예로, 장치(5)의 통신 상태가 임계값 이상으로 좋은 때에는 DAC(12)의 높은 선형성을 확보하는 대신에 적은 전력을 소모할 수 있도록 복수의 대체 경로들(14)은 비활성화되고, 통신 상태가 임계값 미만으로 좋지 않은 때에는 DAC(12)의 적은 전력 소모 대신에 높은 선형성이 보장될 수 있도록 복수의 대체 경로들(14)은 활성화될 수 있다.
한편, 송신기(10) 및 수신기(20)는 RF 집적 회로로 구현될 수 있으며, RF 신호를 송수신하기 위해 필요한 증폭기, 오실레이터, 필터, 주파수 분주기 등을 더 포함할 수 있다.
본 개시의 예시적 실시예에 따른 DAC(12)는 선택적으로 내부 토글링 동작을 수행하는 대체 경로들(14)을 통해 변환 동작 구간에서 전력을 균일하게 소모할 수 있으며, 그 결과, 향상된 선형성을 보장하여 DAC(12)의 성능이 개선될 수 있다.
도 2a 및 도 2b는 본 개시의 예시적 실시예에 따른 DAC(100a, 100b)를 나타내는 블록도이다.
도 2a를 참조하면, DAC(100a)는 데이터 복호기(110a), 경로 배열(120a) 및 전류 셀 매트릭스(130a)를 포함할 수 있다. 예시적 실시예로, 데이터 복호기(110a)는 프로세서(30, 도 1)로부터 수신된 n진수(단, n은 2이상의 정수) 디지털 데이터를 DAC(100a)에서 처리 가능한 소정의 디지털 데이터로 변환할 수 있다. 일 예로, 데이터 복호기(110a)는 n진수 디지털 데이터를 온도계 코드 기반의 디지털 데이터로 변환할 수 있다. 일부 실시예에 있어서, 데이터 복호기(110a)는 프로세서(30, 도 1)에 포함되고, DAC(100a)에서는 생략될 수 있다. 데이터 복호기(110a)는 복호된 복수의 디지털 데이터를 경로 배열(120a)에 제공할 수 있다.
예시적 실시예로, 경로 배열(120a)은 제1 내지 제n 경로 그룹(120_1a~120_na)을 포함할 수 있다. 이하에서는, 제1 경로 그룹(120_1a)의 구성을 중심으로 서술하며, 서술된 내용은 나머지 경로 그룹들(120_2a~120_na)에도 적용될 수 있다. 한편, 전류 셀 매트릭스(130a)는 아날로그 신호를 생성하기 위해 온/오프 제어되는 복수의 전류 셀들을 포함할 수 있다. 복수의 전류 셀들 중 제1 전류 셀(131a)은 제1 경로 그룹(120_1a)으로부터 셀 제어신호(CCS)를 수신하는 것으로서 스위치(SW), 전류원(CS) 및 출력 노드(ND)를 포함할 수 있다. 제1 전류 셀(131a)은 셀 제어신호(CCS)에 응답하여 전류원(CS)에 부합하는 전류를 출력 노드(ND)를 통해 출력할 수 있다. 제1 전류 셀(131a)의 구성은 전류 셀 매트릭스(130a)의 나머지 전류 셀들에 적용될 수 있으며, 나머지 전류 셀들은 나머지 경로 그룹들(120_2a~120_na)로부터 셀 제어신호를 수신할 수 있다.
예시적 실시예로, 제1 경로 그룹(120_1a)은 제1 일반 경로(120_11a), 제1 대체 경로(120_21a) 및 제1 경로 선택기(120_31a)를 포함할 수 있다. 제1 대체 경로(120_21a)는 제1 더미 데이터에 대한 토글링을 발생시키기 위한 제1 래치 회로를 포함할 수 있다. 제1 일반 경로(120_11a)는 제1 전류 셀(131a)에 대한 셀 제어신호(CCS)에 부합하는 일반 데이터를 전달받아 출력하는 제2 래치 회로를 포함할 수 있다. 본 명세서에서, 대체 경로에 포함된 래치 회로는 제1 래치 회로, 일반 경로에 포함된 래치 회로는 제2 래치 회로로 정의될 수 있다. 또한, 본 명세서에서, 제2 래치 회로에 전달되는 일반 데이터는 데이터 복호기(110a)로부터 제공되는 디지털 데이터에 부합할 수 있다. 예시적 실시예로, 제1 대체 경로(120_21a)에 포함된 제1 래치 회로는 플로팅된 출력단을 포함할 수 있으며, 제1 일반 경로(120_11a)에 포함된 제2 래치 회로는 제1 전류 셀(131a)에 대한 셀 제어신호를 출력하는 출력단을 포함할 수 있다. 본 명세서에서, 일반 경로는 전류 셀에 제공되는 셀 제어신호를 생성하는 회로를 의미하며, 대체 경로는 일반 경로의 동작에 부합하여 선택적인 내부 토글링 동작을 수행하는 회로를 의미할 수 있다.
예시적 실시예로, 제1 경로 선택기(120_31a)는 데이터 복호기(110a)로부터 제공된 제1 디지털 데이터의 패턴을 기반으로 제1 일반 경로(120_11a) 및 제1 대체 경로(120_21a) 중 적어도 하나를 제어할 수 있다. 제1 일반 경로(120_11a)에 포함된 제2 래치 회로의 일반 데이터는 데이터 복호기(110a)로부터 제공된 제1 디지털 데이터의 레벨에 따라 레벨이 유지되거나, 레벨이 변화될 수 있다. 본 명세서에서 데이터 또는 신호의 레벨은 데이터 또는 신호의 값과 동일한 의미일 수 있으며, 혼용될 수 있다.
경로 배열(120a)의 복수의 일반 경로들(120_11a~120_1na)의 제2 래치 회로들에 전달된 복수의 일반 데이터 중에서 레벨이 변화하는 개수는 데이터 복호기(110a)로부터 제공되는 복수의 디지털 데이터에 따라 가변적일 수 있으며, 이에 따라, 일반 경로들(120_11a~120_1na)에서 소모되는 전력은 복수의 디지털 데이터에 의존적일 수 있다. 일반 경로들(120_11a~120_1na)의 소모 전력의 불규칙적인 변화는 DAC(100a)의 전원과 접지 사이의 기생 저항과 결합되어 DAC(100a)의 선형성을 저해하는 요소가 될 수 있다. 이러한 요소를 제거하기 위하여 본 개시의 예시적 실시예에 따른 복수의 대체 경로들(120_21a~120_2na)은 일반 경로들(120_11a~120_1na)의 소모 전력의 변화에 응답하여 선택적인 내부 토글링 동작을 수행하여 경로 배열(120a)에서의 전체적인 전력 소모를 균일하게 할 수 있다.
예시적 실시예로, 제1 경로 선택기(120_31a)는 제1 디지털 데이터의 현재 레벨과 이전 레벨이 동일한 때에, 제1 래치 회로에 전달된 더미 데이터가 토글되도록 제1 대체 경로(120_21a)를 제어할 수 있다. 또한, 일 예로, 제1 경로 선택기(120_31a)는 제1 디지털 데이터의 현재 레벨과 이전 레벨이 상이한 때에, 제2 래치 회로에 전달된 일반 데이터가 토글되도록 제1 일반 경로(120_11a)를 제어할 수 있다.
예시적 실시예로, 제1 경로 선택기(120_31a)는 제1 일반 경로(120_11a)의 제2 래치 회로에 전달된 일반 데이터가 토글되지 않는 때에 제1 대체 경로(120_21a)의 제1 래치 회로에 전달된 더미 데이터가 토글되도록 하여 제1 경로 그룹(120_1a)의 전력 소모가 균일해지도록 제어할 수 있다. 위의 서술된 제1 경로 선택기(120_31a)의 동작은 다른 경로 선택기들(120_32a~120_32n)에도 적용될 수 있다. 일부 실시예에서, 경로 선택기는 경로 제어기로도 지칭될 수 있다.
예시적 실시예로, 제1 경로 선택기(120_31a)는 DAC(100a)의 동작 모드에 따라 제1 대체 경로(120_21a)를 활성화 또는 비활성화시킬 수 있다. 일 예로, 제1 경로 선택기(120_31a)는 DAC(100b)가 저전력 모드로 동작할 때에 제1 대체 경로(120_21a)에 의한 전력 소모를 줄이기 위하여 제1 대체 경로(120_21a)를 비활성화시킬 수 있다. 예시적 실시예로, 제1 경로 선택기(120_31a)는 DAC(100a)를 포함하는 장치의 통신 상태에 따라 제1 대체 경로(120_21a)를 활성화 또는 비활성화시킬 수 있다. 일 예로, 제1 경로 선택기(120_31a)는 통신 상태(예를 들면, 채널 상태)가 임계치 이상인 때에 제1 대체 경로(120_21a)에 의한 전력 소모를 줄이기 위하여 제1 대체 경로(120_21a)를 비활성화시킬 수 있다.
예시적 실시예로, 제1 대체 경로(120_21a)는 내부 토글링 동작 시에 제1 일반 경로(120_11a)에서의 전력 소모와 최대한 유사한 전력 소모를 갖도록 제1 일반 경로(120_11a)로부터 복제된 회로를 포함할 수 있다. 구체적으로, 제1 대체 경로(120_21a)는 제1 일반 경로(120_11a)의 버퍼 회로로부터 복제된 버퍼 회로, 제1 일반 경로(120_11a)의 제2 래치 회로로부터 복제된 제1 래치 회로를 포함할 수 있다. 본 명세서에서, 복제된 회로는 임의의 회로의 지연 정도, 증폭 정도 등과 같은 특성이 동일 또는 유사한 회로에 해당될 수 있다.
도 2a에서 경로 배열(120a)은 경로 그룹(120_1a~120_na) 내의 구성들끼리 인접하게 배치된 것으로 도시되어 있으나, 이는 예시적 실시예에 불과한 바, 일반 경로들(120_11a~120_1na)끼리, 대체 경로들(120_21a~120_2na)끼리, 경로 선택기들(120_31a~120_3na)끼리 각각 인접하게 배치될 수도 있다.
또한, 예시적 실시예로, 데이터 복호기(110a) 및 경로 배열(120a)은 디지털 로직으로 구현되고, 전류 셀 매트릭스(130a)는 아날로그 로직으로 구현될 수 있다. 일부 실시예에 있어서, 데이터 복호기(110a) 및 경로 배열(120a)은 디지털/아날로그 로직의 조합 또는 아날로그 로직으로 구현될 수 있다.
도 2b를 더 참조하면, 도 2a와 다르게 경로 배열(120b)은 제1 내지 제k(단, k는 2보다 큰 정수) 경로 그룹(120_1b~120_mb), 제(m+1) 내지 제(m+k)(단, m은 2보다 큰 정수) 일반 경로(120_41b~120_4kb)를 포함할 수 있다. 즉, 경로 배열(120b)에 포함된 일반 경로들(120_11b~120_1mb, 120_41b~120_4kb)의 개수는 대체 경로들(120_21b~120_2mb)의 개수보다 많을 수 있다.
예시적 실시예에 따른 경로 배열(120b)은 임계치 이상의 선형성을 확보할 수 있도록 하기 위한 최소한의 대체 경로들(120_21b~120_2mb)을 포함함으로써 대체 경로들에 의해 소모되는 전력을 최소화할 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 DAC(200)를 나타내는 블록도이다. 도 3에서는 단수개의 일반 경로(210), 대체 경로(220), 경로 선택기(230) 및 전류 셀(240)이 도시되어 있으나, DAC(200)는 더 많은 일반 경로들, 대체 경로들, 경로 선택들, 전류 경로들을 더 포함할 수 있으며, 이하 서술될 실시예들이 적용될 수 있음은 충분히 이해될 것이다.
도 3을 참조하면, DAC(200)는 일반 경로(210), 대체 경로(220), 경로 선택기(230) 및 전류 셀(240)을 포함할 수 있다. 일반 경로(210)는 제1 클록 신호(CLK) 및 현재 디지털 데이터(D_c)를 수신할 수 있다. 대체 경로(220)는 제1 클록 신호(CLK)를 수신할 수 있다. 또한, 대체 경로(220)는 내부 토글링 동작을 위한 데이터 토글링 회로(222)를 포함할 수 있다. 경로 선택기(230)는 현재 디지털 데이터(D_c), 이전 디지털 데이터(D_p) 및 제2 클록 신호(CLK_E)를 포함할 수 있다. 본 명세서에서, 제2 클록 신호(CLK_E)는 제1 클록 신호(CLK)보다 소정의 위상만큼 앞선 클록 신호를 지칭한다. 즉, 경로 선택기(230)는 제2 클록 신호(CLK_E)를 기반으로 동작함으로써 현재 디지털 데이터(D_c)에 기반된 셀 제어신호(CCS)가 생성되기 전에 일반 경로(210) 및 대체 경로(220) 중 적어도 하나를 미리 제어할 수 있다. 또한, 현재 디지털 데이터와 이전 디지털 데이터는 각각 디지털 데이터의 현재 레벨과 이전 레벨에 각각 대응할 수 있다.
예시적 실시예로, 경로 선택기(230)는 제2 클록 신호(CLK_E)를 기반으로 현재 디지털 데이터(D_c)와 이전 디지털 데이터(D_p)를 비교하고, 비교 결과를 기반으로 제1 및 제2 경로 선택신호(PSS1, PSS2)를 생성할 수 있다. 경로 선택기(230)는 제1 경로 선택신호(PSS1)를 일반 경로(210)에 제공할 수 있으며, 제2 경로 선택신호(PSS2)를 대체 경로(220)에 제공할 수 있다.
구체적으로, 경로 선택기(230)는 현재 디지털 데이터(D_c)와 이전 디지털 데이터(D_p)가 상이한 때에, 일반 경로(210)의 제2 래치 회로에 현재 디지털 데이터(D_c)가 전달될 수 있도록 제1 경로 선택 신호(PSS1)를 생성하여 일반 경로(210)에 제공하고, 대체 경로(220)의 제1 래치 회로의 더미 데이터가 토글되지 않도록 제2 경로 선택 신호(PSS2)를 생성하여 대체 경로(220)에 제공할 수 있다.
또한, 경로 선택기(230)는 현재 디지털 데이터(D_c)와 이전 디지털 데이터(D_p)가 동일한 때에, 일반 경로(210)의 제2 래치 회로에 제1 클록 신호(CLK)가 제공되지 않도록 하기 위한 제1 경로 선택 신호(PSS1)를 생성하여 일반 경로(210)에 제공하고, 대체 경로(220)의 제1 래치 회로의 더미 데이터가 토글되도록 제2 경로 선택 신호(PSS2)를 생성하여 대체 경로(220)에 제공할 수 있다. 일 예로, 데이터 토글링 회로(220)는 제2 경로 선택 신호(PSS2)를 기반으로 토글링되는 더미 데이터를 제1 래치 회로에 제공할 수 있으며, 제1 래치 회로는 토글링되는 더미 데이터를 제1 클록 신호(CLK)에 응답하여 출력함으로써 내부 토글링 동작을 수행할 수 있다.
경로 선택기(230)의 제어 동작을 통해 일반 경로(210)의 제2 래치 회로의 일반 데이터가 토글되는 구간은 대체 경로(220)의 제1 래치 회로의 더미 데이터가 토글되는 구간과 상이할 수 있다. 즉, 대체 경로(220)는 일반 경로(210)의 제2 래치 회로의 일반 데이터가 토글되지 않는 구간에서 내부 토글링 동작을 수행할 수 있다. 일반 경로(210)는 제2 래치 회로에 전달된 일반 데이터에 부합하는 값을 갖는 셀 제어신호(CCS)를 전류 셀(240)에 제공할 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 DAC의 동작을 설명하기 위한 순서도이다. 이해를 돕기 위해 도 4는 도 3을 참조하여 서술된다.
도 4를 참조하면, 단계 S100에서 경로 선택기(230)는 현재 디지털 데이터(D_c)와 이전 디지털 데이터(D_p)를 비교할 수 있다. 단계 S110에서 경로 선택기(230)는 데이터가 상이한지 여부를 판별할 수 있다. 단계 S110이 'YES'인 때에, 단계 S120를 후속하여 경로 선택기(230)는 대체 경로(220)를 선택하지 않고, 일반 경로(210)만 동작하도록 제어할 수 있다. 단계 S110이 'NO'인 때에, 단계 S130을 후속하여 경로 선택기(230)는 대체 경로(220)를 선택하여 내부 토글링 동작을 수행하도록 제어할 수 있다.
도 5는 도 3의 일반 경로(210) 및 대체 경로(220)의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, DAC(200)가 디지털 데이터(DD)를 수신한 때에, 이에 응답하여 일반 경로(210)는 셀 제어신호(CCS)를 출력하고, 대체 경로(220)는 더미 셀 제어신호(CCS')를 출력할 수 있다. 일 예로, 디지털 데이터(DD)는 't11'에서 로우 레벨에서 하이 레벨로 천이되고, 't11' 내지 't41'에서 하이 레벨로 유지되다가, 't41'에서 하이 레벨에서 로우 레벨로 천이될 수 있다. 일반 경로(210)는 디지털 데이터(DD)에 응답하여 't12'에서 로우 레벨에서 하이 레벨로 천이되고, 't12' 내지 't42'에서 하이 레벨로 유지되다가, 't42'에서 하이 레벨에서 로우 레벨로 천이되는 셀 제어신호(CCS)를 생성할 수 있다. 대체 경로(220)는 셀 제어신호(CCS)에서 토글링되지 않는 구간인 't22' 내지 't32'에서 토글링되는 더미 셀 제어신호(CCS')를 생성할 수 있다. 한편, 더미 셀 제어신호(CCS')가 출력되는 대체 경로(220)의 출력단은 플로팅될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 일반 경로(210)를 나타내는 블록도이다.
도 6을 참조하면, 일반 경로(210)는 데이터 출력 회로(212), 클록 출력 회로(214) 및 래치 회로(216)를 포함할 수 있다. 래치 회로(216)는 제2 래치 회로로 지칭될 수 있다. 데이터 출력 회로(212)는 디지털 데이터(DD) 및 제1 클록 신호(CLK)를 수신하여 출력 데이터(DBB)를 래치 회로(216)로 출력할 수 있다. 예시적 실시예로, 출력 데이터(DBB)는 디지털 데이터(DD)로부터 버퍼링된 것으로서 디지털 데이터(DD)와 위상 또는 크기가 상이할 수 있다.
클록 출력 회로(214)는 제1 경로 선택신호(PSS1) 및 제1 클록 신호(CLK)를 수신하고, 제1 경로 선택신호(PSS1)를 기반으로 제1 클록 신호(CLK)로부터 클록 출력 신호(CLKBB)를 생성하여 래치 회로(216)로 출력할 수 있다. 예시적 실시예로, 클록 출력 신호(CLKBB)는 제1 클록 신호(CLK)로부터 버퍼링된 것으로서 제1 클록 신호(CLK)와 위상 또는 크기가 상이할 수 있다. 일 예로, 디지털 데이터(DD)의 현재 레벨과 이전 레벨이 상이한 때에 제1 경로 선택신호(PSS1)는 제1 레벨(또는, 제1 값)을 가질 수 있으며, 클록 출력 회로(214)는 이에 응답하여 클록 출력 신호(CLKBB)를 생성하여 래치 회로(216)로 출력할 수 있다. 다른 예로, 디지털 데이터(DD)의 현재 레벨과 이전 레벨이 동일한 때에 제1 경로 선택신호(PSS1)는 제2 레벨(또는, 제2 값)을 가질 수 있으며, 클록 출력 회로(214)는 이에 응답하여 클록 출력 신호(CLKBB)를 출력하지 않을 수 있다. 일부 실시예에 있어서, 클록 출력 회로(214)는 클록 출력 신호(CLKBB) 대신 임의의 레벨을 유지하는 신호를 출력할 수 있다.
도 6에서 일반 경로(210)는 제1 경로 선택신호(PSS1)를 기반으로 클록 출력 신호(CLKBB)를 선택적으로 래치 회로(216)에 제공하기 위한 클록 출력 회로(214)를 포함할 수 있다. 다만, 이는 예시적 실시예로, 이에 국한되지 않고, 클록 출력 회로(214)는 제1 경로 선택신호(PSS1)를 제공받지 않고, 래치 회로(216)에 지속적으로 클록 출력 신호(CLKBB)를 제공하도록 구현될 수 있다.
한편 일부 실시예에 있어서, 데이터 출력 회로(212)는 출력 데이터(DBB)와 위상이 반대인 출력 데이터(예를 들면, 도 9의 DB)를 래치 회로(216)로 출력하고, 클록 출력 회로(214)는 클록 출력 신호(CLKBB)와 위상이 반대인 클록 출력 신호(예를 들면, 도 9의 CLKB)를 래치 회로(216)로 출력할 수도 있다.
도 7은 본 개시의 예시적 실시예에 따른 대체 경로(220)를 나타내는 블록도이다.
도 7을 참조하면, 대체 경로(220)는 데이터 토글링 회로(222), 클록 출력 회로(224) 및 래치 회로(226)를 포함할 수 있다. 래치 회로(226)는 제1 래치 회로로 지칭될 수 있다. 데이터 토글링 회로(222)는 제1 클록 신호(CLK) 및 제2 경로 선택신호(PSS2)를 수신하고, 제2 경로 선택신호(PSS2)를 기반으로 제1 클록 신호(CLK)에 응답하여 토글링되는 출력 더미 데이터(DBB_A)를 출력할 수 있다. 일 예로, 디지털 데이터(DD, 도 6)의 현재 레벨과 이전 레벨이 동일한 때에 제2 경로 선택신호(PSS2)는 제3 레벨(또는, 제3 값)을 가질 수 있으며, 데이터 토글링 회로(222)는 이에 응답하여 제1 클록 신호(CLK)에 따라 토글링되는 출력 더미 데이터(DBB_A)를 출력할 수 있다. 다른 예로, 디지털 데이터(DD, 도 6)의 현재 레벨과 이전 레벨이 상이한 때에 제2 경로 선택신호(PSS2)는 제4 레벨(또는, 제4 값)을 가질 수 있으며, 데이터 토글링 회로(222)는 이에 응답하여 일정 레벨을 유지하는 출력 더미 데이터(DBB_A)를 출력할 수 있다.
클록 출력 회로(224)는 제2 경로 선택신호(PSS2) 및 제1 클록 신호(CLK)를 수신하고, 제2 경로 선택신호(PSS2)를 기반으로 제1 클록 신호(CLK)로부터 더미 클록 신호(CLKBB_A)를 생성하여 래치 회로(226)로 출력할 수 있다. 예시적 실시예로, 더미 클록 신호(CLKBB_A)는 제1 클록 신호(CLK)로부터 버퍼링된 것으로 위상 또는 크기가 상이할 수 있다. 일 예로, 제2 경로 선택신호(PSS2)는 제3 레벨(또는, 제3 값)을 가지는 때에, 이에 응답하여 클록 출력 회로(224)는 더미 클록 신호(CLKBB_A)를 생성하여 래치 회로(226)로 출력할 수 있다. 다른 예로, 제2 경로 선택신호(PSS2)는 제4 레벨(또는, 제4 값)을 가지는 때에, 이에 응답하여 클록 출력 회로(224)는 더미 클록 신호(CLKBB_A)를 출력하지 않을 수 있다. 일부 실시예에 있어서, 클록 출력 회로(224)는 더미 클록 신호(CLKBB_A) 대신 임의의 레벨을 유지하는 신호를 출력할 수 있다.
도 7에서 도시된 바와 같이, 대체 경로(220)는 데이터 토글링 회로(222)와 클록 출력 회로(224)가 제2 경로 선택신호(PSS2)를 수신하여 선택적으로 출력 더미 데이터(DBB_A)와 더미 클록 신호(CLKBB_A)를 각각 래치 회로(226)에 출력할 수 있다. 다만, 이는 예시적인 실시예로, 이에 국한되지 않고, 데이터 토글링 회로(222) 및 클록 출력 회로(224) 중 어느 하나만 제2 경로 선택신호(PSS2)를 수신하여 제2 경로 선택신호(PSS2)에 기반된 선택적인 출력 동작을 수행하도록 구현될 수 있다.
한편 일부 실시예에 있어서, 데이터 토글링 회로(222)는 출력 더미 데이터(DBB_A)와 위상이 반대인 출력 더미 데이터(예를 들면, 도 9의 DB_A)를 래치 회로(226)로 출력하고, 클록 출력 회로(224)는 더미 클록 신호(CLKBB_A)와 위상이 반대인 더미 클록 신호(예를 들면, 도 9의 CLKB_A)를 래치 회로(226)로 출력할 수도 있다.
도 8은 본 개시의 예시적 실시예에 따른 경로 선택기(230)를 나타내는 블록도이다.
도 8을 참조하면, 경로 선택기(230)는 비교 회로(232) 및 경로 선택신호 생성 회로(234)를 포함할 수 있다. 비교 회로(232)는 현재 디지털 데이터(D_c) 및 이전 디지털 데이터(D_p)를 수신하고, 이를 비교하여 비교 결과 신호(RS)를 생성할 수 있다. 즉, 디지털 데이터의 레벨의 천이가 있는지를 비교 회로(232)를 통해 지속적으로 모니터링할 수 있다. 경로 선택신호 생성 회로(234)는 비교 결과 신호(RS) 및 제2 클록 신호(CLK_E)를 수신할 수 있다. 전술한 바와 같이, 제2 클록 신호(CLK_E)는 제1 클록 신호(CLK, 도 7, 도 8)의 위상보다 앞설 수 있으며, 경로 선택신호 생성 회로(234)는 앞선 위상의 제2 클록 신호(CLK_E)에 응답하여 제1 및 제2 경로 선택신호(PSS1, PSS2)를 생성할 수 있다. 예시적 실시예로, 경로 선택신호 생성 회로(234)는 DAC의 동작 모드에 따른 활성화/비활성화 제어신호(EN)를 수신하고, 이에 응답하여 활성화 또는 비활성화될 수 있다. 구체적으로, 경로 선택신호 생성 회로(234)는 DAC가 저전력 모드인 때에 비활성화될 수 있고, 대체 경로들도 비활성화되어 내부 토글링 동작이 수행되지 않을 수 있다. 또한, 경로 선택신호 생성 회로(234)는 DAC가 포함된 장치의 통신 상태가 임계값 이상인 때에, 비활성화될 수 있고, 대체 경로들도 비활성화될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 DAC(300)를 구체적으로 나타내는 블록도이다.
도 9를 참조하면, DAC(300)는 일반 경로(310), 대체 경로(320) 및 경로 선택기(330)를 포함할 수 있다. 일반 경로(310)는 데이터 출력 회로(312), 클록 출력 회로(314) 및 래치 회로(316)를 포함할 수 있다. 대체 경로(320)는 데이터 토글링 회로(322), 클록 출력 회로(324) 및 래치 회로(326)을 포함할 수 있다.
예시적 실시예로, 데이터 출력 회로(312)는 제1 내지 제6 인버터(IV1~IV6) 및 제1 플립 플롭(FF1)을 포함할 수 있다. 제1 플립 플롭(FF1)은 제1 및 제2 인버터(IV1, IV2)를 통과한 제1 클록 신호(CLK)와 디지털 데이터(DD)를 수신할 수 있다. 제1 플립 플롭(FF1)은 제1 및 제2 인버터(IV1, IV2)를 통과한 제1 클록 신호(CLK)의 라이징 엣지 타이밍에 응답하여 디지털 데이터(DD)를 제3 인버터(IV3)로 출력할 수 있다. 즉, 제1 플립 플롭(FF1)은 제3 인버터(IV3)로 출력하기 전의 디지털 데이터(DD)를 현재 디지털 데이터(D_c)로서 경로 선택기(330)에 제공하고, 제3 인버터(IV3)로 출력하는 디지털 데이터(DD)를 이전 디지털 데이터(D_p)로서 경로 선택기(330)에 제공할 수 있다. 이전 디지털 데이터(D_p)가 제3 내지 제5 인버터(IV3~IV5)를 통과하여 생성된 제1 출력 데이터(DB)와 이전 디지털 데이터(D_p)가 제3 내지 제6 인버터(IV3~IV6)를 통과하여 생성된 제2 출력 데이터(DBB)는 래치 회로(316)에 제공될 수 있다.
예시적 실시예로, 클록 출력 회로(314)는 제1 낸드 게이트(NAND1), 제7 및 제8 인버터(IV7, IV8)를 포함할 수 있다. 제1 낸드 게이트(NAND1)는 제1 클록 신호(CLK) 및 제1 경로 선택신호(PSS1)를 수신할 수 있다. 제1 경로 선택신호(PSS1)는 경로 선택기(330)로부터 제공된 것일 수 있다. 제1 낸드 게이트(NAND1)는 제1 경로 선택신호(PSS1)와 제1 클록 신호(CLK)를 낸드 연산하여 연산 결과를 제7 인버터(IV7)로 출력할 수 있다. 일 예로, 제1 낸드 게이트(NAND1)는 제1 경로 선택신호(PSS1)의 값에 따라 제1 클록 신호(CLK)를 출력하거나, 일정한 레벨의 신호를 출력할 수 있다. 제1 낸드 게이트(NAND1)의 연산 결과가 제7 인버터(IV7)를 통과하여 생성된 제1 클록 출력 신호(CLKB)와 제1 낸드 게이트(NAND1)의 연산 결과가 제7 및 제8 인버터(IV7, IV8)를 통과하여 생성된 제2 클록 출력 신호(CLKBB)는 래치 회로(316)에 제공될 수 있다. 래치 회로(316)는 제1 및 제2 출력 데이터(DB, DBB), 제1 및 제2 클록 출력 신호(CLKB, CLKBB)에 응답하여 전달된 일반 데이터의 값을 변경 또는 유지함으로써 셀 제어신호를 생성할 수 있다.
예시적 실시예로, 데이터 토글링 회로(322)는 제2 낸드 게이트(NAND2), 제2 플립 플롭(FF2), 제9 내지 제15 인버터(IV9~IV15)를 포함할 수 있다. 제2 낸드 게이트(NAND2)는 제1 클록 신호(CLK) 및 제2 경로 선택신호(PSS2)를 수신할 수 있다. 제2 경로 선택신호(PSS2)는 경로 선택기(330)로부터 제공될 것일 수 있다. 제2 낸드 게이트(NAND2)는 제2 경로 선택신호(PSS2)와 제1 클록 신호(CLK)를 낸드 연산하여 연산 결과를 제9 인버터(IV9)로 출력할 수 있다. 일 예로, 제2 낸드 게이트(NAND2)는 제2 경로 선택신호(PSS2)의 값에 따라 제1 클록 신호(CLK)를 출력하거나, 일정한 레벨의 신호를 출력할 수 있다. 제2 낸드 게이트(NAND2)의 연산 결과가 제9 인버터(IV9)를 통과한 제3 클록 신호(CLK_V)는 제2 플립 플롭(FF2)에 제공될 수 있다. 제2 플립 플롭(FF2)은 제3 클록 신호(CLK_V)에 응답하여 토글링되는 소정의 데이터를 제10 인버터(IV10)로 출력할 수 있다. 소정의 데이터는 제10 및 제11 인버터(IV10, IV11)를 통과하여 더미 데이터(D_A)로서 제12 인버터(IV12)에 제공될 수 있으며, 제12 인버터(IV12) 및 제13 인버터(IV13) 각각은 제1 및 제2 출력 더미 데이터(DB_A, DBB_A)를 래치 회로(326)에 제공할 수 있다.
예시적 실시예로, 클록 출력 회로(324)는 제3 낸드 게이트(NAND3), 제14 및 제15 인버터(IV14, IV15)를 포함할 수 있다. 제3 낸드 게이트(NAND3)는 제1 클록 신호(CLK) 및 제2 경로 선택신호(PSS2)를 수신할 수 있다. 제3 낸드 게이트(NAND3)는 제2 경로 선택신호(PSS2)와 제1 클록 신호(CLK)를 낸드 연산하여 연산 결과를 제14 인버터(IV14)로 출력할 수 있다. 일 예로, 제3 낸드 게이트(NAND1)는 제2 경로 선택신호(PSS2)의 값에 따라 제1 클록 신호(CLK)를 출력하거나, 일정한 레벨의 신호를 출력할 수 있다. 제3 낸드 게이트(NAND3)의 연산 결과가 제14 인버터(IV14)를 통과하여 생성된 제1 더미 클록 신호(CLKB_A)와 제3 낸드 게이트(NAND3)의 연산 결과가 제14 및 제15 인버터(IV14, IV15)를 통과하여 생성된 제2 더미 클록 신호(CLKBB_A)는 래치 회로(326)에 제공될 수 있다.
래치 회로(326)는 제1 및 제2 출력 더미 데이터(DB_A, DBB_A), 제1 및 제2 더미 클록 신호(CLKB_A, CLKBB_A)에 응답하여 전달된 일반 데이터의 값을 변경 또는 유지함으로써 더미 셀 제어신호를 생성할 수 있다.
예시적 실시예로, 경로 선택기(330)는 XOR 게이트(XOR) 및 제3 플립 플롭(FF3)을 포함할 수 있다. XOR 게이트(XOR)는 현재 디지털 데이터(D_c) 및 이전 디지털 데이터(D_p)를 수신하여 XOR 연산할 수 있다. XOR 게이트(XOR)는 XOR 연산 결과 신호(RS)를 제3 플립 플롭(FF3)에 제공할 수 있다. 제3 플립 플롭(FF3)은 제1 클록 신호(CLK)보다 위상이 앞선 제2 클록 신호(CLK_E)를 수신하고, 제2 클록 신호(CLK_E)의 라이징 엣지에 응답하여 제1 및 제2 경로 선택신호(PSS1, PSS2)를 출력할 수 있다. 일 예로, 제1 경로 선택신호(PSS1)와 제2 경로 선택신호(PSS2)는 상호 위상이 반대일 수 있다.
예시적 실시예로, 경로 선택기(330)는 현재 디지털 데이터(D_c)와 이전 디지털 데이터(D_p)가 상이한 때에, 하이 레벨의 제1 경로 선택신호(PSS1)와 로우 레벨의 제2 경로 선택신호(PSS2)를 출력할 수 있다. 일반 경로(310)의 클록 출력 회로(314)는 하이 레벨의 제1 경로 선택신호(PSS1)에 응답하여 제1 클록 신호(CLK)로부터 생성된 제1 및 제2 출력 클록 신호(CLKB, CLKBB)를 래치 회로(314)에 제공할 수 있다. 대체 경로(320)의 클록 출력 회로(324)는 로우 레벨의 제2 경로 선택신호(PSS2)에 응답하여 일정한 레벨을 각각 갖는 제1 및 제2 더미 클록 신호(CLKB_A, CLKBB_A)를 래치 회로(326)에 제공할 수 있다. 또한, 대체 경로(320)의 데이터 토글링 회로(322)는 로우 레벨의 제2 경로 선택신호(PSS2)에 응답하여 일정한 레벨을 각각 갖는 제1 및 제2 출력 더미 데이터(DB_A, DBB_A)를 래치 회로(326)에 제공할 수 있다. 즉, 로우 레벨의 제2 경로 선택신호(PSS2)에 응답하여 대체 경로(320)는 내부 토글링 동작을 수행하지 않을 수 있다.
예시적 실시예로, 경로 선택기(330)는 현재 디지털 데이터(D_c)와 이전 디지털 데이터(D_p)가 동일한 때에, 로우 레벨의 제1 경로 선택신호(PSS1)와 하이 레벨의 제2 경로 선택신호(PSS2)를 출력할 수 있다. 일반 경로(310)의 클록 출력 회로(314)는 로우 레벨의 제1 경로 선택신호(PSS1)에 응답하여 일정한 레벨을 각각 갖는 제1 및 제2 출력 클록 신호(CLKB, CLKBB)를 래치 회로(314)에 제공할 수 있다. 대체 경로(320)의 클록 출력 회로(324)는 하이 레벨의 제2 경로 선택신호(PSS2)에 응답하여 제1 클록 신호(CLK)로부터 생성된 제1 및 제2 더미 클록 신호(CLKB_A, CLKBB_A)를 래치 회로(326)에 제공할 수 있다. 또한, 대체 경로(320)의 데이터 토글링 회로(322)는 하이 레벨의 제2 경로 선택신호(PSS2)에 응답하여 제3 클록 신호(CLK_V)에 따라 토글링되는 제1 및 제2 출력 더미 데이터(DB_A, DBB_A)를 래치 회로(326)에 제공할 수 있다. 즉, 하이 레벨의 제2 경로 선택신호(PSS2)에 응답하여 대체 경로(320)는 내부 토글링 동작을 수행할 수 있다.
예시적 실시예로, 대체 경로(320)는 일반 경로(310)로부터 복제된 회로를 포함할 수 있다. 일 예로, 대체 경로(320)의 데이터 토글링 회로(322)는 일반 경로(310)의 데이터 출력 회로(312)로부터 복제될 수 있다. 구체적으로, 데이터 토글링 회로(322)에서 제1 클록 신호(CLK)가 제2 플립 플롭(FF2)에 제공되는 경로는 데이터 출력 회로(312)에서 제1 클록 신호(CLK)가 제1 플립 플롭(FF1)에 제공되는 경로와 동일 또는 유사할 수 있다. 즉, 제2 낸드 게이트(NAND2) 및 제9 인버터(IV9)의 제1 클록 신호(CLK)에 대한 위상 지연 등의 특성은 제1 및 제2 인버터(IV1, IV2)의 제1 클록 신호(CLK)에 대한 위상 지연 등의 특성과 동일 또는 유사할 수 있다. 또한, 데이터 토글링 회로(322)에서의 제3 내지 제6 인버터(IV3~IV6)의 구성은 제10 내지 제13 인버터(IV10~IV13)의 구성과 동일 또는 유사할 수 있다. 즉, 제3 내지 제6 인버터(IV3~IV6)의 위상 지연의 특성은 제10 내지 제13 인버터(IV10~IV13)의 위상 지연의 특성과 동일 또는 유사할 수 있다. 한편, 데이터 출력 회로(312)의 제1 내지 제6 인버터(IV1~IV6)는 데이터 출력 회로(312)의 제1 버퍼 회로로서 지칭될 수 있으며, 데이터 토글링 회로(322)의 제2 낸드 게이트(NAND2), 제9 내지 제13 인버터(IV9~IV13)는 데이터 토글링 회로(322)의 제2 버퍼 회로로서 지칭될 수 있다. 제2 버퍼 회로는 제1 버퍼 회로로부터 복제된 것일 수 있다.
일 예로, 대체 경로(320)의 클록 출력 회로(324)는 일반 경로(310)의 클록 출력 회로(314)로부터 복제될 수 있다. 구체적으로, 대체 경로(320)의 클록 출력 회로(324)에서 제1 클록 신호(CLK)가 래치 회로(326)에 제공되는 경로는 일반 경로(310)의 클록 출력 회로(314)에서 제1 클록 신호(CLK)가 래치 회로(316)에 제공되는 경로와 동일 또는 유사할 수 있다. 즉, 제3 낸드 게이트(NAND3), 제14 및 제15 인버터(IV14, IV15)의 제1 클록 신호(CLK)에 대한 위상 지연 등의 특성은 제1 낸드 게이트(NAND1), 제7 및 제8 인버터(IV7, IV8)의 제1 클록 신호(CLK)에 대한 위상 지연 등의 특성과 동일 또는 유사할 수 있다.
도 9에 도시된 DAC(300)는 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, 디지털 데이터(DD)의 패턴에 따라 대체 경로(320)가 선택적인 내부 토글링 동작을 수행할 수 있도록 하는 다양한 구조들이 DAC(300)에 적용될 수 있다.
도 9에서 일반 경로(310)의 래치 회로(316)는 제1 및 제2 출력 데이터(DB, DBB), 제1 및 제2 클록 출력 신호(CLKB, CLKBB)를 수신하는 것으로 도시되어 있으나, 래치 회로(316)는 제1 및 제2 출력 데이터(DB, DBB) 중 어느 하나와 제1 및 제2 클록 출력 신호(CLKB, CLKBB) 중 어느 하나를 수신하여 동작할 수 있다.
또한, 도 9에서 대체 경로(320)의 래치 회로(326)는 제1 및 제2 출력 더미 데이터(DB_A, DBB_A), 제1 및 제2 더미 클록 신호(CLKB_A, CLKBB_A)를 수신하는 것으로 도시되어 있으나, 래치 회로(326)는 제1 및 제2 출력 더미 데이터(DB_A, DBB_A) 중 어느 하나와 제1 및 제2 더미 클록 신호(CLKB_A, CLKBB_A)중 어느 하나를 수신하여 동작할 수 있다.
도 10a는 본 개시의 예시적 실시예에 따른 DAC(400)를 나타내는 블록도이고, 도 10b는 도 10a의 DAC(400)를 좀더 구체적으로 나타낸 블록도이다.
도 10a를 참조하면, DAC(400)는 일반 경로(410), 대체 경로(420) 및 경로 선택기(430)를 포함할 수 있다. 일반 경로(410)는 제1 클록 신호(CLK) 및 현재 디지털 데이터(D_c)를 수신할 수 있다. 대체 경로(420)는 제1 클록 신호(CLK)를 수신할 수 있다. 또한, 대체 경로(420)는 내부 토글링 동작을 위한 데이터 토글링 회로(422)를 포함할 수 있다. 경로 선택기(430)는 현재 디지털 데이터(D_c), 이전 디지털 데이터(D_p) 및 제2 클록 신호(CLK_E)를 포함할 수 있다.
예시적 실시예로, 경로 선택기(430)는 제2 클록 신호(CLK_E)를 기반으로 현재 디지털 데이터(D_c)와 이전 디지털 데이터(D_p)를 비교하고, 비교 결과를 기반으로 토글링 제어신호(CS_DTC)를 생성할 수 있다. 경로 선택기(430)는 토글링 제어신호(CS_DTC)를 대체 경로(420)에만 제공할 수 있다. 경로 선택기(430)는 토글링 제어신호(CS_DTC)를 통해 데이터 토글링 회로(422)의 선택적인 동작을 제어할 수 있다.
도 10b를 더 참조하면, DAC(400)는 일반 경로(410), 대체 경로(420) 및 경로 선택기(430)를 포함할 수 있다. 이하에서는, 도 9의 DAC(300)와의 차이를 중심으로 서술한다. 도 9의 DAC(300)와 비교하여 일반 경로(410)의 클록 출력 회로(414)는 제1 낸드 게이트(NAND1)가 생략되고, 제1 클록 신호(CLK)는 직접 제7 인버터(IV7)에 제공될 수 있다. 이에 따라, 클록 출력 회로(414)는 제1 클록 신호(CLK)로부터 생성된 제1 및 제2 출력 클록 신호(CLKB, CLKBB)를 지속적으로 래치 회로(416)에 제공할 수 있다. 또한, 도 9의 DAC(300)와 비교하여 대체 경로(424)는 제3 낸드 게이트(NAND3)가 생략되고, 제1 클록 신호(CLK)는 직접 제14 인버터(IV14)에 제공될 수 있다. 이에 따라, 클록 출력 회로(424)는 제1 클록 신호(CLK)로부터 생성된 제1 및 제2 더미 클록 신호(CLKB_A, CLKB_B)를 지속적으로 래치 회로(426)에 제공할 수 있다.
또한, 도 9의 DAC(300)와 비교하여 경로 선택기(430)의 제3 플립 플롭(FF3')은 제2 클록 신호(CLK_E)의 라이징 엣지에서 비교 결과 신호(RS)과 위상이 반대인 신호를 토글링 제어신호(CS_DTS)로서 데이터 토글링 회로(422)에 제공할 수 있다.
정리하면, 도 10b의 DAC(400)에서는 래치 회로들(416, 426)에는 지속적으로 제1 클록 신호(CLK)로부터 생성된 클록 신호들이 제공될 수 있으며, 토글링 제어신호(CS_DTS)를 통해 본 개시의 예시적 실시예에 따른 대체 경로(422)의 내부 토글링 동작이 제어될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 DAC의 동작을 설명하기 위한 순서도이다.
도 11을 참조하면, 단계 S200에서 DAC는 DAC가 포함된 장치의 상태(예를 들면, 배터리 상태, 통신 상태) 등에 의해 소정의 동작 모드로 전환될 수 있다. 단계 S210에서 DAC는 저전력 모드로 전환되었는지 여부를 판별할 수 있다. 단계 S210이 'YES'인 때에 DAC는 대체 경로들을 비활성화시킬 수 있다. 단계 S210이 'NO'인 때에 DAC는 대체 경로들을 활성화시킬 수 있다.
일부 실시예에 있어서, DAC는 장치의 통신 상태가 임계치 이상으로 좋은 때에 대체 경로들을 비활성화시킬 수 있고, 장치의 통신 상태가 임계치 미만으로 좋지 않은 때에 대체 경로들을 활성화시킬 수 있다. 또한, DAC는 장치의 통신 상태 및 동작 모드를 복합적으로 고려하여 대체 경로들을 활성화 또는 비활성화시킬 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 DAC(500)를 나타내는 블록도이다.
도 12를 참조하면, DAC(500)는 열 복호기(510), 열 경로 배열(520), 행 복호기(530), 행 경로 배열(540) 및 전류 셀 매트릭스(550)를 포함할 수 있다. 열 복호기(510)는 복수의 열 디지털 데이터(DD_col)를 수신하여 온도계 코드 기반의 디지털 데이터로 복호하고, 복호된 복수의 열 디지털 데이터를 열 경로 배열(520)에 제공할 수 있다. 열 경로 배열(520)은 도 1 내지 도 11에서 전술된 본 개시의 예시적 실시예들에 따른 복수의 대체 경로들(522)을 포함할 수 있다. 열 경로 배열(520)은 전류 셀 매트릭스(550)에 포함된 전류 셀들을 제어하기 위한 열방향 셀 제어신호들을 전류 셀 매트릭스(550)에 제공할 수 있다. 행 복호기(530)는 복수의 행 디지털 데이터(DD_row)를 수신하여 온도계 코드로 복호하고, 복호된 복수의 로우 디지털 데이터를 행 경로 배열(540)에 제공할 수 있다. 행 경로 배열(540)은 도 1 내지 도 12에서 전술된 본 개시의 예시적 실시예들에 따른 복수의 대체 경로들(542)을 포함할 수 있다. 행 경로 배열(540)은 전류 셀 매트릭스(550)에 포함된 전류 셀들을 제어하기 위한 행방향 셀 제어신호들을 전류 셀 매트릭스(550)에 제공할 수 있다. 전류 셀 매트릭스(550)는 열방향 셀 제어신호들 및 행방향 셀 제어신호들을 기반으로 다양한 크기의 전류들을 출력할 수 있으며, 출력된 전류들은 아날로그 신호를 생성하는데에 이용될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 전자 장치(1000)를 나타내는 블록도이다.
도 13을 참조하면, 전자 장치(1000)는 애플리케이션 프로세서(1010), 송수신기(1020), 메모리(1030), 디스플레이(1040), 입출력 장치(1050) 및 센서(1060)를 포함할 수 있다.
전자 장치(1000)는 송수신기(1020)를 통해 외부와 통신할 수 있다. 송수신기(1020)는 예를 들어, 유선 근거리 통신망(Local Area Network; LAN), 블루투스(Bluetooth), Wi-fi(Wireless Fidelity), Zigbee와 같은 무선근거리 통신 인터페이스, PLC(Power Line Communication) 또는 3G(3rd Generation), LTE (Long Term Evolution), 5G, NR, 차세대 통신 등 이동 통신망(Mobile cellular network)에 접속 가능한 모뎀 통신 인터페이스일 수 있다. 송수신기(1020)는 전술한 본 개시의 실시예들에 따른 DAC를 포함할 수 있다.
애플리케이션 프로세서(1010)는 전자 장치(1000)의 전반적인 동작 및 전자 장치(1000)의 구성들의 동작을 제어할 수 있다. 애플리케이션 프로세서(1010)는 다양한 연산을 수행할 수 있다. 일부 실시예에 따라, 애플리케이션 프로세서(1010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다.
디스플레이(1040)는 전자 장치(1000)의 내부 상태정보를 표시할 수 있다. 디스플레이(1040)는 터치 센서(미도시)를 포함할 수 있다. 또한, 디스플레이(1040)는 사용자 인터페이스(user interface)를 위한 입력 또는 출력기능 및 외관을 포함할 수 있다. 사용자는 터치센서 및 사용자 인터페이스를 통하여 전자 장치(1000)를 제어할 수 있다.
입출력 장치(1050)는 터치패드, 키패드, 입력 버튼 등과 같은 입력 수단 및 디스플레이, 스피커 등과 같은 출력 수단을 포함할 수 있다. 메모리(1030)는 전자 장치(1000)를 제어하는 명령어 코드, 제어 데이터 또는 사용자 데이터를 저장할 수 있다. 메모리(1030)는 휘발성 메모리(volatile memory) 또는 불휘발성 메모리(nonvolatile memory) 중 적어도 하나를 포함할 수 있다.
센서(1060)는 예를 들어, 이미지를 센싱하는 이미지 센서일 수 있다. 센서(1060) 애플리케이션 프로세서(1010)에 연결되어, 생성된 이미지 정보를 애플리케이션 프로세서(1010)로 전송할 수 있다. 센서(1060)는 신체 정보(biometric information)를 감지하는 바이오 센서일 수 있다. 센서(1060)는 조도(illuminance) 센서, 음향 센서, 가속도 센서 등과 같은 임의의 센서일 수 있다.
전자 장치(1000)는 내부 전력 공급을 위하여 배터리를 내장하거나 외부에서 전력을 공급받는 전원 공급부를 더 포함할 수 있다. 또한, 전자 장치(1000)는 저장 장치를 더 포함할 수 있다. 저장 장치는 하드디스크(HDD), 솔리드 스테이트 디스크(SSD, Solid State Disk), eMMC(embedded Multi Media Card), UFS(Universal Flash Storage)와 같은 불휘발성 매체일 수 있다. 저장 장치는 입출력 장치(1050)를 통해 제공된 사용자의 정보 및 센서(1060)를 통해 수집된 센싱 정보들을 저장할 수 있다.
전자 장치(1000)의 상기 구성 요소들, 예컨대 애플리케이션 프로세서(1010), 송수신기(1020), 메모리(1030), 디스플레이(1040) 및 입출력 장치(1050) 및 센서(1060) 중 적어도 일부에서 디지털-아날로그 변환을 위한 DAC를 포함할 수 있으며, DAC는 본 개시의 실시예들이 적용된 것일 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 DAC를 구비하는 통신 기기들을 나타내는 도면이다.
도 14를 참조하면, 가정용 기기(2100), 가전(2120), 엔터테인먼트 기기(2140) 및 AP(Access Point)(2200)는 본 개시의 실시예들에 따른 아날로그-디지털 변환 동작을 수행하는 DAC를 각각 포함할 수 있다. 일부 실시예들에서, 가정용 기기(2100), 가전(2120), 엔터테인먼트 기기(2140) 및 AP(2200)는 IoT(Internet of Things) 네트워크 시스템을 구성할 수 있다. 도 14에 도시된 통신 기기들은 예시일 뿐이며, 도 14에 도시되지 아니한 다른 통신 기기들에도 본 개시의 예시적 실시예에 따른 DAC가 포함될 수 있는 점은 이해될 것이다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 이용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 이용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 이용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. RF(Radio Frequency) 신호를 송수신하는 장치에 있어서,
    디지털 신호를 아날로그 신호로 변환하도록 구성된 디지털-아날로그 변환기(Digital to Analog Converter; 이하, DAC);
    상기 아날로그 신호를 증폭하도록 구성된 전력 증폭기; 및
    증폭된 상기 아날로그 신호를 상기 RF 신호로서 외부로 출력하도록 구성된 안테나를 포함하며,
    상기 DAC는,
    상기 아날로그 신호를 생성하기 위한 복수의 전류 셀들을 포함하는 전류 셀 매트릭스;
    상기 디지털 신호를 기반으로 상기 복수의 전류 셀들의 온/오프를 제어하도록 구성된 복수의 일반 경로들; 및
    상기 디지털 신호의 패턴을 기반으로 선택적인 전력 소모를 발생시키도록 구성된 복수의 대체 경로들을 포함하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서,
    상기 디지털 신호는, 복수의 디지털 데이터를 포함하고,
    상기 복수의 대체 경로들 각각은,
    제1 래치 회로; 및
    자신에 대응되는 디지털 데이터의 천이 여부를 기반으로 토글되는 더미 데이터를 선택적으로 상기 제1 래치 회로로 출력하도록 구성된 데이터 토글링 회로를 포함하는 것을 특징으로 하는 장치.
  3. 제2항에 있어서,
    상기 복수의 일반 경로들 각각은,
    제2 래치 회로; 및
    자신에 대응되는 디지털 데이터를 상기 제2 래치 회로로 출력하도록 구성된 데이터 출력 회로를 포함하고,
    상기 제1 래치 회로는, 상기 제2 래치 회로로부터 복제되고,
    상기 데이터 토글링 회로는, 상기 데이터 출력 회로로부터 복제된 것을 특징으로 하는 장치.
  4. 제2항에 있어서,
    상기 데이터 토글링 회로는, 상기 수신된 디지털 데이터의 현재 레벨과 이전 레벨이 동일한 때에, 상기 토글되는 더미 데이터를 상기 제1 래치 회로로 출력하고, 상기 수신된 디지털 데이터의 현재 레벨과 이전 레벨이 상이한 때에, 일정한 레벨의 상기 더미 데이터를 상기 제1 래치 회로로 출력하도록 구성된 것을 특징으로 하는 장치.
  5. 제2항에 있어서,
    상기 제1 래치 회로의 적어도 하나의 출력단은, 플로팅 상태인 것을 특징으로 하는 장치.
  6. 제2항에 있어서,
    상기 복수의 대체 경로들 각각은,
    상기 수신된 입력 데이터의 천이 여부를 기반으로 더미 클록 신호를 선택적으로 상기 제1 래치 회로로 출력하도록 구성된 제1 클록 출력 신호를 더 포함하는 것을 특징으로 하는 장치.
  7. 제1항에 있어서,
    상기 복수의 일반 경로들은, 상기 복수의 대체 경로들과 일대일 대응되는 것을 특징으로 하는 장치.
  8. 제1항에 있어서,
    상기 복수의 일반 경로들의 개수는, 상기 복수의 대체 경로들의 개수보다 많은 것을 특징으로 하는 장치.
  9. 제1항에 있어서,
    상기 복수의 대체 경로들은, 상기 장치의 저전력 모드에서 비활성화되도록 구성된 것을 특징으로 하는 장치.
  10. 제1항에 있어서,
    상기 장치는, 직접 RF 합성 구조(direct RF synthesis architecture)로 구현되고,
    상기 DAC는,
    상기 RF 신호의 주파수 대역에 부합하는 주파수를 갖는 클록 신호를 기반으로 동작하도록 구성된 것을 특징으로 하는 장치.
  11. 제1항에 있어서,
    상기 복수의 대체 경로들 각각에 포함된 제1 래치 회로에 전달된 데이터가 토글되는 구간은, 상기 복수의 일반 경로들 각각에 포함된 제2 래치 회로에 전달된 데이터가 토글되는 구간과 상이한 것을 특징으로 하는 장치.
  12. 제1항에 있어서,
    상기 DAC는, 초기 디지털 신호를 온도계 코드(thermometer code) 형식의 상기 디지털 신호로 복호화하도록 구성된 데이터 복호기를 더 포함하는 것을 특징으로 하는 장치.
  13. 복수의 디지털 데이터를 포함하는 디지털 신호를 아날로그 신호로 변환하도록 구성된 디지털-아날로그 변환기(이하, DAC)에 있어서,
    n진수(단, n은 2 이상의 정수) 디지털 데이터를 온도계 코드 기반의 상기 복수의 디지털 데이터로 복호화하도록 구성된 데이터 복호기;
    상기 아날로그 신호를 생성하기 위한 복수의 전류 셀들을 포함하는 전류 셀 매트릭스;
    제1 더미 데이터에 대한 토글링을 발생시키기 위한 제1 래치 회로가 구비된 제1 대체 경로;
    상기 복수의 전류 셀들 중 제1 전류 셀의 온/오프를 제어하기 위한 제2 래치 회로가 구비된 제1 일반 경로; 및
    상기 복수의 디지털 데이터 중 제1 디지털 데이터의 패턴을 기반으로 상기 제1 대체 경로 및 상기 제1 일반 경로 중 적어도 하나를 제어하도록 구성된 제1 경로 선택기를 포함하는 DAC.
  14. 제13항에 있어서,
    상기 제1 경로 선택기는,
    상기 제1 디지털 데이터의 현재 레벨과 이전 레벨이 동일한 때에, 상기 제1 래치 회로에 전달된 상기 더미 데이터가 토글되도록 상기 제1 대체 경로를 제어하고,
    상기 제1 디지털 데이터의 현재 레벨과 이전 레벨이 상이한 때에, 상기 제2 래치 회로에 전달되어 상기 제1 전류 셀에 셀 제어신호로서 제공되는 일반 데이터가 토글되도록 상기 제1 일반 경로를 제어하도록 구성된 것을 특징으로 하는 DAC.
  15. 제13항에 있어서,
    제2 더미 데이터에 대한 토글링을 발생시키기 위한 제3 래치 회로가 구비된 제2 대체 경로;
    상기 복수의 전류 셀들 중 제2 전류 셀의 온/오프를 제어하기 위한 제4 래치 회로가 구비된 제2 일반 경로; 및
    상기 복수의 디지털 데이터 중 제2 디지털 데이터의 패턴을 기반으로 상기 제2 대체 경로 및 상기 제2 일반 경로 중 적어도 하나를 제어하도록 구성된 제2 경로 선택기를 더 포함하는 것을 특징으로 하는 DAC.
  16. 제13항에 있어서,
    상기 복수의 디지털 데이터 중 제2 디지털 데이터를 기반으로 상기 복수의 전류 셀들 중 제2 전류 셀의 온/오프를 제어하도록 구성된 제2 일반 경로를 더 포함하는 것을 특징으로 하는 DAC.
  17. 제13항에 있어서,
    상기 제1 경로 선택기는,
    상기 제1 디지털 데이터의 현재 레벨 및 이전 레벨을 비교하여 비교 결과 신호를 생성하도록 구성된 비교 회로; 및
    상기 비교 결과 신호로부터 제1 및 제2 경로선택 신호를 생성하여 상기 제1 대체 경로 및 상기 제1 일반 경로에 각각 제공하도록 구성된 플립 플롭을 포함하는 것을 특징으로 하는 DAC.
  18. 복수의 디지털 데이터를 포함하는 디지털 신호를 아날로그 신호로 변환하도록 구성된 디지털-아날로그 변환기(이하, DAC)에 있어서,
    상기 아날로그 신호를 생성하기 위한 복수의 전류 셀들을 포함하는 전류 셀 매트릭스;
    상기 복수의 전류 셀들과 연결되고, 상기 복수의 디지털 데이터를 기반으로 상기 복수의 전류 셀들의 온/오프를 제어하도록 구성된 복수의 일반 경로들; 및
    상기 복수의 디지털 데이터 각각의 패턴을 기반으로 복수의 더미 데이터에 대한 내부 토글링 동작을 선택적으로 수행하도록 구성된 복수의 대체 경로들을 포함하는 DAC.
  19. 제18항에 있어서,
    상기 복수의 대체 경로들 각각은,
    상기 복수의 일반 경로들 중 자신과 대응되는 일반 경로의 내부에서 상기 온/오프 제어를 위한 일반 데이터와 자신의 더미 데이터가 토글되는 구간이 상이하도록 구성된 것을 특징으로 하는 DAC.
  20. 제18항에 있어서,
    상기 복수의 대체 경로들 각각은,
    상기 복수의 디지털 데이터 중 자신과 대응되는 디지털 데이터의 현재 레벨과 이전 레벨이 동일한 때에, 상기 내부 토글링 동작을 수행하도록 구성된 것을 특징으로 하는 DAC.
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