KR102110716B1 - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

Info

Publication number
KR102110716B1
KR102110716B1 KR1020190091635A KR20190091635A KR102110716B1 KR 102110716 B1 KR102110716 B1 KR 102110716B1 KR 1020190091635 A KR1020190091635 A KR 1020190091635A KR 20190091635 A KR20190091635 A KR 20190091635A KR 102110716 B1 KR102110716 B1 KR 102110716B1
Authority
KR
South Korea
Prior art keywords
film
oxide
oxide film
oxide semiconductor
addition
Prior art date
Application number
KR1020190091635A
Other languages
English (en)
Other versions
KR20190091433A (ko
Inventor
마사후미 노무라
겐이찌 오까자끼
도시유끼 미야모또
다까시 하모찌
슌뻬이 야마자끼
？뻬이 야마자끼
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20190091433A publication Critical patent/KR20190091433A/ko
Application granted granted Critical
Publication of KR102110716B1 publication Critical patent/KR102110716B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous

Abstract

본 발명은 산화물 반도체를 사용한 반도체 장치에 있어서, 더 우수한 게이트 절연막을 갖는 반도체 장치를 제공한다. 또한 현재 실용화되어 있는 양산 기술의 막 구성, 프로세스 조건, 또는 생산 장치 등을 변경할 필요성이 적고, 반도체 장치에 안정적인 전기 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제공한다. 또한 상기 반도체 장치의 제작 방법을 제공한다.
게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 산화물 반도체막을 갖고, 게이트 절연막은 질화산화 실리콘막과, 질화산화 실리콘막 위에 형성된 산화질화 실리콘막과, 산화질화 실리콘막 위에 형성된 금속 산화막을 포함하고, 금속 산화막 위에 산화물 반도체막이 접촉하도록 형성되는 것을 특징으로 한다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한 본 명세서에 있어서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있으나, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 트랜지스터에 사용되는 반도체 박막으로서, 전자 캐리어 농도가 1018/cm3미만인 인듐(In), 갈륨(Ga) 및 아연(Zn)을 함유한 비정질 산화물을 사용한 트랜지스터가 기재되어 있다(예를 들어, 특허문헌 1 참조).
한편, 트랜지스터의 성능을 좌우하는 막으로서, 반도체 박막 이외에도 게이트 절연막을 들 수 있다. 게이트 절연막에 요구되는 성능으로서, 예를 들어 임계값 전압이 낮다는 점, 절연 내압이 높다는 점, 반도체 박막과의 계면 특성이 우수하다는 점 등을 들 수 있다. 실리콘계 반도체 재료를 반도체 박막으로서 사용하는 경우에는, 실리콘계 반도체 재료와의 계면 특성이 우수한 산화 실리콘막이 사용된다.
또한 실리콘계 반도체 재료를 반도체 박막으로서 사용한 경우, 상부 게이트(top-gate) 구조의 트랜지스터에 있어서, 산화 실리콘막과 질화 실리콘막의 적층으로 구성된 게이트 절연막이 기재되어 있다(예를 들어, 특허문헌 2 참조).
질화 실리콘막과 산화 실리콘막을 적층한 게이트 절연막에서는 산화 실리콘막의 유전율보다 유전율이 높은 질화 실리콘막을 게이트 절연막의 일부에 사용할 수 있기 때문에, 산화 실리콘막 단층 구조의 게이트 절연막과 비교하여, 동등한 정전 용량을 얻는 데에 필요한 막 두께를 두껍게 할 수 있다. 게이트 절연막의 두께를 두껍게 함으로써, 절연 내압의 저하를 억제할 수 있고, 또 절연 내압의 향상을 도모할 수 있다.
일본국 특개2006-165528호 공보 일본국 특개2006-229185호 공보
산화물 반도체를 사용한 반도체 장치를 대량 생산(이하에서 ‘양산’이라고 약기함)하는 경우에, 개발 비용 및 개발 속도를 고려하면, 현재 실용화되어 있는 양산 기술인 비정질 실리콘이나 다결정 실리콘 등 실리콘계 반도체 재료를 반도체 박막으로서 사용하는 막 구성, 프로세스 조건, 또는 생산 장치 등을 이용하는 것이 바람직하다.
그러나, 산화물 반도체의 캐리어 생성 메커니즘은 실리콘계 반도체 재료와 크게 다르며, 이 산화물 반도체가 갖는 특유의 물성이 트랜지스터의 특성 또는 트랜지스터의 신뢰성에 큰 영향을 미친다.
특히 실리콘계 반도체 재료를 반도체 박막으로서 사용한 반도체 장치의 게이트 절연막은 산화물 반도체를 사용한 반도체 장치에 적용하기에는 상기 산화물 반도체와의 계면 특성을 충분히 만족하는 구성이 아니었다. 그러므로, 산화물 반도체를 사용한 반도체 장치에서, 더 우수한 게이트 절연막의 개발이 기대되고 있다.
이러한 문제를 감안하여, 산화물 반도체를 사용한 반도체 장치에 있어서, 더 우수한 게이트 절연막을 갖는 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또한 현재 실용화되어 있는 양산 기술의 막 구성, 프로세스 조건, 또는 생산 설비 등을 변경할 필요성이 적고, 반도체 장치에 안정적인 전기 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또한 상기 반도체 장치의 제작 방법을 제공하는 것을 목적 중 하나로 한다.
산화물 반도체막을 포함한 반도체 장치에 있어서, 산화물 반도체막에 접촉하는 하지막으로서 금속 산화막을 형성한다. 금속 산화막은 산화물 반도체막을 구성하는 원소와 같은 족에 속하는 원소를 함유한 재료로 형성한다. 금속 산화막과 산화물 반도체막의 계면은 같은 족에 속하는 원소를 함유한 구성이 되기 때문에, 계면 특성이 매우 안정적이다. 또한 금속 산화막은 외부로부터의 물이나 수소의 침입을 억제할 수 있다.
또한 산화물 반도체막을 포함한 반도체 장치에 있어서, 하부 게이트(bottom-gate) 구조의 트랜지스터를 구성하면, 산화물 반도체막의 하지막은 게이트 절연막이 된다. 즉 산화물 반도체막의 하지막으로서 금속 산화막을 형성함으로써, 계면 특성이 매우 안정되어 더 우수한 게이트 절연막을 제공할 수 있다. 더 자세한 내용은 다음과 같다.
본 발명의 일 형태는 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 산화물 반도체막을 갖고, 게이트 절연막은 질화산화 실리콘막과, 질화산화 실리콘막 위에 형성된 산화질화 실리콘막과, 산화질화 실리콘막 위에 형성된 금속 산화막을 포함하고, 금속 산화막 위에 산화물 반도체막이 접촉하도록 형성되는 것을 특징으로 하는 반도체 장치이다.
질화산화 실리콘막, 산화질화 실리콘막, 금속 산화막, 산화물 반도체막의 순서로 게이트 절연막을 구성함으로써, 각 계면에서의 성질이 양호하고 계면 특성이 매우 우수한 구성이 이루어진다. 이와 같이 질화산화 실리콘막으로부터 금속 산화막까지 단계적인 막 구성으로 함으로써, 임계값 전압이 낮고, 절연 내압이 높고 산화물 반도체막과의 계면 특성이 우수한 양질의 게이트 절연막을 형성할 수 있다. 또한 질화산화 실리콘막 및 산화질화 실리콘막은 종래의 실리콘계 반도체 재료에 사용되어 온 막 구성, 프로세스 조건, 또는 생산 설비 등을 이용할 수 있기 때문에 바람직하다.
또한 산화물 반도체막이 금속 산화막 위에 형성됨으로써 상기 산화물 반도체막의 결정성이 향상되기 때문에 바람직하다. 예를 들어, 산화질화 실리콘막과 산화물 반도체막이 접촉되는 구성으로 게이트 절연막을 형성한 경우에는 산화질화 실리콘막은 산화물 반도체막과 다른 종류의 재료이기 때문에, 산화물 반도체막의 계면 근방에서 결정화를 저해하는 요인이 될 수 있다. 한편, 금속 산화막은 산화물 반도체막과 같은 족에 속하는 원소를 함유하기 때문에, 산화물 반도체막의 계면 근방에서도 결정화를 저해하지 않는다.
또한 상기 구성에 있어서, 산화물 반도체막 위에 추가적으로 소스 전극 및 드레인 전극과, 산화물 반도체막, 소스 전극, 및 드레인 전극 위의 보호막을 구비하여도 좋다.
또한 상기 구성에 있어서, 금속 산화막은 산화 알루미늄막이며, 산화 알루미늄막은 막 밀도가 3.2g/cm3이상, 바람직하게는 3.6g/cm3이상이면 좋다.
금속 산화막으로서 산화 알루미늄막을 사용하고, 상기 산화 알루미늄막의 막 밀도를 상술한 값으로 함으로써, 하방으로 형성된 질화산화 실리콘막 또는 산화질화 실리콘막에 함유된 물이나 수소의 투과를 억제할 수 있다. 즉 금속 산화막은 상기 금속 산화막 위에 형성된 산화물 반도체막에 하방으로부터 물이나 수소가 침입하는 것을 억제할 수 있다.
또한 본 발명의 다른 일 형태는 유리 기판 위에 게이트 전극을 형성하는 공정과, 게이트 전극 위에 질화산화 실리콘막을 형성하는 공정과, 질화산화 실리콘막 위에 산화질화 실리콘막을 형성하는 공정과, 산화질화 실리콘막 형성 후에 열처리하는 공정과, 산화질화 실리콘막 위에 금속 산화막을 형성하는 공정과, 금속 산화막 위에 산화물 반도체막을 형성하는 공정을 갖고, 질화산화 실리콘막과 산화질화 실리콘막은 진공중에서 연속적으로 형성하고, 금속 산화막과 산화물 반도체막은 진공중에서 연속적으로 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
질화산화 실리콘막과 산화질화 실리콘막을 진공중에서 연속적으로 형성함으로써, 계면에 불순물이 혼입하는 것을 억제할 수 있다. 또한 금속 산화막과 산화물 반도체막을 진공중에서 연속적으로 형성함으로써, 계면에 불순물이 혼입하는 것을 억제하고, 산화물 반도체막을 가열하여 형성함으로써, 상기 산화물 반도체막을 금속 산화막과의 계면으로부터 결정화시킬 수 있다.
또한 본 발명의 다른 일 형태는 유리 기판 위에 게이트 전극을 형성하는 공정과, 게이트 전극 위에 질화산화 실리콘막을 형성하는 공정과, 질화산화 실리콘막 위에 산화질화 실리콘막을 형성하는 공정과, 산화질화 실리콘막 형성 후에 열처리하는 공정과, 산화질화 실리콘막 위에 금속 산화막을 형성하는 공정과, 금속 산화막 위에 산화물 반도체막을 형성하는 공정과, 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 공정과, 소스 전극 및 드레인 전극 형성 후에 보호막을 형성하는 공정을 갖고, 질화산화 실리콘막과 산화질화 실리콘막은 진공중에서 연속적으로 형성하고, 금속 산화막과 산화물 반도체막은 진공중에서 연속적으로 형성하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한 상술한 각 구성에 있어서, 질화산화 실리콘막은 산화질화 실리콘막보다 두께가 두꺼우면 바람직하다.
질화산화 실리콘막의 두께를 산화질화 실리콘막의 두께보다 두껍게 함으로써, 게이트 전극의 단차부 등에 기인한 요철의 피복성을 향상시킬 수 있다. 또한 상기 구성으로 함으로써, 산화 실리콘막 단층 또는 산화질화 실리콘막 단층과 동등한 정전 용량을 얻는 데에 필요한 막 두께가 더 두껍게 되어, 절연 내압의 저하를 억제할 수 있다.
또한 상술한 각 구성에 있어서, 산화물 반도체막은 인듐, 아연, 갈륨, 지르코늄, 주석, 가돌리늄, 티타늄, 및 세륨의 산화물 중에서 선택된 적어도 한 종류를 함유한 구성이 바람직하다. 특히 인듐 및 아연 중 하나를 함유한 산화물이면 적합하다.
또한 상술한 각 구성에 있어서, 금속 산화막은 알루미늄, 아연, 및 갈륨의 산화물 중에서 선택된 적어도 한 종류를 함유한 구성이 바람직하다.
또한 상술한 각 구성에 있어서, 열처리는 질소 분위기하 또는 진공중에서 200℃ 이상 450℃ 이하의 온도이면 바람직하다. 또한 본 명세서 등에 있어서 진공중이란 적어도 대기압보다 감압된 상태이며, 예를 들어 1.0×10-1Pa이하로 할 수 있다.
산화물 반도체를 사용한 반도체 장치에 있어서, 더 우수한 게이트 절연막을 갖는 반도체 장치를 제공할 수 있다. 또한 현재 실용화되어 있는 양산 기술의 막 구성, 프로세스 조건, 또는 생산 설비 등을 변경할 필요성이 적고, 반도체 장치에 안정적인 전기 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한 상기 반도체 장치의 제작 방법을 제공할 수 있다.
도 1a 및 도 1b는 반도체 장치의 일 형태의 단면을 설명하기 위한 도면.
도 2a 내지 도 2c는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 3a 내지 도 3c는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 4a 내지 도 4c는 반도체 장치의 일 형태의 평면을 설명하기 위한 도면.
도 5는 반도체 장치의 일 형태의 단면을 설명하기 위한 도면.
도 6은 반도체 장치의 일 형태의 단면을 설명하기 위한 도면.
도 7a 내지 도 7f는 전자 기기를 설명하기 위한 도면.
도 8a 및 도 8b는 실시예 1의 금속 산화막의 일례를 설명하기 위한 도면.
도 9는 산화 알루미늄막의 밀도 측정의 결과를 도시한 도면.
도 10a 및 도 10b는 실시예 1의 금속 산화막의 일례를 설명하기 위한 도면.
도 11a 및 도 11b는 SIMS 분석의 측정 결과를 도시한 도면.
도 12a 및 도 12b는 실시예 1의 금속 산화막의 일례를 설명하기 위한 도면.
도 13a 및 도 13b는 TDS 분석의 측정 결과를 도시한 도면.
도 14a 및 도 14b는 본 발명의 일 형태인 트랜지스터의 평면 및 단면을 도시한 도면.
도 15는 본 발명의 일 형태인 트랜지스터의 전기 측정 결과를 도시한 도면.
이하에서 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명하기로 한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한 본 발명은 이하에 제시되는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
이하에서 설명하는 실시형태에 있어서, 동일한 것을 가리키는 부호는 다른 도면 간에서 공통적으로 사용하는 경우가 있다. 또한 도면에 도시한 구성 요소, 즉 층이나 영역 등의 두께, 폭, 상대적인 위치 관계 등은 실시형태에서 설명하는 데에 명확하게 하기 위해서 과장되어 도시된 경우가 있다.
또한 본 명세서 등에 있어서, ‘전극’이나 ‘배선’이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, ‘전극’은 ‘배선’의 일부분으로서 사용될 수 있고, 그 반대도 역시 마찬가지이다. 또한, ‘전극’이나 ‘배선’이라는 용어는 복수의 ‘전극’이나 ‘배선’이 일체가 되어 형성되는 경우 등도 포함한다.
또한 본 명세서 등에 있어서, 질화산화 실리콘막이란 질소와 산소와 실리콘을 성분으로서 함유하고, 질소의 함유량이 산소의 함유량보다 많은 막을 가리킨다. 또한 산화질화 실리콘막이란 산소와 질소와 실리콘을 성분으로서 함유하고, 산소의 함유량이 질소의 함유량보다 많은 막을 가리킨다.
또한, ‘소스’나 ‘드레인’의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바뀔 수 있다. 따라서, 본 명세서 등에서는 ‘소스’나 ‘드레인’의 용어는 바꿔 사용할 수 있다.
(실시형태 1)
본 실시형태에서는 반도체 장치의 일 형태를 도 1a 및 도 1b를 사용하여 설명한다. 본 실시형태에서는 산화물 반도체막을 갖는 반도체 장치의 단면도를 제시한다.
도 1a에 도시한 반도체 장치는 기판(102)과, 기판(102) 위에 형성된 하지 절연막(104)과, 하지 절연막(104) 위에 형성된 게이트 전극(106)과, 하지 절연막(104) 및 게이트 전극(106) 위에 형성된 질화산화 실리콘막(108)과, 질화산화 실리콘막(108) 위에 형성된 산화질화 실리콘막(110)과, 산화질화 실리콘막(110) 위에 형성된 금속 산화막(112)과, 금속 산화막(112) 위에 형성된 산화물 반도체막(114)을 갖는다.
또한 질화산화 실리콘막(108)과, 산화질화 실리콘막(110)과, 금속 산화막(112)으로 게이트 절연막(130)을 구성한다.
또한 산화질화 실리콘막(110)은 질화산화 실리콘막(108)보다 막 두께가 얇다. 질화산화 실리콘막(108)은 단차부 등에서 산화질화 실리콘막(110)보다 피복성이 양호하다. 즉 하방으로 형성된 게이트 전극(106)의 요철을 단절 없이 피복할 수 있다. 또한 질화산화 실리콘막(108)은 산화질화 실리콘막(110)보다 유전율이 높기 때문에, 산화 실리콘막 단층 또는 산화질화 실리콘막 단층과 동등한 정전 용량을 얻는 데에 필요한 막 두께를 크게 할 수 있다. 즉 산화질화 실리콘막(110)보다 질화산화 실리콘막(108)을 두껍게 형성할 수 있다.
금속 산화막(112)은 산화물 반도체막(114)을 구성하는 원소 중 하나와 같은 족에 속하는 12족 원소, 13족 원소, 또는 13족 원소와 같은 성질을 나타내는 3족 원소를 함유한 재료로 형성한다. 예를 들어, 산화물 반도체막(114)이 인듐 및 아연의 산화물을 함유한 산화물 반도체 재료인 경우, 금속 산화막(112)은 아연과 같은 족에 속하는 원소, 즉 12족 원소로 이루어진 절연성 금속 산화막, 또는 인듐과 같은 족에 속하는 원소, 즉 13족 원소, 또는 13족 원소와 같은 성질을 나타내는 3족 원소로 이루어진 절연성 금속 산화막을 사용하는 것이 바람직하다. 3족 원소로서 란탄계 원소, 예를 들어 세륨이나 가돌리늄을 사용하면 바람직하다. 산화 알루미늄막, 산화 갈륨막, 산화 아연막은 금속 산화막(112)에 적합한 일례로서 선택할 수 있다.
또한 금속 산화막(112)은 특히 막 밀도가 3.2g/cm3이상, 더 바람직하게는 막 밀도가 3.6g/cm3이상인 산화 알루미늄막을 사용하면 좋다. 금속 산화막(112)으로서 산화 알루미늄막을 사용하고, 상기 산화 알루미늄막의 막 밀도를 상술한 값으로 함으로써, 외부로부터 수분 및 수소가 침입하는 것을 억제할 수 있다.
즉 본 실시형태에 있어서, 금속 산화막(112)은 산화질화 실리콘막(110)의 표면에 부착된 흡착 수분, 또는 금속 산화막(112)의 하방으로 형성된 산화질화 실리콘막(110) 및 질화산화 실리콘막(108) 상기 금속 산화막(112) 위의 산화물 반도체막(114) 내에 침입하는 것을 억제할 수 있다.
또한 질화산화 실리콘막(108), 산화질화 실리콘막(110), 금속 산화막(112), 산화물 반도체막(114)의 순서로 구성함으로써, 각 계면에서의 성질이 양호하고 계면 특성이 매우 우수하다. 이와 같이 질화산화 실리콘막(108)으로부터 금속 산화막(112)까지 단계적인 막 구성으로 함으로써, 임계값 전압이 낮고, 절연 내압이 높고, 산화물 반도체막과의 계면 특성이 우수한 양질의 게이트 절연막(130)을 형성할 수 있다. 또한 질화산화 실리콘막(108) 및 산화질화 실리콘막(110)은 종래의 실리콘계 반도체 재료에 사용되어 온 막 구성, 프로세스 조건, 또는 생산 설비 등을 이용할 수 있기 때문에 바람직하다.
또한 산화물 반도체막(114)이 금속 산화막(112) 위에 형성됨으로써 산화물 반도체막(114)의 결정성이 향상되기 때문에 바람직하다. 예를 들어, 산화질화 실리콘막(110)과 산화물 반도체막(114)이 접촉하는 구성으로 게이트 절연막을 형성한 경우에는 산화질화 실리콘막(110)은 산화물 반도체막(114)과 다른 종류의 재료이기 때문에, 산화물 반도체막(114)의 계면 근방에서 결정화를 저해하는 요인이 될 수 있다. 한편, 금속 산화막(112)은 산화물 반도체막(114)과 같은 족에 속하는 원소를 함유하기 때문에, 산화물 반도체막(114)의 계면 근방에서도 결정화를 저해하지 않는다.
다음에, 도 1b에 도시한 반도체 장치에 대해서 설명한다.
도 1b에 도시한 반도체 장치는 도 1a에 도시한 반도체 장치에 소스 전극 및 드레인 전극이 형성된 트랜지스터가 형성되고, 상기 트랜지스터 위에 보호막이 형성된 구성이다.
도 1b에 도시한 반도체 장치는 기판(102)과, 기판(102) 위에 형성된 하지 절연막(104)과, 하지 절연막(104) 위에 형성된 게이트 전극(106)과, 하지 절연막(104), 및 게이트 전극(106) 위에 형성된 질화산화 실리콘막(108)과, 질화산화 실리콘막(108) 위에 형성된 산화질화 실리콘막(110)과, 산화질화 실리콘막(110) 위에 형성된 금속 산화막(112)과, 금속 산화막(112) 위에 형성된 산화물 반도체막(114)과, 금속 산화막(112) 및 산화물 반도체막(114) 위에 형성된 소스 전극(116)과, 금속 산화막(112) 및 산화물 반도체막(114) 위에 형성된 드레인 전극(118)과, 산화물 반도체막(114), 소스 전극(116), 및 드레인 전극(118) 위에 형성된 보호막(120)을 갖는다.
또한 질화산화 실리콘막(108)과, 산화질화 실리콘막(110)과, 금속 산화막(112)으로 게이트 절연막(130)을 구성한다.
또한 기판(102), 하지 절연막(104), 게이트 전극(106), 질화산화 실리콘막(108), 산화질화 실리콘막(110), 금속 산화막(112), 산화물 반도체막(114), 소스 전극(116), 및 드레인 전극(118)으로 트랜지스터(150)가 형성된다.
또한 트랜지스터(150)의 게이트 절연막(130)은 도 1a에 도시한 구성과 마찬가지이며, 상술한 기재를 참작함으로써 형성할 수 있다.
또한 소스 전극(116) 및 드레인 전극(118)은 트랜지스터(150)의 소스 전극 및 드레인 전극으로서 기능한다. 본 실시형태에서는 소스 전극(116) 및 드레인 전극(118)으로서 티타늄과 알루미늄과 티타늄의 적층막을 사용할 수 있다. 융점이 높은 티타늄막이 융점이 낮은 알루미늄막을 상하로 끼운 구성으로 함으로써, 내열성이 높은 소스 전극(116) 및 드레인 전극(118)으로 할 수 있다.
보호막(120)은 산화물 반도체막(114)에 물이나 수소가 침입하지 않는 구성이 바람직하다. 또한 보호막(120)은 산화물 반도체막(114)에 산소를 공급할 수 있으면 바람직하고, 예를 들어 보호막(120)으로서는 화학양론적 조성비보다 많은 산소를 함유한 산화 실리콘막 등을 사용하면 적합하다. 화학양론적 조성비보다 많은 산소를 함유한 산화 실리콘막에 의해, 산화물 반도체막(114)에 산소를 공급할 수 있게 되어, 산화물 반도체막(114)의 산소 결손 발생을 방지할 수 있다.
상술한 바와 같이, 본 실시형태에 제시된 산화물 반도체를 사용한 반도체 장치에 있어서, 게이트 절연막을 질화산화 실리콘막, 산화질화 실리콘막, 및 금속 산화막으로 구성한다. 또한 산화물 반도체막은 금속 산화막과 접촉하기 때문에 계면 특성이 양호하다. 또한 금속 산화막은 하방으로부터 침입하는 물이나 수소 등의 불순물이 산화물 반도체막으로 확산되는 것을 억제할 수 있다. 따라서, 산화물 반도체를 사용한 반도체 장치에 있어서, 더 우수한 게이트 절연막을 제공할 수 있다.
또한 게이트 절연막의 구성으로서 질화산화 실리콘막 및 산화질화 실리콘막을 사용함으로써, 현재 실용화되어 있는 양산 기술의 막 구성, 프로세스 조건, 또는 생산 설비 등을 변경할 필요성이 적고, 반도체 장치에 안정적인 전기 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1의 도 1a에 도시한 반도체 장치 및 도 1b에 도시한 반도체 장치의 제작 방법에 대해서 도 2a 내지 도 3c를 사용하여 설명한다. 또한 도 1a 및 도 1b에 도시한 부호와 같은 부호를 사용하고, 그 반복 설명은 생략하기로 한다.
우선 기판(102) 위에 하지 절연막(104)을 형성하고, 하지 절연막(104) 위에 게이트 전극(106)을 형성한다(도 2a 참조).
기판(102)으로서는 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리 등의 유리 재료를 사용한다. 양산하는 데 있어서는, 기판(102)은 제 8 세대(2160mm×2460mm), 제 9 세대(2400mm×2800mm 또는 2450mm×3050mm), 제 10 세대(2950mm×3400mm) 등의 마더 유리를 사용하는 것이 바람직하다. 마더 유리는 처리 온도가 높고, 처리 시간이 길면 대폭 수축되기 때문에, 마더 유리를 사용하여 양산하는 경우, 제작 공정의 열처리는 600℃ 이하, 바람직하게는 450℃ 이하, 더 바람직하게는 350℃ 이하로 수행하는 것이 바람직하다.
하지 절연막(104)으로서는 PE-CVD법 또는 스퍼터링법을 이용하여, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막 중에서 선택된 1층 또는 이들의 적층막을 50nm 이상 600nm 이하의 막 두께로 형성한 것을 사용한다. 하지 절연막(104)에 의해 기판(102) 측으로부터 불순물이 침입하는 것을 억제할 수 있다. 또한 하지 절연막(104)이 필요없는 경우에는 예를 들어, 기판(102)의 표면에 흡착된 수분 및 기판(102)에 함유된 수분이 적은 경우에는 하지 절연막(104)을 형성하지 않는 구성으로 하여도 좋다.
다음에, 하지 절연막(104) 위에 도전막을 형성한 후, 포토리소그래피 공정 및 에칭 공정에 의해 게이트 전극(106)을 형성한다(도 2a 참조). 게이트 전극(106)은 스퍼터링법 등에 의해, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 및 스칸듐 등의 금속 재료, 또는 이들을 함유한 합금 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
다음에, 하지 절연막(104) 및 게이트 전극(106) 위에 질화산화 실리콘막(108) 및 산화질화 실리콘막(110)을 형성한다(도 2b 참조).
질화산화 실리콘막(108)과 산화질화 실리콘막(110)은 PE-CVD 장치를 이용하여 진공중에서 연속적으로 형성할 수 있다. 질화산화 실리콘막(108)과 산화질화 실리콘막(110)을 진공중에서 연속적으로 형성함으로써, 계면에 불순물이 혼입하는 것을 억제할 수 있다.
질화산화 실리콘막(108) 및 산화질화 실리콘막(110)은, 예를 들어 SiH4,N2O,NH3,N2등의 가스를 사용하여 형성할 수 있다. 또한 질화산화 실리콘막(108)은 산화질화 실리콘막(110)보다 막 두께가 두꺼운 것이 바람직하다.
질화산화 실리콘막(108)을 산화질화 실리콘막(110)의 막 두께보다 두껍게 함으로써, 게이트 전극(106)의 단차부 등에 기인한 요철의 피복성을 향상시킬 수 있다. 또한 상기 구성으로 함으로써, 산화 실리콘막 단층 또는 산화질화 실리콘막 단층과 동등한 정전 용량을 얻는 데에 필요한 막 두께가 커지기 때문에, 절연 내압의 저하를 억제할 수 있다.
다음에, 질화산화 실리콘막(108) 및 산화질화 실리콘막(110)이 형성된 기판(102)에 대해 열처리를 수행한다.
또한 열처리로서는 전기로, 또는 저항 발열체 등의 발열체로부터 방사되는 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용할 수 있다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방사되는 빛(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 이용하여 열처리하는 장치이다. 고온 가스에는 아르곤 등의 희(稀)가스, 또는 질소와 같은 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
열처리 온도는 기판(102)으로서 마더 유리를 사용한 경우, 처리 온도가 높고 처리 시간이 길면 대폭 수축되기 때문에, 200℃ 이상 450℃ 이하, 더 바람직하게는 250℃ 이상 350℃ 이하이면 좋다.
또한 열처리를 수행함으로써 질화산화 실리콘막(108)과 산화질화 실리콘막(110) 내의 물이나 수소 등의 불순물을 제거할 수 있다. 또한 상기 열처리에 의해 막 내의 결함 밀도를 저감할 수 있다. 질화산화 실리콘막(108)과 산화질화 실리콘막(110)은 게이트 절연막의 일부로서 기능하기 때문에, 막 내의 불순물 또는 막 내의 결함 밀도가 저감됨으로써, 반도체 장치의 신뢰성이 향상된다. 예를 들어, 반도체 장치의 신뢰성 시험의 하나인 광 음바이어스 스트레스 시험(negative bias stress test with light irradiation)에서의 반도체 장치의 열화를 억제할 수 있다.
또한, 상기 열처리는 나중에 형성되는 금속 산화막(112)을 형성하기 전의 처리로서 수행하여도 좋다. 예를 들어, 질화산화 실리콘막(108) 및 산화질화 실리콘막(110)을 형성한 후, 스퍼터링 장치의 예비 가열실에서 진공중에서 열처리하고 나서, 금속 산화막(112) 및 산화물 반도체막(113)을 형성하여도 좋다.
또한 상기 열처리를 복수회 수행하여도 좋다. 예를 들어, 질화산화 실리콘막(108) 및 산화질화 실리콘막(110)을 형성후, 전기로 등에 의해 질소 분위기중에서 열처리하고 나서 스퍼터링 장치의 예비 가열실에서 진공중에서 열처리한 후, 금속 산화막(112) 및 산화물 반도체막(113)을 형성하여도 좋다.
다음에, 산화질화 실리콘막(110) 위에 금속 산화막(112), 및 산화물 반도체막(113)을 형성한다(도 2c 참조).
금속 산화막(112) 및 산화물 반도체막(113)은 멀티 챔버 구조의 스퍼터링 장치를 이용하여 진공중에서 연속적으로 형성할 수 있다.
또한 금속 산화막(112)을 형성하기 전에 열처리를 수행하는 경우, 멀티 챔버 구조의 스퍼터링 장치를 이용함으로써, 열처리, 금속 산화막(112)의 형성, 및 산화물 반도체막(113)의 형성을 진공중에서 연속적으로 수행할 수 있다.
또한 금속 산화막(112)은 산화물 반도체막(113)에 접촉하기 때문에, 산화물 반도체막(113)을 구성하는 원소 중 하나와 같은 족에 속하는 원소를 함유한 재료로 형성하는 것이 바람직하다. 예를 들어, 인듐 및 아연의 산화물을 함유한 산화물 반도체막(113)인 경우, 아연과 같은 족에 속하는 원소, 즉 12족 원소로 이루어진 절연성 금속 산화막, 또는 인듐과 같은 족에 속하는 원소, 즉 13족 원소 또는 13족 원소와 같은 성질을 나타내는 3족 원소로 이루어진 절연성 금속 산화막(112)을 사용하는 것이 바람직하다. 3족 원소로서 란탄계 원소, 예를 들어 세륨이나 가돌리늄의 산화막을 사용하면 바람직하다. 산화 알루미늄막, 산화 갈륨막, 산화 아연막은 금속 산화막(112)에 적합한 일례로서 선택할 수 있다.
금속 산화막(112)은 금속 산화물 타깃 또는 금속 타깃을 이용한 스퍼터링법에 의해 형성할 수 있다. 스퍼터링을 수행할 때의 분위기로서는 불활성 가스 분위기, 불활성 가스와 산소 가스의 혼합 가스 분위기 등에서 수행할 수 있다. 또한 스퍼터링법으로서는 고주파수 전원이 스퍼터링용 전원으로서 이용되는 RF 스퍼터링법, 직류 전원이 이용되는 DC 스퍼터링 방법, 교류 전원이 이용되는 AC 스퍼터링법 등이 있다. 또한 펄스식으로 바이어스가 인가되는 펄스 DC 스퍼터링법 등도 있다. 금속 산화막(112)은 RF 스퍼터링법, AC 스퍼터링법을 이용함으로써 치밀한 막이 형성되기 때문에 바람직하다. 또한 금속 산화막(112)을 형성할 때 기판을 가열함으로써, 치밀한 막이 형성되기 때문에 바람직하다.
또한 금속 산화막(112) 및 산화물 반도체막(113)의 형성 공정에서, 금속 산화막(112) 및 산화물 반도체막(113)에 수소 또는 물이 가능한 한 포함되지 않도록 하기 위해서 금속 산화막(112)을 형성하기 위한 전처리로서 스퍼터링 장치의 예비 가열실, 즉 진공중에서 산화질화 실리콘막(110)이 형성된 기판(102)의 열처리를 수행하여, 기판(102) 및 산화질화 실리콘막(110)에 흡착된 수소나 물 등의 불순물을 이탈시켜 배기하는 것이 바람직하다. 또한 예비 가열실에 설치하는 배기 수단은 크라이오 펌프(cryo pump)가 바람직하다.
산화물 반도체막(113)으로서는 적어도 인듐(In) 또는 아연(Zn)을 함유한 것이 바람직하다. 특히 In과 Zn 양쪽 모두를 함유한 것이 바람직하다. 또한 상기 산화물을 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 티타늄(Ti)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1 종류 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체막(113)으로서 산화인듐, 산화주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
또한 여기서는, 예를 들어, In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 가리키고, In, Ga, 및 Zn의 비율은 불문한다. 또한 In과 Ga와 Zn 이외의 금속 원소가 함유되어도 좋다.
또한 산화물 반도체막(113)으로서 InMO3(ZnO)m(m＞0, 및 m은 정수가 아님)으로 표기되는 재료를 이용하여도 좋다. 또한 M은 Ga, Fe, Mn 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 또한 산화물 반도체로서, In2SnO5(ZnO)n(n＞0, 및 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자비가 In: Ga: Zn＝1: 1: 1(＝1/3: 1/3: 1/3) 또는 In: Ga: Zn＝2: 2: 1(＝2/5: 2/5: 1/5)인 In-Ga-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자비가 In: Sn: Zn＝ 1: 1: 1(＝1/3: 1/3: 1/3), In: Sn: Zn＝2: 1: 3(＝1/3: 1/6: 1/2), 또는 In: Sn: Zn＝ 2: 1: 5(＝1/4: 1/8: 5/8)인 In-Sn-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 상술한 것에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한 필요한 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 값으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물은 비교적 용이하게 높은 이동도를 얻을 수 있다. 다만, In-Ga-Zn계 산화물이라도 벌크 내 결함 밀도를 낮춤으로써 이동도를 향상시킬 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In: Ga: Zn＝a: b: c(a+b+c＝1)인 산화물의 조성이, 원자수비가 In: Ga: Zn＝A: B: C(A+B+C＝1)의 산화물의 조성의 근방이란 a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 충족시키는 것을 가리킨다. r은 예를 들어, 0.05로 하면 좋다. 이것은 다른 산화물이라도 마찬가지이다.
산화물 반도체막(113)은 단결정이든 비단결정이든 어느 쪽이라도 좋다. 비단결정인 경우에는 비정질이든 다결정이든 어느 쪽이라도 좋다. 또한 비정질 내에 결정성을 갖는 부분을 포함하는 구조이든 비정질이 아니든 어느 쪽이라도 좋다.
비정질 상태의 산화물 반도체막은 평탄한 표면을 비교적 용이하게 얻을 수 있기 때문에, 이것을 이용하여 트랜지스터를 제작하면 계면 산란을 저감할 수 있어, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한 결정성을 갖는 산화물 반도체막에서는 벌크 내의 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체막의 이동도 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체막을 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하인 표면 위에 형성하면 좋다.
산화물 반도체막(113)으로서는 결정을 포함하고 결정성을 갖는 산화물 반도체막(결정성 산화물 반도체막)을 사용할 수 있다. 결정성 산화물 반도체막에서의 결정 상태는 결정 축의 방향이 무질서한 상태이든, 일정한 배향성을 갖는 상태이든 어느 쪽이라도 좋다.
예를 들어, 결정성 산화물 반도체막으로서 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막을 사용할 수 있다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정－비정질 혼상 구조의 산화물 반도체막이다. 또한 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한 TEM에 의한 관찰상에서는 CAAC-OS막에 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한 상이한 결정부 간에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 ‘수직’으로 기재한 경우에는, 85° 이상 95° 이하의 범위도 포함하는 것으로 한다. 또한 단순히 ‘평행’으로 기재한 경우에는, -5° 이상 5° 이하의 범위도 포함하는 것으로 한다.
또한 CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한 CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 막 형성, 또는 막 형성 후의 열처리 등의 결정화 처리에 의해 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동을 저감할 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
산화물 반도체막(113)으로서 CAAC-OS막을 적용하는 경우, 상기 CAAC-OS막을 얻는 방법으로서 3가지 방법을 들 수 있다. 첫 번째 방법은 성막 온도를 100℃ 이상 450℃ 이하, 더 바람직하게는 150℃ 이상 400℃ 이하로 하여 산화물 반도체막을 형성하고, 표면에 대략 수직으로 c축 배향시키는 방법이다. 두 번째 방법은 두께가 얇은 산화물 반도체막을 형성한 후, 200℃ 이상 700℃ 이하의 열처리를 수행하여 표면에 대략 수직으로 c축 배향시키는 방법이다. 세 번째 방법은 두께가 얇은 1번째 층을 형성한 후, 200℃ 이상 700℃ 이하의 열처리를 수행하고, 2번째 층을 형성하고 표면에 대략 수직으로 c축 배향시키는 방법이다.
또한 CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용한 스퍼터링법에 의해 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되어 a-b면에 평행한 면을 갖는 평판 형상, 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지하면서 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위해서 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때 불순물이 혼입되는 것을 저감함으로써, 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화 탄소, 및 질소 등)의 농도를 저감하면 좋다. 또한 성막 가스 중의 불순물의 농도를 저감하면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 막을 형성할 때의 기판의 가열 온도를 높임으로써, 기판에 도달한 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판의 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소의 비율을 높이고 전력을 최적화함으로써, 막을 형성할 때의 플라즈마 데미지를 경감하는 것이 바람직하다. 성막 가스 중의 산소의 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
또한 산화물 반도체막(113)으로서 CAAC-OS막 이외의 결정성을 갖는 산화물 반도체막(단결정 또는 미결정)을 형성하는 경우에는 성막 온도는 특별히 한정되지 않는다.
또한 산화물 반도체막(113)은 에너지갭이 2.8eV 내지 3.2eV이며, 실리콘의 에너지갭 1.1eV보다 크다. 또한 산화물 반도체막(113)의 진성 캐리어 밀도는 10-9/cm3이며, 실리콘의 진성 캐리어 밀도의 1011/cm3보다 매우 작다.
산화물 반도체막(113)의 다수 캐리어(전자)는 상술한 진성 캐리어 밀도로 함으로써, 실용적인 동작 온도에서 열적으로 여기되는 캐리어가 존재하지 않기 때문에, 트랜지스터의 소스로부터 흐르는 캐리어만으로 할 수 있다. 또한 채널 형성 영역을 완전히 공핍화할 수 있기 때문에, 트랜지스터의 오프 전류를 매우 작게 할 수 있다. 산화물 반도체막(113)을 사용한 트랜지스터의 오프 전류는 실온에서 10yA/μm 이하, 85℃ 내지 95℃에서도 1zA/μm 이하가 되고 매우 작다.
또한 본 실시형태에서는 산화물 반도체막(113)의 하지막으로서 금속 산화막(112)이 형성되어 있다. 산화물 반도체막(113)과 같은 족에 속하는 금속 산화막(112)을 형성함으로써, 산화물 반도체막(113)의 결정성을 높일 수 있다. 특히 산화물 반도체막(113)과 금속 산화막(112) 사이의 계면 부근의 결정성을 높일 수 있다. 예를 들어, 산화물 반도체막(113)의 하지막이 산화질화 실리콘막인 경우, 산화물 반도체막(113)과 산화질화 실리콘막 사이의 계면에서 결정성이 저하되는 경우가 있다. 그러나, 본 실시형태에서는 산화물 반도체막(113)의 하지막이 금속 산화막이기 때문에, 산화물 반도체막(113)의 결정성을 향상시킬 수 있어 바람직하다.
또한 금속 산화막(112)은 특히 막 밀도가 3.2g/cm3이상, 더 바람직하게는 막 밀도가 3.6g/cm3이상인 산화 알루미늄막을 사용하면 좋다. 금속 산화막(112)으로서 산화 알루미늄막을 사용하고, 상기 산화 알루미늄막의 막 밀도를 상술한 값으로 함으로써, 외부로부터 수분 및 수소가 침입하는 것을 억제할 수 있다.
즉 본 실시형태에 있어서, 금속 산화막(112)은 산화질화 실리콘막(110)의 표면에 부착된 흡착 수분, 또는 금속 산화막(112)의 하방으로 형성된 산화질화 실리콘막(110) 및 질화산화 실리콘막(108) 내에 함유된 수소가 상기 금속 산화막(112) 위의 산화물 반도체막(114) 내에 침입하는 것을 억제할 수 있다.
산화물 반도체막(113)은 막 두께를 1nm 이상 200nm 이하(바람직하게는 15nm 이상 30nm 이하)로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용하여 형성할 수 있다. 또한 산화물 반도체막(113)은 스퍼터링 타깃 표면에 대해, 대략 수직으로 복수의 기판 표면이 세트된 상태에서 막을 형성하는 스퍼터링 장치를 이용하여 형성되어도 좋다.
또한 산화물 반도체막(113)은 형성할 때 산소가 많이 포함되도록 설정한 조건(예를 들어, 산소 100%의 분위기하에서 스퍼터링법에 의하여 형성하는 등)으로 형성하여, 산소를 많이 포함한(바람직하게는 산화물 반도체막(113)이 결정 상태에서의 조성비보다산소의함유량이과잉인영역이포함되어있는) 막으로 하는 것이 바람직하다.
산화물 반도체막(113)을 스퍼터링법으로 제작하기 위한 타깃으로서는, 예를 들어, 조성비가 In2O3:Ga2O3:ZnO＝1: 1: 2[mol비]인 금속 산화물 타깃을 이용하여 In-Ga-Zn-O막을 형성한다. 또한 이 타깃 재료 및 조성에 한정되지 않고, 예를 들어, In2O3:Ga2O3:ZnO＝1: 1: 1[mol비]의 금속 산화물 타깃을 사용하여도 좋다.
또한 상술한 금속 산화물 타깃을 사용하여 산화물 반도체막(113)을 형성한 경우, 타깃의 조성과 기판 위에 형성되는 박막의 조성이 상이한 경우가 있다. 예를 들어, In2O3:Ga2O3:ZnO＝1: 1: 1[mol비]의 금속 산화물 타깃을 사용한 경우, 성막 조건에도 의존하지만, 박막인 산화물 반도체막(113)의 조성비는 In2O3:Ga2O3:ZnO＝1: 1: 0.6 내지 0.8[mol비]이 될 수 있다. 이것은 산화물 반도체막(113)을 형성하는 도중에 ZnO가 승화(昇華)되거나, 또는 In2O3,Ga2O3,ZnO의 각 성분의 스퍼터링률이 상이하기 때문이라고 생각된다.
따라서, 원하는 조성비의 박막을 형성하고자 하는 경우에는 미리 금속 산화물 타깃의 조성비를 조정할 필요가 있다. 예를 들어, 박막인 산화물 반도체막(113)의 조성비를 In2O3:Ga2O3:ZnO＝1: 1: 1[mol비]로 하는 경우에는 금속 산화물 타깃의 조성비를 In2O3:Ga2O3:ZnO＝1: 1: 1.5[mol비]로 하면 좋다. 즉 금속 산화물 타깃의 ZnO의 함유량을 미리 많게 하면 좋다. 다만, 타깃의 조성비는 상술한 값에 한정되지 않고 성막 조건이나 형성되는 박막의 조성에 의해 적절히 조정할 수 있다. 또한 금속 산화물 타깃 내의 ZnO의 함유량을 많게 함으로써, 얻어지는 박막의 결정성이 향상되기 때문에 바람직하다.
또한 금속 산화물 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 금속 산화물 타깃을 사용함으로써, 형성한 산화물 반도체막(113)은 치밀한 막으로 할 수 있다.
산화물 반도체막(113)을 형성할 때 이용하는 스퍼터링 가스로서는 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스가 바람직하다.
스퍼터링 장치의 성막실 내에 잔류된 수분을 제거하기 위해서는, 흡착형 진공 펌프, 예를 들어 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩(cold trap)을 설치한 것이라도 좋다. 크라이오 펌프를 이용하여 배기한 성막실은 예를 들어, 수소 원자나 물(H2O)등의 수소 원자를 함유한 화합물(더 바람직하게는, 탄소 원자를 함유한 화합물도) 등이 배기되므로, 상기 성막실에서 형성한 산화물 반도체막에 함유되는 불순물의 농도를 저감할 수 있다.
또한 본 실시형태에서는 금속 산화막(112)과 산화물 반도체막(113)을 대기로 개방하지 않고 연속적으로 형성할 수 있다. 금속 산화막(112)과 산화물 반도체막(113)을 대기로 노출시키지 않고 진공중에서 연속적으로 형성함으로써, 금속 산화막(112)의 표면에 수소나 물 등의 불순물이 흡착되는 것을 방지할 수 있다. 따라서, 금속 산화막(112)과 산화물 반도체막(113) 사이의 계면을 청정하게 유지할 수 있다.
또한 산화물 반도체막(113)에 함유된 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 열처리를 수행하여도 좋다. 열처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 열처리는 감압하 또는 질소 분위기하 등에서 수행할 수 있다. 예를 들어, 열처리 장치의 하나인 전기로(電氣爐)에 기판을 도입하고, 산화물 반도체막(113)에 대해 질소 분위기하에서 450℃로 1시간의 열처리를 수행한다.
또한 열처리 장치로서는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터 방사되는 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 이용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방사되는 빛(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 사용하여 열처리하는 장치이다. 고온 가스에는 아르곤 등의 희가스, 또는 질소와 같은 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어 열처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고 몇 분 동안 가열한 후, 기판을 불활성 가스 중으로부터 꺼내는 GRTA를 수행하여도 좋다.
이 후 산화물 반도체막(113)에 대해 포토리소그래피 공정 및 에칭 공정을 수행하여, 섬 형상의 산화물 반도체막(114)을 형성한다(도 3a 참조). 이 단계에서 도 1a에 도시한 반도체 장치가 형성된다.
또한 질화산화 실리콘막(108), 산화질화 실리콘막(110), 및 금속 산화막(112)으로 게이트 절연막(130)이 구성되어 있다.
또한 탈수화 또는 탈수소화하기 위한 열처리는 산화물 반도체막(113)의 형성후, 섬 형상의 산화물 반도체막(114)의 형성후, (나중에 형성되는) 소스 전극(116) 및 드레인 전극(118)의 형성후라면, 어느 타이밍에서 수행하여도 좋다.
또한 열처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물이나 수소 등이 함유되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 열처리로 산화물 반도체막(114)을 가열한 후, 동일한 노에 고순도의 산소 가스, 고순도의 일산화이질소 가스, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 노점 측정기를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화이질소 가스에 물이나 수소 등이 함유되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화이질소 가스 내의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화이질소 가스의 작용으로 인하여, 탈수화 또는 탈수소화 처리를 이용한 불순물의 배제 공정에 의해 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체막(114)을 고순도화 및 I형(진성)화할 수 있다.
다음에, 금속 산화막(112) 및 산화물 반도체막(114) 위에 도전막을 형성하고, 상기 도전막에 대해 포토리소그래피 공정 및 에칭 공정을 수행하고, 소스 전극(116) 및 드레인 전극(118)을 형성하여, 트랜지스터(150)가 형성된다(도 3b 참조).
소스 전극(116) 및 드레인 전극(118)에 사용하는 도전막으로서, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막, 또한 상술한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래측 및 위측 중 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 하여도 좋다.
다음에, 산화물 반도체막(114), 소스 전극(116), 및 드레인 전극(118) 위에 보호막(120)을 형성한다(도 3c 참조).
보호막(120)으로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화하프늄, 산화 알루미늄 등의 무기 재료를 사용할 수 있다. 또한 이들 재료로 형성되는 절연막을 복수 적층하여도 좋다.
또한 보호막(120)으로서 특히 화학양론적 조성비보다 많은 산소를 함유한 산화 실리콘막 등을 사용하면 바람직하다. 화학양론적 조성비보다 많은 산소를 함유한 산화 실리콘막에 의해, 산화물 반도체막(114)에 산소를 공급할 수 있게 되어, 산화물 반도체막(114)에서 산소 결손이 발생되는 것을 방지할 수 있다.
또한 보호막(120) 위에 트랜지스터(150)의 요철을 저감하기 위해서, 평탄화 절연막을 추가적으로 형성하여도 좋다. 평탄화 절연막으로서는 폴리이미드계 수지, 아크릴 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다.
상술한 공정에 의해, 도 1b에 도시한 반도체 장치를 제작할 수 있다.
상술한 바와 같이, 본 실시형태에 제시된 산화물 반도체를 사용한 반도체 장치에 있어서, 게이트 절연막을 질화산화 실리콘막, 산화질화 실리콘막, 및 금속 산화막으로 구성한다. 또한 산화물 반도체막은 금속 산화막과 접촉하기 때문에 계면 특성이 양호하다. 또한 금속 산화막은 하방으로부터 침입하는 물이나 수소 등의 불순물이 산화물 반도체막으로 확산되는 것을 억제할 수 있다. 따라서, 산화물 반도체를 사용한 반도체 장치에 있어서, 더 우수한 게이트 절연막을 제공할 수 있다.
또한 금속 산화막과 산화물 반도체막을 대기에 노출시키지 않고 진공중에서 연속적으로 형성함으로써, 금속 산화막과 산화물 반도체막 사이의 계면을 청정하게 유지할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
실시형태 1에서 예시한 트랜지스터를 이용하여, 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체로 형성하여 시스템 온 패널(system-on-panel)을 형성할 수 있다.
도 4a에 있어서, 제 1 기판(401) 위에 형성된 화소부(402)를 둘러싸도록 씰재(405)가 제공되고, 제 2 기판(406)에 의해 밀봉되어 있다. 도 4a에 있어서는, 제 1 기판(401) 위의 씰재(405)로 둘러싸인 영역과 상이한 영역에, 별도로 제공된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(404), 신호선 구동 회로(403)가 실장되어 있다. 또한 별도로 형성된 신호선 구동 회로(403), 주사선 구동 회로(404), 또는 화소부(402)에 공급되는 각종 신호 및 전위는 FPC(Flexible Printed Circuit)(418a) 및 FPC(418b)로부터 공급된다.
도 4b 및 도 4c에서 제 1 기판(401) 위에 제공된 화소부(402) 및 주사선 구동 회로(404)를 둘러싸도록 씰재(405)가 제공되어 있다. 또한 화소부(402)와 주사선 구동 회로(404) 위에 제 2 기판(406)이 제공되어 있다. 따라서, 화소부(402)와 주사선 구동 회로(404)는 제 1 기판(401)과 씰재(405)와 제 2 기판(406)에 의해 액정 소자 등의 표시 소자와 함께 밀봉되어 있다. 도 4b 및 도 4c에서는 제 1 기판(401) 위의 씰재(405)로 둘러싸인 영역과 상이한 영역에, 별도로 제공된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(403)가 실장되어 있다. 도 4b 및 도 4c에서는 별도로 형성된 신호선 구동 회로(403), 주사선 구동 회로(404), 또는 화소부(402)에 FPC(418)로부터 각종 신호 및 전위가 공급된다.
또한 도 4b 및 도 4c에서는 신호선 구동 회로(403)를 별도로 형성하고 제 1 기판(401)에 실장한 예를 도시하였지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도로 형성하고 실장하여도 좋다.
또한 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 이용할 수 있다. 도 4a는 COG 방법에 의해 신호선 구동 회로(403), 주사선 구동 회로(404)를 실장한 예이며, 도 4b는 COG 방법에 의해 신호선 구동 회로(403)를 실장한 예이며, 도 4c는 TAB 방법에 의해 신호선 구동 회로(403)를 실장한 예이다.
또한 표시 장치는 표시 소자가 밀봉된 상태의 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태의 모듈을 포함한다.
또한 본 명세서에 있어서 표시 장치란 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한 커넥터, 예를 들어 FPC 또는 TAB 테이프, 또는 TCP가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식으로 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함되는 것으로 한다.
또한 제 1 기판 위에 형성된 화소부 및 주사선 구동 회로는 복수의 트랜지스터를 가지며, 실시형태 1에서 예시한 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등을 포함한다. 전자 잉크 등 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
반도체 장치의 일 형태에 대해서, 도 5 및 도 6을 사용하여 설명한다. 도 5 및 도 6은 도 4b에 도시한 파선 Q-R 부분의 단면도에 상당한다.
도 5 및 도 6에 도시한 바와 같이, 반도체 장치는 접속 단자 전극층(415) 및 단자 전극층(416)을 가지며, 접속 단자 전극층(415) 및 단자 전극층(416)은 FPC(418)가 갖는 단자와 이방성 도전막(419)을 통하여 전기적으로 접속되어 있다.
접속 단자 전극층(415)은 제 1 전극층(430)과 동일한 도전막으로 형성되고, 단자 전극층(416)은 트랜지스터(410) 및 트랜지스터(411)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
또한 제 1 기판(401) 위에 형성된 화소부(402)와 주사선 구동 회로(404)는 복수의 트랜지스터를 가지며, 도 5 및 도 6에서는 화소부(402)에 포함되는 트랜지스터(410)와, 주사선 구동 회로(404)에 포함되는 트랜지스터(411)를 예시하였다. 도 5에서는, 트랜지스터(410) 및 트랜지스터(411) 위에는 보호막(420)이 형성되고, 도 6에서는 추가적으로 보호막(421), 보호막(424)이 형성되어 있다. 또한 절연막(423)은 하지막으로서 기능하는 하지 절연막이다.
본 실시형태에서는 트랜지스터(410), 트랜지스터(411)로서 실시형태 1에서 제시한 트랜지스터를 적용할 수 있다.
트랜지스터(410) 및 트랜지스터(411)는 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는 트랜지스터이다. 따라서, 트랜지스터(410) 및 트랜지스터(411)는 전기적 특성 변동이 억제되어 전기적으로 안정적이다.
또한 트랜지스터(410) 및 트랜지스터(411)는 게이트 절연막이 질화산화 실리콘막, 산화질화 실리콘막, 및 금속 산화막으로 구성되어 있다. 또한 산화물 반도체막은 금속 산화막과 접촉하기 때문에 계면 특성이 양호하다. 또한 금속 산화막은 외부로부터 침입하는 물이나 수소 등의 불순물이 산화물 반도체막으로 확산되는 것을 억제할 수 있다. 따라서, 트랜지스터(410) 및 트랜지스터(411)는 전기적 특성 변동이 억제되어 전기적으로 안정적이다.
이와 같이 도 5 및 도 6에 도시한 본 실시형태의 반도체 장치로서 트랜지스터(410) 및 트랜지스터(411)를 사용함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한 본 실시형태에서는 절연막 위에 있어서, 구동 회로용 트랜지스터(411)의 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 도전층이 제공되어 있는 예를 기재하였다. 그러나, 이 구성에 한정되지 않고 도전층을 제공하지 않는 구성으로 하여도 좋다. 도전층을 산화물 반도체막의 채널 형성 영역과 중첩되는 위치에 제공함으로써, BT시험 전후에서의 트랜지스터(411)의 임계값 전압의 변화량을 더 저감할 수 있다. 또한 도전층은 전위가 트랜지스터(411)의 게이트 전극층과 동일한 전위이든 상이한 전위이든 어느 쪽이라도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한 도전층의 전위가 GND, 0V, 또는 플로팅 상태라도 좋다.
또한 상기 도전층은 외부의 전장(電場)을 차폐하는 기능, 즉 외부의 전장이 내부(박막 트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 갖는다. 도전층의 차폐 기능에 의해, 정전기 등 외부의 전장의 영향으로 인하여 트랜지스터의 전기적 특성이 변동하는 것을 방지할 수 있다. 또한 상기 도전층은 트랜지스터(411)와 중첩되도록 넓은 범위에 제공하여도 좋다. 이로써, 정전 차폐 기능이 더 향상될 것으로 보인다.
화소부(402)에 제공된 트랜지스터(410)는 표시 소자와 전기적으로 접속되어, 표시 패널을 구성한다. 표시 소자는 표시를 수행할 수 있다면 특별히 한정되지 않고, 다양한 표시 소자를 이용할 수 있다.
도 5에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시하였다. 도 5에서 표시 소자인 액정 소자(413)는 제 1 전극층(430), 제 2 전극층(431), 및 액정층(408)을 포함한다. 또한 액정층(408)을 끼우도록 배향막으로서 기능하는 절연층(432), 절연막(433)이 제공되어 있다. 제 2 전극층(431)은 제 2 기판(406) 측에 제공되고, 제 1 전극층(430)과 제 2 전극층(431)은 액정층(408)을 개재(介在)하여 적층하는 구성이다.
또한, 스페이서(435)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상(柱狀)의 스페이서이며, 액정층(408)의 막 두께(셀 갭)를 제어하기 위해서 제공되어 있다. 또한 구(球) 형상의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭(cholesteric)상, 스맥틱(smectic)상, 큐빅(Cubic)상, 키랄 네마틱(Chiral Nematic)상, 등방상 등을 나타낸다.
또한 횡전계 방식을 채용하는 경우, 배향막을 이용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 계속적으로 승온시키면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위해서 수 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 함유한 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 제공하지 않아도 되어서 러빙 처리도 필요 없게 되기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정시의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다. 산화물 반도체막을 사용하는 트랜지스터는 정전기의 영향으로 인하여 트랜지스터의 전기적인 특성이 현저하게 변동되어 설계 범위를 일탈할 우려가 있다. 따라서, 산화물 반도체막을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상의 액정 재료를 사용하는 것이 더 효과적이다.
또한 액정 재료의 고유 저항은 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한 본 명세서에서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 제공되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여, 소정의 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 고순도이고 산소 결손의 형성을 억제한 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에서의 액정 용량에 대해 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 유지 용량을 제공하면 충분하다.
본 실시형태에서 사용하는, 고순도화되고 산소 결손의 형성을 억제한 산화물 반도체막을 갖는 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원이 온(on)된 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 얻을 수 있다.
또한 본 실시형태에서 사용하는, 고순도화되고 산소 결손의 형성을 억제한 산화물 반도체막을 갖는 트랜지스터는 비교적 높은 전계 효과 이동도가 얻어지기 때문에 고속 구동이 가능하다. 예를 들어, 이러한 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉 별도로 구동 회로로서, 실리콘 웨이퍼 등으로 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품수를 삭감할 수 있다. 또한 화소부에도 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질 화상을 제공할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또한 노멀리 블랙(normally black)형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 가지 모드를 열거할 수 있는데, 예를 들어 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super-View) 모드 등을 이용할 수 있다. 또한 VA형 액정 표시 장치에도 적용할 수 있다. VA형 액정 표시 장치란 액정 표시 패널의 액정 분자의 배열을 제어하는 방식 중 하나이다. VA형 액정 표시 장치는 전압이 인가되지 않을 때 패널면에 대해 액정 분자가 수직 방향으로 향하는 방식이다. 또한 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고 각각 다른 방향으로 분자를 배향하도록 구성되는 멀티 도메인화 또는 멀티 도메인 설계라는 방법을 이용할 수 있다.
또한 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 이용하여도 좋다. 또한 광원으로서 백라이트, 사이드라이트 등을 사용하여도 좋다.
또한 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한 컬러 표시할 때, 화소에서 제어하는 색 요소로서는 RGB(R은 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄), 또는 RGB에 황색, 시안, 마젠타 등 중 하나 이상을 추가한 것이 있다. 또한 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 기재된 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로루미네선스(electroluminescence)를 이용하는 발광 소자를 적용할 수 있다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 구별되고, 일반적으로는 발광 재료가 유기 화합물이라면 유기 EL 소자, 무기 화합물이라면 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 발광성 유기 화합물을 함유한 층에 전자 및 정공 각각이 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때 발광한다. 이와 같은 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 내에 분산시킨 발광층을 갖고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층 사이에 끼우고, 이것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 전이를 이용하는 국재(局在)형 발광이다. 또한 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위해서 적어도 한 쌍의 전극 중 하나가 투광성을 가지면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출, 기판측의 면으로부터 발광을 추출하는 하면 사출, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자라도 적용할 수 있다.
도 6에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시하였다. 표시 소자인 발광 소자(453)는 화소부(402)에 제공된 트랜지스터(410)와 전기적으로 접속되어 있다. 또한 발광 소자(453)의 구성은 제 1 전극층(430), 전계 발광층(452), 제 2 전극층(431)의 적층 구조이지만, 본 명세서에 나타낸 구조에 한정되지 않는다. 발광 소자(453)로부터 추출되는 빛의 방향 등에 맞추어, 발광 소자(453)의 구성은 적절히 변경할 수 있다.
격벽(451)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성한다. 제 1 전극층(430) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면이 되는 형상으로 감광성 수지 재료를 사용하여 형성되는 것이 특히 바람직하다.
전계 발광층(452)은 단층으로 구성되어도 좋고, 복수의 층의 적층으로 구성되어도 좋다.
발광 소자(453)에 산소, 수소, 물, 이산화탄소 등이 침입하지 않도록 제 2 전극층(431) 및 격벽(451) 위에 보호막을 형성하여도 좋다. 보호막으로서는 질화 실리콘막, 질화산화 실리콘막, DLC막 등을 형성할 수 있다. 또한 제 1 기판(401), 제 2 기판(406), 및 씰재(405)에 의해 밀봉된 공간에는 충전재(454)가 제공되고 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(454)로서, 질소나 아르곤과 같은 불활성 가스 외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있으며, PVC(폴리염화비닐), 아크릴 수지, 폴리이미드계 수지, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐부티랄), 또는 EVA(에틸렌초산비닐 수지)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한 필요하다면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원 편광판을 포함함), 위상차판(λ/4 파장판, λ/2 파장판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한 편광판 또는 원 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광을 확산시켜 반사를 저감할 수 있는 눈부심 방지(anti-glare) 처리를 수행할 수 있다.
또한 도 5 및 도 6에서 제 1 기판(401) 및 제 2 기판(406)으로서 유리 기판 외에 가요성을 갖는 기판도 사용할 수 있고, 예를 들어, 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한 알루미늄포일을 PVF 필름이나 폴리에스테르 필름 사이에 끼운 구조의 시트를 사용할 수도 있다.
본 실시형태에서는 보호막(420)으로서 산화 실리콘막을 사용하고, 보호막(424)으로서 산화 알루미늄막을 사용한다. 보호막(420), 보호막(424)은 스퍼터링법이나 PE-CVD법에 의해 형성할 수 있다.
산화물 반도체막 위에 보호막(424)으로서 제공된 산화 알루미늄막은 수소, 물 등의 불순물, 및 산소의 양쪽 모두가 막을 투과하지 않게 하는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정중 및 제작후에서, 변동 요인이 되는 수소, 수분 등의 불순물이 산화물 반도체막으로 혼입하는 것, 및 산화물 반도체막을 구성하는 주성분 재료인 산소가 산화물 반도체막으로부터 방출되는 것을 방지하는 보호막으로서 기능한다.
또한 보호막(420)으로서 산화물 반도체막과 접촉하여 형성된 산화 실리콘막은 산소를 산화물 반도체막으로 공급하는 기능을 갖는다. 따라서, 보호막(420)은 산소를 많이 함유한 산화절연막이 바람직하다.
트랜지스터(410) 및 트랜지스터(411)는 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는다. 또한 트랜지스터(410) 및 트랜지스터(411)는 게이트 절연막이 질화산화 실리콘막, 산화질화 실리콘막, 및 금속 산화막으로 구성되어 있다. 게이트 절연막을 이와 같은 구성으로 함으로써, 특성 변동이 억제되어 전기적으로 안정적이다.
또한 평탄화 절연막으로서 기능하는 보호막(421)은 아크릴 수지, 폴리이미드계 수지, 벤조사이클로부텐계 수지, 폴리아미드계 수지, 에폭시 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 보호막(421)을 형성하여도 좋다.
보호막(421)의 형성 방법은 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등) 등의 방법, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 설비를 이용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 빛을 투과시켜 표시를 수행한다. 따라서, 빛이 투과하는 화소부에 제공되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 빛에 대해 투광성을 갖는 것으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에서는 추출하는 빛의 방향, 전극층이 제공되는 장소, 및 전극층의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극층(430), 제 2 전극층(431)은 산화텅스텐을 함유한 인듐산화물, 산화텅스텐을 함유한 인듐아연산화물, 산화티타늄을 함유한 인듐산화물, 산화티타늄을 함유한 인듐주석산화물, ITO, 인듐아연산화물, 산화 실리콘을 첨가한 인듐주석산화물, 그래핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한 제 1 전극층(430), 제 2 전극층(431)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물 중에서 하나 또는 복수 종류를 사용하여 형성할 수 있다.
또한 제 1 전극층(430), 제 2 전극층(431)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 함유한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2종 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
또한 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
상술한 바와 같이 실시형태 1에서 제시한 트랜지스터를 적용함으로써, 다양한 기능을 갖는 반도체 장치를 제공할 수 있다.
(실시형태 4)
본 명세서에서 기재한 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다. 상술한 실시형태에서 설명한 반도체 장치를 구비한 전자 기기의 예에 대해서 도 7a 내지 도 7f를 사용하여 설명하기로 한다.
도 7a는 노트북 퍼스널 컴퓨터이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등으로 구성되어 있다. 상술한 실시형태 중 어느 실시형태에서 제시한 반도체 장치를 표시부(3003)에 적용함으로써, 신뢰성이 높은 노트북 퍼스널 컴퓨터를 실현할 수 있다.
도 7b는 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)와 외부 인터페이스(3025)와 조작 버튼(3024) 등이 제공되어 있다. 또한 조작용 부속품으로서 스타일러스(stylus)(3022)가 있다. 상술한 실시형태 중 어느 실시형태에서 제시한 반도체 장치를 표시부(3023)에 적용함으로써, 신뢰성이 더 높은 휴대 정보 단말(PDA)을 실현할 수 있다.
도 7c는 전자 서적의 일례를 도시한 것이다. 예를 들어, 전자 서적은 2개의 하우징(2701, 2703)으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은 축(軸)부(2711)에 의해 일체로 되어, 상기 축부(2711)를 축으로 하여 개폐(開閉) 동작을 수행할 수 있다. 이러한 구성으로 함으로써, 종이 서적과 같은 동작을 수행할 수 있다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는 연속한 하나의 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어 오른쪽 표시부(도 7c에서는 표시부(2705))에 글을 표시하고, 왼쪽 표시부(도 7c에서는 표시부(2707))에 화상을 표시할 수 있다. 상술한 실시형태 중 어느 실시형태에서 제시한 반도체 장치를 표시부(2705), 표시부(2707)에 적용함으로써, 신뢰성이 높은 전자 서적을 실현할 수 있다. 표시부(2705)로서 반투과형 또는 반사형의 액정 표시 장치를 사용하는 경우, 비교적 밝은 환경하에서 사용되는 것도 예상되기 때문에, 태양 전지를 형성하고 태양 전지에 의한 발전, 및 배터리에 의한 충전을 수행할 수 있도록 하여도 좋다. 또한 배터리로서는 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등 장점이 있다.
또한 도 7c에서는 하우징(2701)에 조작부 등을 구비한 예를 도시하였다. 예를 들어, 하우징(2701)에 전원(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의해 페이지를 넘길 수 있다. 또한 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비한 구성으로 하여도 좋다. 또한 하우징의 뒷면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 하여도 좋다. 또한 전자 서적은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한 전자 서적은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 할 수도 있다.
도 7d는 휴대 전화기이며, 2개의 하우징(2800, 2801)으로 구성되어 있다. 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비한다. 또한 하우징(2800)은 휴대 전화기를 충전하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비한다. 또한 안테나는 하우징(2801) 내부에 내장되어 있다. 상술한 실시형태 중 어느 실시형태에서 제시한 반도체 장치를 표시 패널(2802)에 적용함으로써, 신뢰성이 높은 휴대 전화기를 실현할 수 있다.
또한 표시 패널(2802)은 터치 패널을 구비하고, 도 7d에는 영상 표시된 복수의 조작 키(2805)를 점선으로 도시하였다. 또한 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하여 있다.
표시 패널(2802)은 사용 형태에 따라 표시 방향이 적절히 변화한다. 또한 표시 패널(2802)과 동일한 면 위에 카메라용 렌즈(2807)를 구비하기 때문에, 영상 전화를 할 수 있다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한 도 7d에 도시한 바와 같이, 하우징(2800)과 하우징(2801)은 펼친 상태로부터 겹친 상태로 슬라이드할 수 있어 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신을 수행할 수 있다. 또한 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 7e는 디지털 비디오 카메라이며, 본체(3051), 표시부 A(3057), 접안부(3053), 조작 스위치(3054), 표시부 B(3055), 배터리(3056) 등으로 구성되어 있다. 상술한 실시형태 중 어느 실시형태에서 제시한 반도체 장치를 표시부 A(3057), 표시부 B(3055)에 적용함으로써, 신뢰성이 높은 디지털 비디오 카메라를 실현할 수 있다.
도 7f는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치는 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 제시한다. 상술한 실시형태 중 어느 실시형태에서 제시한 반도체 장치를 표시부(9603)에 적용함으로써, 신뢰성이 높은 텔레비전 장치를 실현할 수 있다.
텔레비전 장치는 하우징(9601)이 구비하는 조작 스위치나, 별도로 제공되는 리모트 컨트롤러에 의해 조작할 수 있다. 또한 리모트 컨트롤러에, 상기 리모트 컨트롤러로부터 출력하는 정보를 표시하는 표시부를 설치한 구성으로 하여도 좋다.
또한 텔레비전 장치는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반적인 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자들간 등)의 정보 통신을 수행할 수도 있다.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는 본 발명의 일 형태로서 사용할 수 있는 금속 산화막의 일례로서 산화 알루미늄막을 사용하여 평가를 하였다. 도 8a 내지 도 13b를 사용하여 설명한다. 또한 평가 방법으로서는 X선 반사율 측정법(XRR: X-Ray Reflectometry), 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry), 및 승온 이탈 가스 분광법(TDS: Thermal Desorption Spectrometry)을 이용하였다.
우선 XRR 측정에 의한 평가를 나타낸다. XRR 측정에서 이용한 샘플의 구조를 도 8a 및 도 8b에 도시하였다.
도 8a 및 도 8b에 도시한 샘플은 유리 기판(502) 위에 금속 산화막(512a)과, 금속 산화막(512b)을 각각 형성하였다.
금속 산화막(512a)은 스퍼터링 장치를 이용하여 산화 알루미늄막을 형성하였다. 금속 산화막(512a)의 형성 조건으로서는 기판 온도는 실온, O2＝50sccm(O2＝100%), 전력 6kW(DC-Pulse 전원, Pulse＝300kHz), 압력 0.6Pa, 막 두께 100nm로 하였다. 또한 스퍼터링 타깃으로서는 금속 알루미늄 타깃을 사용하였다.
금속 산화막(512b)은 스퍼터링 장치를 이용하여 산화 알루미늄막을 형성하였다. 금속 산화막(512b)의 형성 조건으로서는 기판 온도 150℃, O2＝300sccm(O2＝100%), 전력 30kW(AC 전원), 압력 0.7Pa, 막 두께 100nm로 하였다. 또한 스퍼터링 타깃으로서는 금속 알루미늄 타깃을 사용하였다.
도 8a에 도시한 구조를 갖는 샘플을 샘플 1, 도 8b에 도시한 구조를 갖는 샘플을 샘플 2로 하고, XRR 측정에 의해 각 산화 알루미늄막의 막 밀도를 평가하였다. 또한 XRR 측정은 각 샘플의 면 내를 3군대 측정하였다. 또한 산화 알루미늄막의 조성을 이상적인 조성인 Al2O3(Z/A＝0.4882(Z＝원자 번호, A＝질량수))로 하여 이용하여 산출하였다.
측정 결과를 도 9에 도시하였다. 도 9를 보면 알 수 있듯이, 샘플 1은 산화 알루미늄막의 막 밀도가 약 3.0g/cm3이고, 샘플 2는 산화 알루미늄막의 막 밀도가 약 3.8g/cm3이었다.
다음에, SIMS 분석에 의한 평가를 나타낸다. SIMS 분석에 사용한 샘플의 구조를 도 10a 및 도 10b에 도시하였다.
도 10a 및 도 10b에 도시한 평가용 샘플은 유리 기판(502) 위에 산화 실리콘막(504a) 및 산화 실리콘막(504b)을 각각 형성하고, 산화 실리콘막(504a) 및 산화 실리콘막(504b) 위에 금속 산화막(513a) 및 금속 산화막(513b)을 각각 형성하였다. 또한 도 10a에 도시한 구조를 갖는 샘플을 샘플 3, 도 10b에 도시한 구조를 갖는 샘플을 샘플 4로 하였다.
산화 실리콘막(504a)의 형성 조건으로서는 스퍼터링법 이용, 기판 온도 200℃, O2＝300sccm(O2＝100%), 전력 6kW(DC-Pulse 전원, Pulse＝300kHz), 압력 0.4Pa, 막 두께 100nm로 하였다.
산화 실리콘막(504b)의 형성 조건으로서는 스퍼터링법 이용, 기판 온도 200℃, O2＝300sccm(O2＝100%), 전력 6kW(DC-Pulse 전원, Pulse＝300kHz), 압력 0.4Pa, 막 두께 400nm로 하였다.
금속 산화막(513a)은 스퍼터링 장치를 이용하여 산화 알루미늄막을 형성하였다. 금속 산화막(513a)의 형성 조건으로서는 기판 온도는 실온, O2＝50sccm(O2＝100%), 전력 6kW(DC-Pulse 전원, Pulse＝300kHz), 압력 0.6Pa, 막 두께 50nm로 하였다. 또한 스퍼터링 타깃으로서는 금속 알루미늄 타깃을 사용하였다.
금속 산화막(513b)은 스퍼터링 장치를 이용하여 산화 알루미늄막을 형성하였다. 금속 산화막(513b)의 형성 조건으로서는 기판 온도 150℃, O2＝300sccm(O2＝100%), 전력 30kW(AC 전원), 압력 0.7Pa, 막 두께 100nm로 하였다. 또한 스퍼터링 타깃으로서는 금속 알루미늄 타깃을 사용하였다.
또한 금속 산화막(513a) 및 금속 산화막(513b)의 산화 알루미늄막의 막 밀도는 각각 3.0g/cm3,3.8g/cm3로 하였다.
상술한 샘플 3 및 샘플 4의 구조를 표 1에 나타낸다.
　 구조 산화 알루미늄의 막 밀도[g/cm3]
샘플 3 유리＼산화 실리콘(100nm)＼산화 알루미늄(50nm) 3.0
샘플 4 유리＼산화 실리콘(400nm)＼산화 알루미늄(100nm) 3.8
표 1에 나타낸 샘플 3 및 샘플 4에 대해서 프레셔 쿠커 테스트(PCT: Pressure Cooker Test)를 수행하였다. 본 실시예에서는 PCT 시험으로서, 온도 130℃, 습도 85%, H2O(물): D2O(중수)＝3: 1(체적비) 분위기, 2.3기압(0.23MPa)의 조건으로 샘플 3 및 샘플 4를 100시간 동안 유지하였다.
PCT 시험 후의 샘플 3 및 샘플 4의 SIMS 분석을 수행하여, 막 내의 수소(H) 원자 및 중수소(D) 원자의 농도 측정을 수행하였다. 샘플 3 및 샘플 4의 평가 결과를 각각 도 11a 및 도 11b에 도시하였다.
또한 SIMS 분석은 그 측정 원리상 시료 표면 근방이나 재질이 상이한 막과의 적층 계면 근방의 데이터를 정확하게 얻기 어려운 것으로 알려져 있다. 따라서, 막 내의 수소(H) 원자 및 중수소(D) 원자 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에 있어서 극단적인 변동이 없고 거의 일정한 강도를 얻을 수 있는 영역에서의 평균값을 채용한다.
도 11a를 보면 알 수 있듯이, 샘플 3의 산화 실리콘막(504a)의 막 내의 수소(H) 원자 및 중수소(D) 원자의 농도는 각각 1.4×1021atoms/cm3,2.9×1020atoms/cm3이었다.
도 11b를 보면 알 수 있듯이, 샘플 4의 산화 실리콘막(504b)의 막 내의 수소(H) 원자 및 중수소(D) 원자의 농도는 각각 2.2×1019atoms/cm3,검출 하한 이하였다. 또한 본 실시예에서의 SIMS 분석의 중수소(D) 원자 농도의 검출 하한은 1.0×1016atoms/cm3이다.
또한 본 실시예의 SIMS 분석 결과는 모두 산화 실리콘막의 표준 시료에 의해 정량한 결과를 나타냈다.
도 11a 및 도 11b를 보면 알 수 있듯이, 산화 알루미늄막의 막 밀도가 약 3.0g/cm3인 샘플 3에서는 수소(H) 원자 및 중수소(D) 원자가 산화 알루미늄막을 통과하여 산화 실리콘막 내로 확산되는 것을 알 수 있다. 한편, 산화 알루미늄막의 막 밀도가 약 3.8g/cm3인 샘플 4에서는 산화 알루미늄 내에서 수소(H) 원자 및 중수소(D) 원자의 확산이 억제된 것을 알 수 있다. 수소(H) 원자 및 중수소(D) 원자 양쪽 모두가 산화 알루미늄막의 30nm 부근에서 급격히 농도가 저하되는 현상이 나타난 바와 같이, 샘플 3과 같이 산화 알루미늄막의 막 두께를 50nm로 하더라도 수소(H) 원자 및 중수소(D) 원자를 억제할 수 있는 것으로 시사되어 있다.
상술한 바와 같이 산화 알루미늄막의 막 밀도에 따라, 수소(H) 원자 및 중수소(D) 원자에 대한 배리어성이 상이한 것이 확인되었다.
다음에, TDS 분석에 의한 평가를 나타낸다. TDS 분석에 사용한 샘플의 구조를 도 12a 및 도 12b에 도시하였다.
도 12a에 도시한 샘플은 유리 기판(502) 위에 질화 실리콘막(505)을 형성하였다. 도 12b에 도시한 샘플은 유리 기판(502) 위에 질화 실리콘막(505)을 형성하고, 질화 실리콘막(505) 위에 금속 산화막(514)으로서 산화 알루미늄막을 형성하였다.
질화 실리콘막(505)의 형성 조건으로서는 PE-CVD 장치 이용, 기판 온도 220℃, SiH4＝270sccm, H2＝4000sccm, N2O＝2700sccm, 막 두께 100nm로 하였다.
금속 산화막(514)은 스퍼터링 장치를 이용하여 산화 알루미늄막을 형성하였다. 산화 알루미늄막의 형성 조건으로서는 기판 온도 150℃, O2＝100sccm(O2＝100%), 전력 30kW(AC 전원), 압력 0.7Pa, 막 두께 100nm로 하였다.
또한 도 12a에 도시한 구조를 갖는 샘플을 샘플 5, 도 12b에 도시한 구조를 갖는 샘플을 샘플 6으로 하며, 샘플 5 및 샘플 6의 TDS 분석을 수행하였다. 또한 TDS 분석은 각 샘플을 진공 용기 내에서 가열하고, 승온중에 각 샘플로부터 발생하는 가스 성분을 4중극 질량 분석계로 검출한다. 검출되는 가스 성분은 m/z(질량/전하)의 이온 강도로 구별된다. 또한 본 실시예에서는 이온 강도가 m/z＝2인 것을 수소, 이온 강도가 m/z＝18인 것을 물로서간주하였다. 도 13a에 각 샘플의 m/z＝2(H2)의 TDS 스펙트럼을 도시하였고, 도 13b에 m/z＝18(H2O)의 TDS 스펙트럼을 도시하였다. 또한 도 13a에서, 가로축이 기판 온도(℃)를 나타내고, 세로축이 m/z＝2의 이온 강도(임의 단위)를 나타낸다. 또한 도 13b에서, 가로축이 기판 온도(℃)를 나타내고, 세로축이 m/z＝18의 이온 강도(임의 단위)를 나타낸다.
도 13a를 보면 알 수 있듯이, 샘플 5에 대해서는 350℃ 부근에 피크를 갖고, 수소(H2)의 검출이 확인된다. 이 검출은 질화 실리콘막(505) 내에 함유된 H2라고 생각된다. 한편, 샘플 6에 대해서는 측정 범위 내에서는 대략 평탄한 검출 분포가 되며, 수소(H2)가 현저히 검출되는 것은 보이지 않았다. 이것은 질화 실리콘막(505) 내에 함유된 H2는 금속 산화막(514)에 의해, 외부로의 방출이 억제되었기 때문이라고 생각된다.
도 13b를 보면 알 수 있듯이, 샘플 5 및 샘플 6 양쪽 모두가 50℃ 내지 100℃ 부근에 H2O의 피크를 갖지만, 이 피크는 샘플 표면에 부착된 흡착 수분이라고 생각된다. 또한 샘플 5와 샘플 6을 비교하면, 샘플 6이 샘플 5보다 H2O의 검출량이 적다. 그러므로, 금속 산화막(514)을 최표면으로 하는 경우, 표면에 부착되는 흡착 수분을 감소시킬 수 있다는 가능성이 시사된다.
상술한 바와 같이 질화 실리콘막의 상방으로 금속 산화막을 형성함으로써, 질화 실리콘막 내에 물이나 수소 등이 함유되어도 상기 금속 산화막에 의해 이들의 방출이 억제되는 것이 확인되었다.
(실시예 2)
본 실시예에서는 본 발명의 일 형태인 반도체 장치의 제작 방법에 의해 얻어진 트랜지스터의 전기 특성에 대하여 설명한다.
본 실시예에서의 트랜지스터의 구조를 도 14a 및 도 14b를 사용하여 설명한다. 도 14a는 트랜지스터의 평면도를 도시한 것이고, 도 14b는 도 14a에 도시한 파선 X-Y 부분의 단면도에 상당한다. 또한 도 14a에서, 구성 요소의 일부(예를 들어, 게이트 절연막, 보호막 등)는 도면의 복잡화를 피하기 위해서 생략하였다.
도 14a 및 도 14b에 도시한 트랜지스터(650)는 기판(602)과, 하지 절연막(604)과, 게이트 전극(606)과, 질화산화 실리콘막(608)과, 산화질화 실리콘막(610)과, 금속 산화막(612)과, 산화물 반도체막(614)과, 소스 전극(616)과, 드레인 전극(618)을 갖는다. 또한 트랜지스터(650)를 덮도록 보호막(620a) 및 보호막(620b)이 형성되어 있다.
또한 질화산화 실리콘막(608)과, 산화질화 실리콘막(610)과, 금속 산화막(612)으로 게이트 절연막(630)을 구성한다.
도 14b를 사용하여, 트랜지스터(650)의 제작 방법을 이하에서 설명한다.
기판(602)으로서 0.7mm의 유리 기판을 사용하고, 기판(602) 위에 하지 절연막(604)을 형성하였다. 하지 절연막(604)은 100nm의 질화 실리콘막을 형성하고, 이 질화 실리콘막 위에 150nm의 산화 실리콘막을 적층한 구조로 하였다.
다음에, 하지 절연막(604) 위에 도전막을 형성하고, 포토리소그래피 공정, 및 에칭 공정을 수행하여, 게이트 전극(606)을 형성하였다. 게이트 전극(606)으로서는 스퍼터링 장치를 이용하여 형성된 100nm의 텅스텐막을 사용하였다.
다음에, 하지 절연막(604) 및 게이트 전극(606) 위에 질화산화 실리콘막(608) 및 산화질화 실리콘막(610)을 형성하였다. 질화산화 실리콘막(608) 및 산화질화 실리콘막(610)은 PE-CVD 장치를 이용하여 진공중에서 연속적으로 형성하였다. 또한 질화산화 실리콘막(608)의 형성 조건으로서는 SiH4＝270sccm, NH3＝2700sccm, N2＝4000sccm, N2O＝500sccm, 압력 200Pa, 기판 온도 300℃, 전력 2kW(RF 전원(주파수: 27MHz)), 전극과 기판간 거리 15mm, 막 두께 325nm로 하였다. 또한 산화질화 실리콘막(610)의 형성 조건으로서는 SiH4＝90sccm, N2O＝9000sccm, 압력 80Pa, 기판 온도 300℃, 전력 1kW(RF 전원(주파수: 27MHz)), 전극과 기판간 거리 15mm, 막 두께 50nm로 하였다.
다음에 소성로(baking furnace)를 이용하여 질소 분위기하에서 350℃로 1시간의 제 1 열처리를 수행하였다.
다음에 산화질화 실리콘막(610) 위에 금속 산화막(612)과 산화물 반도체막(614)을 진공중에서 연속적으로 형성하였다.
또한 금속 산화막(612)으로서는 스퍼터링 장치를 이용하여 형성한 산화 알루미늄막을 사용하였다. 금속 산화막(612)의 형성 조건으로서는 기판 온도 150℃, O2＝300sccm(O2＝100%), 전력 30kW(AC 전원), 압력 0.7Pa, 막 두께 50nm로 하였다. 또한 스퍼터링 타깃으로서는 금속 알루미늄 타깃을 사용하였다.
또한 금속 산화막(612)은 실시예 1의 샘플 4에 사용한 산화 알루미늄막과 같은 막이며, 그 막 밀도는 3.8g/cm3이다.
또한 산화물 반도체막(614)은 스퍼터링 장치에서 IGZO 타깃(In2O3:Ga2O3:ZnO＝1: 1: 2[mol비])을 사용하고, 기판 온도 170℃, 압력 0.6Pa, 전력 5kW(AC 전원)의 조건으로 형성하였다. 또한 산화물 반도체막의 두께는 35nm로 하였다.
다음에 산화물 반도체막에 포토리소그래피 공정 및 에칭 공정을 수행하여 산화물 반도체막을 가공함으로써, 산화물 반도체막(614)을 형성하였다.
다음에 소성로를 이용하여 질소 분위기하에서 350℃로 1시간의 제 2 열처리를 수행하고, 이어서 소성로를 이용하여 질소와 산소 분위기하에서 350℃로 1시간의 제 3 열처리를 수행하였다.
다음에 금속 산화막(612) 및 산화물 반도체막(614) 위에 도전막을 형성하고, 포토리소그래피 공정 및 에칭 공정을 수행하여 소스 전극(616) 및 드레인 전극(618)을 형성하였다. 소스 전극(616) 및 드레인 전극(618)은 티타늄, 알루미늄, 티타늄의 3층 적층 구조로 하고, 각각의 막 두께는 100nm, 400nm, 100nm로 하였다.
다음에 소성로를 이용하여 질소 분위기하에서 300℃로 1시간의 제 4 열처리를 수행하고, 이어서 보호막(620a)을 형성하였다. 보호막(620a)으로서는 스퍼터링 장치를 이용하여 형성된 산화 실리콘막을 사용하였다. 산화 실리콘막의 형성 조건으로서는 Si 타깃을 사용하고 기판 온도는 실온, 산소 300sccm, 압력 0.7Pa, 막 두께 400nm로 하였다.
다음에 보호막(620a) 위에 보호막(620b)을 형성하였다. 보호막(620b)은 스핀 도포법에 의해 아크릴 수지를 형성하고, 그 막 두께는 1.5μm로 하였다.
이 후, 소성로를 이용하여 질소 분위기하에서 250℃로 1시간의 제 5 열처리를 수행하였다.
상술한 공정을 거쳐 트랜지스터(650)를 형성하였다. 또한 본 실시예의 트랜지스터(650)는 채널 길이(L)＝3μm, 채널 폭(W)＝3μm로 형성하였다.
상술한 바와 같이 얻어진 본 발명의 일 형태인 트랜지스터(650)의 전기 측정을 수행하였다. 트랜지스터(650)의 전기 측정 결과를 도 15에 도시하였다.
또한 도 15에 도시한 전기 측정 결과에 있어서, 실선은 트랜지스터의 소스 전극과 드레인 전극 사이의 전압(Vd)을 10V로 하고, 게이트 전압(Vg)을 -15V부터 15V까지 0.25V 간격으로 변화시켰을 때의 드레인 전류(Id)－게이트 전압(Vg)을 나타내고, 파선은 트랜지스터의 소스 전극과 드레인 전극간의 전압(Vd)을 10V로 하고, 게이트 전압(Vg)을 -15V부터 15V까지 0.25V 간격으로 변화시켰을 때의 전계 효과 이동도(μFE)를 나타낸다.
도 15를 보면 알 수 있듯이, 소스 전극과 드레인 전극 사이의 전압(Vd)을 10V로 하고, 게이트 전압(Vg)을 -15V부터 15V까지 변화시켰을 때, 본 실시예의 트랜지스터(650)는 포화 영역에서의 최대의 전계 효과 이동도(μFE)가 7.5cm2/Vs이었다. 또한 Vg＝0V에서 노멀리 오프 트랜지스터인 것이 확인되었다.
상술한 바와 같이 본 실시예의 트랜지스터(650)는 이동도가 높고, 노멀리 오프 트랜지스터인 것을 알았다.
본 실시예에서는 다른 실시형태 또는 다른 실시예와 적절히 조합하여 실시할 수 있다.
102: 기판
104: 하지 절연막
106: 게이트 전극
108: 질화산화 실리콘막
110: 산화질화 실리콘막
112: 금속 산화막
113: 산화물 반도체막
114: 산화물 반도체막
116: 소스 전극
118: 드레인 전극
120: 보호막
130: 게이트 절연막
150: 트랜지스터
401: 기판
402: 화소부
403: 신호선 구동 회로
404: 주사선 구동 회로
405: 씰재
406: 기판
408: 액정층
410: 트랜지스터
411: 트랜지스터
413: 액정 소자
415: 접속 단자 전극층
416: 단자 전극층
419: 이방성 도전막
420: 보호막
421: 보호막
423: 절연막
424: 보호막
430: 전극층
431: 전극층
432: 절연층
433: 절연막
435: 스페이서
451: 격벽
452: 전계 발광층
453: 발광 소자
454: 충전재
502: 유리 기판
504a: 산화 실리콘막
504b: 산화 실리콘막
505: 질화 실리콘막
512a: 금속 산화막
512b: 금속 산화막
513a: 금속 산화막
513b: 금속 산화막
514: 금속 산화막
602: 기판
604: 하지 절연막
606: 게이트 전극
608: 질화산화 실리콘막
610: 산화질화 실리콘막
612: 금속 산화막
614: 산화물 반도체막
616: 소스 전극
618: 드레인 전극
620a: 보호막
620b: 보호막
630: 게이트 절연막
650: 트랜지스터
2701: 하우징
2703: 하우징
2705: 표시부
2707: 표시부
2711: 축부
2721: 전원
2723: 조작 키
2725: 스피커
2800: 하우징
2801: 하우징
2802: 표시 패널
2803: 스피커
2804: 마이크로폰
2805: 조작 키
2806: 포인팅 디바이스
2807: 카메라용 렌즈
2808: 외부 접속 단자
2810: 태양 전지 셀
2811: 외부 메모리 슬롯
3001: 본체
3002: 하우징
3003: 표시부
3004: 키보드
3021: 본체
3022: 스타일러스
3023: 표시부
3024: 조작 버튼
3025: 외부 인터페이스
3051: 본체
3053: 접안부
3054: 조작 스위치
3056: 배터리
9601: 하우징
9603: 표시부
9605: 스탠드

Claims (4)

  1. 반도체 장치에 있어서,
    기판 위의 게이트 전극과;
    상기 게이트 전극 위의 질화산화 실리콘막(silicon nitride oxide film)과;
    상기 질화산화 실리콘막 위의 산화질화 실리콘막(silicon oxynitride film)과;
    상기 산화질화 실리콘막 위의 금속 산화막과;
    상기 금속 산화막 위에 접촉하는 산화물 반도체막을 포함하고,
    상기 질화산화 실리콘막은 산소보다 질소를 더 함유하고,
    상기 산화질화 실리콘막은 질소보다 산소를 더 함유하고,
    상기 질화산화 실리콘막의 두께는 상기 산화질화 실리콘막의 두께보다 두껍고,
    상기 금속 산화막은 Ga-Zn계 산화막이고,
    상기 산화물 반도체막은 In-Ga-Zn계 산화막이고,
    상기 산화물 반도체막은 결정들을 포함하고,
    상기 산화물 반도체막의 상기 결정들의 c축들은 상기 산화물 반도체막이 형성되는 표면의 법선 벡터 또는 상기 산화물 반도체막의 표면의 법선 벡터와 평행한 방향으로 배향되는, 반도체 장치.
  2. 반도체 장치에 있어서,
    기판 위의 게이트 전극과;
    상기 게이트 전극 위의 질화산화 실리콘막과;
    상기 질화산화 실리콘막 위의 산화질화 실리콘막과;
    상기 산화질화 실리콘막 위의 금속 산화막과;
    상기 금속 산화막 위에 접촉하는 산화물 반도체막을 포함하고,
    상기 질화산화 실리콘막은 산소보다 질소를 더 함유하고,
    상기 산화질화 실리콘막은 질소보다 산소를 더 함유하고,
    상기 질화산화 실리콘막의 두께는 상기 산화질화 실리콘막의 두께보다 두껍고,
    상기 금속 산화막은 산화 알루미늄막이고,
    상기 산화물 반도체막은 In-Ga-Zn계 산화막이고,
    상기 산화물 반도체막은 결정들을 포함하고,
    상기 산화물 반도체막의 상기 결정들의 c축들은 상기 산화물 반도체막이 형성되는 표면의 법선 벡터 또는 상기 산화물 반도체막의 표면의 법선 벡터와 평행한 방향으로 배향되는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극과;
    상기 소스 전극 및 상기 드레인 전극 위의 보호막을 더 포함하는, 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 금속 산화막의 두께는 상기 질화산화 실리콘막의 두께보다 얇은, 반도체 장치.
KR1020190091635A 2011-08-19 2019-07-29 반도체 장치 및 반도체 장치의 제작 방법 KR102110716B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011179660 2011-08-19
JPJP-P-2011-179660 2011-08-19

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020120089345A Division KR20130020877A (ko) 2011-08-19 2012-08-16 반도체 장치 및 반도체 장치의 제작 방법

Publications (2)

Publication Number Publication Date
KR20190091433A KR20190091433A (ko) 2019-08-06
KR102110716B1 true KR102110716B1 (ko) 2020-05-13

Family

ID=47711997

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020120089345A KR20130020877A (ko) 2011-08-19 2012-08-16 반도체 장치 및 반도체 장치의 제작 방법
KR1020190091635A KR102110716B1 (ko) 2011-08-19 2019-07-29 반도체 장치 및 반도체 장치의 제작 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020120089345A KR20130020877A (ko) 2011-08-19 2012-08-16 반도체 장치 및 반도체 장치의 제작 방법

Country Status (4)

Country Link
US (1) US9064853B2 (ko)
JP (3) JP6128775B2 (ko)
KR (2) KR20130020877A (ko)
TW (1) TWI541897B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI541904B (zh) 2011-03-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
CN102760697B (zh) 2011-04-27 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
US9252279B2 (en) 2011-08-31 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013183001A (ja) 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
US8981370B2 (en) 2012-03-08 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP2014165404A (ja) * 2013-02-26 2014-09-08 Toshiba Corp 半導体装置及びその製造方法
KR101446703B1 (ko) * 2013-04-03 2014-10-07 한국화학연구원 유기 절연체와 금속산화물 반도체 사이의 금속산화물 층간박막을 이용한 박막 트랜지스터
JP6198434B2 (ja) 2013-04-11 2017-09-20 株式会社半導体エネルギー研究所 表示装置及び電子機器
JP2015109424A (ja) * 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、及び該半導体装置に用いるエッチング溶液
US20150179446A1 (en) * 2013-12-20 2015-06-25 Lg Display Co., Ltd. Methods for Forming Crystalline IGZO Through Processing Condition Optimization
KR101451928B1 (ko) * 2014-04-03 2014-10-23 연세대학교 산학협력단 다층형 금속 산화물 박막을 갖는 반도체 소자 및 박막 트랜지스터, 그리고 그 제조 방법
WO2015189731A1 (en) 2014-06-13 2015-12-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
WO2016067585A1 (ja) * 2014-10-29 2016-05-06 株式会社Ｊｏｌｅｄ 薄膜半導体装置、有機ｅｌ表示装置及び薄膜半導体装置の製造方法
KR20160053001A (ko) 2014-10-30 2016-05-13 삼성디스플레이 주식회사 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법
US10396210B2 (en) 2014-12-26 2019-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with stacked metal oxide and oxide semiconductor layers and display device including the semiconductor device
CN106469750A (zh) * 2015-08-19 2017-03-01 昆山工研院新型平板显示技术中心有限公司 薄膜晶体管及其制造方法
JP7078354B2 (ja) * 2016-05-04 2022-05-31 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP6985812B2 (ja) * 2016-05-04 2021-12-22 株式会社半導体エネルギー研究所 トランジスタの作製方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100490924B1 (ko) * 2001-09-10 2005-05-24 샤프 가부시키가이샤 박막트랜지스터 및 매트릭스표시장치
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007201366A (ja) * 2006-01-30 2007-08-09 Canon Inc 電界効果型トランジスタ
JP2009167087A (ja) * 2007-12-17 2009-07-30 Fujifilm Corp 無機結晶性配向膜及びその製造方法、半導体デバイス

Family Cites Families (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001194201A (ja) * 2000-01-12 2001-07-19 Denso Corp センサ及びその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
WO2006051993A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP2006229185A (ja) 2005-01-19 2006-08-31 Sharp Corp 薄膜トランジスタ基板、その製造方法、半導体装置及び液晶表示装置
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR100986173B1 (ko) * 2008-05-09 2010-10-07 한국과학기술연구원 박막 트랜지스터
TWI642113B (zh) * 2008-08-08 2018-11-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5552753B2 (ja) 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5123141B2 (ja) * 2008-11-19 2013-01-16 株式会社東芝 表示装置
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
WO2010125986A1 (en) * 2009-05-01 2010-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN102903758B (zh) * 2009-12-28 2015-06-03 株式会社半导体能源研究所 半导体装置
WO2011161875A1 (ja) * 2010-06-25 2011-12-29 シャープ株式会社 表示装置用基板及びその製造方法、表示装置
US8803164B2 (en) * 2010-08-06 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Solid-state image sensing device and semiconductor display device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100490924B1 (ko) * 2001-09-10 2005-05-24 샤프 가부시키가이샤 박막트랜지스터 및 매트릭스표시장치
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007201366A (ja) * 2006-01-30 2007-08-09 Canon Inc 電界効果型トランジスタ
JP2009167087A (ja) * 2007-12-17 2009-07-30 Fujifilm Corp 無機結晶性配向膜及びその製造方法、半導体デバイス

Also Published As

Publication number Publication date
JP6356303B2 (ja) 2018-07-11
KR20190091433A (ko) 2019-08-06
US20130043466A1 (en) 2013-02-21
KR20130020877A (ko) 2013-03-04
JP2017157845A (ja) 2017-09-07
JP2018157224A (ja) 2018-10-04
JP6128775B2 (ja) 2017-05-17
US9064853B2 (en) 2015-06-23
JP2013062495A (ja) 2013-04-04
TW201320189A (zh) 2013-05-16
TWI541897B (zh) 2016-07-11

Similar Documents

Publication Publication Date Title
KR102110716B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
JP6495979B2 (ja) 半導体装置
US9219160B2 (en) Semiconductor device
TWI594425B (zh) 半導體裝置及半導體裝置的製造方法
JP6284973B2 (ja) 半導体装置の作製方法
US9660092B2 (en) Oxide semiconductor thin film transistor including oxygen release layer
US9755082B2 (en) Semiconductor device including oxide semiconductor with an insulating film including galliium and oxygen

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant