KR102001570B1 - 소프트웨어 디지털 프론트 엔드(SoftDFE) 신호 처리 - Google Patents

소프트웨어 디지털 프론트 엔드(SoftDFE) 신호 처리 Download PDF

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알버트 몰리나
조셉 에이치 오스머
스티븐 씨 피놀트
멩-린 유
조셉 윌리엄스
레이몬 산체즈 페레즈
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Abstract

소프트웨어 디지털 프론트 엔드(SoftDFE) 신호 처리 기술이 제공된다. 신호에 대해 하나 이상의 디지털 프론트 엔드(DFE) 기능을 수행하는 프로세서상에서 하나 이상의 전용 명령어(specialized instructions)를 실행함으로써 하나 이상의 디지털 프론트 엔드 기능은 신호에 대해 소프트웨어로 수행되고, 프로세서는 선형 명령어와 비선형 명령어 중 하나 이상의 명령어로 이루어진 명령어 집합을 갖는다. 복수의 데이터 샘플로 이루어진 샘플 블록이 선택적으로 형성되고, 디지털 프론트 엔드(DFE) 기능은 이 샘플 블록에 대해 수행된다. 전용 명령어는 벡터 콘볼루션 함수(vector convolution function), 복소 지수 함수(complex exponential function), xk 함수, 벡터 비교 명령어, 벡터 max() 명령어, 벡터 곱셈 명령어, 벡터 덧셈 명령어, 벡터 sqrt() 명령어, 벡터 1/x 명령어 및 사용자 정의의 비선형 명령어를 포함할 수 있다.

Description

소프트웨어 디지털 프론트 엔드(SoftDFE) 신호 처리{SOFTWARE DIGITAL FRONT END(SoftDFE) SIGNAL PROCESSING}
관련 출원에 대한 상호 참조
본 출원은 "Software Digital Front End(SoftDFE) Signal Processing and Digital Radio"라는 발명의 명칭으로 2011년 10월 27일에 미국 출원된 미국 가특허 출원 제61/552,242호를 우선권 주장하며, 그 내용은 본원에서 참조로서 통합된다.
기술분야
본 발명은 디지털 신호 처리 기술에 관한 것으로, 더 구체적으로는 통신 장치에서 디지털 프론트 엔드 처리(digital front end processing)를 위한 기술에 관한 것이다.
통신 시스템에서, "프론트-엔드"라는 용어는 원래 안테나에 근접한 수신기 또는 송신기의 아날로그 부분을 설명하는 것이었다. 프론트-엔드는 중간 주파수(IF;intermediate frequency)의 아날로그 신호를 디지털 처리를 위해 백-엔드(back-end)로 운반했다. 최근들어, "프론트-엔드"라는 용어는 최근의 단말기 또는 기지국 시스템내의 디지털 처리 성분에 대한 아날로그 영역에서의 사전 수행된 약간의 신호 조정(signal conditioning)도 포함하도록 확장되었다.
디지털 프론트 엔드(DEF;digital front end)는 이제 BB 프로세서와 아날로그 기저대/RF 회로 사이의 회로에 대한 일반적인 용어이다. 수신기에서, DFE는 RF 복조되어 디지털화된 신호를 처리하는 성분을 포함하는데, 이것은 중간 주파수를 포함할 수도 있고 포함하지 않을 수도 있다(수신기가 0의 IF인지 혹은 0이 아닌 IF인지에 따름). 수신기측에서, DFE는 디지털적으로 다양한 IF 주파수에서 디지털 IF 신호로부터 상이한 채널들(GSM, WCDMA, LTE 또는 이 기술들의 조합)(이전의 발생 시스템(generation system)내에서 아날로그 영역에서 수행되었던 동작)을 추출한다.
송신기에서, DFE는 디지털 영역에서 다양한 채널들에 대해 기저대 신호를 처리하여 상향 변환된(up-converted) 디지털 신호를 제공하는 성분들을 포함한다. 이러한 상향 변환된 신호는 예컨대 RF 전력 증폭기 비선형 응답의 디지털 전치 왜곡(DPD;digital pre-distortion) 및 파고율 저감(CFR;crest factor reduction) 등과 같은 추가적인 신호 조정을 더 거쳐서, 마지막으로 디지털-아날로그 변환기(DAC)에 인가된다.
디지털 프론트 엔드는 전술한 다중 반송파 다중 표준 무선 신호(multi-carrier multi-standard radio signals)의 높은 샘플링율로 인해 전형적으로 하드웨어 로직을 이용해 구현된다. 비록 이러한 하드웨어 기반의 DFE 기술이 통신 신호를 효과적으로 처리하지만 이 기술은 많은 제약을 받으며, 만약 이러한 제약을 극복한다면, DFE 시스템의 효율성 및 융통성은 더욱 개선될 수 있다. 예를 들어, DFE ASIC(주문형 반도체)의 설계는 비용이 비싸고 시간 소모적(보통 2년 주기임)이므로, 기존의 하드웨어 기반 DFE 기술은 새로운 RF 디자인을 위해 DFE 설계를 수정하는데 융통성이 부족하고, 비용도 비싸며, 시간 소모적인 어려움을 겪는다.
DFE 시스템의 부분들을 소프트웨어로 구현하기 위한 많은 기술들이 제안 및 제시되었다. 예를 들어, DFE의 부분들이 FPGA(field-programmable gate array)상에 구현되는 반면, DFE의 다른 부분들은 하드와이어(hardwire)로 구성되고, 다른 부분들은 ASIC내에 구현된다. FPGA는 "논리 블록(logic blocks)"으로 불리는 프로그램 가능한 논리 성분을 포함한다.
다양한 DFE 기능을 소프트웨어로 구현하는 것이 가능하다. 그러나 기존의 수 백 MHz의 샘플링율로는 표준 디지털 신호 프로세서나 또는 벡터 프로세서에 대해 예컨대 실시간 DFE 소프트웨어 구현을 달성하기는 어렵다. 그러므로 효율적인 소프트웨어 기반의 DFE 기술이 필요하다.
전반적으로, 소프트웨어 디지털 프론트 엔드(SoftDFE) 신호 처리 기술이 제공된다. 본 발명의 한 양상에 따르면, 신호에 대해 하나 이상의 DFE 기능을 수행하는 프로세서에 대해 하나 이상의 전용 명령어(specialized instructions)를 실행함으로써, 상기 신호에 대해 하나 이상의 디지털 프론트 엔드(DFE) 기능이 소프트웨어로 수행되는데, 이때 상기 프로세서는 하나 이상의 선형 및 비선형 명령어로 이루어진 명령어 집합(instruction set)을 갖는다. 프로세서는 예컨대 디지털 신호 프로세서 또는 벡터 프로세서일 수 있다.
전용 명령어는 벡터 콘볼루션 함수(vector convolution function)를 포함할 수 있는데, 여기서 벡터 콘볼루션 함수는 N1 + N2-1개 샘플의 입력 벡터를 수신하여, 입력 벡터 N1 및 계수(coefficients)의 N1개 샘플의 타임 시프트 버전(time shifted versions)을 처리하며, 각각의 타임 시프트 버전은 FIR 출력값을 생성한다. 또한, 전용 명령어는 벡터 x에 대한 xk 함수 및/또는 복소 지수 함수(complex exponential function)를 포함할 수 있다.
신호는 샘플별로 처리될 수 있거나 데이터 샘플의 블록으로서 처리될 수 있다. 본 발명의 다른 양상에 따르면, 샘플 블록은 복수의 데이터 샘플로 이루어져 형성되고, 디지털 프론트 엔드(DFE) 기능은 샘플 블록에 대해 수행된다.
일 실시예의 채널 필터링 DFE 기능의 경우, 전용 명령어는 벡터 콘볼루션 함수를 포함한다. 일 실시예의 디지털 상향 변환 DFE 기능의 경우는, 전용 명령어가 복소 지수 명령어를 포함한다.
일 실시예의 파고율 저감 DFE 기능의 경우, (ⅰ) 피크 검출(peak detection)을 위한 전용 명령어는 벡터 비교 명령어(vector compare instruction)와 벡터 max() 명령어(vector max() instruction) 중 하나 이상을 포함하고; (ⅱ) 피크 제거(peak cancellation)를 위한 전용 명령어는 벡터 곱셈-누적 명령어(vector multiply-accumulate instruction), 벡터곱 명령어(vector multiplication instruction), 벡터합 명령어(vector addition instruction) 중 하나 이상을 포함하며; (ⅲ) 극성 클리핑 동작(polar clipping operation)을 위한 전용 명령어는 벡터 x-0.5 명령어, 벡터 sqrt() 명령어, 벡터 1/x 명령어 중 하나 이상을 포함한다.
일 실시예의 디지털 전치 왜곡 DFE 기능의 경우, 전용 명령어는 하나 이상의 사용자 정의의 비선형 명령어(user-defined non-linear instructions)를 포함한다. 사용자 정의의 비선형 명령어는 적어도 하나의 사용자 특정 변수(user-specified parameter)를 포함한다. 적어도 하나의 사용자 특정 변수를 갖는 적어도 하나의 비선형 함수를 위한 적어도 하나의 소프트웨어 명령어에 응답하여, 다음의 단계들, 즉, (ⅰ) 입력값 x에 비선형 함수를 적용하는 적어도 하나의 소프트웨어 명령어를 구현하는 적어도 하나의 기능성 유닛을 호출(invoking)하는 단계와, (ⅱ) 상기 입력값 x에 대한 비선형 함수에 대응하는 출력을 발생하는 단계가 수행된다. 사용자 특정 변수는 메모리로부터 적어도 하나의 레지스터로 로드될 수 있다. 사용자 특정 변수는 예컨대 유한 개수의 입력값에 대한 비선형 함수의 값들을 저장하는 룩업 테이블을 포함한다.
본 발명의 더 많은 특징 및 이점들과 더불어 본 발명에 대한 보다 완전한 이해는 이후의 상세한 설명과 도면을 참조하여 가능할 것이다.
도 1은 본 발명의 양상들이 채용될 수 있는 예시적인 통신 시스템의 부분들을 예시한다.
도 2는 개별적인 데이터 샘플을 데이터 블록으로 변환하는 블록 생성 프로세스를 예시한다.
도 3은 도 1의 블록을 구현하는데 이용될 수 있는 예시적인 채널 필터 및 디지털 상향 변환 스테이지의 개략적인 블록도이다.
도 4a는 도 3의 디지털 상향 변환기 필터의 개략적인 블록도이다.
도 4b는 도 3의 보간 필터(interpolation filter)의 개략적인 블록도이다.
도 5는 채널 필터 및 디지털 상향 변환 스테이지를 위한 예시적인 의사 코드(pseudo code)를 예시한다.
도 6은 도 1의 파고율 저감 스테이지에 의해 채용될 수 있는 적절한 파고율 저감 알고리즘을 위한 예시적인 의사 코드를 예시한다.
도 7은 본 발명의 일 실시예에 따른 파고율 저감을 위한 블록 처리를 예시한다.
도 8은 본 발명의 일 실시예에 따른 파고율 저감을 위한 블록 처리를 예시한다.
도 9는 도 6의 파고율 저감 알고리즘의 예시적인 강제 클리핑 단계(hard clipping phase)를 예시한다.
도 10은 본 발명의 일 실시예에 따라 하나 이상을 동시에 처리하는 예시적인 벡터 기반 디지털 신호 프로세서의 개략적인 블록도이다.
도 11은 본 발명의 양상들이 채용될 수 있는 대안의 실시예적인 송신기의 부분들을 예시한다.
도 12는 사용자 정의의 비선형 명령어 fm ,l을 이용하여 벡터 프로세서상에서 소프트웨어로 DPD 기능을 구현하기 위한 예시적인 의사 코드를 예시한다.
도 12a는 상기 사용자 정의의 비선형 명령어 fm ,l을 위한 예시적인 함수 블록도의 그래프적인 예시이다.
도 12b는 상기 사용자 정의의 비선형 명령어 fm ,l을 위한 예시적인 대안의 함수 블록도의 그래프적인 예시이다.
도 13a는 x(n)의 함수로서 개별적인 사용자 정의의 비선형 명령어 fm ,l을 예시한다.
도 13b는 도 13a의 개별적인 사용자 정의의 비선형 명령어 fm ,l의 예시적인 근사(approximation)를 예시한다.
도 14는 테일러 총합 계산 블록(Taylor Sum computation block)을 예시한다.
도 15는 본 발명의 일 실시예에 따라 하나 이상의 복소수에 대해 동시에 사용자 정의의 비선형 함수를 평가하는 실시예적인 벡터 기반 디지털 프로세서의 개략적인 블록도이다.
도 16은 적응적 전치 왜곡(adaptive pre-distortion)을 위한 제 1 시스템의 개략도이다.
도 17은 적응적 전치 왜곡을 위한 직접형 시스템의 개략도이다.
도 18은 본원에 설명된 많은 필터링 동작에 의해 채용될 수 있는 벡터 콘볼루션 함수를 예시한다.
도 19는 도 1의 IQ/등화 블록(IQ/Equalization block)을 구현하는데 이용될 수 있는 예시적인 등화/IQ 불균형 정정(IQIC;IQ Imbalance correction)의 개략적인 블록도이다.
도 1은 본 발명의 양상들이 채용될 수 있는 예시적인 통신 시스템(100)의 부분들을 예시한다. 도 1에 도시된 바와 같이, 예시적인 통신 시스템(100)은 송신부를 포함하고, 이 송신부는 채널 필터 및 디지털 상향 변환(DUC;digital up conversion) 스테이지(110), 파고율 저감(CFR) 스테이지(120), 디지털 전치 왜곡(DPD) 스테이지(130) 및 등화/IQ 불균형 정정(140)을 갖는다. 일반적으로, 도 3 내지 도 5와 함께 이후에 더 자세히 논의되듯이, 채널 필터 및 디지털 상향 변환 스테이지(110)는 예컨대 디지털화된 기저대 신호를 무선 주파수(RF)로 변환하기 위해 유한 임펄스 응답(FIR) 필터와 디지털 상향 변환 스테이지를 이용하여 채널 필터링을 수행한다. 도 6 내지 도 10과 함께 이후에 더 자세히 논의되듯이, 파고율 저감 스테이지(120)는 송신된 신호의 PAR을 제한한다. 도 11 내지 도 15와 함께 이후에 더 자세히 논의되듯이, 디지털 전치 왜곡 스테이지(130)는 전력 증폭기를 선형화하여 효율을 개선한다. 도 19와 함께 이후에 더 자세히 논의되듯이, 등화/IQ 불균형 정정(140)은 IQ 정정을 수행하고, RF 채널 등화를 채용하여 채널 장해를 완화시킨다.
도 1에 도시된 바와 같이, 아날로그-디지털 변환기(ADC)로부터의 디지털 신호는 DPD 변수 추정(160)을 위해 온-칩 메모리(170)에 저장되며, 이것은 도 16 및 도 17과 연계하여 나중에 더 자세히 설명된다. 다음, 예컨대 CPU, 범용 프로세서, DSP 또는 벡터 프로세서를 이용하여 DPD 탭이 스테이지(150)에서 적용된다.
도 1에 도시된 바와 같이, 예시적인 통신 시스템(100)은 또한 수신부도 포함하는데, 이 수신부는 아날로그-디지털 변환기(ADC)로부터 신호를 수신하여 RX 인터페이스에 기저대 신호를 제공하는 채널 필터/채널 디지털 하향 변환(DDC) 블록(180)을 포함한다.
본 발명이 한 양상에 따르면, 도 1의 통신 시스템(100)의 디지털 프론트 엔드(DFE)의 하나 이상의 블록들은 소프트웨어로 구현된다. 이후에 논의되듯이, 이러한 SoftDFE 블록은 개별적인 샘플을 취하거나 또는 샘플 블록을 취하여 업-샘플링 및 상향 변환된 샘플들을 발생하고 (전형적으로 샘플 블록을) 출력한다. 하나 이상의 SoftDFE 기능들은 벡터 프로세서의 특정 특징들을 이용하여 구현된다. 상이한 안테나 데이터의 처리는 상이한 벡터 프로세서에서 수행될 수 있음을 유의하라. 또한, 상이한 SoftDFE 기능들은 상이한 벡터 프로세서 또는 동일한 벡터 프로세서에서 처리될 수 있다.
도 2는 개별적인 데이터 샘플(210)을 데이터 블록(250)으로 변환시키는 블록 발생 프로세스(200)를 예시한다. 도 2에 도시된 바와 같이, 개별 데이터 샘플(2100은 입력의 주기적인 타이머 이벤트(input periodic timer events)(220)를 이용하여 판독 입력된다. 도면부호(230)로 도시된 것처럼, 처리 시간은 예컨대 벡터 엔진(VE;vector engine)처럼 프로세서에서 가변될 수 있다. 전술한 바와 같이, 본 발명의 양상들에 따른 블록 처리는 대기시간(latency)이 프로세스 부하에 무관하게 유지될 수 있게 한다. 그러므로, 데이터 블록(250)은 출력이 주기적인 타이머 이벤트(240)를 이용하여 판독 출력된다.
데이터 블록(250)은 선택적으로 버퍼에 저장된다. 예시적인 실시예에서, 두 개의 데이터 블록(250)이 동시에 버퍼에 저장될 수 있다. 그러므로, 버퍼는 적어도 두 개의 블록 길이에 해당하는 사이즈를 갖는다.
채널 필터 및 디지털 상향 변환 스테이지(110)
전술한 바와 같이, 채널 필터 및 디지털 상향 변환 스테이지(110)는 예컨대 유한 임펄스 응답(FIR) 필터와 디지털 상향 변환기를 이용하여 채널 필터링을 수행하여, 디지털화된 기저대 신호를 무선 주파수(RF)로 변환시킨다. 이후에 논의되듯이, 채널 필터 및 디지털 상향 변환 스테이지(110)의 하나 이상의 기능이 소프트웨어로 구현되고, 이때 하나 이상의 벡터 프로세서는 벡터곱(vector multiplication), 벡터합(vector addition) 및 감축(reduction) 중 하나을 이용하거니 또는 선택적으로 벡터 콘볼루션 명령어를 이용하여 가속화된다. 디지털 상향 변환은 예컨대 입력 신호를 복소 지수로 곱하는 것(벡터곱, 즉, 두 개의 벡터인 신호와 로테이터 벡터(rotator vector)의 성분별 곱셈(component wise product))을 필요로 하고, 본 발명의 한 양상은 가속 복소 지수 함수(accelerated complex exponential function)를 채용한다. 디지털 변조는 (벡터로 계산된) 복소 지수에 기반하여 수치 제어 발진기(NCO;numerically controlled oscillator)를 이용하여 선택적으로 수행된다.
도 3은 도 1의 블록(110)을 구현하는데 이용될 수 있는 예시적인 채널 필터 및 디지털 상향 변환 스테이지(300)의 개략적인 블록도이다. 도 3에 도시된 것처럼, 예시적인 채널 필터 및 디지털 상향 변환 스테이지(300)는 예컨대 예시적으로 3.84MSPS(mega-samples-per-second)의 샘플링율을 갖는 예시적인 WCDMA 신호(310)(혹은 다중 표준 무선(MSR)의 다른 예시적인 기술의 신호)를 포함한다. 다음, 30.72MSPS의 예시적인 샘플링율로 신호를 상향 변환시키기 위해 WCDMA 신호(310)는 도 4a에서 더 자세히 설명되듯이 디지털 상향 변환기 필터(320)로 인가된다. 그 이후에, 상향 변환된 신호는 도 4b와 함께 다음에 더 자세히 설명되듯이 보간 필터(330)로 인가되어, 307.2MSPS의 예시적인 샘플링율로 상향 변환된다.
보간 필터(330)의 출력은 곱셈기(multiplier)(340)로 인가되어, 복소 지수 함수 exp(jw0n)으로 다중화된다. 복소 지수 함수 exp(jw0n)을 더 상세히 논의하기 위해서는, 본원과 동시에 출원되었으며 본원에서 참조하고 있는 발명의 명칭이 "Digital processor Having Instruction Set With Complex Exponential Non-Linear Function"인 국제 특허 출원 번호 제PCT/ 를 참조하라.
다양한 채널들이 종합되어 도 1의 CFR(120)에 인가된다.
도 4a는 도 3의 디지털 상향 변환기 필터(320)의 개략적인 블록도이다. 도 4a에 도시된 것처럼, 디지털 상향 변환기 필터(320)는 2배수로 상향 샘플링을 수행하는 RRC(Root Raised Cosine) 필터(410)와, 2배수로 샹향 샘플링을 각각 수행하는 두 개의 HB(halfband) 필터(420, 430)을 포함한다.
다음의 표는 도 4a의 필터(410, 420, 430)의 예시적인 구현을 설명한다.
Figure 112014049635859-pct00001
본 발명은 본원에 설명된 필터(410, 420, 430)의 필터링 동작을 포함한 필터링 동작들이 도 8과 함께 이후에 더 자세히 설명되듯이 벡터 콘볼루션 함수를 이용하여 가속화될 수 있음을 인지한다. 마찬가지로, 본원과 동시에 출원되었으며 본원에서 참조하고 있는 발명의 명칭이 "Vector Processor Having Instruction Set With Vector Convolution Function For FIR Filtering"인 국제 특허 출원 번호 제PCT/ 를 참조하라.
도 4b는 도 3의 보간 필터(330)의 개략적인 블록도이다. 도 4b에 도시된 것처럼, 보간 필터(330)는 두 개의 필터(450, 560)를 포함한다. 필터(450)는 2배수로 상향 샘플링을 수행하고, 필터(460)는 5배수로 상향 샘플링하여, 총 10의 상향 샘플링율이 된다.
다음의 표는 도 4b의 필터(450, 460)의 예시적인 구현을 설명한다.
Figure 112014049635859-pct00002
도 5는 채널 필터 및 디지털 상향 변환 스테이지(110)를 위한 예시적인 의사 코드(500)를 예시한다. 예시적인 의사 코드(500)는 입력 복소 데이터 블록을 처리하여, 출력 복소 데이터 블록을 산출한다. 루프가 각각의 필터 스테이지에 대해 처리되어, 상향 샘플링 및 보관 필터링을 수행한다. 또한, 디지털 상향 변환(중간 주파수 f_IF로 변조)이 샘플 블록에 대해 수행된다.
파고율 저감 스테이지(120)
위에서 지적하였듯이, 파고율 저감 스테이지(120)는 송신 신호의 PAR을 제한한다. 이후에 논의되듯이, 파고율 저감은 피크 검출 및 피크 제거를 필요로 한다. 피크 검출은 벡터 비교 명령어 또는 전용 max() 명령어를 활용할 수 있다. 마찬가지로, 피크 제거는 벡터의 곱셈 및 덧셈을 수반하고, 강제 클리핑은 포락선 계산(envelope computation)(벡터 sqrt() 및 벡터 (x*conj(x))을 수반하여 임계치에 대한 비교 및 스케일링(벡터 성분별로 1/x)을 수행하는데, 이것은 벡터 프로세스를 이용하여 가속화될 수 있다. sqrt() 및 1/x 연산은 추가적으로 조합될 수 있고, 벡터 x-0.5 연산/명령어를 이용하여 수행될 수 있다.
도 6은 도 1의 파고율 저감 스테이지(120)에 의해 채용될 수 있는 적절한 파고율 저감 알고리즘을 위한 예시적인 의사 코드(600)를 예시한다. 임의의 다른 파고율 저감 알고리즘이 채용될 수도 있음을 유의하라. 도 6에 도시된 것처럼, 예시적인 파고율 저감 알고리즘(600)은 세 개의 부분으로 이루어지는데, 즉, 피크 검색 단계(610), 펄스 제거 단계(640) 및 강제 클리핑 단계(680)로 이루어진다.
예시적인 파고율 저감 알고리즘(600)은 피크 재성장을 처리하기 위해 선택적으로 반복 수행될 수 있다. 예를 들어, 반복 회수 N_iter은 전형적으로 1과 4 사이의 값을 가질 수 있다. 일반적으로, 피크 재성장은 다른 피크를 제거하면서 신규 피크가 도입될 때 생기는데, 이것은 펄스의 양측에서의 링잉(ringing) 때문이다(펄스는 전형적으로 복수의 탭과 함께 선형 위상 대칭 FIR 필터로 설계된다). 중앙 탭의 양측에는 탭이 존재한다. 그러므로, 피크는 현재 또는 과거 샘플값에 도입될 수 있다. 과거 샘플에 도입된 피크를 처리하기 위해서, 기존의 CFR 알고리즘은 모든 피크를 제거하기 위한 다중 반복을 필요로 한다.
피크 검색 단계(610) 동안, 신호에 대한 검색이 실행되어, 피크의 개수와, 그 위치, 그리고 임계 레벨을 초과하는 크기가 결정된다. 예시적인 파고율 저감 알고리즘(600)은 초기에 안테나 샘플 크기를 계산한다. 다음으로, 임계를 초과하는 샘플값들이 식별된다. 예를 들어, 임계는 PAR 목표(target)에 기반하여 설정될 수 있다. 그 이후에, 피크 위치가 예컨대 벡터 max() 명령어를 이용하여 식별될 수 있다. 피크 검출은 선택적으로 벡터 비교 명령어 또는 전용 벡터 max() 명령어를 활용할 수 있다.
펄스 제거 단계(640) 동안, 제거 펄스가 각각의 피크에 배열되고, 그 다음에 이 제거 펄스 모두가 피크로부터 감산된다. 예시적인 파고율 저감 알고리즘(600)은 펄스 제거 이득(예컨대 임계치를 검출된 피크의 크기로 나눈 것)을 계산한다. 그 이후에, 예시적인 파고율 저감 알고리즘(600)은 각각의 피크를 독립적으로 처리하는 루프에 진입한다. 각각의 피크에 대해, 예컨대 벡터 곱셈 명령어를 이용하여 펄스가 발생된 뒤, 이 펄스는 예컨대 벡터 덧셈 명령어를 이용하여 안테나로부터 제거된다. 피크 제거는 벡터의 곱셈 및 덧셈을 수반하고, 이것은 벡터 프로세서에서 가속화될 수 있다.
강제 클리핑 단계(680) 동안, 예시적인 파고율 저감 알고리즘(600)은 예컨대 크기 반전(magnitude inverse)을 위한 비선형 연산을 이용해 출력 파형을 강제로 깎아낸다. 클리핑 임계 레벨 R은 PAR 목표에 기반하여 설정된다. 강제 클리핑은 예컨대 극성 클리핑 기술을 이용하여 수행될 수도 있다. 일반적으로, 극성 클리핑은 ｜x｜를 계산하기, ｜x｜를 임계 R에 비교하기 및 R/｜x｜로 스케일링하기를 수반한다. 만약 ｜x｜가 R을 초과하면, x는 R로 대체된다. 한 번 더 1/｜x｜가 벡터 x-0.5 연산/명령어를 이용하여 벡터 프로세서상에서 효율적으로 계산될 수 있다.
다른 변형안으로서, 파고율 저감이 주파수 영역에서 수행될 수 있다.
위에서 지적하였듯이, 본 발명의 한 양상은 효율 개선을 위해 CFR 처리가 데이터 블록에 대해 수행될 수 있음을 인지한다. 예를 들어, 데이터 블록에 대해 CFR을 수행하기 위해 벡터 엔진(VE)이 활용될 수 있다. 예를 들어, 소프트웨어 구현에서, 블록 처리는 프로세서 부하와 무관하게 대기 시간이 일정하게 유지되도록 한다. 또한, 소프트웨어 구현에서, 블록 처리는 개별적인 데이터 샘플(310)에 대해서만이 아닌 데이터 블록 전체에 대해 오버헤드(overhead)를 탕감함으로써 효율을 개선한다.
도 7은 본 발명의 일 실시예에 따른 파고율 저감을 위한 블록 처리를 예시한다. 도 7에 도시된 바와 같이, 데이터 블록(700)은 도 6의 파고율 저감 알고리즘(600)에 인가될 수 있다. 그러나 만약 피크(705, 715)같은 피크가 블록(700)의 에지(edge) 부근에서 검출된다면, 대응하는 제거 펄스(710, 720)의 탭이 데이터 블록(400)의 외부까지 뻗어 있을 때 에지 효과가 존재할 것이다.
그러므로, 본 발명의 다른 양상에 따르면, 데이터 블록들 사이의 처리의 연속성(continuity)은 하나 이상의 프리-커서(pre-cursor) 및/또는 포스트-커서(post-cursor) 블록 샘플을 이용하여 보장된다. 도 8은 본 발명의 일 실시예에 따른 파고율 저감을 위한 블록 처리(800)를 예시한다. 도 8의 예시적인 실시예에 도시된 것처럼, 도 6의 예시적인 파고율 저감 알고리즘(600)에 인가되기 전에 두 개의 프리-커서 블록(810-1, 810-2)은 처리중인 현재 블록(850)의 앞쪽에 위치되고, 하나의 포스트-커서 블록(860)은 현재 블록(650)의 끝에 첨부된다. 이런 식으로, 프리-커서 및/또는 포스트-커서 블록이 없다면 블록 처리에 의해 초래될 수 있는 에지 효과의 도입없이 블록(850)의 처음과 끝이 처리될 수 있다.
예시적인 일 실시예에서, 각각의 커서 블록(810, 860)의 크기는 제거 펄스(710, 720)의 절반 크기와 거의 동일하도록 선택된다. 또한, 적절한 오버헤드의 분량을 유지하기 위해, 각각의 데이터 블록(850)의 크기는 각각의 커서 블록(810, 860)의 크기보다 훨씬 더 커야 한다. 일반적으로, 각각의 데이터 블록(850)의 크기가 클수록 필요한 메모리도 더 커지고 대기시간도 더 커진다.
프리-커서 블록(810)은 이전 데이터 블록의 마지막에서부터 입력 데이터로 채워지고, 포스트-커서 블록(860)은 이후 데이터 블록의 처음에서부터 입력 데이터로 채워진다.
예시적인 일 실시예에서, 피크는 블록(850)과 첫 번째 프리-커서 블록(810-1)에서 검출 및 제거되고, 포스트-커서 블록(860)에서는 검출되거나 제거되지 않는데, 그 이유는 포스트-커서 데이터는 다음 블록의 처리 동안에 처리될 것이기 때문이다. 포스트-커서 블록(860)과 연관된 포스트-커서 입력 샘플은 오로지 블록(850)의 내부에서 피크를 제거하는 데에만 필요하다.
또한, 블록(850)의 좌측 에지에서 피크를 제거할 때, 첫 번째 프리-커서 블록(810-1)에서 피크 재성장이 발생한다. 그러므로, 첫 번째 프리-커서 블록(510-1)에서 이러한 신규 피크를 제거하기 위해, 두 번째 프리-커서 블록(810-2)이 필요하다(그러나 두 번째 프리-커서 블록(810-2)에서는 제거가 수행되지 않는다).
도 9는 도 6의 파고율 저감 알고리즘(600)의 예시적인 강제 클리핑 단계(680)를 예시한다. 위에서 지적되었듯이, 강제 클리핑 단계(680) 동안, 예시적인 파고율 저감 알고리즘(600)은 예컨대 크기 반전을 위한 비선형 연산을 이용하여 출력 파형을 강제로 깎아낸다. 클리핑 임계 레벨 R은 피크 대 평균 비(PAR;peak-to-average ratio) 목표에 기반하여 설정된다. 강제 클리핑은 도 9에 도시된 것처럼 예컨대 극성 클리핑 가속화 기술을 이용하여 수행될 수도 있다. 일반적으로, 극성 클리핑은 ｜x｜를 계산하기, ｜x｜를 임계 R(반지름으로 설정됨)에 비교하기 및 R/｜x｜로 스케일링하기를 수반한다. 만약 ｜x｜가 R을 초과하면, x는 R로 대체된다.
강제 클리핑은 포락선 계산(벡터 sqrt() 및 벡터 (x*conj(x))을 수반하여 임계치에 대한 비교 및 스케일링(벡터 성분별로 1/x)을 수행하는데, 이것은 벡터 프로세스를 이용하여 가속화될 수 있다. 이러한 복소 곱셈은 벡터 제곱근 연산과 함께 벡터 곱셈기를 이용하여 가속화될 수 있다.
또한, 본 발명의 양상들은 1/｜x｜가 (x*conj(x))-0.5를 이용하여 직접적으로 게산될 수 있음을 인지하며, 이것은 전용 벡터 xk(vec_x_pow_k) 명령어를 이용하여 가속화될 수 있다.
도 10은 본 발명의 일 실시예에 따라 하나 이상을 동시에 처리하는 예시적인 벡터 기반 디지털 신호 프로세서(1000)의 개략적인 블록도이다. 일반적으로, 도 10의 벡터 기반 구현은 다수의 프로세스를 동시에 수행한다. 그러므로, 벡터 기반 디지털 신호 프로세서(1000)는 xk 함수(1010-1~1010-N)을 위한 복수의 기능성 유닛을 포함한다.
벡터 기반 디지털 신호 프로세서(1000)에 대한 입력은 복수의 스칼라 수치로 이루어진 벡터 x인데, 이것은 병렬로 처리된다. 예를 들어, 벡터 기반 디지털 신호 프로세서(1000)가 벡터 x에 대해 xk 함수를 지원하고, X는 스칼라 수치 x1 내지 x4로 이루어진다고 가정하자. 예시적인 xk 함수는 다음과 같이 표현될 수 있다.
Figure 112014049635859-pct00003
또한, 본원에서 참조하고 있는 "Digital Signal Processor Having Instruction Set with an xk Function Using Reduced Look-Up Table"이라는 발명의 명칭으로 2009년 1월 30일에 미국 출원된 미국 특허 출원 번호 제12/362,874호를 참조하라.
예시적인 벡터 기반 디지털 신호 프로세서(1000)은 다음처럼 구현된 pow(x,K) 명령어를 이용하여 32개 연산을 계산하기 위해 16-방식 벡터 프로세서로서 구현될 수 있다.
vec_Pow(x1, x2,... x32, K), 여기서 K값은 예컨대 0.5, -0.5, -1이다.
이런 식으로, 벡터 기반 디지털 신호 프로세서(1000)는 16가지 이러한 연산을 수행할 수 있고, 단일 사이클내에 이들을 조합할 수 있다.
디지털 전치 왜곡 스테이지(130)
위에서 지적한 것처럼, 디지털 전치 왜곡 스테이지(130)는 효율을 개선하기 위해 전력 증폭기를 선형화한다. 이후에 논의되듯이, 디지털 전치 왜곡은 벡터에 대해 비선형 함수를 계산하는 것을 수반한다. 비선형 함수는 다항식 또는 다른 기저 함수(basis function)일 수 있다. 이것은 룩업 테이블과 테일러 급수(Taylor series)를 조합하는 비선형 명령어를 이용하여 가속화될 수 있다.
도 1의 디지털 전치 왜곡 스테이지(130)는 다음과 같이 구현될 수 있다.
도 11은 본 발명의 양상들이 채용될 수 있는 대안의 실시예적인 송신기(1100)의 부분들을 예시한다. 도 11에 도시된 것처럼, 예시적인 송신기 부분(1100)은 두 개의 펄스 성형(pulse shaping) 및 저역 통과 필터(LPF) 스테이지(1110-1, 1110-2)와, 복소 신호 I, Q를 처리하는 두 개의 디지털 상향 변환기(1120-1, 1120-2)를 포함한다. 도 11의 예시적인 송신기 부분(1100)은 도 1의 파고율 저감 스테이지(120)을 포함하지 않지만, CFR 스테이지는 선택 사양으로서 포함될 수 있다. 다음, 복소 입력(I,Q)는 도 11의 디지털 전치 왜곡기(pre-distorter)(1130)에 인가된다. 도 11의 디지털 전치 왜곡기(1130)는 이후에 예컨대 도 12 및 도 13과 함께 더 자세히 설명된다.
디지털 전치 왜곡기(1130)의 출력은 두 개의 디지털-아날로그 변환기(DAC)(1140-1, 1140-2)에 병렬로 인가되고, 아날로그 신호들은 신호들을 RF 신호로 더욱 상향 변환시키는 직교 변조 스테이지(1150)에 의해 처리된다.
직교 변조 스테이지(1150)의 출력은 예컨대 도허티 증폭기(Doherty amplifier) 또는 드레인 변조기(drain modulator)같은 전력 증폭기(1160)로 인가된다. 위에서 지적하였듯이, 디지털 전치 왜곡기(1130)는 전력 증폭기(1160)를 선형화하여, 전력 증폭기(1160)의 효율을 개선한다.
피드백 경로(1165)에서, 전력 증폭기(1160)의 출력은 신호를 기저대역으로 하향 변환시키는 복조 스테이지(1180)에 인가되기 전에 감쇠기(1170)에 인가된다. 하향 변환된 신호는 신호를 디지털화하는 ADC(1190)로 인가된다. 다음, 디지털화된 샘플은 디지털 전치 왜곡기(1130)을 위한 변수 w를 발생하는 복소 적응 알고리즘(1195)에 의해 처리된다. 복소 적응 알고리즘(1195)은 본 출원의 범주 밖이다. 예컨대 최소 자승(LS;at least square) 또는 재귀 최소 자승(RLS;recursive least square)같은 공지의 기술들이 디지털 전치 왜곡기(1130)를 위한 변수들을 발생하기 위해 채용될 수 있다.
디지털 전치 왜곡기의 비선형 필터 구현
디지털 전치 왜곡기(1130)는 비선형 시스템의 볼테라 급수(Volterra series)를 이용하여 비선형 필터로 구현될 수 있다. 볼테라 급수는 테일러 급수와 유사한 방식의 비선형 동작을 위한 모델이다. 볼테라 급수와 테일러 급수의 차이점은 볼테라 급수가 "메모리" 효과를 포착할 수 있다는 점이다. 특정 시간에 비선형 시스템의 출력이 입력에 정확히 따르는 경우라면(정적 비선형(static non-linearity)), 테일러 급수가 주어진 입력에 대한 비선형 시스템의 응답을 근사화하는데 이용될 수 있다. 볼테라 급수에서는, 그 외의 시간에 비선형 시스템의 출력이 시스템에 대한 입력에 따른다. 따라서, 볼테라 급수는 장치의 "메모리" 효과가 포착될 수 있게 한다.
일반적으로, 메모리를 갖는 인과성 선형 시스템(causal linear system)은 다음과 같이 표현될 수 있다.
Figure 112014049635859-pct00004
또한, 메모리가 없는 정적 약 비선형 시스템(static weakly non-linear system)은 다항식을 이용해 다음과 같이 모델링될 수 있다.
Figure 112014049635859-pct00005
볼테라 급수는 다음의 두 개의 식의 조합으로 간주될 수 있다.
Figure 112014049635859-pct00006
이산 영역(descrete domain)에서, 볼테라 급수는 다음과 같이 표현될 수 있다.
Figure 112014049635859-pct00007
볼테라 급수의 복잡성은 지수적으로 증가하여, DPD같은 많은 일반적인 응용에서 그 이용을 비실용적으로 만들 수 있다. 그러므로, 비선형 시스템에 대한 다수의 간략화된 모델이 제안되었다. 예를 들면, 메모리 다항식 모델이 흔히 이용되는 모델이다.
Figure 112014049635859-pct00008
일반화 메모리 다항식 모델로 불리는 다른 간략화된 모델은 다음과 같이 표현될 수 있다(여기서 M은 메모리 용량(memory depth)을 나타내고, K는 다항식 차수를 나타낸다).
Figure 112014049635859-pct00009
외적(cross-product)과 함께 일반화 메모리 다항식 모델의 등가식은 다음과 같이 표현된다.
Figure 112014049635859-pct00010
여기서 fm ,l(｜x(n-l)｜)은 다음과 같다.
Figure 112014049635859-pct00011
여기서 f(x)는 사용자 정의의 비선형 명령어 vec_nl을 이용해 본 발명의 한 양상에 따라 가속화될 것으로 가정되는 하나 이상의 사용자 특정 변수를 갖는 비선형 함수로, 이와 관련해서는 다음에 논의된다. 비선형 분해(non-linear decomposition)를 위해 xk가 아닌 다른 기저 함수도 가능함을 주목해야 한다.
이후에 논의되듯이, 사용자 정의의 비선형 명령어 fm ,l는 예컨대 벡터 프로세서에 의해 처리될 수 있다. fm ,l은 m×l 어레이의 비선형 함수이다. 각각의 비선형 함수는 예컨대 룩업 테이블 또는 계수같은 사용자 특정 변수를 가질 수 있다. 룩업 테이블은 사용자 정의 비선형 명령어 fm ,l의 다항식 근사(polynomial approximation)일 수 있다. 도 15와 함께 이후에 더 자세히 설명되듯이, m×l 어레이의 각각의 사용자 정의 비선형 명령어 fm ,l에 대한 룩업 테이블은 메모리에 저장될 수 있고, 명령어가 프로세서에 의해 처리될 때 기능성 유닛과 연계된 레지스터로 로드될 수 있다. 이후, 입력 샘플은 m×l 어레이의 개별적인 비선형 명령어 fm,l에 대해 평가될 수 있다.
도 12는 수학식(1)의 사용자 정의의 비선형 명령어 fm ,l을 이용하여 16개 성분 벡터의 벡터 프로세서상에서 소프트웨어로 DPD 기능을 구현하기 위한 예시적인 의사 코드(1200)를 예시한다. 예시적인 의사 코드(1200)는 입력 x의 크기를 계산하는 제 1 부분(1204)을 포함한다. 라인(1206)에서, m×l 어레이의 개별적인 비선형 명령어 fm ,l은 레지스터로 로드될 수 있다. 그 이후, 예시적인 의사 코드(1200)는 수학식(1)을 구현하는 부분(1208)을 포함한다(예컨대, 샘플을 입력하기, 샘플에 대한 자승 연산 수행하기, 비선형 함수를 계산한 후 그 결과를 곱셈-누적하기).
도 12a는 수학식(1)을 구현하는 예시적인 함수 블록도(1210)의 그래프적인 예시이다. 본원에 설명된 예시적인 실시예에서, ｜x｜2k는 ｜x｜k를 대신하여 이용된다. 도 12a에 도시된 바와 같이, 예시적인 회로(1210)는 복수의 지연 소자를 포함하는데, 예컨대 자승 연산(1212)의 출력을 지연시킴으로써 수학식(1)의 x(n-m) 항목을 발생하는 지연 소자(1215-1 내지 1215-5)와, 수학식(2)의 ｜x(n-l)｜2 항목을 발생하는 지연 소자(1215-6 내지 1215-9)를 포함한다. 또한, 예시적인 함수 블록도(1210)는 기능성 유닛(1220-1,1 내지 1220-4,4)의 에레이를 포함하는데, 이들은 적절한 ｜x(n-l)｜2 항목을 수신하여 수학식(2)를 구현한다. 예시적인 함수 블록도(1210)는 또한 복수의 곱셈기(x)를 포함하는데, 이 곱셈기들은 적절한 x(n-m) 항목을 수신하고, 이 항목을 대응하는 m,l 기능성 유닛(1220)의 출력과 곱한다. 각각의 로우(row)에서의 곱셈의 출력은 덧셈기(+)(1230)에 의해 더해지고, 소정의 로우의 각각의 덧셈기(1230)의 출력들은 대응하는 가산기(1240)에 의해 합산되어 출력 y(n)를 발생한다.
도 12b는 감축된 개수의 곱셈 연산으로 수학식(1)을 구현하는 예시적인 대안의 함수 블록도(1250)의 그래프적인 예시(1250)이다. 도 12b에 도시된 것처럼, 예시적인 회로(1250)는 복수의 지연 소자를 포함하는데, 예컨대 자승 연산(1260)의 출력을 지연시킴으로써 수학식(1)의 x(n-m) 항목을 발생하는 지연 소자(1255-1 내지 1255-5)와, 수학식(2)의 ｜x(n-l)｜2 항목을 발생하는 지연 소자(1255-7 내지 1255-9)를 포함한다. 또한, 예시적인 함수 블록도(1250)는 기능성 유닛(1270-1,1 내지 1270-4,4)의 에레이를 포함하는데, 이들은 적절한 ｜x(n-l)｜2 항목을 수신하여 수학식(2)를 구현한다. 덧셈기(1280)는 비선형 이득(입력의 크기의 비선형 함수의 합)을 계산한다.
예시적인 함수 블록도(1250)는 또한 복수의 곱셈기(x)(1275)를 포함하는데, 이 곱셈기들은 적절한 x(n-m) 항목을 수신하고, 이 항목을 대응하는 m,l 기능성 유닛(1270)의 컬럼(column)의 합산된 출력의 출력과 곱한다. 이런 방식으로, 덧셈기(1280)으로부터의 비선형 이득이 입력 데이터에 인가된다(복소 곱셈-누적(CMAC) 연산). 곱셈의 출력은 덧셈기(+)(1285)에 의해 더해져서, 출력 y(n)을 생성한다.
도 13a는 x(n)의 함수로서 개별적인 사용자 정의의 비선형 명령어 fm ,l(1300)을 예시한다. 도 13b는 도 13a의 개별적인 사용자 정의의 비선형 명령어 fm ,l의 예시적인 근사(1350)를 예시한다. 도 13b의 예시적인 근사(1350)는 세그먼트화된 테일러 급수 룩업 테이블(segmented Taylor series look-up tables)을 이용한다. 비선형 함수 fm ,l(1300)는 j개 세그먼트로 분해된다. 각각의 세그먼트와 연관된 샘플(1360-1 내지 1360-j)는 룩업 테이블에 저장된다. 만약 샘플이 소정의 x에 대해 룩업 테이블에 저장된다면, 이 샘플은 룩업 테이블로부터 검색될 수 있고, 비선형 함수 평가에 직접적으로 활용될 수 있다. 만약 원하는 x가 룩업 테이블의 2개의 값 사이에 있다면, 선형 보간 또는 보다 일반적으로는 테일러 급수 기반의 보간이 기능성 유닛 내부의 하드웨어에서 수행되어 결과물을 얻는데, 이것은 도 15와 함께 이후에 더 자세히 설명된다. 이런 방식으로, 비선형 디지털 전치 왜곡 동작은 입력 신호(1350)의 상이한 세그먼트에서의 테일러 급수 계수들에 의해 설명될 수 있다. 32개의 세그먼트를 갖는 일 실시예로, 4개의 3차 근사 계수(cubic polynomial approximations coefficients)를 이용하여 표현된 계수들인 경우, 룩업 테이블에는 128개의 복소 엔트리(16비트 복소수 및 16비트 실수)가 존재한다. 128개 세그먼트를 갖고 세그먼트 당 하나의 계수를 갖는 또다른 변형안에서는, 선형 보간을 위해 128개 복소 계수들(16비트 복소수 및 16비트 실수)이 존재한다.
위에서 지적하였듯이, 만약 원하는 x값이 룩업 테이블에 존재하지 않고 오히려 이 룩업 테이블내의 2개의 값 사이에 있다면, 결과물을 얻기 위해 기능성 유닛 내부의 하드웨어에서 선형 보간이 수행된다. 테일러 급수 계산은 다음과 같이 작은 3차식을 평가하는 3차 보간(cubic interpolation)으로서 수행될 수 있다.
Figure 112014049635859-pct00012
여기서 계수 a는 룩업 테이블로부터 입수된다. 그러나 이 수식의 복잡성은 상당하다(곱셈과 자승 연산을 수행하는 다수의 곱셈기로 인해).
전술한 복잡성은 호너 알고리즘(Horner algorithm)(인수분해(factorization))를 이용해 감소될 수 있고, 따라서 f(ε)는 다음과 같이 계산될 수 있다. 또한, 본원에서 참조로 이용되고 있는 "Digital Signal Processor With One Or More Non-Linear Functions Using Factorized Polynomial Interpolation"이라는 발명의 명칭으로 2008년 11월 28일에 미국 출원된 미국 특허 출원 번호 제12/324,934호를 참고하라.
Figure 112014049635859-pct00013
수학식(3)의 복잡성은 단지 3개의 곱셈과 3개의 덧셈 연산으로 감소되었다. f(ε)는 룩업 테이블에 저장된 값으로부터의 오프셋(offset)이다.
도 14는 수학식(3)을 구현하는 테일러 총합 계산 블록(1400)을 예시한다. 계수들 b0, b1, b2, b3는 룩업 테이블(1450)로부터 검색된다. 테일러 총합 계산 블록(1400)은 단지 3개의 곱셈(1410) 연산과 3개의 덧셈(1420) 연산만으로 수학식(3)을 구현한다.
도 15는 본 발명의 일 실시예에 따라 하나 이상의 복소수에 대해 동시에 사용자 정의의 비선형 함수를 평가하는 실시예적인 벡터 기반 디지털 프로세서(1500)의 개략적인 블록도이다. 일반적으로, 도 15의 벡터 기반 구현은 상이한 연산들을 동시에 수행한다. 그러므로, 벡터 기반 디지털 프로세서(1500)는 사용자 정의의 비선형 함수를 평가하기 위한 복수의 기능성 유닛(1510-1 내지 1510-N)을 포함한다.
일반적으로, 벡터 기반 디지털 프로세서(1500)는 입력 벡터 x를 처리하고, 출력 벡터 y(n)를 발생한다. 예시적인 벡터 기반 디지털 프로세서(1500)는 다음과 같이 구현된 16-방식 벡터 프로세서 nl 명령어에 대해 도시된다.
vec_nl(x1,x2,...,x16), 여기서 x[k]의 범위는 0에서 1까지임
이런 방식으로, 벡터 기반 디지털 프로세서(1500)는 16가지의 이러한 비선형 연산을 수행할 수 있고, 단일 사이클내에 이들을 선형적으로 조합할 수 있다. 예를 들어, 사용자 정의의 비선형 함수는 다음과 같이 표현될 수 있다.
Figure 112014049635859-pct00014
보다 일반적인 경우, 상이한 함수들 f0(), f1(),..., f15()는 벡터 프로세서의 벡터 데이터의 각각의 성분들에 적용될 수도 있음을 유의하라.
도 15에 도시된 것처럼, 기능성 유닛(1510)은 레지스터로의 저장을 위해 메모리로부터 예컨대 룩업 테이블 또는 계수같은 사용자 명세(user specification)를 수신한다.
DPD 변수 추정(160)
위에서 지적하였듯이, ADC로부터의 디지털 신호는 DPD 변수 추정(160)을 위해 온-칩 메모리(170)에 저장된다. 이후에 논의되듯이, DPD 변수 추정은 예컨대 x.｜y｜k같은 비선형 항목을 포함하는 행렬 계산을 수반한다. 포락선 연산은 type x*conj(x) 및 벡터 sqrt()의 벡터 연산을 수반하능데, 이것은 벡터 프로세서를 이용하여 가속화될 수 있다. 행렬의 곱셉은 벡터 곱셈, 덧셈 및 감축을 이용할 수 있다. 콘볼루션은 벡터 콘볼루션 명령어를 이용하여 가속화될 수 있다.
도 16은 적응적 전치 왜곡을 위한 제 1 시스템(1600)의 개략도이다. 일반적으로, 적응적 전치 왜곡(1610)은 전력 증폭기(1620)의 역 모델(inverse model)을 이용하여 달성된다. 적응적 전치 왜곡(1610)은 도 1의 DPD(130)와 관련해 전술한 방식으로 구현될 수 있다. 먼저, 역 증폭기 모델이 증폭기(1620)의 입력 추정을 위해 그 출력을 이용하는 추정 알고리즘(1650)에 의해 식별된다. 적응적 필터(1640)는 지연(1625) 이전의 전치 왜곡 스테이지(1610)의 출력과 등가여야만 하는 신호
Figure 112014049635859-pct00015
를 발생해야 한다. 그러므로, 추정 알고리즘(1650)은 덧셈기(1630)에 의해 계산된 에러를 최소화하는 것을 겨냥한다.
그 이후에, 추정 알고리즘(1650)에 의해 발생된 역 모델의 계수 w가 전치 왜곡기(1610)에 복사되어, 증폭기(1620)에 대한 입력을 전치 보상한다.
도 17은 적응적 전치 왜곡을 위한 직접형 시스템(1700)의 개략도이다. 일반적으로, 적응적 전치 왜곡(1710)은 전력 증폭기(1720)의 역 모델을 이용하여 달성된다. 전치 왜곡 스테이지(1710)는 도 1의 DPD(130)에 대해 전술한 것과 같은 방식으로 구현될 수 있다. 먼저, 역 증폭기 모델이 증폭기(1720)의 입력을 추정하기 위해 그 출력을 이용하는 적응적 추정 알고리즘(1750)에 의해 식별된다. 신호 y(n)는 지연(1725) 이전의 전치 왜곡 스테이지(1710)의 지연된 출력과 등가여야만 한다. 그러므로, 적응적 추정 알고리즘(1750)은 덧셈기(1735)에 의해 계산된 에러를 최소화하는 것을 겨냥한다.
그 이후에, 추정 알고리즘(1750)에 의해 발생된 역 모델의 계수 w가 전치 왜곡기(1710)에 제공되어, 증폭기(1720)에 대한 입력을 전치 보상한다.
DFE 출력은 z(n)으로 표현될 수 있고, 감시 신호 PA 피드백 수신기 입력은 y(n)으로 표시될 수 있다. 전력 증폭기(1620, 1720)의 역 모델이 요구된다. 상관(correlation)은 r, p, q 모두를 필요로 한다.
Figure 112014049635859-pct00016
여기서, hk ,m,l은 전력 증폭기(1620, 1720)의 역 모델을 위해 요구되는 계수들이다.
Figure 112014049635859-pct00017
그러므로 다음이 계산되어야 한다.
Figure 112014049635859-pct00018
다음이 얻어진다.
Figure 112014049635859-pct00019
지수들을 재 배열/재 명명하면 다음과 같아진다.
Figure 112014049635859-pct00020
h는 행렬 역변환을 이용하여 계산될 수 있다(CPU에서 수행됨).
Figure 112014049635859-pct00021
h는 DPD 계수에 이용된다.
수학적 기대치의 추정은 다음과 같다.
Figure 112014049635859-pct00022
벡터 콘볼루션
도 18은 본원에 설명된 많은 필터링 동작에 의해 채용될 수 있는 벡터 콘볼루션 함수(1800)를 예시한다. 일반적으로, 벡터 콘볼루션 함수(1800)는 N-비트 복소 데이터(N/2-비트 실수 및 N/2-비트 허수)와 복소 대척 데이터(complex antipodal data)(예컨대 계수들)의 콘볼루션을 계산한다. 벡터 콘볼루션 함수(1800)는 전형적으로 N1+N2-1개 샘플의 입력 벡터를 수신하여, (축(1830)을 따라서) 입력 벡터(1810) N1의 N1개 샘플의 타임 시프트 버전(1820)과 계수들을 처리하고, 각각의 타임 시프트된 버전(각각의 시간 지연, 0만큼 시프트된 버전도 포함함)에 대해 FIR 출력값(1825)을 생성한다. 출력 벡터(1860)는 N2개 출력값으로 이루어진다.
도 18의 예시적인 실시예에서, 입력 벡터(1810)는 실수 또는 복소 데이터(예컨대 32-비트 실수 및 32-비트 허수)의 N1+N2-1개 샘플로 이루어지고, 여기서 N2개 타임 시프트된 버전(1820)(0만큼 시프트된 버전도 포함)은 계수들과 콘볼루션되는 N1개 샘플(16-비트 실수 및 16-비트 허수)를 갖는다. 이 계수들은 각각 2진값들(예컨대 2비트, 4비트 등등)일 수 있다.
개시된 벡터 콘볼루션 함수(vec_conv())는 벡터 콘볼루션 함수(1800)의 FIR 필터를 가속화시키는데, 이 벡터 콘볼루션 함수(1800)에서 계수들은 2진값들(예컨대 2비트, 4비트 등등)이다. 추가적으로, 이 연산은 예컨대 18비트처럼 계수에 대해 충분한 수의 비트를 이용하여 단일 사이클내에서 더욱 가속화 및 수행될 수 있다. 일반적으로, 각각의 타임 시프트된 연산은 시프트된 입력값(1820)과 계수의 FIR 필터링을 포함한다.
2비트값들과의 예시적인 콘볼루션의 경우, FIR 필터/콘볼루션 연산은 다음과 같이 쓸 수 있다.
Figure 112014049635859-pct00023
또한 다음과 같이 쓸 수 있다.
Figure 112014049635859-pct00024
여기서 h(k)는 계수들을 나타내고, x(n-k)는 타임 시프트된 입력값을 나타낸다. 다중 위상 필터인 경우, 계수들 hk는 필터의 각각의 위상에 대해 변경될 수 있다.
임펄스 응답 h를 갖는 필터에 의한 입력 신호 x의 콘볼루션은 다음과 같이 쓸 수 있다.
Figure 112014049635859-pct00025
입력 신호 x와 입력 신호 y의 상관 또는 상호 상관(cross-correlation)은 다음과 같이 쓸 수 있다(여기서 신호 x 및/또는 신호 y는 예컨대 파일럿 신호 또는 CDMA 2진/바이포달(bipodal) 코드처럼 공지의 기준 신호일 수 있다).
Figure 112014049635859-pct00026
12-비트 표현의 계수들과의 예시적인 콘볼루션인 경우, FIR 필터 출력을 계산하는데 6번 반복한다(6×2-비트값).
벡터 프로세서를 위한 콘볼루션 명령어를 보다 더 자세히 논의하기 위해, 예를 들어 본원과 동시에 출원되었으며 본원에서 참조하고 있는 발명의 명칭이 "Vector Processor Having Instruction Set With Vector Convolution Function For FIR Filtering"인 국제 특허 출원 번호 제PCT/ 를 참조하라.
등화/ IQ 불균형 정정(140)
앞에서 지적하였듯이, 등화/IQ 불균형 정정(140)은 IQ 정정을 수행하고, 채널 손상을 완화시키기 위해 RF 채널 등화를 활용한다. 이후에 논의되듯이, RF 채널 등화 및/IQ 불균형 정정은 벡터 곱셈, 덧셈 및 감축 또는 콘볼루션 명령어를 이용하여 구현될 수 있다. 마찬가지로, 이것도 벡터 곱셈/덧셈/감축 또는 콘볼루션 명령어를 이용하여 구현될 수 있다. 예시적인 실시예에서, RF 채널 등화/IQ 불균형 정정은 등화/IQ 불균형 정정(140)에서 조합된다.
도 19는 도 1의 IQ/등화 블록(140)을 구현하는데 이용될 수 있는 예시적인 등화/IQ 불균형 정정(IQIC) 스테이지(1900)의 개략적인 블록도이다. 도 19에 도시된 것처럼, 조합된 RF 등화기 및 IQ 불균형 정정(IQIC) 스테이지(300)는 두 개의 병렬 FIR 필터(1900-1, 1900-2)로 다음과 같이 구현될 수 있다.
Figure 112014049635859-pct00027
예를 들어, 각각의 FIR 필터(1900)는 307.2MSPS의 샘플링율에서 32개 탭을 갖는 FIR 필터로서 구현될 수 있다. 두 개의 병렬의 FIR 필터(1900-1, 1900-2)는 복소 입력 및 복소 계수를 가질 수 있다. 도 19의 예시적인 실시예에서, 입력 신호 x는 첫 번째 FIR 필터(1900-1)에 인가되고, 입력 신호 x의 켤레(conjugate) x*는 두 번째 FIR 필터(1900-2)에 인가된다. 그러므로, IQ 불균형 정정은 덧셈기(1910)에 의해 조합된 출력을 갖는 2개의 복소 필터(1900)으로 표현될 수 있다.
따라서, 주파수 의존적 I/Q 불균형 정정은 입력 x와 x의 켤레를 갖는 두 개의 FIR 필터를 이용하여 수행되고, 이때 x는 I/Q 불균형 정정 처리의 입력이다.
조합된 RF 등화기 및 IQ 불균형 정정(IQIC) 스테이지(1900)는 벡터 프로세서에서 콘볼루션 명령어를 이용하여 소프트웨어로 구현될 수 있거나 또는 하드웨어로 구현될 수 있고, 이것은 이전에 도 18과 함께 설명되었다.
채널 필터/채널 디지털 하향 변환( DDC ) 블록(180)
채널 필터/채널 디지털 하향 변환(DDC) 블록(180)은 예컨대 유한 임펄스 응답(FIR) 필터와 무선 주파수(RF)를 디지털화된 기저대 신호로 변환하는 디지털 하향 변환을 이용하여 수신 경로에서 채널 필터링을 수행하기 위해 도 1의 채널 필터 및 디지털 상향 변환 스테이지(110)과 유사한 방식으로 구현될 수 있다.
본원에 포함된 출원들
본원에서 논의되는 많은 비선형 함수와 다른 함수들을 더 자세히 논의하기 위해서, 예를 들어 "Digital Signal Processor Having Instruction Set with One or More Non-Linear Complex Functions"라는 발명의 명칭으로 2008년 11월 28일에 미국 출원된 미국 특허 출원번호 제12/324,926호; "Digital Signal Processor Having Instruction Set With One Or More Non-Linear Functions Using Reduced Look-Up Table"이라는 발명의 명칭으로 2008년 11월 28일에 미국 출원된 미국 특허 출원 번호 제12/324,927호; "Digital Signal Processor With One Or More Non-Linear Functions Using Factorized Polynomial Interpolation"이라는 발명의 명칭으로 2008년 11월 28일에 미국 출원된 미국 특허 출원 번호 제12/324,934호; "Digital Signal Processor Having Instruction Set With An Xk Function Using Reduced Look-Up Table"이라는 발명의 명칭으로 2009년 1월 30일에 미국 출원된 미국 특허 출원 번호 제12/362,874호; "System and Method for Providing Memory Bandwidth Efficient Correlation Acceleration"이라는 발명의 명칭으로 2010년 8월 3일에 미국 출원된 미국 특허 출원 번호 제12/849,142호 및/또는 라이 딩 등(Lei Ding et al.)에 의해 "Compensation of Frequency-Dependent Gain/Phase Imbalance in Predistortion Linearization Systems"라는 타이틀로 IEEE Transactions on Circuits and Systems, Vol.55, No.1, 390-97에 게재된 논문(2008년 2월호)을 참조하며, 이들은 모두 본원에서 참조로 포함된다.
결론
본 발명의 예시적인 실시예들이 디지털 프로세서 내부의 디지털 논리 블록과 메모리 테이블과 관련하여 설명되었지만, 본 기술분야에 숙련된 사람에게는, 다양한 함수들이 디지털 영역에서 소프트웨어 프로그램의 처리 단계들로서 구현될 수도 있고, 회로 소자 또는 상태 머신에 의해 하드웨어로 구현될 수도 있으며, 또는 소프트웨어와 하드웨어의 조합으로 구현될 수도 있음이 자명하다. 이러한 소프트웨어는 예를 들어 디지털 신호 프로세서, 주문형 반도체 또는 마이크로 콘트롤러에 채용될 수 있을 것이다. 이러한 하드웨어와 소프트웨어는 집적회로 내부에 구현된 회로내에 구현될 수도 있다.
그러므로, 본 발명의 함수들은 방법과 그 방법을 실시하는 장치의 형태로 구현될 수 있다. 본 발명의 하나 이상의 양상들은 예를 들어 저장 매체에 저장되거나, 머신에 로드되거나 또는 머신에 의해 실행되는 것에 무관하게 프로그램 코드의 형태로 구현될 수 있고, 이 프로그램 코드가 예컨대 프로세서같은 머신에 로드되어 실행될 때, 머신은 본 발명을 실시하는 장치가 된다. 범용 프로세서에 구현될 때, 프로그램 코드 세그먼트는 프로세서와 조합하여 특정 논리 회로와 유사하게 동작하는 장치를 제공한다. 본 발명은 또한 하나 이상의 집적 회로, 디지털 프로세서, 마이크로 프로세서 및 마이크로 콘트롤러에 구현될 수 있다.
본원에 도시 및 설명된 실시예 및 그 변형안들은 단지 본 발명의 원리를 예시하기 위한 것이고, 본 발명의 사상과 범주를 벗어나지 않으면서 당업자에 의해 다양한 수정안들이 구현될 수도 있음이 이해되어야 한다.

Claims (40)

  1. 신호에 대해 하나 이상의 디지털 프론트 엔드(DFE;Digital Front End) 기능을 소프트웨어로 수행하는 방법으로서,
    상기 신호에 대해 상기 하나 이상의 디지털 프론트 엔드(DFE) 기능을 수행하기 위해 프로세서상에 하나 이상의 전용 명령어(specialized instructions)를 실행하는 단계를 포함하되, 상기 프로세서는 선형 명령어 및 비선형 명령어 중 하나 이상의 명령어로 이루어진 명령어 집합을 갖고,
    상기 하나 이상의 전용 명령어는 하나 이상의 사용자 정의의 비선형 명령어(user-defined non-linear instructions)를 포함하며,
    상기 하나 이상의 사용자 정의의 비선형 명령어는 적어도 하나의 사용자 특정 변수(user-specified parameter)를 포함하고,
    적어도 하나의 사용자 특정 변수를 갖는 적어도 하나의 비선형 함수를 위한 소프트웨어 명령어 중 적어도 하나의 명령어에 응답하여,
    입력값 x에 대해 상기 비선형 함수를 적용하기 위해 상기 적어도 하나의 소프트웨어 명령어를 구현하는 적어도 하나의 기능성 유닛을 호출하는 단계와,
    상기 입력값 x에 대한 상기 비선형 함수에 대응하는 출력을 생성하는 단계가 수행되고,
    상기 사용자 특정 변수는 유한 개수의 입력값에 대한 상기 비선형 함수의 값을 저장하는 룩업 테이블(look-up table)을 포함하며, 요구되는 입력값 x가 상기 룩업 테이블에 없는 경우에, 결과물을 얻기 위해서 하드웨어에서 선형 보간이 실행되는
    방법.
  2. 제1항에 있어서,
    상기 전용 명령어는 벡터 콘볼루션 함수(a vector convolution function), 복소 지수 함수(a complex exponential function) 및 벡터 x에 대한 xk 함수 중 하나 이상의 함수를 포함하는
    방법.
  3. 제1항에 있어서,
    복수의 데이터 샘플로 이루어진 샘플 블록을 형성하는 단계를 더 포함하고, 상기 하나 이상의 디지털 프론트 엔드(DFE) 기능은 상기 샘플 블록에 대해 수행되는
    방법.
  4. 제1항에 있어서,
    상기 하나 이상의 디지털 프론트 엔드(DFE) 기능은 디지털 전치 왜곡 기능(digital pre-distortion function)을 포함하는
    방법.
  5. 삭제
  6. 신호에 대해 하나 이상의 디지털 프론트 엔드(DFE) 기능을 소트프웨어로 수행하는 프로세서로서,
    메모리와,
    상기 메모리에 결합된 적어도 하나의 하드웨어 장치를 포함하되,
    상기 적어도 하나의 하드웨어 장치는 상기 신호에 대해 상기 하나 이상의 디지털 프론트 엔드(DFE) 기능을 수행하기 위해 하나 이상의 전용 명령어를 실행하도록 동작하고, 상기 프로세서는 선형 명령어 및 비선형 명령어 중 하나 이상의 명령어로 이루어진 명령어 집합을 갖고,
    상기 하나 이상의 전용 명령어는 하나 이상의 사용자 정의의 비선형 명령어를 포함하며,
    상기 하나 이상의 사용자 정의의 비선형 명령어는 적어도 하나의 사용자 특정 변수를 포함하고,
    적어도 하나의 사용자 특정 변수를 갖는 적어도 하나의 비선형 함수를 위한 소프트웨어 명령어 중 적어도 하나의 명령어에 응답하여,
    입력값 x에 대해 상기 비선형 함수를 적용하기 위해 상기 적어도 하나의 소프트웨어 명령어를 구현하는 적어도 하나의 기능성 유닛을 호출하고,
    상기 입력값 x에 대한 상기 비선형 함수에 대응하는 출력을 생성하며,
    상기 사용자 특정 변수는 유한 개수의 입력값에 대한 상기 비선형 함수의 값을 저장하는 룩업 테이블을 포함하고, 요구되는 입력값 x가 상기 룩업 테이블에 없는 경우에, 결과물을 얻기 위해서 하드웨어에서 선형 보간이 실행되는
    프로세서.
  7. 제6항에 있어서,
    상기 전용 명령어는 벡터 콘볼루션 함수, 복소 지수 함수 및 벡터 x에 대한 xk 함수 중 하나 이상의 함수를 포함하는
    프로세서.
  8. 제6항에 있어서,
    상기 적어도 하나의 하드웨어 장치는 복수의 데이터 샘플로 이루어진 샘플 블록을 형성하도록 더 구성되고, 상기 하나 이상의 디지털 프론트 엔드(DFE) 기능은 상기 샘플 블록에 대해 수행되는
    프로세서.
  9. 제6항에 있어서,
    상기 하나 이상의 디지털 프론트 엔드(DFE) 기능은 디지털 전치 왜곡 기능을 포함하는
    프로세서.
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