KR101937114B1 - 디바이스칩을 사용한 전자 디바이스의 제조방법 및 그 제조장치 - Google Patents
디바이스칩을 사용한 전자 디바이스의 제조방법 및 그 제조장치 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 312
- 230000001070 adhesive effect Effects 0.000 claims abstract description 115
- 239000000853 adhesive Substances 0.000 claims abstract description 113
- 239000012790 adhesive layer Substances 0.000 claims description 160
- 239000004820 Pressure-sensitive adhesive Substances 0.000 claims description 27
- 230000003028 elevating effect Effects 0.000 claims description 12
- 230000007246 mechanism Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000004952 Polyamide Substances 0.000 claims description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 claims description 2
- 239000003963 antioxidant agent Substances 0.000 claims description 2
- 230000003078 antioxidant effect Effects 0.000 claims description 2
- 239000003086 colorant Substances 0.000 claims description 2
- 229920001971 elastomer Polymers 0.000 claims description 2
- 125000005670 ethenylalkyl group Chemical group 0.000 claims description 2
- RTZKZFJDLAIYFH-UHFFFAOYSA-N ether Substances CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 claims description 2
- 239000000945 filler Substances 0.000 claims description 2
- 239000003365 glass fiber Substances 0.000 claims description 2
- 239000003002 pH adjusting agent Substances 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000004014 plasticizer Substances 0.000 claims description 2
- 229920002647 polyamide Polymers 0.000 claims description 2
- 229920000728 polyester Polymers 0.000 claims description 2
- 229920001296 polysiloxane Polymers 0.000 claims description 2
- 239000006097 ultraviolet radiation absorber Substances 0.000 claims description 2
- 239000004034 viscosity adjusting agent Substances 0.000 claims description 2
- 239000000654 additive Substances 0.000 claims 3
- 230000000996 additive effect Effects 0.000 claims 3
- JOYRKODLDBILNP-UHFFFAOYSA-N Ethyl urethane Chemical compound CCOC(N)=O JOYRKODLDBILNP-UHFFFAOYSA-N 0.000 claims 1
- 239000011256 inorganic filler Substances 0.000 claims 1
- 229910003475 inorganic filler Inorganic materials 0.000 claims 1
- 239000000049 pigment Substances 0.000 claims 1
- 238000012546 transfer Methods 0.000 description 26
- 229920005989 resin Polymers 0.000 description 23
- 239000011347 resin Substances 0.000 description 23
- 239000000047 product Substances 0.000 description 18
- 230000008569 process Effects 0.000 description 17
- 230000033001 locomotion Effects 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 239000010410 layer Substances 0.000 description 10
- 238000007373 indentation Methods 0.000 description 9
- 239000000203 mixture Substances 0.000 description 7
- 230000001965 increasing effect Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 239000011521 glass Substances 0.000 description 5
- 239000012467 final product Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 101100460147 Sarcophaga bullata NEMS gene Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229920002379 silicone rubber Polymers 0.000 description 2
- 239000004945 silicone rubber Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004721 Polyphenylene oxide Substances 0.000 description 1
- 239000004902 Softening Agent Substances 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- JNGZXGGOCLZBFB-IVCQMTBJSA-N compound E Chemical compound N([C@@H](C)C(=O)N[C@@H]1C(N(C)C2=CC=CC=C2C(C=2C=CC=CC=2)=N1)=O)C(=O)CC1=CC(F)=CC(F)=C1 JNGZXGGOCLZBFB-IVCQMTBJSA-N 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005489 elastic deformation Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229920000570 polyether Polymers 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- -1 sapphire Chemical class 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003756 stirring Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
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- H01L21/67005—Apparatus not specifically provided for elsewhere
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- H01L2924/11—Device type
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Led Device Packages (AREA)
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Abstract
디바이스칩의 제조 기판에서 대면적의 제품용 기판으로, 선택적으로 디바이스칩을 저비용에 높은 배치 정밀도로 이재함으로써 전자 디바이스를 제조하는 방법 및 그 제조장치를 제공한다.
디바이스칩을 다수 가지는 기판과 점착성이 있는 선택적 점착영역을 구비한 제 1 드럼을 접촉시키고, 제 1 드럼을 회전시키면서 상기 기판 상의 디바이스칩의 적어도 일부를 선택적으로 박리한다. 제 1 드럼의 선택적 점착영역에 점착시킴으로써 이재하고, 이후, 제 1 드럼 상의 디바이스칩을 제품용 기판에 접촉시키며, 제 1 드럼을 회전시키면서 제품용 기판에 이재한다. 또한, 제 1 드럼 상의 디바이스칩을 제 2 드럼에 이재하고, 이후, 제 2 드럼에서 제품용 기판으로 이재함으로써 전자 디바이스의 표리를 반전시킬 수 있다.
디바이스칩을 다수 가지는 기판과 점착성이 있는 선택적 점착영역을 구비한 제 1 드럼을 접촉시키고, 제 1 드럼을 회전시키면서 상기 기판 상의 디바이스칩의 적어도 일부를 선택적으로 박리한다. 제 1 드럼의 선택적 점착영역에 점착시킴으로써 이재하고, 이후, 제 1 드럼 상의 디바이스칩을 제품용 기판에 접촉시키며, 제 1 드럼을 회전시키면서 제품용 기판에 이재한다. 또한, 제 1 드럼 상의 디바이스칩을 제 2 드럼에 이재하고, 이후, 제 2 드럼에서 제품용 기판으로 이재함으로써 전자 디바이스의 표리를 반전시킬 수 있다.
Description
본발명은 디바이스칩을 사용한 전자 디바이스의 제조방법에 관한 것이다. 특히, 전자 디바이스에 비해 미세한 디바이스칩을 다수 배치함으로써 전자 디바이스를 제조하는 방법 및 그 제조장치에 관한 것이다.
발광소자인 LED를 사용한 표시장치에 있어서, 각 화소를 구성하는 3 색(RGB)의 LED가 표시화면용 기판 상에 다수 배치되고, 각 화소가 화상신호에 따라 발광하여 전체 표시화면에 화상을 표시한다. 각 화소는 표시화면의 분해능(分解能)을 결정하고 분해능이 클(화소가 미세한)수록 자연스러운 화상을 재현한다. 대화면(大畵面)의 표시장치에 있어서는, 화소의 소자가 크면 표시 분해능이 작아 즉, 조잡한 화상이 된다. LED를 표시화면용 기판 상에서 직접 제조하는 것은 그 크기와, 그에 따른 제조 프로세스에 과제가 존재하는 어려움이 있기 때문에, 예를 들면, 화합물반도체 기판 상에서 별도 제조된 LED를 각 화소에 대응하는 표시화면용 기판으로 이재(移載)하는 것으로 표시장치가 제조되고 있다.
대화면의 액티브 매트릭스 방식의 액정표시장치에 있어서, TFT소자를 기판 상에 다수 형성하고, TFT소자를 선택적으로 액정표시장치용 기판에 전사(그대로 이재)하여, 대향하는 컬러필터를 배치한 기판 사이에 액정재료를 봉지하는 것으로 액정표시장치를 제조하는 방법이 특허문헌 1에 개시되어 있다. 특허문헌 1에 있어서는, 기판 상에 형성한 TFT소자 등의 전자 디바이스칩을, 판(板) 형상의 개재기판에 의해 박리하여 개재기판 상에 전사한 TFT소자를 제품용 기판에 전사하는 기술도 개시되어 있다.
또한, 특허문헌 2에는, 인쇄된 회로패턴 상에 칩마운터를 사용하여 전자부품을 한부품마다 압착하는 기술이 개시되어 있다.
개재기판을 사용하여 전자 디바이스칩 제작용 기판에서 칩을 박리하고, 전자 디바이스 제품에 사용하는 기판으로 이재하는 경우, 개재기판의 면적이 클수록 강한 박리력의 차이가 필요하여 박리 불량에 의한 제품비율 저하를 가져오는 리스크가 증대한다.
특허문헌 1에 있어서, 박리특성을 개선하기 위한 방법이 개시되어 있지만, 제조 프로세스가 복잡하고 비용이 높으며, 또한, 개시된 프로세스와 전자 디바이스칩의 제조 프로세스의 정합성을 확립할 필요가 있어 그를 위한 개발비용도 증대한다.
더욱이, 개재기판에서 제품용 기판으로 전자 디바이스칩을 전사할 때, 개재기판이 큰, 또는 평판 형상의 경우에는, 개재기판 전면에 걸쳐서 디바이스칩 기재면, 또는, 제품용 기판 등에 접촉시킬 필요가 있고, 압입량을 크게 잡을 필요가 있기 때문에 개재기판으로의 압입에 의한 휨의 정도가 증대한다. 특히, 외연부에서는 그 중심부와 달리 퍼짐을 방지하는 구조가 없기 때문에 변형량이 커진다.
이로 인해, 미세한 디바이스칩의 전사에 있어서 중심부와 외연부에서의 휨에 의한 변형의 방지가
어려워진다. 그 때문에, 예를 들면, 전사 대상의 전자 디바이스칩의 사이즈가 10 × 30[㎛] 정도이고, 칩과 칩의 간격이 5[㎛] 정도 간격으로 정렬되어 있는 마이크로 LED의 경우, 개재기판 전면에서 마이크론 오더의 정밀한 위치 조정에 어려움이 있다.
또한, 특허문헌 1에는 전자 디바이스칩을 형성한 기판보다 제품용 기판의 면적이 큰 표시장치를 제조하는 기술이 개시되어 있지 않아, 대화면 표시장치를 제조하는 것에 어려움이 있다는 문제점이 있다. 더욱이, 전자 디바이스칩(TFT소자)가 형성된 다수의 기판(유리기판)를 구비하고, 그 기판(유리기판)에서 박리하여 제품용 기판에 전사하는 것을 반복 실시하여도 택 타임(takt time)이 현저히 길어지게 되어 제조비용도 증대한다.
특허문헌 2에 있어서, 칩마운터를 사용하여 디바이스칩(전자부품)마다 제품용 기판에 이재하는 방식에서는, 각각의 디바이스칩마다 위치 정밀도가 고르지 않고, 또 택 타임이 현저히 증가하게 되어 대면적 기판의 제조는 현실적이지 않고 제조비용도 증대한다. 더욱이, 칩마운터의 픽업헤드에 의해 디바이스칩을 파지하기 위해서 종래로부터 적용되고 있는 진공흡착/척 방식에서는, 디바이스칩의 사이즈에 제약이 있고, 높은 비용으로 미세한 칩을 이재하기 위해서는, 픽업헤드의 기구 변경 등의 장치의 대폭적인 설계 변경이 필요할 때가 있다.
상기 과제를 감안하여, 본발명은 디바이스칩을 저비용으로 높은 배치 정밀도로 제품용 기판 등에 이재함으로써 전자 디바이스를 제조하는 방법 및 그 장치를 제공한다.
본발명에 관한 전자 디바이스의 제조방법은,
제 1 점착층을 가지며, 제 1 점착층 상에 다수의 디바이스칩을 점착하고 있는 제 1 기판과, 제 2 점착층을 가지는 제 2 기판을 구비하는 공정과, 선택적 점착영역을 가지는 제 3 점착층을 구비한 제 1 드럼을 회전시키면서 제 1 기판 상의 디바이스칩의 적어도 일부를, 선택적 점착영역의 적어도 일부에 접촉 및 점착시켜, 디바이스칩의 적어도 일부를 제 1 기판에서 박리하는 제 1 제거공정과,
제 1 드럼을 회전시키면서 선택적 점착영역의 디바이스칩을 제 2 기판의 제 2 점착층에 접촉 및 점착시켜, 선택적 점착영역에서 디바이스칩을 박리하는 제 1 이재공정을 포함하는 것을 특징으로 한다.
또한, 본발명에 관한 전자 디바이스의 제조방법은, 상기 구성에 있어서,
제 1 점착층과 디바이스칩의 점착력은, 선택적 점착영역과 디바이스칩의 점착력보다 약하고,
선택적 점착영역과 디바이스칩의 점착력은, 제 2 점착층과 디바이스칩의 점착력보다 약한 것을 특징으로 한다.
이러한 제조방법으로, 제 1 드럼에 의해, 다수의 디바이스칩을, 이들 디바이스칩이 점착하고 있는 제 1 기판에서 박리하는 박리력의 경감과 균일성이 향상되고, 제 2 기판 상에서의 디바이스칩의 배치 정밀도가 높아짐과 동시에 이재작업의 택 타임이 감소되어 점착력을 더욱 제어하게 되어, 정확하게 디바이스칩을 이재할 수 있다. 또한, 제 2 기판 상에서 디바이스칩을 직접 제조할 필요가 없기 때문에 제 2 기판은 디바이스칩을 제조하는 프로세스에 의한 제약(내열성, 내약품성 및 그에 따른 변형에 의한 위치 정밀도의 저하 등)을 받지 않는다.
본발명에 관한 전자 디바이스의 제조방법은,
제 1 점착층을 가지며, 제 1 점착층 상에 다수의 디바이스칩을 점착하고 있는 제 1 기판과, 제 2 점착층을 가지는 제 2 기판을 구비하는 공정과,
선택적 점착영역을 가지는 제 3 점착층을 구비한 제 1 드럼을 회전시키면서 제 1 기판 상의 디바이스칩의 적어도 일부를, 선택적 점착영역의 적어도 일부에 접촉 및 점착시켜, 디바이스칩의 적어도 일부를 제 1 기판에서 박리하는 제 1 제거공정과,
제 4 점착층을 가지는 제 2 드럼과 제 1 드럼의 선택적 점착영역 상의 디바이스칩을 접촉 및 점착시켜, 제 2 드럼과 제 1 드럼을 상호 역방향으로 회전시킴으로써, 디바이스칩을 선택적 점착영역에서 박리하는 반전공정과,
제 2 드럼을 회전시키면서, 디바이스칩을 제 2 기판의 제 2 점착층에 접촉 및 점착시켜, 제 2 드럼에서 디바이스칩을 박리하는 제 2 이재공정을 포함하는 것을 특징으로 한다.
또한, 본발명에 관한 전자 디바이스의 제조방법은, 상기 구성에 있어서,
제 1 점착층과 디바이스칩의 점착력은, 선택적 점착영역과 디바이스칩의 점착력보다 약하고, 선택적 점착영역과 디바이스칩의 점착력은, 제 4 점착층과 디바이스칩의 점착력보다 약하며, 제 4 점착층과 디바이스칩의 점착력은, 제 2 점착층과 디바이스칩의 점착력보다 약한 것을 특징으로 한다.
또한, 본발명에 관한 전자 디바이스의 제조방법은, 상기 구성에 있어서,
제 1 점착층을 가지며, 제 1 점착층 상에 다수의 디바이스칩을 점착하고 있는 제 1 기판과, 제 2 점착층을 가지는 제 2 기판을 준비하는 공정과, 제 1 제거공정 및 제 1 이재공정과, 제 1 제거공정, 반전공정 및 제 2 이재공정을 포함하는 것을 특징으로 한다.
제 1 드럼과 제 2 드럼을 사용하여 이재하는 것으로, 디바이스칩의 표리관계를 제 1 기판과 제 2 기판 사이에서 반전시킬 수 있으며, 제조하는 제품에 있어서, 예를 들면, 디바이스칩과 다른 회로나 소자 등의 접속에 따라 적절하게 디바이스칩의 표리면을 적어도 선택적으로 조합할 수도 있다. 또한, 디바이스칩의 반전을 일괄하여 실시할 수 있으며 반전에 따른 택 타임의 증가를 최소화할 수 있다.
또한, 본발명에 관한 전자 디바이스의 제조방법은,
제 1 제거공정과,
제 1 제거공정 이후 제 1 드럼과 제 1 기판을 이간시켜, 제 1 기판을 제 1 드럼의 회전축에 평행한 방향으로 이동시키는 평행 이동공정을 반복하는 것으로 제 1 드럼의 선택적 점착영역에 디바이스칩을 이재하는 것을 특징으로 한다.
이렇게 반복 이재하는 것으로, 제 1 기판의 면적에 비해 제 2 기판의 면적이 큰 경우에 있어서도, 제 2 기판 상의 필요한 위치에 동일한 제 1 기판을 사용하여 디바이스칩을 배치할 수 있으며, 디바이스칩의 배치의 택 타임을 감소시켜 제조비용을 절감할 수 있다.
또한, 본발명에 관한 전자 디바이스의 제조방법은, 상기 구성에 있어서, 상기 선택적 점착영역이 볼록형상부인 것을 특징으로 한다.
이와 같이, 제 1 드럼의 선택적 점착영역을 주위의 점착층에서 돌출된 형상인 볼록형상부라 함으로써 제 1 드럼의 특정영역에 디바이스칩을 선택적으로 점착시킬 수 있다. 또한, 제 1 드럼의 점착층 상의 볼록형상부를 배치하고 전자 디바이스에 따라 적절하게 조정함으로써 제 1 드럼의 필요한 위치에, 필요한 수(數)의 디바이스칩을, 필요한 위치정밀도로 점착시킬 수 있다.
본발명에 관한 전자 디바이스의 제조장치는,
주행 가이드와 제 1 반송테이블 및 제 2 반송테이블과 제 1 드럼을 구비하고,
제 1 반송테이블은,
제 1 반송테이블을 주행 가이드 상을 이동시키는 제 1 주행장치와,
주행 가이드의 길이방향과 수직한 방향으로 이동하는 횡행장치를 가지며,
제 2 반송테이블은,
제 2 반송테이블을 주행 가이드 상을 이동시키는 제 2 주행장치를 가지며,
제 1 드럼은,
제 1 회전축과,
제 1 드럼을 승강시키는 제 1 승강장치와,
제 1 회전축 주변에 제 1 드럼을 회전시키는 제 1 회전장치와,
제 1 반송테이블에 대한 제 1 드럼의 제 1 회전축의 길이방향 및/또는 그 연직방향의 기울기를 제어하는 기구를 가지며,
제 1 드럼에는 선택적 점착영역을 가지는 제 3 점착층이 장착되어 있는 것을 특징으로 한다.
상기 장치구성으로, 제 1 반송테이블에 안착된 제 1 기판의 제 1 점착층 상의 디바이스칩에, 승강장치에 의해 제 1 드럼을 선택적 점착영역에 인접할 때까지 하강시키고, 선택적 점착영역을 제 1 기판 표면에 접촉시키고, 제 1 드럼을 회전시키는 것과 동시에 제 1 반송테이블을 이동시켜, 선택적 점착영역의 점착력과 제 1 회전장치에 의한 회전운동에 의해 제 1 기판 상의 디바이스칩을, 적어도 선택적으로 박리하여 선택적 점착영역에 점착시킴으로써 제거한다. 이후, 제 1 드럼을 상승시켜 제 2 반송테이블을 제 1 드럼 하부로 이동시키고, 제 1 드럼의 제 1 승강장치에 의해 제 1 드럼을 하강시켜, 선택적 점착영역 상의 디바이스칩을 제 2 반송테이블 상의 제 2 기판의 제 2 점착층에 접촉시킨다. 제 1 드럼을 회전시키는 것과 동시에 제 2 반송테이블을 이동시킴으로써 제거된 선택적 점착영역 상의 디바이스칩을, 순서대로 제 2 기판 상에 이재할 수 있다. 그로 인해, 평평한 개재기판을 사용한 경우에 비해 면접촉에서 선접촉이 되어 압입량이 작아지기 때문에 균일한 약한 힘으로 제 1 기판 상의 디바이스칩을 박리하고, 제품용 기판인 제 2 기판 상에 이재하여, 그 배치정밀도를 향상시키면서 디바이스칩의 이재에 소요되는 택 타임을 감소시켜 제조비용을 절감할 수 있게 된다.
더욱이, 제 1 반송테이블은 횡행장치를 가지기 때문에, 제 1 기판에서 제 1 드럼의 제 3 점착층의 선택적 점착영역에 디바이스칩을 점착시킨다. 이후, 제 1 드럼을 제 1 기판으로부터 이간시키고, 횡행장치에 의해 제 1 반송테이블을 이동시킨다. 디바이스칩이 점착되지 않은 제 1 드럼의 선택적 점착영역에, 제 1 기판에 잔존하는 디바이스칩을 선택적으로 점착시키는 공정을 반복할 수 있고, 제 2 기판으로 이재가 필요한 디바이스칩을 제 1드럼의 선택적 점착영역에서 이재할 수 있다. 그로 인해, 제 1 기판의 면적에 비해 제 2 기판의 면적이 큰 경우에 있어서도, 일괄하여 제 1드럼에서 제 2 기판 상에 디바이스칩의 이재가 가능해져, 전자 디바이스 제조의 택 타임을 감소시킬 수 있다.
본발명에 관한 전자 디바이스의 제조장치는, 상기 구성에 있어서,
더욱, 제 2 드럼을 구비하며,
제 2 드럼은,
제 2 회전축과,
제 2 드럼을 승강시키는 제 2 승강장치와,
제 2 회전축 주변에 상기 제 2 드럼을 회전시키는 제 2 회전장치를 가지며,
제 1 드럼 또는 제 2 드럼의 적어도 하나는, 주행 가이드의 길이방향과 평행한 방향으로 이동하는
드럼 이동장치를 가지며,
제 1 드럼에는 선택적 점착영역을 가지는 제 3 점착층이 장착되어 있고,
제 2 드럼에는 제 4 점착층이 장착되어 있으며,
선택적 점착영역의 점착력은, 제 4 점착층의 점착력보다 약한 것을 특징으로 한다.
이러한 장치구성으로, 제 1 반송테이블에 안착된 제 1 기판의 제 1 점착층 상의 디바이스칩을 제 1 드럼의 제 3 점착층의 선택적 점착영역에 적어도 선택적으로 점착시켜 제 1 드럼을 회전시키는 것과 동시에 제 1 반송테이블을 이동시킴으로써 제거한다. 이후, 제 1 드럼 또는 제 2 드럼을 드럼 이동장치에 의해 이동시켜 제 1 드럼의 제 3 점착층의 선택적 점착영역 상에 점착된 디바이스칩을 제 2 드럼의 제 4 점착층에 접촉시키며, 제 1 드럼 및 제 2 드럼을 상호 역방향으로 회전시킴으로써 제 1 드럼의 선택적 점착영역 상의 디바이스칩을 제 2 드럼의 제 4 점착층에 이재한다. 이때, 선택적 점착영역의 점착력은 제 4 점착층의 점착력보다 약하기 때문에 정확하게 이재할 수 있다.
이후, 제 1 드럼과 제 2 드럼을 이간시키고, 드럼 이동장치 또는 제 2 반송테이블의 제 2 주행장치에 의해 제 2 드럼을, 제 2 반송테이블에 안착된 제 2 기판 상에 위치시키고, 제 2 승강장치에 의해 제 2 드럼의 제 4 점착층 상의 디바이스칩이 제 2 기판의 제 2 점착층에 인접할 때까지 제 2 드럼을 하강시켜 제 2 드럼을 회전시킴과 동시에 제 2 반송테이블을 이동시킴으로써 제 4 점착층 상의 디바이스칩을 제 2 기판 상에 이재할 수 있다. 따라서, 제 1 기판 상의 디바이스칩에 표리관계를 역전하여 제 2 기판에 디바이스칩을 정확하게 이재할 수 있어, 제 2 기판 상에서의 디바이스칩의 배치정밀도가 향상되는 것과 동시에 이재의 택 타임도 감소시킨다.
또한, 제 1 반송테이블은 횡행장치를 가지기 때문에, 제 1 기판에서 제 1 드럼의 제 3 점착층의 선택적 점착영역에 디바이스칩을 점착시킨다. 이후, 제 1 드럼을 제 1 기판에서 이간시키고, 횡행장치에 의해 제 1 반송테이블을 이동시켜, 디바이스칩이 점착되지 않은 제 1 드럼의 선택적 점착영역에 제 1 기판에 잔존하는 디바이스칩을 적어도 선택적으로 점착시키는 공정을 반복할 수 있다. 제 2 기판에 이재해야 하는 필요량의 디바이스칩을 제 1 드럼의 선택적 점착영역에 점착시켜, 제 2 기판의 면적이 제 1 기판의 면적보다 큰 경우에 있어서도, 제 2 드럼을 통해 디바이스칩의 표리관계를 역전하면서 제 2 기판 상에 디바이스칩을 일괄하여 이재함으로써 전자 디바이스의 제조의 택 타임을 감소시킨다.
또한, 본발명에 관한 전자 디바이스의 제조장치는, 상기 구성에 있어서, 상기 선택적 점착영역이 볼록형상부인 것을 특징으로 한다.
이와 같이, 제 1 드럼의 선택적 점착영역을, 주위의 점착층에서 돌출된 형상인 볼록형상부로 함으로써, 제 1 드럼의 특정영역에 디바이스칩을 선택적으로 점착시킬 수 있다. 또한, 제 1 드럼의 점착층 상의 볼록형상부의 배치를 전자 디바이스에 따라 적절하게 조정함으로써, 제 1 드럼의 필요한 위치에, 필요한 수의 디바이스칩을, 필요한 위치 정밀도로 점착시킬 수 있다.
또한, 본발명은, LED와 같은 발광소자를 이재하는 일례에 한정되는 것이 아니며, 예를 들면, 수광소자, 압전소자, 가속도센서, NEMS나 MEMS 등을 사용한 마이크로 디바이스칩, 전하 축적방식 또는 MRAM, FeRaM, PCM 등의 다른 방식에 의한 기억소자, 스위칭소자, 마이크로 컴퓨터 등의 연산처리 디바이스칩 등의 각종 전자 디바이스칩을 기판 상에 정렬하여 배치하기 위해 이재하는 경우에도 사용할 수 있다.
또한, 본발명은, 프로세스 중에 승온(昇溫)공정을 포함하지 않기 때문에 이재하는 측의 기판으로, 유연한 기판이나 내열성이 비교적 저온(80℃ 이하)의 기판에 대해서도 효과적으로 이용할 수 있다.
또한, 본발명에 의해 제조되는 전자 디바이스는, 제품(최종제품)의 일부 혹은 전부인 경우도 있을 수 있고, 최종제품을 제조하기 위해 제품의 제조공정에서 사용되는 중간제품(물건) 혹은 부생성물의일부 혹은 전부인 경우도 있을 수 있다.
본발명에 의하면, 제 1 드럼의 제 3 점착층에 형성된 선택적 점착영역(볼록형상부)는, 제 1 기판의 제 1 점착층 상에 형성된 디바이스칩에 대해 선접촉하여 디바이스칩을 선택적으로 제거하기 때문에 접촉시의 압입량(인쇄효과)를 경감시킬 수 있고, 탄성을 가지는 점착층의 볼록형상부의 탄성변형 등에 기인하는 배치위치 정밀도의 저하를 억제할 수 있다. 또한, 제 1 드럼 또는 제 1 및 제 2 드럼을 사용하여 제 1 기판에서 제 2 기판으로 디바이스칩의 일괄하여 이재할 수 있게 되어, 제품제조의 택 타임을 큰 폭으로 감소시킨다. 더욱이, 디바이스칩을 적어도 선택적으로 제거하여 최종제품에 적합한 위치에 배치할 수 있게 되어, 최종제품의 디바이스칩 배치의 자유도가 향상된다는 효과를 얻을 수 있다.
도 1은 제 1 실시형태에 의한 전자 디바이스의 제조장치의 단면도이다.
도 2는 제 1 실시형태에 의한 전자 디바이스의 제조장치의 사시도이다.
도 3은 제 1 실시형태에 의한 전자 디바이스의 제조장치에 있어서의 제 1 드럼과 제 1 기판의 접촉부의 확대도이다.
도 4는 제 1 드럼의 볼록형상부의 배치예의 전개도이다.
도 5는 제 1 실시형태에 의한 전자 디바이스의 제조장치의 동작상태의 단면도이다.
도 6은 제 1 실시형태에 의한 전자 디바이스의 제조장치의 동작상태의 단면도이다.
도 7은 제 2 실시형태에 의한 전자 디바이스의 제조장치의 동작상태의 평면도이다.
도 8은 제 2 실시형태에 의한 전자 디바이스의 제조장치의 동작상태의 평면도이다.
도 9는 제 2 실시형태에 의한 전자 디바이스의 제조장치의 동작상태의 평면도이다.
도 10은 제 1 기판 상의 디바이스칩의 이재과정의 평면도이다.
도 2는 제 1 실시형태에 의한 전자 디바이스의 제조장치의 사시도이다.
도 3은 제 1 실시형태에 의한 전자 디바이스의 제조장치에 있어서의 제 1 드럼과 제 1 기판의 접촉부의 확대도이다.
도 4는 제 1 드럼의 볼록형상부의 배치예의 전개도이다.
도 5는 제 1 실시형태에 의한 전자 디바이스의 제조장치의 동작상태의 단면도이다.
도 6은 제 1 실시형태에 의한 전자 디바이스의 제조장치의 동작상태의 단면도이다.
도 7은 제 2 실시형태에 의한 전자 디바이스의 제조장치의 동작상태의 평면도이다.
도 8은 제 2 실시형태에 의한 전자 디바이스의 제조장치의 동작상태의 평면도이다.
도 9는 제 2 실시형태에 의한 전자 디바이스의 제조장치의 동작상태의 평면도이다.
도 10은 제 1 기판 상의 디바이스칩의 이재과정의 평면도이다.
(제 1 실시형태)
이하, 본발명의 제 1 실시형태에 대해 설명한다.
(장치구성)
도 1은, 제 1 실시형태의 전자 디바이스의 제조장치의 단면도이다.장치베이스(1) 상에는, 예를 들면, 다수의 평행한 레일에 의해 구성되는 주행 가이드(2)가 설치되어 있다. 더욱이, 주행 가이드(2) 상에는 제 1 반송테이블(3) 및 제 2 반송테이블(4)가 탑재되어 있고, 각각 제 1 주행장치(5), 제 2 주행장치(6)에 의해 주행 가이드(2)를 따라 이동할 수 있다.
제 1 반송테이블(3)은, 제 1 주행장치(5) 상에 얼라이먼트 장치(7)을 가지고, 더욱이, 얼라이먼트 장치(7) 상에 횡행장치(8)을 가지며, 제 1 반송테이블(3)의 이동과 함께 이동한다.
횡행장치(8)은, 제 1 기판(9)를 주행 가이드(2)의 길이방향과 수직방향(도 2의 H 방향)으로 이동할 수 있다. 또한, 횡행장치(8)은, 제 1점착층을 가지며, 제 1 점착층 상에 다수의 전자 디바이스칩(이하, 디바이스칩이라 한다.)(17)을 점착하고 있는 제 1 기판(9)를 안착하여 파지할 수 있는 제 1 기판 지지대(미도시)를 가진다. 제 1 기판지지대는 제 1 반송테이블(3)의 주행 가이드(2)에 따른 이동이나 횡행장치(8)에 의한 이동에 의해 횡행장치(8) 상의 제 1 기판(9)의 위치가 이동하는 것을 방지한다. 제 1 기판 지지대는 기계적으로 제 1 기판(9)의 측면 또는 상면을 압압하여 파지하여도 되고, 이면에서 흡인하여 제 1 기판(9)를 파지하여도 되며, 또한 이에 한정되지 않고 제 1 기판(9)의 위치를 고정할 수 있는 장치이면 된다. 제 1 기판(9)의 형상, 성질에 의해 파지방법을 선택하면 된다.
디바이스칩(17)은, 예를 들면, LED 등의 발광소자, 수광소자, 압전소자, 가속도센서, NEMS나 MEMS 등을 사용한 마이크로 디바이스칩, 전하 축적방식 또는 MRAM, FeRaM, PCM 등의 다른 방식에 의한 기억소자, 스위칭소자, 마이크로 컴퓨터 등의 연산처리 디바이스칩 등의 디바이스칩이 예시되지만, 이에 한정되는 것은 아니다. 또한 제 1 기판(9)는 제 1 점착층을 가지며, 예를 들면, 실리콘 웨이퍼, 화합물반도체 웨이퍼, 유리기판, 사파이어 등의 금속산화물 등의 기판을 이용하여 제조된 다수의 디바이스칩이 점착되는 평탄한 기판으로 구성되고, 4인치부터 8인치의 원형기판인 것이 많지만, 이에 한정되는 것은 아니다. 또한, 제 1 기판(9) 자체가 점착성을 가지는 기판이며, 제 1 점착층을 겸할 수도 있다. 이러한 디바이스칩(17)은, 이재하는 대상물이 된다.
얼라이먼트 장치(7)은, 주행 가이드(2)의 길이방향과 평행한 방향으로 이동하는 기구와, 상기 길이방향과 수직인 연직방향(P 방향과 평행한 방향)의 회전축 주변에 회전하는 회전기구를 가지며, 제 1 기판(9)의 위치(제 1 기판(9)의 기준위치)를 광학적 수단 등에 의해 파악하여 소정의 위치에 공간 분해능 0.1[㎛]의 정밀도로 최대 이동 거리가 수(數) 밀리미터(예를 들면, 3~5밀리미터 정도)의 범위에서 제 1 기판(9)를 안착(위치 조정) 할 수 있다.
상기 회전기구에 의해 주행 가이드(2)의 길이방향과, 후술하는 제 1 드럼(11)의 제 1 회전축(15)의 길이방향에 대한 각도 조정도 가능하다.
제 2 반송테이블(4)는, 제 2 주행장치(6) 상에 얼라이먼트 장치(20)을 구비한다. 얼라이먼트 장치(20)은, 디바이스칩(17)의 이재 장소/위치인 제 2 기판(10, 워크)를 안착할 수 있도록 제 2 기판지지대(미도시)를 가지고 있다. 제 2 기판지지대는, 제 2 반송테이블(4)의 주행 가이드(2)가 길이방향으로 이동함으로써 제 2 기판(10)의 위치가 벗어나는 것을 방지한다. 제 2 기판(10)에 디바이스칩(17)을 이재하는 위치에는 제 2 점착층이 형성되어 있다.
또한, 제 2 기판(10)은, 유리 등의 경질한 기판뿐만 아니라, 가요성이 있는 유연한 기판이나, 디바이스칩의 제조공정에 있어서의 열처리, 약품처리, 플라스마처리 등의 공정에 대한 내성에 약한 기판이어도 된다.
제 2 반송테이블(4)에 탑재되어 있는 얼라이먼트 장치(20)은, 얼라이먼트 장치(7)과 동일한 얼라이먼트 정밀도를 가진다.
제 2 기판 지지대는, 기계적으로 제 2 기판(10)의 측면 또는 상면을 압압하여 고정하는 장치이거나, 이면(裏面)에서 흡인하는 장치일 수 있으며, 또한, 이에 한정되지 않고 제 2 기판(10)의 위치를 고정할 수 있는 장치이면 된다. 제 2 기판(10)의 형상, 성질에 의해 파지방법을 선택하면 된다.
제 2 기판(10)은, 예를 들면, 디바이스칩(17)이 LED인 경우, 표시화면용 기판이며, 표시장치의 대화면화(大畵面化)에 따라 제 1 기판(9) 보다 대부분 대면적이다. 또한, 제 2 기판(10)은, 표시화면용 기판에 한정되지 않고 디바이스칩(17)을 안착하는 대상물이며, 제조하는 전자 디바이스의 종류나 디바이스칩(17)의 종류에 의존한다.
도 1에 도시한 것과 같이, 제 1 반송테이블(3) 및 제 2 반송테이블(4)보다 상방(上方)으로 원주 형상의 제 1 드럼(11, 제거본체드럼) 및 제 2 드럼(12, 반전본체드럼)이 설치되어 있다.
도 2에 도시한 것과 같이, 제 1 드럼(11)은 원주 형상이고, 주행 가이드(2)의 길이방향과 수직인 회전축(15)를 가지며, 회전축(15) 주변에 회전하도록 회전장치(미도시)를 가지고 있다. 회전축(15)의 양 끝단에는, 도 1의 P 방향으로 제 1 드럼(11)을 이동시키기 위해 각각 승강장치(미도시)를 가지며, 각각 연직방향으로 독립적인 구동을 함으로써 기울기를 제어하여 제 1 기판(9)의 표면과 회전축(15)를 평행하게 조정할 수 있다.
또한, 제 1 드럼(11)의 회전축(15)의 일 끝단을 기준으로 하고 연직방향으로 연장되는 지지축을 구비하며, 지지축을 회전중심으로 하여 수평하게 회전축(15)의 타 끝단을 선회할 수 있는 기구를 제 1 드럼(11)에 구비함으로써, 주행 가이드(2)의 길이방향과 회전축과의 교차각(기울기)를 조정할 수 있다. 이 조정은 수동 또는 직동 궤도 일 수 있다.
도 2에 도시한 것과 같이, 제 2 드럼(12)는 원주 형상이고, 주행 가이드(2)의 길이방향과 수직인 회전축(16, 도 2 참조)를 가지며, 회전축(16) 주변에 회전하도록 회전장치(미도시)를 가지고 있다. 회전축(16)의 양 끝단에는, 도 1의 P 방향으로 제 2 드럼(12)를 이동시키기 위해 각각 승강장치(미도시)를 가지며, 각각 독립적으로 구동함으로써 제 2 기판(10)의 표면과 회전축(16)을 평행하게 조정할 수 있다. 더욱이, 주행 가이드(2)의 길이방향과 평행한 방향으로 전후 이동시키는 드럼 이동장치(미도시)도 구비하고 있다.
제 1 드럼(11) 및 제 2 드럼(12)의 각 회전축(15, 16) 주위의 회전은, 각 회전축(15, 16)에 직결된 다이렉트 드라이브 모터 및 일정 이상의 높은 분해 정밀도를 가지는 회전 위치 검출 인코더 조합에 의해 구동하고, 또한 회전각을 검출한다.
도 2에 도시한 것과 같이, 제 2 드럼(12)의 회전축(16)은, 제 1 드럼(11)의 회전축(15)와 평행하게 설치되어 있다.
제 1 드럼(11), 제 2 드럼(12)의 직경은, 예를 들면, 100-500[mm]이고, 가공 정밀도의 관점에서 매우 적합하게 사용할 수 있으나 이 범위에 한정되는 것은 아니다.
제 1 드럼(11)의 회전축(15)에 수직인 평면에 있어서의 반경 R1과 제 2 드럼(12)의 회전축(16)에 수직인 평면에 있어서의 반경 R2는, 다를 수 있다. 양(兩)반경이 같은 경우, 제 1 드럼(11)과 제 2 드럼(12)를 접촉시키는 경우, 접촉면에 있어서의 압력의 균일성이 쉽게 확보된다.
도 2 및 도 3에 도시한 것과 같이, 제 1 드럼(11)의 표면에는, 선택적 점착영역, 구체적으로, 볼록형상부(13)을 가지는, 예를 들면, 실리콘 고무 등의 수지제(樹脂製)의 제 3 점착층(14a)가 장착되어 있고, 제 2 드럼(12)에도 실리콘 고무 등의 수지제의 제 4 점착층(14b)가 장착되어 있다. 또한 제 1 점착층, 제 2 점착층에 대해서도 동일한 수지를 사용할 수 있다.
또한, 반경 R1은 회전축(15)의 중심에서 볼록형상부(13)의 표면까지의 거리이고, 반경 R2는 회전축(16)의 중심에서 제 4 점착층(14b)의 표면까지의 거리이다. 디바이스칩(17)이 볼록형상부(13) 또는 점착층(14b)에 점착되어 있는 경우는, 회전축(15) 또는 회전축(16)의 축중심에서 디바이스칩(17)의 표면, 즉, 점착되어 있는 면과 대향하는 면까지의 거리이다. 더욱 상세하게는, 이러한 드럼을 접촉시키는 경우, 압입량을 주기 위한 반경의 기본적인 정의로는,
반경 R1 =(제 1 드럼 중심에서 볼록형상부 또는 디바이스칩 표면) - (압입량 또는, 그의 1/2)
반경 R2 =(제 2 드럼 중심에서 점착면 또는 디바이스칩 표면)-(압입량 또는, 그의 1/2)
이 되고, 접촉시키는 대상면(面)이 단단한(경도가 높은) 경우는, “압입량”, 탄성체의 경우는, “-압입량의 1/2”을 선택한다.
제 1 드럼의 볼록형상부 재료의 경도 차이가 있는 경우에는, 탄성이 있는 쪽의 변형량이 커지기 때문에 디바이스칩을 점착하여 박리할 때에, 박리의 종료와 함께 탄성 변형이 돌아오는 순간에 드럼의 회전속도(원주속도, 각속도)가 빨라지는 것과 함께 위치 이동이 발생할 수 있다.
이러한 변동을 억제하기 위해 압입량(인쇄효과)를 제어할 필요가 있고, 예를 들면, 디바이스칩이 형성되어 있는 기판 내에서 디바이스칩의 배치가 소밀(疎密)한 경우에는, 인쇄효과가 변동함으로써 이재의 위치 정밀도 불량 등의 원인이 되기 때문에 드럼의 회전속도(원주속도, 각속도)를 제어할 필요가 있다.
제 3 점착층(14a)의 볼록형상부(13)은, 별도의 볼록형상부(13)에 대응하는 오목부의 패턴을 구비한, 예를 들면, 금속제의 오목판을 구비하여 오목판 상의 광경화 수지나 열경화 수지를 유입시켜 경화함으로써 형성할 수있다. 또한, 제 3 점착층(14a)로서 광경화 수지를 사용하여 리소그래피법을 이용해도 된다. 제 3 점착층(14a)의 두께는, 예를 들면, 5-500[㎛]이고, 볼록형상부(13)에 있어서의 점착층의 두께는, 볼록형상부(13)의 크기/점착층의 강도에 의존하며, 볼록형상부(13)은, 다른 부분의 제 3 점착층(14a)보다, 예를 들면, 5-250[㎛] 돌출된 형상이지만, 이 형상에 한정되는 것은 아니다.
또한, 전술한 것과 같이, 선택적 점착영역을 돌출된 볼록형상부(13)에 의해 형성하는 대신에, 선택적 점착영역을 다른 영역에 비해 점착력을 높임으로써 형성해도 된다.
즉, 점착특성을 가지는 수지 등, 예를 들면, 자외선 경화수지에 의해 제 3 점착층(14a)를 평면적으로 형성하고, 제 3 점착층(14a)에 대해, 제거 대상인 디바이스칩(17)의 배치 위치에 대응한 선택적 점착영역 이외의 영역에, 자외선을 조사함으로써 그 부분의 수지를 중합(重合)하여 경도를 높임과 동시에 접착성을 저하시켜도 된다. 또한, 이 경우, 반경 R1의 산출식에 있어서의 “제 1 드럼 중심에서 볼록형상부 또는 디바이스칩 표면”은 “제 1 드럼 중심에서 제 3 점착층(14a) 또는 디바이스칩 표면”이 된다.
자외선을 선택적으로 조사하는 방법으로는, 자외선을 투과, 또는, 차광하는 조사영역을 선택하는 마스크를 사용하여 노광처리해도 되고, 직접적으로 자외선을 사용하여 묘화(描畵)해도 된다. 이로 인해, 오목판의 제작 없이 선택적 점착영역을 형성할 수 있다.
또한, 점착층의 재료는, 자외선경화형 수지이거나 열(熱)경화형 수지일 수 있다. 더욱이, 제 3 점착층(14a)에 사용되는 수지는 이에 한정되지 않고, 그 수지에 대한 디바이스칩(17)의 배치에 맞추어 선택적 점착영역 이외의 영역의 점착력을 저하시킬 수 있다면, 특히, 조성, 방법은 한정되지 않는다. 단, 선택적 점착영역 이외의 영역의 디바이스칩(17)의 점착력은, 제 1 점착층의 디바이스칩(17)의 점착력보다 낮아지도록 설정한다.
제 1 드럼(11)의 제 3 점착층(14a)의 볼록형상부(13)이 제 1 기판(9) 상의 디바이스칩(17)에 인접하는 위치까지, 승강장치에 의해 제 1 드럼(11)을 하강시킬 수 있고, 제 2 드럼(12)의 제 4 점착층(14b)가 제 2 기판(10)의 점착층에 인접하는 위치까지, 승강장치에 의해 제 2 드럼(12)를 하강시킬 수 있다. 보다 정확하게는, 제 2 드럼(12)의 제 4 점착층(14b) 상에 점착된 디바이스칩(17)이, 제 2 기판(10)의 점착층에 인접하는 위치까지 하강시킬 수 있다.
또한, 제 4 점착층(14b)는 제 3 점착층(14a)와 같은 점착특성을 가지는 수지를 사용할 수 있고, 그 두께는, 예를 들면, 5-500[㎛]이다.
제 1 및 제 2 드럼의 외주면은, 제 1 및 제 2 반송테이블 표면에 대해 평행한 기준위치로부터의 승강동작을 하고, 드럼의 회전중심축과 반송테이블의 주행축은 기준조정에 의해 직교 정밀도가 확보된 것으로 본다.
얼라이먼트 장치(7)은, 제 1 드럼(11)의 기준위치를 검지하여 제 1 기판(9)와 제 1 드럼(11)의 얼라이먼트를 실행하고, 얼라이먼트 장치(20)은, 제 2 드럼(12)의 기준위치를 검지하여 제 2 기판(10)과 제 2 드럼(12)의 얼라이먼트를 실행할 수 있다. 전술한 것과 같이, 얼라이먼트의 공간 분해능은 0.1[㎛]이고, 최대 이동거리가 수(數)밀리미터 정도의 얼라이먼트가 가능하다.
제 1 드럼(11) 상에 형성된 볼록형상부(13)은, 광학장치에 의해 그 위치가 인식되고, 그 위치정보를 참조하여 제 1 반송테이블(3)의 얼라이먼트 장치(7)에 의해 제 1 기판(9) 상의 각 디바이스칩의 위치에 조정되어 있다. 종래의 판 형상의 개재기판을 사용한 경우, 평면에서의 위치 조정이 필요했지만, 실질 직선 상의 영역에서 위치 조정 하면 되고, 더욱이, 인가하는 응력을 저감시킬 수 있기 때문에, 응력에 의한 변형이 경감되어 위치 조정의 정밀도가 향상된다.
제 1 기판(9) 상의 디바이스칩의 배치패턴에 맞추어 볼록형상부(13)이 형성되어 있다. 예를 들면, 디바이스칩이 제 1 기판(9) 상에 일정 피치로 격자점 상에 배치되어 있는 경우, 그 피치와 같은, 또는 그 피치의 정수배(整數倍)의 피치로 볼록형상부(13)은 제 1 드럼(11)의 표면에 형성되어 있다.
또한, 도 4에 도시한 (a)와 같이, 피치는 반드시 일정할 필요는 없고, 제 2 기판(10)에 이재하는 배치에 맞추어 제거하는(픽업하는) 디바이스칩(17)을 선택할 수 있도록 볼록형상부(13)의 패턴배치를 결정하면 된다. 더욱이, 도 4는, 제 1 드럼(11)의 제 3 점착층(14a)을 평면에 전개한 도면이고, 도 4에서 X 방향은, 제 1 드럼(11)의 회전축(15)에 평행한 방향, Y 축은, 회전축(15)에 평행한 방향과 수직인 방향을 나타내며, 제 1 드럼(11)의 원주에 따른 방향이다.
제 1 반송테이블(3)은, 도 1의 화살표 A 방향으로 제 1 주행장치(5)에 의해 주행 가이드(2) 상을, 제 1 기판 지지대의 표면의 수평레벨을 유지하면서 이동한다. 제 1 기판(9)는 제 1 반송테이블(3)과 함께 같은 속도로 이동한다. 제 1 주행장치(5)와 동기(同期)하여 제 1 드럼(11)은, 그 위치가 고정된 채로 회전장치에 의해 도 1의 화살표 B 방향으로 회전할 수 있다.
제 1 드럼(11)의 회전장치와 제 1 주행장치(5)는, 독립적으로 동작하고, 상호 동작을 간섭하지 않기 때문에 제 1 반송테이블(3)과 제 1 드럼(11)의 연직방향의 거리(회전축(15)와 제 1 기판(9)의 표면의 최단거리)를 높은 정밀도로 일정하게 유지하는 것이 용이해진다.
(디바이스칩의 이재 프로세스)
이하, 상기 전자 디바이스의 제조장치를 사용하여 디바이스칩을 제 1 기판(9)에서 제 2 기판(10)으로 이재함으로써 전자 디바이스를 제조하는 방법에 대해 설명한다.
우선, 다수의 디바이스칩(17)을 제 1 점착층에 점착하는 제 1 기판(9)를 제 1 반송테이블(3)의 제 1 기판 지지대에 안착하고, 얼라이먼트 장치(7)에 의해 제 1 기판(9)와 제 1 드럼(11)의 얼라이먼트를 진행하여, 제 1 드럼(11)을 제 1 기판(9) 상에 위치시킨다. 이후, 제 1 드럼(11)을 하강시켜 제 1 기판(9) 상의 디바이스칩(17)과 제 3 점착층(14a)의 볼록형상부(13)을 접촉시킨다.
또한, 하강지점에서 볼록형상부(13)과 디바이스칩(17)이 반드시 접촉할 필요는 없다. 하강시점에서는 접촉하지 않고, 그 후, 후술하는 것과 같이, 제 1 드럼을 회전시켜 제 1 기판을 이동시킴으로써 볼록형상부(13)과 디바이스칩(17)이 접촉해도 된다.
도 3은, 제 1 드럼(11)과 제 1 기판(9)의 접촉부의 확대도 이다. 볼록형상부(13)은, 제 1 기판(9)의 제 1 점착층(미도시) 상의 디바이스칩(17)과 접촉하여 점착한다.
제 1 반송테이블(3)이 A 방향으로 이동하고, 제 1 드럼(11)이 B 방향으로 회전함으로써 제 1 기판(9) 상에서 디바이스칩(17)이 박리되어 제 1 드럼(11)에 이재된다.
제 1 드럼(11)의 회전운동에 의해, 볼록형상부(13)과 제 1 기판(9)의 디바이스칩(17)의 접촉과, 디바이스칩(17)의 제 1 기판(9)로부터의 박리는, 연속과정으로 실행할 수 있다. 제 1 드럼(11)이 회전하면, 디바이스칩(17)은 볼록형상부(13)의 점착력에 의해 제 1 기판(9)에 대해 비스듬하게 위쪽으로 힘이 더해져 제 1 기판(9)의 표면으로부터 박리되고, 제 1 기판(9)의 표면으로부터 박리된 디바이스칩(17)은, 제 1 드럼(11) 표면의 제 3 점착층(14a)에 형성된 볼록형상부(13) 상으로 이재된다.
이와 같이, 박리과정에 있어서, 디바이스칩(17)은, 각각 단면에서 제거되기 때문에 각각의 디바이스칩(17)에 대해 작은 힘으로 박리할 수 있게 되어, 안정되게 디바이스칩(17)의 제 1 드럼(11)에 이재할 수 있다.
더욱이, 볼록형상부(13)과 디바이스칩(17)의 접촉영역은, 종래기술의 개재기판이 평면인 것에 대하여, 상기 실시형태의 장치에 있어서는, 제 1 드럼(11)의 회전축(15)와 평행한 직선으로 접촉한다. 그러므로, 종래기술에 비해 접촉영역이 좁고 제 1 드럼(11)의 제 1 기판(9)으로의 압력도 경감되어 접촉영역에서의 압력의 균일성을 향상시킬 수 있다. 그 결과, 압력에 의한 볼록형상부(13)을 가지는 점착층(14a)의 변형이 억제되어 디바이스칩(17)의 볼록형상부(13) 상에서의 이동을 저감시킬 수 있다.
이 효과는, 후술하는 제 2 드럼(12)를 제 2 기판(10)의 제 2 점착층에 압압하는 경우에도 동일하며, 디바이스칩(17)의 제 2 기판(10) 상에서의 배치이동을 억제할 수 있다.
제 1 기판(9)에서 제 1 드럼(11)으로 디바이스칩(17)의 이재를 가능하게 하려면, 제 1 기판(9)의 제 1 점착층과 디바이스칩(17)의 점착력에 비해, 제 1 드럼(11)의 볼록형상부(13)과 디바이스칩(17)의 점착력을 강하게 하면 된다.
제 1 기판(9)의 제 1 점착층에 디바이스칩(17)을 점착시키는 방법은, 예를 들면, 웨이퍼 상에 LED를 제조한 경우, 기존의 실장기술을 이용할 수 있다. 즉, 다이싱 프레임에 부착되어 다이싱된 웨이퍼(반도체기판)를 사용하면 된다(예를 들면, 일본 특개 2003-318205 참조). 이 경우, 다이싱 프레임이 제 1 기판(9)에 상응하고, 다이싱 프레임의 수지제 시트가 제 1 점착층에 상응하며, 다이싱된 웨이퍼의 각 칩이 디바이스칩(17)에 상응한다. 다이싱 프레임의 수지제 시트는 시판되는, 점착력을 이미 알고 있는 시트를 이용할 수도 있지만, 점착력을 조정한 점착층을 수지제 시트 상에 형성해도 된다. 이로 인해, 제 1 기판(9)의 제 1 점착층과 디바이스칩(17)의 점착력을 조정할 수 있다.
또한, 상기는 일례에 불과하고, 이에 한정되지 않으며, 디바이스칩(17)은 LED 이외의 디바이스칩일 수 있고, 디바이스칩의 종류, 제조방법에 대응하여 점착력이 규정되는 방법에 의해 제 1 기판(9)의 제 1 점착층과 디바이스칩(17)을 점착하면 된다.
도 3에 도시한 것과 같이, 제 1 드럼(11)의 각 볼록형상부(13)은, 제 1 기판(9)의 각 디바이스칩(17)과 각각 인접하도록 회전속도(각속도)가 조정되어 있다. 예를 들면, 볼록형상부(13)의 피치를 S, 제 1 기판(9)의 디바이스칩(17)의 피치를 d라 한다. 볼록형상부(13)의 피치와 디바이스칩(17)이 같을 때, 제 1 반송테이블(3)의 화살표 A 방향의 속도가 VA이고, 제 1 드럼(11)의 각속도를 ω라 하면, ω = ω0 = VA/R1이 되는 각속도에서 제 1 드럼(11)을 회전시키면 된다. 여기서, R1은, 전술한 것과 같이, 제 1 드럼(11)의 반경이다. 또한, 도 3에서, 피치 S 및 d는 일정(등간격:等間隔) 예를 나타내고 있지만, 상기 관계식에 대해서는, S 및 d에 의존하지 않고, 등간격이 아닌 경우에도 성립하므로 반드시 등간격일 필요는 없다.
또한, 각속도 ω를 상기 ω0으로부터 변경함으로써, 볼록형상부(13)의 피치 S와 제 1 기판(9)의 디바이스칩(17)의 피치 d를 상대적으로 변경할 수 있다.
예를 들면, 각속도 ω를 ω0과 다른값 ω1으로 변경하면, 제 1 기판(9)가 피치 d만 이동하는데 필요로 하는 시간은 d/VA이기 때문에, 볼록형상부(13)의 피치 S는, S = R1ω1(d/VA)가 된다. 이로 인해, S/d = R1(ω1/VA)가 되고, 피치 S와 d의 비율은 제 1 드럼(11)의 각속도 ω1과 제 1 반송테이블(3)의 이동속도 VA에 비례 하기 때문에, 각속도를 변경함으로써 볼록형상부(13)의 피치 S와 제 1 기판(9) 상의 디바이스칩(17)의 피치 d를 다르게 할 수 있어, 예를 들면, 수(數)십[㎛] 정도의 변경이 가능하다. 더욱이, 반대로 이동속도 VA를 변경해도 된다.
이 경우, 제 1 드럼(11)의 각속도 ω1과 제 1 반송테이블(3)의 이동속도 VA의 비율을 일정하게 함으로써 일률적으로 피치의 비율을 변경할 수 있다. 또한, 피치 S 및/또는 피치 d가 일정하지 않은 경우, 그 위치 의존성의 정보를 기억장치 등에 보관하고 그 정보에 따라 각속도 또는 이동속도를 설정함으로써 제 1 기판(9) 상의 디바이스 피치 d에 대해 임의로 볼록형상부(13)의 피치 S를 변경할 수 있다.
도 4의 (b)는, 도 4의 (a)의 볼록형상부(13)의 배치의 피치를 변경한 일례를 나타낸 것이다. 각속도의 조정에 의해 제 1 기판(9)의 디바이스칩(17)의 배치를 바꾸지 않고 Y축 방향의 배치를 도 4의 (a)에서 도 4의 (b)에 나타내는 것과 같이, 배치의 변경이 가능하다.
또한, 제 1 드럼(11)을 회전시키면서 제 1 기판(9)를 A 방향 및 A 방향에 수직으로 이동시키고, A 방향뿐만 아니라 A 방향에 수직으로도 볼록형상부(13)의 배치를 변경할 수 있다.
도 4의 (c)는, 상기 상황을 도시한 볼록형상부(13)의 배치를 변경하는 일례를 나타내며, X축 방향의 배치를 이동(변경)시킨 것이다. 제 1 기판(9)의 디바이스칩(17)의 배치를 바꾸지 않고 제 1 기판(9)의 A 방향에 수직으로 이동함으로써 배치를 변경한 볼록형상부(13)에 디바이스칩(17)을 이재할 수 있다. 더욱이, 이 경우는, 도 4의 (c)에 나타낸 것과 같이, 볼록형상부(13)의 A 방향에 수직방향의 피치가 변경되는 것이 아니라 각 볼록형상부(13)의 위치가 평행하게 이동된다.
또한, 도 4의 d는, X축 방향, Y축 방향 함께 볼록형상부(13)의 배치를 이동시켰지만, 제 1 기판(9)의 A 방향에 수직방향과, A 방향의 이동과, 제 1 드럼(11)의 각속도의 조정에 의해 제 1 기판(9)의 디바이스칩(17)의 배치를 바꾸지 않고 볼록형상부(13) 상에 이재할 수 있다.
전술한 바와 같이, 제 1 기판(9)의 디바이스칩의 배치를 변경하지 않고 볼록형상부(13)의 배치를 도 4의 (a)에서 도 4의 (b), (c), d로 변경하여 각각의 볼록형상부(13)에, 동일한 제 1 기판(9)에서 디바이스칩(17)을 선택하고, 점착할 수 있기 때문에, 후술하는 것과 같이, 제 2 기판 상에서, 디바이스칩(17)의 배치를 변경할 수 있다. 이로 인해, 다양한 전자 디바이스의 제조가 가능해 진다. 종래와 같은 평평한 개재기판을 사용한 방식으로는, 제 1 기판(9)의 디바이스칩(17)의 배치를 변경하지 않고 실현하는 것은 불가능하다.
디바이스칩(17)을 제 1 드럼(11)의 볼록형상부(13) 상에 이재하고, 이후, 도 5에 도시한 것과 같이, 제 1 드럼(11)을 상승시키고 제 2 드럼(12)를 제 1 드럼(11)과 접촉하는 위치까지, A 방향과 반대방향(C 방향)으로 이동시킨다. 그리고, 제 1 드럼(11)과 제 2 드럼(12)를 상호 역방향(B 방향 및 D 방향)으로 회전시킨다. 도5는, 제 1 기판(9)는, 제 1 드럼(11)의 디바이스칩(17)을 이재한 직후의 위치 그대로 이동하지 않은 상태를 나타내지만, 제 1 기판(9)는, A 방향과 반대방향으로 이동하여 원래의 위치(도 1 참조)로 되돌려도 된다.
이때, 제 1 드럼(11)과 제 2 드럼(12)의 접촉 위치에서, 상호 반경의 접선방향의 속도는 같아 지도록, 제 1 드럼(11)과 제 2 드럼(12)의 각속도를 설정한다. 즉, 제 1 드럼(11)의 회전축(15) 주위의 각속도를 ωB, 제 2 드럼(12)의 회전축(16) 주위의 각속도를 ωC라 하면, 각각의 회전방향은 상호 역방향이기 때문에, ωB =-ωC(R2/R1)가 되도록 설정한다.
제 1 드럼(11)과 제 2 드럼(12)가 인접하는 위치에서, 제 1 드럼(11)과 제 2 드럼(12)에 더해지는 힘을 균등하게 하기 위해, 적절하게는, 제 1 드럼(11)의 상기 반경 R1과 제 2 드럼(12)의 반경 R2를 같은 값으로 설정하여 ωB =-ωC라 한다.
제 2 드럼(12)의 제 4 점착층(14b)는, 제 1 드럼(11)의 점착층(14a)에 비해 강한 점착력을 가지는 수지를 사용한다. 그 결과, 제 1 드럼(11)의 디바이스칩(17)은, 제 1 드럼(11)의 점착층(14a)의 볼록형상부(13)에서 박리되어, 제 2 드럼(12)의 점착층(14b)에 이재된다. 또한, 제 4 점착층(14b)는 제 3 점착층(14a)와 달리 볼록형상부(선택적 점착영역)없이 제 4 점착층(14b) 전면에서 디바이스칩(17)을 점착한다.
도 6에 도시한 것과 같이, 제 2 드럼(12)는, 드럼 이동장치에 의해 제 2 기판(10) 상으로 이동하고, 제 2 드럼(12)에 점착한 디바이스칩(17)이 제 2 기판(10)의 제 2 점착층 표면에 인접할 때까지, 승강장치에 의해 제 2 드럼(12)를 하강시킨다. 이후, 제 2 기판(10)은, 주행장치(6)에 의해 A 방향과 반대방향인 C 방향으로 이동함과 동시에 제 2 드럼(12)는 D 방향으로 회전한다.
또한, 제 2 주행장치(6)에 의해 제 2 반송테이블(4)를 이동시키고 제 2 기판(10) 상에 제 2 드럼(12)를 위치시켜도 된다. 상대적인 위치관계가 확정되면 되고, 어느 쪽을 이동시켜도 된다. 이것은 다른 대상의 위치를 확정하는 경우에도 동일하다.
제 2 기판(10)과 인접하는 제 2 드럼(12)의 디바이스칩(17)의 제 2 드럼(12)의 접선방향의 속도가, 제 2 기판(10)의 C 방향으로 이동하는 속도와 같아 지도록, 제 2 드럼(12)의 각속도를 설정하여 제 2 드럼(12)를 D 방향으로 회전시킨다. 예를 들면, 제 2 기판(10)의 C 방향의 이동속도를 VD라 하면, 제 2 드럼(12)의 반경이 R2이기 때문에 제 2 드럼(12)의 각속도를 VD/R2라 하면 된다.
또한, 제 1 드럼(11)의 각속도와 제 1 기판(9)의 이동속도의 관계와 같이, 제 2 드럼(12)의 각속도와 다른 각속도로 할 수도 있지만, 제 2 드럼(12)에 점착한 디바이스칩(17)은, 이미 그 배치가 조정되어 정렬하고 있기 때문에 통상 제 2 드럼(12)의 각속도는 상기 관계의 각속도로 하면 된다.
또한, 상기 실시형태에 있어서는, 제 2 기판(10)의 이동방향이 C 방향인 예를 나타내고 있지만, A 방향으로 이동시키고, 제 2 드럼(12)를 D 방향과 반대방향으로 회전시켜도 된다. 각각 상대적인 관계로 확정하기 때문에 제 2 기판(10)의 이동방향에 맞추어 제 2 드럼(12)의 회전방향을 결정하면 된다. 이것은, 제 1 드럼(11)과 제 1 기판(9)의 관계에 있어서도 같으며 각각 상기 실시형태의 이동방향으로 한정되는 것은 아니다.
또한, 제 2 드럼(12)를, 예를 들면, D 방향으로 회전시키면서 A 방향으로 평행 이동함으로써, 제 2 기판(10)에 디바이스칩(17)을 이재할 수 있다. 그러나, 제 2 드럼(12)의 회전장치와 제 2 기판(10)을 수평방향으로 평행 이동시키는 주행장치(6)을 독립적으로 동작시킴으로써 상호 동작이 간섭하지 않고 제 2 드럼(12)와 제 2 기판(10)의 연직방향의 거리를 높은 정밀도로 일정하게 유지하는 것이 용이해진다.
이와 같이, 제 1 기판(9)에서 제 1 드럼(11)의 볼록형상부(13) 및 제 2 드럼(12)를 통해 제 2 기판(10)에 디바이스칩(17)이 이재된다. 그로 인해 볼록형상부(13)의 배치가 제 2 기판(10)의 디바이스칩(17)의 배치를 결정한다. 볼록형상부(13)의 배치는, 전술한 바와 같이, 조정이 가능하고, 예를 들면, 제 2 기판(10)의 중심부분에서 디바이스칩(17)의 칩을 넓히거나 좁힐 수도 있다.
또한, 제 1 드럼(11)에서 제 2 드럼(12)로 디바이스칩(17)을 이재하기 위해 제 2 드럼(12)를 평행 이동하여 제 1 드럼(11)과 접촉시키는 예에 대해 설명하였으나, 제 1 드럼(11)에 드럼 이동장치를 구비함으로써 제 1 드럼(11)을 평행 이동시켜 제 2 드럼(12)에 접촉시켜도 된다.
이와 같이, 디바이스칩(17)의 제 2 드럼(12)에서 제 2 기판(10)으로 일괄하여 이재할 수 있기 때문에 택 타임을 크게 삭감할 수 있다.
또한, 제 2 기판(10) 상에서의 디바이스칩(17)의 표리관계를 제 1 기판(9)와 동일하게 하기 위해, 제 2 드럼(12)를 사용하지 않고 제 1 드럼(11)의 볼록형상부(13) 상에 점착한 디바이스칩(17)을 직접 제 2 기판(10)에 이재할 수도 있다. 이 경우, 제 1 드럼(11)에 드럼 이동장치를 구비해도 된다.
제 2 드럼(12)를 사용하지 않는 경우, 상기 설명에 있어서, 제 2 드럼(12)를 제 1 드럼(11)이라 해도, 제 2 기판(10)에 디바이스칩(17)을 이재할 수 있다는 것을 알 수 있기 때문에 자세한 사항은 생략한다.
또한, 제 1 드럼(11)과 제 2 드럼(12)를 구분하여, 제 1 드럼(11)만의 이재와, 제 1 드럼(11) 및 제 2 드럼(12)를사용한 이재를 조합함으로써 디바이스칩의 표리면(表裏面)을 혼재시킨 배치를 선택적으로 일괄 형성할 수 있다.
예를 들면, 제 1 기판(9)에서 제 1 드럼(11)을 통해 표리관계를 반전시킨 디바이스칩(17)을 제 2 드럼(12) 상에 점착시키고, 그 후, 제 1 드럼(11)과 다른 배치의 볼록형상부(13)을 가지는 제 3 점착층(14a)를 장착하여 제 1 기판(9)에서 표리관계를 반전시키지 않은 제 1 드럼(11)의 볼록형상부(13) 상에 디바이스칩(17)을 점착시키며, 이후, 순서대로 제 1 드럼(11)에서 제 2 기판(10)으로 디바이스칩(17)을 이재하고, 제 2 드럼(12)에서 제 2 기판(10)으로 디바이스칩(17)을 이재해도 되며, 혹은, 그 반대 순서대로 이재해도 된다. 또한, 제 1 기판(9)에서 제 1 드럼(11)을 통해 제 2 기판(10)에 디바이스칩(17)을 이재하고, 그 후, 제 1 드럼(11)과 다른 배치의 볼록형상부(13)을 가지는 제 3 점착층(14a)를 장착하여 제 1 기판(9)에서 제 1 드럼(11) 및 제 2 드럼(12)를 통해 제 2 기판(10)에 디바이스칩(17)을 이재해도 되며, 혹은, 반대 순서대로 이재해도 된다.
제 2 드럼(12)의 사용의 필요성의 여부에 대해서는, 제 2 기판(10)에서의 디바이스칩(17)의 설치상태와 제 1 기판(9)에서의 디바이스칩(17)의 설치상태를 비교하면 판단할 수 있다. 이하, 제 2 드럼(12)의 사용의 필요성의 여부의 판단에 대한 이해를 위해 예시하고 하지만, 이에 한정되는 것은 아니다.
예를 들면, 디바이스칩(17)을 제 2 기판(10)에 이재하고, 이후, 디바이스칩(17)의 전기적 단자(예를 들면, 전력용 접속단자, 전기신호용 접속단자)와 제 2 기판(10) 상의 다른 회로의 전기적 접속단자의 전기배선의 형성방법에 의존하여 선택하면 된다. 일례로, 디바이스칩(17)이 LED이고, 발광면이 제 1 기판(9)의 상면(표면)에 있으며, LED의 전력 공급단자가 대향하는 면에 있는 경우, 제 2 드럼을 사용하여 표리관계를 반전시키고, 제 2 기판(10) 상에서는, LED의 전력 공급단자가 있는 면을 상면으로 배치하며, 이후, 전도성 배선을 형성하여 제 2 기판(10) 상에 배치된 스위칭 회로 등과 전기적으로 접속할 수 있다.
또한, 디바이스칩(17)이 기억소자이고, 제 1 기판(9)의 상면 측에 전기적 접속단자(전력 공급용 및 전기 신호용 단자)가 있는 경우, 제 2 드럼(12)를 사용하지 않고 기억장치의 표리관계를 반전시키지 않은 채 제 1 드럼(11)에서 제 2 기판(10)으로 이재시켜도 된다.
전술한 것과 같이, 제 1 기판(9)에서 순서대로 제 1 드럼(11), 제 2 드럼(12), 제 2 기판(10)으로 디바이스칩(17)이 이재되기 위해서는, 앞서 설명한 것과 같이, 디바이스칩(17)과의 점착력의 관계가 필요하다. 즉, (제 1 기판(9)의 제 1 점착층의 점착력)<(제 1 드럼(11)의 제 3 점착층(14a)의 선택적 점착영역의 점착력)<(제 2 드럼(12)의 제 4 점착층(14b)의 점착력)<(제 2 기판(10)의 제 2 점착층의 점착력)의 순서대로 점착력이 커진다. 또한, 제 2 드럼(12)는 사용하지 않는 경우도 있다. 더욱이, 상기와 같이, 선택적 점착영역은 볼록형상부(13)과 상응한다.
점착층의 점착력은, 점착층의 재료의 배합을 바꾸는 것으로 제어할 수 있다. 점착층의 재료로서, 특히 한정되지는 않지만, 예를 들면, 공지의 점착제로서, 아크릴계 점착제, 고무계 점착제, 비닐알킬에테르계 점착제, 실리콘계 점착제, 폴리에스테르계 점착제, 폴리아미드계 점착제, 우레탄계 점착제, 불소계 점착제, 에폭시계 점착제, 폴리에테르계 점착제 등으로부터 선택되는 적어도 하나 이상의 조합을 선택할 수 있다.
또한, 상기 점착층의 재료에는, 필요에 따라, 점도 및, 박리도의 조정제, 점착 부여제, 가소제, 연화제나, 유리섬유, 유리비즈, 금속가루, 그 외 무기분말 등으로 구성되는 충전제, 안료, 염료 등의 착색제, pH 조정제, 산화방지제, 자외선 흡수제 등의 첨가제 등으로부터 선택되는 하나 이상의 첨가물을 함유시킬 수도 있다.
표 1은, 점착층의 재료의 조성배합을 변경하여 점착력과 경도를 조사한 결과의 예를 나타내고 있다. 표 1에 나타낸 것과 같이, 배합을 변경하는 것으로 점착력을 변경할 수 있다. 또한, 배합을 변경하는 것으로 점착층의 경도도 변화한다.
더욱이, 경도는 JIS K 6253에 따라 측정하고, 점착력은 JIS Z 0237에 따라 측정하였다.
[표 1]
경도가 낮은 수지의 경우, 점착층끼리 접촉시키면, 변형에 의해 디바이스칩(17)의 배치정밀도가 떨어지기 때문에 어느 정도의 경도가 필요하고, 경도가 높은 수지의 경우는, 점착력이 약해지기 때문에 점착력의 관점에서도 고려할 필요가 있다. 예를 들면, 표 1의 실리콘계 수지의 경우, 적절하게는, 경도 30~60의 범위에서 원하는 경도의 수지를 각 점착층으로 선택할 수 있다.
표 1에 열거한 수지의 상기 점착력의 조합으로서, 예를 들면, 제 1 기판(9)의 제 1 점착층에 배합 A, 제 1 드럼(11)의 제 3 점착층에 배합 B, 제 2 드럼(12)의 제 4 점착층에 배합 D, 제 2 기판(10)의 제 2 점착층에 배합 E를 사용할 수 있다.
점착층의 두께에 대해서는, 상기 범위에서 임의로 설정할 수 있지만, 예를 들면, 바람직하게는, 5～100㎛이고, 보다 바람직하게는, 10～60㎛이다.
점착층의 두께가 5㎛ 미만에서는, 밀착성의 저하가 나타나서 환경온도의 큰 변화에 있어서의 내구성이 저하된다. 또한, 예를 들면, 두께가 5㎛ 미만의 경우에, 점착 재료를 볼록형상부(13)을 가지는 제 1 드럼(11)에 사용하는 경우에는, (1) 압입량에 의존하지만, 볼록형상부(13)에 점착시켜 제거하고 싶은 부분 이외의 디바이스칩(17)도 점착하게 되는, (2) 점착층 형성시에 베이스로 프라이머층 등이 필요한 경우, 프라이머의 침투 등에 의해 점착층의 조성/성능이 영향을 받는, (3) 점착층을 구성하는 탄성체층이 너무 얇으면 압입시 두께 방항으로의 전달(응력의 분산)을 차단하지 못하게 되어 디바이스칩(17)로의 압입 응력이 증대하고, 디바이스칩(17)이 파손되거나 볼록형상부(13)이 변형될 수 있는, (4) 장치의 정밀도 한계라는 문제점이 있다. 또한, 제 2 드럼(12)에 사용하는 경우, 상기 (2), (3) 및 (4)의 문제점이 있다.
한편, 점착층의 두께가 100㎛ 이상의 경우에는, 점착재료의 조성물의 도포, 건조시에 기포의 잔존이나 점착층의 두께의 면내 균일성이 불균일하다는 문제점에 의해 점착 성능의 저하 요인이 될 수 있다. 예를 들면, 두께가 100㎛ 이상의 경우, 볼록형상부(13)을 가지는 제 1 드럼(11)에 사용하는 경우, (1) 너무 두꺼우면 압입에 대한 반력이 작아져서 제거에 필요한 디바이스칩(17)로의 인쇄가 저하되어 제거할 수 없는 경우가 발생하므로 압입량을 크게 잡을 필요가 있고, (2) 압입량이 커지면 변형량이 커져 위치 정밀도가 저하된다는 문제점이 있다.
또한, 볼록형상부(13)의 높이에 대해서는, 접지면적과의 관련성도 있기 때문에 아스펙트비가 4 이하 인 것이 바람직하다. 디바이스칩(17)의 위치정밀도는 볼록형상부(13)의 변형 등의 영향을 받는다. 위치정밀도를 고려하면, 볼록형상부(13)의 형상은, 적절하게는, 볼록형상부(13)이 없는 부분의 제 3 점착층(14a)보다 높이는 5～60㎛ 이하, 아스펙트비는 4 이하이며, 단면 형상의 측면의 테이퍼각은 수직이 아닌 20~80도인 것이 바람직하고, 특히 높은 위치정밀도(예를 들면, 싱글 마이크로미터 오더)를 실현하기 위한 그 최적 형상조건은, 적절하게는, 볼록형상부(13)이 없는 부분의 제 3 점착층(14a)보다, 높이 10～40㎛, 애스펙트비는 2~3이며, 측면의 테이퍼각은 30~60도 이다. 볼록형상부(13)의 형상은 위치정밀도 외에 이재 대상이 되는 디바이스칩의 형상이나 물성(경도, 표면상태 등) 등을 고려하여 상기 범위에서 적절하게 선택한다. 이와 같이, 선택적 점착영역에 대해서는, 볼록형상부(13)의 배치에 의해 디바이스칩의 배치 위치를 설정할 수 있을 뿐 만아니라, 디바이스칩에 적합하도록 그 형태를 최적화할 수 있다.
더욱이, 점착층을 형성하는 공정에 있어서, 일반적으로 점착층이 두꺼워지면, 수지의 경화시 수축에 의한 당김(부피수축)이 발생하기 때문에 너무 두꺼우면 형상 안정성이 저하되는 문제점과, 점착층 형성시 기포의 혼입의 위험성이 증대되는 문제점이 있다. 그로 인해, 기포 등의 혼입에 대해서는, 재료의 혼합시 진공교반 기술을 이용하여 모형(母型, 오목판)에 재료의 유입성을 계면의 접촉각으로 제어할 필요가 있다. 또한, 점착층이 얇은 경우는, 표면장력에 의한 튐/쏠림의 영향이 있다. 밀착성을 위해 프라이머층을 사용하면, 프라이머층의 용해/침투 등에 의해 점착층 조성에 영향을 주는 문제점이 있다.
한편, 제 2 기판(10)에 디바이스칩(17)을 배치하고, 이후, 예를 들면, UV 경화 수지를 디바이스칩(17) 및 제 2 기판(10) 상에 형성함으로써 디바이스칩(17)을 고착해도 된다.
(제 2 실시형태)
이하, 제 2 실시형태에 대해 설명한다.
예를 들면, LED를 이재하는 경우, 제 1 기판(9)에 점착시키는 디바이스칩의 제조에는, 반도체 프로세스에서 사용되는 원형의 웨이퍼를 이용한다. 실리콘 단결정의 경우, 4~8 인치의 웨이퍼를 이용하는 일이 많고, 최대 12인치이며, III-V족 화합물 반도체의 경우, 3~4 인치의 웨이퍼를 이용하는 일이 많고, 제 1 기판(9)의 사이즈는 이러한 웨이퍼 사이즈에 의해 결정된다. 그에 비해, 제 2 기판(10)은, 예를 들면, 대각선 길이가 50인치 등의 대화면의 표시장치일 수 있다. 이와 같이, 제 1 기판(9)와 제 2 기판(10)의 크기가 상이하는 경우, 특히 제 1 기판(9)보다 제 2 기판(10)의 사이즈(폭)가 큰 경우에 있어서도, 본실시형태는 유효하게 대응할 수 있다.
도 7에 도시한 것과 같이, 제 1 드럼(11)의 볼록형상부(13)이 형성되어 있는 영역의 회전축(15) 방향의 길이 L은, 제 2 기판(10)에 디바이스칩(17)을 이재하는 영역(이재영역(18))의 폭(회전축(15)와 평행한 방향의 길이) W와 같거나 그 이상으로 설정한다.
제 1 드럼(11)의 볼록형상부(13)의 일 끝단, 예를 들면, 점선 α는, 제 1 기판(9) 상에 형성되어 있는 디바이스칩(17) 중, 이재하기 위해 박리하는 디바이스칩(17)의 박리영역(19)의 점선 β와 위치를 조정한다. 즉, A 방향으로 제 1 기판(9)를 이동시켜 제 1 드럼(11)을 회전시켰을 때에 볼록형상부(13)의 양 끝단 중의 일 끝단부가 제 1 기판(9) 상의 디바이스칩(17)을 점착할 수 있도록, 제 1 기판(9)의 위치를 조정한다. 횡행장치8에 의해 제 1 드럼(11)의 회전축(15)의 길이방향과 평행한 방향으로 제 1 기판(9)를 이동시킴으로써 제 1 기판(9)의 위치를 조정할 수 있다.
또한, 볼록형상부(13)과 제 1 기판(9)의 상기 위치관계(점선 α와 점선 β의 관계)는 일례이며, 이 위치관계는 볼록형상부(13)과 제 1 기판(9)의 디바이스칩(17)의 배치 및 볼록형상부(13)의 형상과 디바이스칩(17)의 형상에 따라 적절하게 설정할 수 있다. 볼록형상부(13)에 의해 소정의 영역의 디바이스칩(17)을 제거할 수 있다.
예를 들면, 각 볼록형상부(13)의 형상은, 각 디바이스칩(17)의 형상에 따라 변할 수 있고, 같은 형상일 수도 있고, 원형, 타원형, 구형 등 일수도 있다. 또한, 하나의 디바이스칩(17)에 대응하는 볼록형상부(13)은 하나의 볼록형상부로 구성되거나, 다수의 볼록형상부의 집합으로 구성될 수도 있다. 더욱이, 볼록형상부(13)의 형상을 디바이스칩(17)의 형상보다 넓거나, 혹은, 좁게 설정할 수 있다. 예를 들면, 볼록형상부(13)의 형상이 디바이스칩(17)보다 좁은 경우, 점선 β는 도면좌측으로 이동할 수 있고, 볼록형상부(13)의 형상이 디바이스칩(17)보다 넓은 경우, 점선 β는 도면 우측으로 이동할 수 있다.
이후, 제 1 드럼(11)의 볼록형상부(13)을 제 1 기판(9)의 디바이스칩(17)의 표면에 인접하는 위치까지 하강시킨다. 그리고, 제 1 기판(9)를 A 방향으로 이동시키는 것과 동시에 제 1 드럼(11)을 회전시켜 제 1 기판(9) 상의 디바이스칩(17)을 선택적으로 볼록형상부(13)에 점착시킨다. 제 1 드럼(11)의 회전속도와 제 1 기판(9)의 이동속도, 이동방향의 관계에 대해서는, 제 1 실시형태에 기재하고 있다.
[0123]
다음으로, 도 8에 도시한 것과 같이, 제 1 기판(9)를 제 1 드럼(11)을 상승시켜 디바이스칩(17)을 점착시키기 전의 위치로 되돌리고, 제 1 기판(9)에서 디바이스칩(17)을 박리하는 영역(박리영역(19))의 폭과 상응하는 거리만큼 (E) 방향으로, 즉, 제 1 드럼(11)의 회전축(15)의 길이방향과 평행한 방향으로, 또한, 제 1 드럼(11)의 볼록형상부(13)에 디바이스칩(17)이 점착되지 않은 영역을 향해 제 1 기판(9)를 이동시킨다. 이 때, 후술하는 것과 같이, 디바이스칩(17)의 이재가 가능하도록 필요한 거리(필요한 피치분(分)) 까지 제 1 기판(9)를 한층 더 이동시키고, 또한, 제 1 드럼(11)은, 디바이스칩(17)이 점착되지 않은 볼록형상부(13)이 다음 디바이스칩(17)의 이재가 가능한 위치까지 회전한다.
이후, 상기 공정, 제 1 드럼(11)에 의한 디바이스칩(17)의 박리 및 제 1 드럼(11)의 회전과 제 1 기판(9)의 이동(도 8 참조)를 반복하여, 도 9에 도시한 것과 같이, 제 1 드럼(11)의 볼록형상부(13)의 전체, 또는 제 2 기판(10)에 이재하기 위해 필요한 위치의 볼록형상부(13)에 디바이스칩(17)을 점착시킨다.
더욱이, 다수의 사이즈가 다른 제품에 대응하는 또 다른 제 2 기판(10)을 이재하기 위해 가장 큰 사이즈에 대응하는 볼록형상부(13)을 가지는 제 1 드럼(11)을 구비하고, 보다 작은 사이즈에 대응하는 제품을 제조할 때는 가장 큰 사이즈에 대응하는 볼록형상부(13)의 일부를 이용할 수도 있다. 이로 인해, 같은 제 1 드럼(11)의 제 3 점착층(14a)를 이용하여 다수의 전자 디바이스 제품을 제조할 수 있다.
이후, 제 1 실시형태와 같이 제 1 드럼(11)의 볼록형상부(13) 상에 점착된 디바이스칩(17)을 제 2 드럼(12)에 이재하고, 제 2 드럼(12)에 점착된 디바이스칩(17)을 제 2 기판(10)에 이재한다.
또한, 제 2 드럼(12)를 사용하지 않고 제 1 드럼(11)에서 제 2 기판(10)으로 디바이스칩(17)을 이재하는 것은, 제 1실시형태에서 설명한 대로이다.
더욱이, 제 1 드럼(11)만을 사용하여 이재하는 공정과, 제 1 드럼(11) 및 제 2 드럼(12)를 사용하여 이재하는 공정을 조합해서, 적절하게 표리관계가 다른 디바이스칩(17)을 이재할 수 있다.
상기 실시형태에 있어서는, 제 1 기판(9)에서 제 1 드럼(11)에 디바이스칩(17)을 반복 이재한다. 첫 번째 이재공정에서 제 1 드럼(11)에 이재된 디바이스칩(17)은 제 1 기판(9) 상에 존재하지 않게 된다. 따라서, 다음 이재공정에서 제 1 기판(9)에서 제 1 드럼(11)에 디바이스칩(17)을 이재하기 위해서는, 예를 들면, 제 1 기판(9) 상의 디바이스칩(17)의 1 피치분의 이동 등, 적절하게 제 1 기판(9)의 위치를 조정할 필요가 있다.
이하, 도 10을 참조하여, 반복 이재하기 위해 필요한 제 1 기판(9)의 위치조정에 대해 설명한다. 간단히, 제 1 기판(9) 상의 디바이스칩(17)이 등간격의 격자의 각 교점에 위치하는 경우로 상정하였다. 도 10은, 제 1 기판(9)의 디바이스칩(17)의 이재과정을 도시한 평면도이고, A 방향에 평행한 방향을 X축, A방향에 수직한 방향을 Y축으로 한다.
도10의 (a)에 도시한 것과 같이, X 방향에 m 개, Y 방향에 n 개의 디바이스칩(17)을 하나의 단위(유닛)로 한다. m, n은 정(正)의 정수이고, 어느 한쪽은 1보다 큰 정수라 한다. 하나의 단위에는 m, n개의 디바이스칩(17)을 가지며 제 1 기판(9)에서 제 1 드럼(11)에 1회의 디바이스칩(17)의 이재공정만 실시하는 경우는, m, n 모두 1이어도 된다.
도 10의 (b)에 도시한 것과 같이, 첫 번째 이재에 의해, 각 단위에서 하나의 디바이스칩(17)이 제 1 기판(9)에서 제 1 드럼(11)에 이재된다.
도 10의 (c)에 도시한 것과 같이, 두 번째 이재에 의해, 제 1 기판(9)를 박리영역(19)의 폭에 상응하는 거리 이동시킨 후, 디바이스칩(17)의 배치의 1 피치분만, X 방향, 또는 Y 방향으로 더욱 이동시켜 제 1 기판(9)에서 제 1 드럼(11)에 디바이스칩(17)을 이재한다. 도 10의 (c)는, X 방향으로 1 피치분 이동시켜 디바이스칩(17)을 이재한 일례이다.
이하, 제 1 기판(9)의 m, n개의 디바이스칩(17)의 각 단위에서, 하나씩 디바이스칩(17)을 제 1 기판(9)에서 제 1 드럼(11)로 이동시킬 수 있다.
또한, 도 10에서는, X 방향으로 이동시켰지만, Y 방향으로 이동시킬 수 있고, X 방향 및 Y 방향과 함께 1 피치분으로도 이동시킬 수 있다. 더욱이, m, n개의 단위 내라면, 1 피치분 보다 먼 거리만큼 제 1 기판(9)를 이동시킬 수 있고, 단위 내의 임의의 위치의 디바이스칩(17)을 적절하게 이재할 수 있다.
상기 설명은, 디바이스칩(17)이 등간격인 격자점 상에 배치되어 있는 일례이다. 그러나, 정해진 규칙에 따라 디바이스칩이 배치되었다면, 다수의 디바이스칩(17)을 하나의 단위로서 구성할 수 있다. 그로 인해, 하나의 동일한 제 1 기판(9)에서 제 1 드럼(11)에 반복 이재하여 볼록형상부(13) 상에 필요한 수 (數)의 디바이스칩(17)을 이재(점착시킨다)할 수 있다. 여기서 필요한 수는, 제 2 기판(10)에 이재시켜야 하는 디바이스칩(17)의 수이다.
또한, 상기 예는, 디바이스칩(17)을 반복 이재하기 위한 계통적 방법(순서)를 예시한 것이며, 이 방법에 한정되지 않고 반복 이재하기 위해 적절하게 제 1 기판(9)를 이동해도 된다.
아울러, 더욱 많은 디바이스칩(17)을 볼록형상부(13)에 이재하기 위해 제 1 기판(9)를 다수 이용하고, 적절하게 기판을 교환해도 된다. 또한, 다른 종류의 디바이스칩(17)을 점착하고 있는 여러 종류의 제 1 기판(9)를 적절하게 교환함으로써, 동일한 제 1 드럼(11)과 다른 여러 종류의 디바이스칩(17)을 이재해도 된다.
이 경우에도, 대면적의 제품에 대응하는 이재가 가능하고, 또한, 제 1 드럼(11)에서 제 2 드럼(12) 또는 제 2 드럼(12)에서 제 2 기판(10)으로 일괄하여 이재할 수 있어, 택 타임의 감소에 의한 제품의 제조비용의 절감이 가능해진다.
1 : 장치베이스
2 : 주행 가이드
3 : 제 1 반송테이블
4 : 제 2 반송테이블
5 : 제 1 주행장치
6 : 제 2 주행장치
7 : 얼라이먼트 장치
8 : 횡행장치
9 : 제 1 기판
10 : 제 2 기판
11 : 제 1 드럼
12 : 제 2 드럼
13 : 볼록형상부
14a : 제 3 점착층
14b : 제 4 점착층
15 : 회전축
16 : 회전축
17 : 디바이스칩
18 : 이재영역
19 : 박리영역
20 : 얼라이먼트 장치
2 : 주행 가이드
3 : 제 1 반송테이블
4 : 제 2 반송테이블
5 : 제 1 주행장치
6 : 제 2 주행장치
7 : 얼라이먼트 장치
8 : 횡행장치
9 : 제 1 기판
10 : 제 2 기판
11 : 제 1 드럼
12 : 제 2 드럼
13 : 볼록형상부
14a : 제 3 점착층
14b : 제 4 점착층
15 : 회전축
16 : 회전축
17 : 디바이스칩
18 : 이재영역
19 : 박리영역
20 : 얼라이먼트 장치
Claims (19)
- 제 1 점착층을 가지며, 상기 제 1 점착층 상에 다수의 디바이스칩을 점착하고 있는 제 1 기판과, 제 2 점착층을 가지는 제 2 기판을 구비하는 공정과,
선택적 점착영역을 가지는 제 3 점착층을 구비한 제 1 드럼을 회전시키면서 상기 제 1 기판 상의 상기 디바이스칩의 적어도 일부를, 상기 선택적 점착영역의 적어도 일부에 접촉 및 점착시켜, 상기 디바이스칩의 적어도 일부를 상기 제 1 기판에서 박리하는 제 1 제거공정과,
상기 제 1 드럼을 회전시키면서 상기 선택적 점착영역의 상기 디바이스칩을 상기 제 2 기판의 상기 제 2 점착층에 접촉 및 점착시켜, 상기 선택적 점착영역에서 상기 디바이스칩을 박리하는 제 1 이재공정을 포함하는 것을 특징으로 하는 전자 디바이스의 제조방법.
- 제 1 항에 있어서,
상기 제 1 점착층과 상기 디바이스칩의 점착력은, 상기 선택적 점착영역과 상기 디바이스칩의 점착력보다 약하고,
상기 선택적 점착영역과 상기 디바이스칩의 점착력은, 상기 제 2 점착층과 상기 디바이스칩의 점착력보다 약한 것을 특징으로 하는 전자 디바이스의 제조방법.
- 제 1 점착층을 가지며, 상기 제 1 점착층 상에 다수의 디바이스칩을 점착하고 있는 제 1 기판과, 제 2 점착층을 가지는 제 2 기판을 구비하는 공정과,
선택적 점착영역을 가지는 제 3 점착층을 구비한 제 1 드럼을 회전시키면서 상기 제 1 기판 상의 상기 디바이스칩의 적어도 일부를, 상기 선택적 점착영역의 적어도 일부에 접촉 및 점착시켜, 상기 디바이스칩의 적어도 일부를 상기 제 1 기판에서 박리하는 제 1 제거공정과,
제 4 점착층을 가지는 제 2 드럼과 상기 제 1 드럼의 상기 선택적 점착영역 상의 상기 디바이스칩을 접촉 및 점착시켜, 상기 제 2 드럼과 상기 제 1 드럼을 상호 역방향으로 회전시킴으로써, 상기 디바이스칩을 상기 선택적 점착영역에서 박리하는 반전공정과,
상기 제 2 드럼을 회전시키면서, 상기 디바이스칩을 상기 제 2 기판의 제 2 점착층에 접촉 및 점착시켜, 상기 제 2 드럼에서 상기 디바이스칩을 박리하는 제 2 이재공정을 포함하는 것을 특징으로 하는 전자 디바이스의 제조방법.
- 제 3 항에 있어서,
상기 제 1 점착층과 상기 디바이스칩의 점착력은, 상기 선택적 점착영역과 상기 디바이스칩의 점착력보다 약하고,
상기 선택적 점착영역과 상기 디바이스칩의 점착력은, 상기 디바이스칩과 상기 제 4 점착층의 점착력보다 약하며,
상기 제 4 점착층과 상기 디바이스칩의 점착력은, 상기 제 2 점착층과 상기 디바이스칩의 점착력 보다 약한 것을 특징으로 하는 전자 디바이스의 제조방법.
- 제 1 점착층을 가지며, 상기 제 1 점착층 상에 다수의 디바이스칩을 점착하고 있는 제 1 기판과, 제 2 점착층을 가지는 제 2 기판을 준비하는 공정과,
제 1 항 또는 제 2 항에 따른 상기 제 1 제거공정 및 상기 제 1 이재공정을 포함하는 것을 특징으로 하는 전자 디바이스의 제조방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 1 제거공정과,
상기 제 1 제거공정 이후 상기 제 1 드럼과 상기 제 1 기판을 이간시켜, 상기 제 1 기판을 상기 제 1 드럼의 회전축에 평행한 방향으로 이동시키는 평행 이동공정을 반복하는 것으로, 제 1 드럼의 상기 선택적 점착영역에 상기 디바이스칩을 이재하는 것을 특징으로 하는 전자 디바이스의 제조방법.
- 제 6 항에 있어서,
상기 선택적 점착영역이 볼록형상부인 것을 특징으로 하는 전자 디바이스의 제조방법.
- 주행 가이드와 제 1 반송테이블 및 제 2 반송테이블과 제 1 드럼을 구비하고,
상기 제 1 반송테이블은,
상기 제 1 반송테이블을 상기 주행 가이드 상을 이동시키는 제 1 주행장치와,
상기 주행 가이드의 길이방향과 수직한 방향으로 이동하는 횡행장치를 가지며,
상기 제 2 반송테이블은,
상기 제 2 반송테이블을 상기 주행 가이드 상을 이동시키는 제 2 주행장치를 가지며,
상기 제 1 드럼은,
제 1 회전축과,
상기 제 1 드럼을 승강시키는 제 1 승강장치와,
상기 제 1 회전축 주변에 상기 제 1 드럼을 회전시키는 제 1 회전장치와,
상기 제 1 반송테이블에 대해 수직한 연직방향에서의 제 1 드럼의 제 1 회전축의 기울기를 제어하는 기구와,
상기 제 1 반송테이블에 대해 평행한 수평방향에서의 제 1 드럼의 제 1 회전축의 기울기를 제어하는 기구를 가지며,
제 1 드럼에는 선택적 점착영역을 가지는 제 3 점착층이 장착되어 있는 것을 특징으로 하는 전자 디바이스의 제조장치.
- 제 8 항에 있어서,
제 2 드럼을 더욱 구비하며,
상기 제 2 드럼은,
제 2 회전축과,
제 2 드럼을 승강시키는 제 2 승강장치와,
제 2 회전축 주변에 제 2 드럼을 회전시키는 제 2 회전장치를 가지며,
상기 제 1 드럼 또는 상기 제 2 드럼의 적어도 하나는 상기 주행 가이드의 길이방향과 평행한
방향으로 이동하는 드럼 이동장치를 가지며,
상기 제 2 드럼에는 제 4 점착층이 장착되어 있고,
상기 선택적 점착영역의 점착력은, 상기 제 4 점착층의 점착력보다 약한 것을 특징으로 하는 전자 디바이스의 제조장치.
- 제 8 항 또는 제 9 항에 있어서,
상기 선택적 점착영역이 볼록형상부인 것을 특징으로 하는 전자 디바이스의 제조장치. - 제 1 기판 상에 제 1 점착층을 통하여 점착된 다수의 디바이스칩 중 적어도 하나를 제 1 드럼을 통하여 상기 제 1 점착층으로부터 박리하여 제거하여, 표면에 제 2 점착층이 형성된 제 2 기판 상으로 이송하는 전자 디바이스의 제조장치로서,
상기 제 1 드럼의 표면에는 점착력이 주위보다 부분적으로 큰 다수의 점착영역을 포함하는 제 3 점착층이 형성되고,
상기 제 1 내지 제 3의 점착층의 점착력은,
제 1 점착층의 점착력 < 제 3 점착층의 상기 점착영역의 점착력 < 제 2 점착층의 점착력의 관계를 만족하는 전자 디바이스의 제조장치.
- 제 11 항에 있어서,
JIS K 6253에 따라 측정한 상기 제 1 내지 제 3 점착층의 경도는, 30 내지 60의 범위에 있는, 전자 디바이스의 제조장치.
- 제 11 항에 있어서,
상기 제 1 내지 제 3 점착층은,
아크릴계 점착제, 고무계 점착제, 비닐알킬에테르계 점착제, 실리콘계 점착제, 폴리에스테르계 점착제, 폴리아미드계 점착제, 우레탄계 점착제, 불소계 점착제, 에폭시계 점착제, 폴리에테르계 점착제로부터 선택되는 적어도 하나 이상의 조합인, 전자 디바이스의 제조장치.
- 제 11 항에 있어서,
상기 제 1 내지 제 3 점착층은,
점도 및, 박리도의 조정제, 점착 부여제, 가소제, 연화제, 유리섬유, 유리비즈, 금속가루, 무기분말을 포함하는 충전제, 안료, 염료를 포함하는 착색제, pH 조정제, 산화방지제, 자외선 흡수제, 첨가제 중 적어도 하나 이상을 첨가물로 포함하는, 전자 디바이스의 제조장치.
- 제 11 항에 있어서,
상기 제 1 내지 제 3 점착층의 두께는,
5μm 이상 100μm 이하인, 전자 디바이스의 제조장치.
- 제 11 항에 있어서,
상기 제 1 내지 제 3 점착층의 두께는,
10μm 이상 60μm 이하인, 전자 디바이스의 제조장치.
- 제 11 항에 있어서,
상기 제 3 점착층은,
표면의 볼록형상부를 포함하는 부분과 볼록형상부가 없는 부분을 구비하는 동시에,
상기 볼록형상부의 형상의 높이는, 상기 볼록형상부가 없는 부분으로부터, 5μm 이상 60μm 이하이고,
상기 볼록형상부의 높이를 종으로, 상기 볼록형상부의 밑변을 횡으로 하는 아스펙트비는 4이하인, 전자 디바이스의 제조장치.
- 제 17 항에 있어서,
상기 제 3 점착층은,
상기 제 1 드럼의 회전축에 수직한 평면으로 절단한 단면 형상의 측면의 테이퍼각이 상기 볼록형상부의 수직선에 대하여 20도 이상 80도 이하인, 전자 디바이스의 제조장치.
- 제 17 항에 있어서,
상기 볼록형상부의 형상의 높이는, 상기 볼록형상부가 없는 부분으로부터, 10μm 이상 40μm 이하이고,
상기 볼록형상부의 높이를 종으로, 상기 볼록형상부의 밑변을 횡으로 하는 아스펙트비는 2 이상 3 이하인 동시에,
상기 제 1 드럼의 회전축에 수직한 평면으로 절단한 단면 형상의 측면의 테이퍼각이 상기 볼록형상부의 수직선에 대하여 30도 이상 60도 이하인, 전자 디바이스의 제조장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016062627A JP6312270B2 (ja) | 2016-03-25 | 2016-03-25 | デバイスチップを用いた電子デバイスの製造方法およびその製造装置 |
| JPJP-P-2016-062627 | 2016-03-25 | ||
| PCT/JP2017/007571 WO2017163775A1 (ja) | 2016-03-25 | 2017-02-27 | デバイスチップを用いた電子デバイスの製造方法およびその製造装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180088632A KR20180088632A (ko) | 2018-08-06 |
| KR101937114B1 true KR101937114B1 (ko) | 2019-01-09 |
Family
ID=59900008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187007911A KR101937114B1 (ko) | 2016-03-25 | 2017-02-27 | 디바이스칩을 사용한 전자 디바이스의 제조방법 및 그 제조장치 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US10461058B2 (ko) |
| EP (1) | EP3442011B1 (ko) |
| JP (1) | JP6312270B2 (ko) |
| KR (1) | KR101937114B1 (ko) |
| CN (2) | CN108028208B (ko) |
| TW (2) | TWI628726B (ko) |
| WO (1) | WO2017163775A1 (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP6312270B2 (ja) | 2016-03-25 | 2018-04-18 | 株式会社写真化学 | デバイスチップを用いた電子デバイスの製造方法およびその製造装置 |
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- 2017-02-27 CN CN201780003160.3A patent/CN108028208B/zh active Active
- 2017-02-27 KR KR1020187007911A patent/KR101937114B1/ko active IP Right Grant
- 2017-02-27 CN CN201910022584.5A patent/CN110061102B/zh active Active
- 2017-02-27 EP EP17769820.6A patent/EP3442011B1/en active Active
- 2017-02-27 US US16/087,239 patent/US10461058B2/en active Active
- 2017-02-27 WO PCT/JP2017/007571 patent/WO2017163775A1/ja active Application Filing
- 2017-03-20 TW TW106109117A patent/TWI628726B/zh active
- 2017-03-20 TW TW107117531A patent/TWI654587B/zh active
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Also Published As
| Publication number | Publication date |
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| JP2017175087A (ja) | 2017-09-28 |
| WO2017163775A1 (ja) | 2017-09-28 |
| US11749636B2 (en) | 2023-09-05 |
| CN110061102B (zh) | 2020-03-06 |
| CN108028208B (zh) | 2019-05-14 |
| US20190067237A1 (en) | 2019-02-28 |
| US20210335747A1 (en) | 2021-10-28 |
| EP3442011A1 (en) | 2019-02-13 |
| EP3442011B1 (en) | 2023-04-26 |
| TW201801203A (zh) | 2018-01-01 |
| CN108028208A (zh) | 2018-05-11 |
| TWI654587B (zh) | 2019-03-21 |
| TWI628726B (zh) | 2018-07-01 |
| EP3442011A4 (en) | 2019-11-06 |
| KR20180088632A (ko) | 2018-08-06 |
| US20200006279A1 (en) | 2020-01-02 |
| US10461058B2 (en) | 2019-10-29 |
| CN110061102A (zh) | 2019-07-26 |
| JP6312270B2 (ja) | 2018-04-18 |
| TW201843667A (zh) | 2018-12-16 |
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